JP7503151B2

JP7503151B2 - 電子制御装置、車載装置の診断方法

Info

Publication number: JP7503151B2
Application number: JP2022572910A
Authority: JP
Inventors: 貴大小池; 純之荒田
Original assignee: Hitachi Astemo Ltd
Current assignee: Hitachi Astemo Ltd
Priority date: 2020-12-28
Filing date: 2021-09-10
Publication date: 2024-06-19
Anticipated expiration: 2041-09-10
Also published as: WO2022145092A1; JPWO2022145092A1

Description

本発明は、電子制御装置の構成とその制御に係り、特に、ＦＰＧＡのランダムテスト機能を有する電子制御装置に適用して有効な技術に関する。

車載用半導体装置において、自動運転分野のＦＰＧＡ（ＦｉｅｌｄＰｒｏｇｒａｍｍａｂｌｅＧａｔｅＡｒｒａｙ）適用製品のテスト手法の１つとしてランダムテストを採用している。乱数を使ったランダムテストは、疑似乱数生成器を備えたＴＰＧ（テストパターン生成器：ＴｅｓｔＰａｔｔｅｒｎＧｅｎｅｒａｔｏｒ）を用いて、無作為かつ大量のテストパターンでテストを実行できることが知られている。

本技術分野の背景技術として、例えば、特許文献１のような技術がある。特許文献１では、異なる周期性を持つ信号を組み合わせることで、再現困難性を持つ疑似乱数生成器が提案されている。

特開２００９－３４９５号公報

しかしながら、乱数を使ったランダムテストでは、不要なテストパターンが生成されることにより、テストの途中でテスト対象論理の活性化率が下がり、テストカバレッジの増加率が減少する。そのため、テストカバレッジを十分に得るためにはテスト時間が大きくなり、テストコストが増大するという課題がある。

また、ランダムテストは、エラー箇所の特定が困難であるという課題もある。

そこで、本発明の目的は、ＦＰＧＡを搭載する電子制御装置において、ＦＰＧＡのランダムテストの時間短縮が可能であるとともに、エラー箇所の特定が容易な信頼性の高い電子制御装置及びそれを用いた車載装置の診断方法を提供することにある。

上記課題を解決するために、本発明は、疑似乱数生成器と、シード値変更タイミング生成器と、を備え、前記シード値変更タイミング生成器は、テストステップ数をカウントするカウンタ回路と、前記カウンタ回路のカウント値と前記疑似乱数生成器の書き換えを行うシード値を格納したシード値格納部と、を有し、前記シード値格納部は、テストカバレッジが増加しないテストパターンが生成されるテストステップ数を前記カウンタ回路のカウント値として格納する機能を有することを特徴とする。

本発明によれば、ＦＰＧＡを搭載する電子制御装置において、ＦＰＧＡのランダムテストの時間短縮が可能であるとともに、エラー箇所の特定が容易な信頼性の高い電子制御装置及びそれを用いた車載装置の診断方法を実現することができる。

これにより、ＡＤＡＳ（先進運転支援システム）やＡＤ（自動運転）の高性能化及び信頼性向上に寄与できる。

上記した以外の課題、構成及び効果は、以下の実施形態の説明により明らかにされる。

本発明を適用したＦＰＧＡの設計フローを示す図である。本発明の実施例１に係るＦＰＧＡのテスト論理の構成図である。本発明の実施例１に係るＴＰＧの設計例を示す図である。本発明を適用したＦＰＧＡのテストフローを示す図である。本発明の実施例２に係るテスト対象論理を示す図である。図５の論理において、従来のテストを実施した際のタイミングチャートである。図５の論理において、本発明によるテストを実施した際のタイミングチャートである。本発明の実施例２に係るＦＰＧＡのテスト論理の構成図である。本発明の実施例３に係る車両の概略構成を示す図である。

以下、図面を用いて本発明の実施例を説明する。なお、各図面において同一の構成については同一の符号を付し、重複する部分についてはその詳細な説明は省略する。

また、説明をより明確にするため、図面は実際の態様に比べて模式的に表される場合があるが、あくまで一例であって、本発明の解釈を限定するものではない。

図１から図４を参照して、本発明の実施例１に係る電子制御装置とそれを用いた車載装置の診断方法について説明する。

図１は、本発明を適用したＦＰＧＡの設計フローを示す図である。

初めに、ステップＳ１０１でＦＰＧＡ論理設計を行い、それが完了するとステップＳ１０２に進み、動作検証と本発明の設計を行う。

ステップＳ１０２では、ステップＳ１０１で設計した論理に疑似乱数を用いたシミュレーションを実施する。そこで得られたテストカバレッジを参照し、後述する本発明の設計を行う。

ステップＳ１０２において、動作検証及び本発明の設計を完了すると、ステップＳ１０３に進み、後述する本発明のＴＰＧ、設計論理、テスト判別回路で構成されているテスト論理をＦＰＧＡに書き込む。テスト論理詳細については図２を用いて説明する。

最後に、ステップＳ１０４において、テスト論理を使用したランダムテストを実行する。

図２は、図１のステップＳ１０２において設計された本発明を含むテスト論理図である。テストパターン生成器（ＴＰＧ）１０１は、シード値変更タイミング生成器１０２と、疑似乱数生成器１０５で構成されている。

シード値変更タイミング生成器１０２は、カウンタ回路１０３と、シード値格納部１０４で構成されている。シード値格納部１０４のシード値変更カウント値（Ｃ_０）～（Ｃ_ｎ）、書き換えシード値（Ｘ：Ｘ_０～Ｘ_ｎ）～（Ｙ：Ｙ_０～Ｙ_ｎ）の決定方法の一例については、図３を用いて説明する。

カウンタ回路１０３のカウント値は、シード値格納部１０４に入力され、そのカウント値に従って、疑似乱数生成器１０５のシード値の書き換えを行う。

疑似乱数生成器１０５は、シード値に従ってテストパターンを生成し、テスト対象論理１０６に入力される。

テスト対象論理１０６の出力信号は、テスト判定回路１０７に入力され、そこでテストがＦａｉｌした際は、エラーフラグをシード値変更タイミング生成器１０２に出力する。シード値変更タイミング生成器１０２が、エラーフラグを検知した際は、その時のカウント値を含んだエラー情報を通知する。

図３は、図１のステップＳ１０２におけるＴＰＧ設計例を示す図である。ステップＳ１０２では、シード値格納部１０４に格納するシード値変更カウント値と、書き換えシード値を決定する。従来のＴＰＧで生成される疑似乱数を用いて、ランダムテストを実行した場合、テスト実行中にテストカバレッジが増加しない不要なテストパターンが生成されるため、その分テスト時間が増加する。

そこで、本実施例では、テストステップ数をカウンタ回路１０３でカウントし、不要なテストパターンが生成されるカウント値（Ｃ_０）～（Ｃｎ）の際に、疑似乱数生成器１０５のシード値を有効なテストパターンが生成されるシード値（Ｘ：Ｘ_０～Ｘｎ）～（Ｙ：Ｙ_０～Ｙｎ）に書き換える。すると、不要なテストパターンが削減され、テスト時間が短縮される。

そのため、シード値格納部１０４のシード値変更カウント値、書き換えシード値には、カウント値（Ｃ_０）～（Ｃ_ｎ）、シード値（Ｘ：Ｘ_０～Ｘ_ｎ）～（Ｙ：Ｙ_０～Ｙ_ｎ）を格納する。

シード値格納部１０４には、例えば、不要なテストパターンが生成されるテストステップ数をカウンタ回路１０３のカウント値として格納する機能、テストに有効なテストパターンに書き換え可能なシード値を格納する機能、テストカバレッジが増加するテストパターンに書き換え可能なシード値を格納する機能、テスト対象論理のテストカバレッジ増加率が０になるテストステップ数をカウンタ回路１０３のカウント値として格納する機能などを持たせる。

図４は、本発明を適用したＦＰＧＡのテストフローを示す図である。図４を用いて、図２のＴＰＧ１０１の動作について説明する。

テスト開始後、初めにステップＳ２０１では、シード値変更タイミング生成器１０２のカウンタ回路１０３のカウント値をインクリメントし、ステップＳ２０２に進む。

ステップＳ２０２では、カウント値がシード値格納部１０４に格納されているシード値変更カウント値（Ｃ_０）～（Ｃ_ｎ）と一致するか確認を行う。一致する場合はステップＳ２０３に進み、疑似乱数生成器１０５のシード値を、書き換えシード値に書き換えることで、テストパターンを書き換え、ステップＳ２０５に進む。一方、異なる場合はステップＳ２０４に進み、シード値の書き換えを行わずにそのままのシード値条件でテストパターンを生成し、ステップＳ２０５に進む。

ステップＳ２０５では、テストがＦａｉｌした際に出力されるエラーフラグをシード値変更タイミング生成器１０２が検知しなかった場合は、ステップＳ２０１に戻る。一方、シード値変更タイミング生成器１０２が、エラーフラグを検知した場合は、ステップＳ２０６に進み、ＴＰＧ１０１の動作を停止し、その際のカウント値を含んだエラー情報を通知する。

図１，図４及び図５から図８を参照して、本発明の実施例２に係る電子制御装置とそれを用いた車載装置の診断方法について説明する。

図５から図８は、図１のステップＳ１０２において、本発明の設計についての一例を説明するための図である。図５は、テスト対象論理の一例を示す図であり、信号Ａ,Ｂ,Ｃ,Ｄを入力として、ノードｗ，ｘ，ｙ，ｚの”0””1”反転をテスト項目とする。テスト内容の詳細については、図６，図７を用いて説明する。

図６は、図５の論理において、本発明適用前の従来のランダムテストのタイミングチャートの一例を示す図である。テストステップ１～６において、ノードｗ，ｘ，ｙのテストは完了しているが、ノードｚのテストを実施するには、テストステップ１５まで待つ必要がある。つまり、テストステップ７～１４は、テストカバレッジが増加しない不要なテストパターンである。そのため、不要なテストパターン分、テスト時間が増大し、テスト完了するまでに１６のテストステップを要する。

図７は、図５の論理において、本発明を適用した時のランダムテストのタイミングチャートである。テストステップ数７において、Ａ～Ｄのテストパターンを“１１１０”に書き換えることで、ノードｚの“０”→“1”の反転テストが実施可能である。そのため、不要なテストパターンが削減され、テストステップ８でテストが完了する。図６と図７のテスト完了時間を比較すると、本発明適用前後でテスト時間が５０％短縮される。

図８は、図１のステップＳ１０２において設計された本発明を含むテスト論理図であり、図７のランダムテストを実行する場合の例を示している。

ＴＰＧ２０１は、シード値変更タイミング生成器２０２と疑似乱数生成器２０５で構成されており、図２のシード値変更タイミング生成器１０２、疑似乱数生成器１０５と同様の機能を有する。

シード値変更タイミング生成器２０２は、カウンタ回路２０３とシード値格納部２０４で構成されている。シード値格納部２０４は、シード値変更カウント値に“７”を、書き換えシード値に“１１１０”を格納している。

テスト対象論理２０６は、図５に示す論理である。テスト判定回路２０７は、図２のテスト判定回路１０７と同様の機能を有する。図４のテストフローでランダムテストを実行した際に、図４のステップＳ２０５においてカウント値が7の時にエラーフラグを検知した場合は、ＴＰＧ２０１は動作を停止して、カウント値7を含んだエラー情報を通知する。カウント値７がエラー情報に含まれていることから、ノードｚが“０”→“１”の反転でエラーが生じていることが判別可能である。

以上のことから、本発明は、テスト対象論理のエラーが生じた箇所の特定に有効である。

図９を参照して、本発明の実施例３に係る車両について説明する。図９は、本発明を適用した電子制御装置を車両に搭載した時の一例を示す図である。

図９に示すように、本実施例では、車両３０１に図２と同様の構成である本発明を含むテスト論理３０２、車載表示装置３０３を搭載する。車載表示装置３０３は、制御部３０４とインストルメントパネル等の表示パネル３０５で構成されている。

本発明を車両に搭載することによって、車両走行前後等の車載診断（車載装置の診断）が短時間で実施可能になる。例えば、テスト時間が大きく、車載診断への適用が困難な場合は、本発明を適用することで、テスト時間が短縮され、車載診断への適用が可能になる。

また、車載診断時にエラーが生じた場合は、テスト論理３０２は、エラーが生じたときのカウント値を含んだエラー情報を車載表示装置３０３の制御部３０４に通知する。制御部３０４は、テスト論理３０２からのエラー情報を受信し、そこに含まれているカウント値に従った制御信号（車載診断結果）を表示パネル３０５に出力する。その結果、表示パネルにエラー内容を表示させることが可能である。

以上説明したように、本発明のテストパターン生成器（ＴＰＧ）１０１，２０１を備えた電子制御装置によれば、不要なテストパターンが発生するテストステップ数（カウント値）で、疑似乱数生成器１０５，２０５のシード値を書き換えることで、不要なテストパターンが削減され、テスト時間の短縮が可能である。

また、テストがＦａｉｌし、テスト判定回路１０７，２０７からエラーフラグを検知した場合、その時のカウンタ回路のカウント値を含んだエラー情報を通知する事で、テストがＦａｉｌしたテストパターンが判別されるため、エラー箇所の特定が可能である。

さらに、本発明を適用した電子制御装置を搭載することで、出荷前試験、車両走行前後等の診断が短時間で実施可能となる。診断を実行し、問題が生じた場合は、エラー情報に含まれているカウント値がエラーコードとなり、インストルメントパネル等にエラー内容を表示させることが可能である。

なお、本発明は上記した実施例に限定されるものではなく、様々な変形例が含まれる。例えば、上記の実施例は本発明に対する理解を助けるために詳細に説明したものであり、必ずしも説明した全ての構成を備えるものに限定されるものではない。また、ある実施例の構成の一部を他の実施例の構成に置き換えることが可能であり、また、ある実施例の構成に他の実施例の構成を加えることも可能である。また、各実施例の構成の一部について、他の構成の追加・削除・置換をすることが可能である。

１０１…テストパターン生成器（ＴＰＧ）、１０２…シード値変更タイミング生成器、１０３…カウンタ回路、１０４…シード値格納部、１０５…疑似乱数生成器、１０６…テスト対象論理、１０７…テスト判定回路、２０１…ＴＰＧ、２０２…シード値変更タイミング生成器、２０３…カウンタ回路、２０４…シード値格納部、２０５…疑似乱数生成器、２０６…テスト対象論理、２０７…テスト判定回路、３０１…車両、３０２…（本発明を適用した）テスト論理、３０３…車載表示装置、３０４…（車載表示装置における）制御部、３０５…表示パネル。

Claims

疑似乱数生成器と、
シード値変更タイミング生成器と、を備え、
前記シード値変更タイミング生成器は、テストステップ数をカウントするカウンタ回路と、
前記カウンタ回路のカウント値と前記疑似乱数生成器の書き換えを行うシード値を格納したシード値格納部と、を有し、
前記シード値格納部は、テストカバレッジが増加しないテストパターンが生成されるテストステップ数を前記カウンタ回路のカウント値として格納する機能を有する電子制御装置。
請求項１に記載の電子制御装置であって、
前記シード値変更タイミング生成器は、前記カウンタ回路のカウント値に応じて、前記疑似乱数生成器のシード値を、前記シード値格納部に格納したシード値に書き換える機能を有する電子制御装置。
請求項２に記載の電子制御装置であって、
前記疑似乱数生成器で生成されたテストパターンが入力されたテスト対象論理の出力信号を判定するテスト判定回路を備え、
前記シード値変更タイミング生成器は、前記テスト判定回路からエラーフラグを検知した際に、前記カウンタ回路のカウント値を含んだエラー情報を通知する機能を有する電子制御装置。
請求項１に記載の電子制御装置であって、
前記シード値格納部は、テストに有効なテストパターンに書き換え可能なシード値を格納する機能を有する電子制御装置。
請求項４に記載の電子制御装置であって、
前記シード値格納部は、テストカバレッジが増加するテストパターンに書き換え可能なシード値を格納する機能を有する電子制御装置。
請求項５に記載の電子制御装置であって、
前記シード値格納部は、テスト対象論理のテストカバレッジ増加率が０になるテストステップ数を前記カウンタ回路のカウント値として格納する機能を有する電子制御装置。
請求項３に記載の電子制御装置であって、
前記電子制御装置は、車両に搭載された車載電子制御装置であり、
前記エラー情報を車載表示装置に通知し、
前記車載表示装置の制御部は、前記エラー情報に含まれているカウント値に従い、前記車載表示装置の表示パネルに制御信号を出力する電子制御装置。