JP7493352B2 - 保護リレー - Google Patents

Description

この開示は、保護リレーに関する。

保護リレーの信頼性を高めるためにデータ転送用のバスを二重化する方法が知られている。

たとえば、特開平０５－１９９６４６号公報（特許文献１）は、リレー演算部と監視制御演算部が２つのバスで結合されたデジタル保護リレーを開示する。この文献によれば、リレー演算部は第１のバスに関係し得る不良が発生したと判断した場合、第２のバスを介して不良情報を監視制御演算部に伝送する。

また、特開平０７－３０２２０８号公報（特許文献２）に記載の保護リレーは、複数のＣＰＵ（Central Processing Unit）間でデータ授受を行うために第１のバスと第２のバスとを備える。第１のバスでデータ授受が不可能になった場合には、第２のバスを用いてＣＰＵ間でデータ授受が行われる。

特開平０５－１９９６４６号公報 特開平０７－３０２２０８号公報

近年のデジタル保護リレーでは、アナログ入力のチャネル数およびデジタル入出力のチャネル数が増大している。このため、演算処理部と複数の入出力部との間を、高速データ伝送が可能な単一のバスで接続することが一般的である。このような構成の保護リレーにおいて、バスに関係した異常発生に備えて同一構成のバスを二重化することは、信頼性の点では望ましいが高コストなってしまう。

この開示は、上記の問題点を考慮してなされたものであり、その目的は、複数の入出力部を備えた保護リレーにおいて、低コストで信頼性の高いバス構成を有する保護リレーを提供することである。

一実施形態の保護リレーは、第１バスと、第１バスよりもデータ転送レートの低い第２バスと、１つ以上のアナログ入出力部および１つ以上のデジタル入出力部を含む複数の入出力部と、第１バスおよび第２バスを介して複数の入出力部と通信する演算処理部とを備える。複数の入出力部の各々は、マスタ局としての演算処理部の要求に応答するスレーブ局として機能する。１つ以上のアナログ入出力部の各々は、保護リレーの外部からアナログ入力信号を受信し、アナログ入力信号をアナログ・デジタル変換することによりデジタルデータを生成し、演算処理部からの信号入力要求に応答して第１バスを介してデジタルデータを演算処理部に送信する。１つ以上のデジタル入出力部の各々は、演算処理部の信号出力要求に応答して保護リレーの外部へデジタル出力信号を送信すること、または演算処理部の信号入力要求に応答して保護リレーの外部から受信したデジタル入力信号に基づく入力データを第１バスを介して演算処理部に送信することのうち少なくとも一方を行う。複数の入出力部の各々は、第１バスを介して通信を行うための第１の通信回路と、第２バスを介して通信を行うための第２の通信回路とを含む。演算処理部は、複数の入出力部のいずれか１つである第１の入出力部と、第１バスを介して通信できなくなった場合に、第１の入出力部の第１の通信回路を初期化するための初期化要求を、第２バスを介して第１の入出力部に送信する。

上記の実施形態によれば、第１バスよりもデータ転送レートの低い第２バスが、第１バスを介して通信できなくなった場合に通信回路の初期化要求を送信するために設けられている。したがって、低コストで信頼性の高いバス構成を有する保護リレーを提供できる。

保護リレーの全体構成の一例を示すブロック図である。 図１の演算処理部の構成例を示すブロック図である。 図１のデジタル信号の入出力用のＩ／Ｏ部の構成例を示すブロック図である。 図１のアナログ信号の入力用のＩ／Ｏ部の構成例を示すブロック図である。 実施の形態１の保護リレーの動作を説明するためのタイミング図である。 実施の形態２の保護リレーにおいて、Ｉ／Ｏ部の動作を説明するためのブロック図である。 実施の形態２の保護リレーの動作を説明するためのタイミング図である。

以下、各実施の形態について図面を参照して詳しく説明する。なお、同一または相当する部分には同一の参照符号を付して、その説明を繰り返さない。

実施の形態１．
［保護リレーの全体構成］
図１は、保護リレーの全体構成の一例を示すブロック図である。図１を参照して、保護リレーは、複数（Ｎ個、Ｎは２以上の整数）のＩ／Ｏ（Input and Output）部３０（１）～３０（Ｎ）と、演算処理部２０と、第１バスとしてのＩ／Ｏバス１１と、第２バスとしての初期化用バス１２とを備える。Ｉ／Ｏ部を入出力部とも称する。Ｉ／Ｏ部３０（１）～３０（Ｎ）について、総称する場合または不特定のものを示す場合にＩ／Ｏ部３０と記載する場合がある。

Ｉ／Ｏ部３０（１）～３０（Ｎ）は、保護リレーの外部からアナログ入力信号を受信するための１個以上のＩ／Ｏ部３０と、保護リレーの外部からのデジタル入力信号の受信または保護リレーの外部へのデジタル出力信号の送信の少なくとも一方を行う１個以上のＩ／Ｏ部３０とを含む。各Ｉ／Ｏ部３０は、複数チャンネルの入力信号の受信または複数チャンネルの出力信号の送信を行う。図１のブロック図は、一例として、Ｉ／Ｏ部３０（１）がアナログ入力信号を受信し、Ｉ／Ｏ部３０（２）がデジタル入力信号を受信し、Ｉ／Ｏ部３０（Ｎ）がデジタル出力信号を送信する場合を示している。

演算処理部２０は、保護リレー全体を制御するとともに、リレー演算周期（たとえば、電気角で３０°）ごとに保護リレー演算を実行する。Ｉ／Ｏバス１１および初期化用バス１２を介した通信を行う場合、演算処理部２０はマスタ局として機能する。各Ｉ／Ｏ部３０はスレーブ局として機能し、マスタ局の要求に対して応答する。演算処理部２０は、たとえば、マイクロコンピュータをベースに構成され、プログラムに従って動作する。

Ｉ／Ｏバス１１は、たとえば、Ｉ／Ｏ部３０で受信した入力信号に関係する入力データの転送およびＩ／Ｏ部３０から外部に出力すべき出力信号に関係する出力データの転送に用いられる。演算処理部２０は、各Ｉ／Ｏ部３０と１：Ｎのマルチドロップ方式で接続される。Ｉ／Ｏバス１１は、高速のデータ転送が可能なように、たとえば、ＲＳ４８５またはＭ－ＬＶＤＳまたはイーサネット（登録商標）等の通信規格に従う。Ｉ／Ｏバス１１の通信周期は、演算処理部２０で実行される保護リレー演算の周期の整数倍である。

具体的に、演算処理部２０は、Ｉ／Ｏバス１１を介してＩ／Ｏ部３０との間で以下の手順でデジタルデータの送受信処理を行う。

たとえば、演算処理部２０は、デジタル出力処理を担うＩ／Ｏ部３０（Ｎ）へ信号出力要求を発行する。出力信号は、たとえば、トリップ指令出力または警報接点出力などである。Ｉ／Ｏ部３０（Ｎ）は正常に信号出力要求を受信すると、演算処理部２０へ要求に対する応答を発行するとともに、出力データの種類に応じたデジタル出力信号を保護リレーの外部に送信する。

また、演算処理部２０は、デジタル入力処理を担うＩ／Ｏ部３０（２）へ信号入力要求を発行する。Ｉ／Ｏ部３０（２）は、正常に信号入力要求を受信すると、Ｉ／Ｏ部３０に応答するとともに外部から入力された入力信号に基づく入力データを演算処理部２０に送信する。

初期化用バス１２は、Ｉ／Ｏ部３０から出力すべき出力信号に関係する出力データまたはＩ／Ｏ部３０に入力された入力信号に関係する入力データの転送には用いられずに、たとえば、電源投入後またはデータ転送の異常時にＩ／Ｏ部３０に対して初期化信号を送信するために用いられる。したがって、初期化用バス１２は、高速のデータ転送を必要とせず、Ｉ／Ｏバス１１よりも低データ転送速度の安価な構成とすることができる。たとえば、初期化用バス１２として、ＭＤＩＯ（Management Data Input/Output）シリアルバスまたはＩ２Ｃ（Inter-Integrated Circuit）シリアルバスを用いることができる。

具体的に、演算処理部２０は、初期化用バス１２を介していずれかのＩ／Ｏ部３０に対して初期化要求を送信する。初期化要求を受信したＩ／Ｏ部３０は、要求内容に沿った初期化処理を実行する。たとえば、初期化要求には、保護リレーの電源投入後に演算処理部２０から各Ｉ／Ｏ部３０に送信される初期設定のためのコンフィグレーション要求、および異常状態のＩ／Ｏ部３０を復旧させるためにその異常状態のＩ／Ｏ部３０に送信するリセット要求などがある。

［演算処理部の構成例］
図２は、図１の演算処理部の構成例を示すブロック図である。図２の例では、演算処理部２０は、マイクロコンピュータをベースに構成される。

図２を参照して、演算処理部２０は、ＣＰＵ２１と、ＲＡＭ（Random Access Memory）２２と、不揮発性メモリ２３と、Ｉ／Ｏバス１１を介して通信するための通信回路２４（受信回路２５および送信回路２６）と、初期化用バス１２を介して通信するための通信回路２７（受信回路２８および送信回路２９）と、上記の各要素を接続するためのバス１９とを含む。

ＲＡＭ２２および不揮発性メモリ２３は、ＣＰＵ２１の主記憶として用いられる。ＣＰＵ２１は、不揮発性メモリ２３に格納されたプログラムを実行することによって演算処理部２０としての機能を実現する。

なお、演算処理部２０の機能は、ＡＳＩＣ（Application Specific Integrated Circuit）またはＦＰＧＡ（Field Programmable Gate Array）などの電子回路として実現されていてもよいし、ＣＰＵ、ＡＳＩＣ、およびＦＰＧＡのうち２つ以上を組み合わせて実現されてもよい。

［デジタルデータ入出力用のＩ／Ｏ部の構成例］
図３は、図１のデジタル信号の入出力用のＩ／Ｏ部の構成例を示すブロック図である。図３を参照して、Ｉ／Ｏ部３０（２，Ｎ）は、Ｉ／Ｏバス１１を介して通信を行うための通信回路３１と、初期化用バス１２を介して通信を行うための通信回路３４と、入出力要求判定回路３７と、出力用メモリ３８と、入力用メモリ３９と、初期化要求判定回路４０とを含む。通信回路３１は受信回路３２と送信回路３３とを含み、通信回路３４は受信回路３５と送信回路３６とを含む。

なお、Ｉ／Ｏ部３０は、ＣＰＵ、ＲＡＭ、および不揮発性メモリを含むマイクロコンピュータをベースに構成されていてもよいし、ＡＳＩＣまたはＦＰＧＡなどの電子回路として構成されていてもよい。もしくは、Ｉ／Ｏ部３０は、ＣＰＵ、ＡＳＩＣ、およびＦＰＧＡのうち２つ以上を組み合わせて実現されてもよい。

入出力要求判定回路３７は、受信回路３２を介して演算処理部２０から受信した入出力要求の内容を判定する。たとえば、演算処理部２０から信号出力要求を受けた場合には、入出力要求判定回路３７は、出力データを出力用メモリ３８に格納する。出力用メモリ３８に格納された出力データに基づく出力信号が、保護リレーの外部に出力される。

一方、入出力要求判定回路３７は、演算処理部２０から信号入力要求を受けた場合には、外部から入力された入力信号に基づいて入力用メモリ３９に格納されている入力データを、送信回路３３を介して演算処理部２０に送信する。

ここで、Ｉ／Ｏバス１１用の通信回路３１は、高速データ転送を行うために動作周波数が高く、ノイズの影響を受けやすい。瞬間的なノイズによって伝送エラーが発生することがある。また、回路規模が大きいため、ソフトエラーによるメモリ素子のビット化けが発生する可能性もある。通信回路３１の受信回路３２でエラーが発生して受信回路３２が動作異常となった場合には、受信回路３２は、演算処理部２０からいかなる要求も受け付けることができない。そこで、演算処理部２０は、Ｉ／Ｏバス１１を使用せずに、初期化用バス１２を介して初期化要求をＩ／Ｏ部３０（２，Ｎ）に送信する。

初期化要求判定回路４０は、初期化用バス１２用の通信回路３４の受信回路３５を介して受けた要求内容を判定する。この結果、初期化要求判定回路４０は、演算処理部２０から初期化要求を受けたと判定した場合には、初期化対象回路である通信回路３１に初期化命令を発行する。初期化によって通信回路３１が復旧された場合には、初期化要求判定回路４０は、初期化が成功したという結果を入出力要求判定回路３７から受信する。その後、初期化要求判定回路４０は、初期化用バス１２を介して演算処理部２０に初期化成功の応答メッセージを送信する。

なお、通信回路３１の初期化が失敗した場合には、初期化要求判定回路４０は、初期化が失敗したという結果を入出力要求判定回路３７から受信する。この場合、初期化要求判定回路４０は、初期化用バス１２を介して演算処理部２０に初期化失敗の応答メッセージを送信する。初期化失敗の応答メッセージを受信した演算処理部２０は、再度、初期化用バス１２を介してＩ／Ｏ部３０（２，Ｎ）に初期化要求を送信する。

［アナログデータの入力用のＩ／Ｏ部の構成例］
図４は、図１のアナログ信号の入力用のＩ／Ｏ部の構成例を示すブロック図である。図４を参照して、Ｉ／Ｏ部３０（１）は、保護リレーの外部から多チャンネルのアナログ入力信号を受けるためのアナログ入力回路５０をさらに含む点で図３のＩ／Ｏ部３０（２，Ｎ）と異なる。また、図４のＩ／Ｏ部３０（１）はアナログ入力専用であるので、出力用メモリ３８は設けられていない。図４のその他の点は図３の場合と同様であるので、同一または相当する部分には同一の参照符号を付して説明を繰り返さない。

アナログ入力回路５０は、入力変換器５１（１）～５１（ｍ）と、アナログフィルタ（ＡＦ：Analog Filter）５２（１）～５２（ｍ）と、サンプルホールド回路（Ｓ／Ｈ：Sample and Hold Circuit）５３（１）～５３（ｍ）と、マルチプレクサ（ＭＰＸ：Multiplexer）５４と、アナログデジタル（Ａ／Ｄ）変換器５５とを含む。

入力変換器５１（１）～５１（ｍ）は、ｍ個のチャンネル（ｍは２以上の整数）にそれぞれ対応して設けられる。各入力変換器５１は、たとえば、補助変成器によって構成され、アナログ入力信号を後続する回路での信号処理に適した電圧レベルの信号に変換する。

アナログフィルタ５２（１）～５２（ｍ）およびサンプルホールド回路５３（１）～５３（ｍ）は、入力変換器５１（１）～５１（ｍ）にそれぞれ対応してチャンネルごとに設けられる。各アナログフィルタ５２は、Ａ／Ｄ変換の際の折返し誤差を除去するために設けられたフィルタである。各サンプルホールド回路５３は、対応のアナログフィルタ５２を通過した信号を規定のサンプルレート（サンプリング周波数とも称する）でサンプリングして保持する。

マルチプレクサ５４は、各サンプルホールド回路５３に保持された電圧信号を順次選択する。Ａ／Ｄ変換器５５は、マルチプレクサ５４によって選択された信号をデジタル値に変換する。Ａ／Ｄ変換器５５によって生成されたデジタル入力データは、入力用メモリ３９に格納される。図３を参照して説明したように、入出力要求判定回路３７は、演算処理部２０からの信号入力要求に応答して、入力用メモリ３９に格納されたデジタル入力データを演算処理部２０に転送する。

［動作例］
図５は、実施の形態１の保護リレーの動作を説明するためのタイミング図である。以下、図５を参照して、マスタ局としての演算処理部２０およびスレーブ局としてのＩ／Ｏ部３０（２）の動作について説明する。

時刻ｔ１において、演算処理部２０は、Ｉ／Ｏバス１１を介してＩ／Ｏ部３０（２）に信号入力要求を送信する。時刻ｔ２において、Ｉ／Ｏ部３０（２）の受信回路３２が演算処理部２０からの信号入力要求を正常に受信すると、入出力要求判定回路３７は演算処理部２０に対して応答を返す。

一方、時刻ｔ３において、演算処理部２０は、Ｉ／Ｏバス１１を介してＩ／Ｏ部３０（２）に信号入力要求を送信するが、Ｉ／Ｏ部３０（２）の受信回路３２は、エラーが生じたために信号入力要求を正常に受信できない。このため、入出力要求判定回路３７は演算処理部２０に対して応答を返すことができない。時刻ｔ４以降も同様の状況が継続する。

時刻ｔ３からｔ５までの間で、演算処理部２０はＩ／Ｏバス１１を介してＩ／Ｏ部３０（２）に信号入力要求を予め定められた回数だけ連続して送信する。しかし、演算処理部２０は、いずれの場合もＩ／Ｏ部３０（２）から信号入力応答を受信できない。この場合、演算処理部２０は、Ｉ／Ｏ部３０（２）を異常と判断する。

次の時刻ｔ６において、演算処理部２０は、異常と判断したＩ／Ｏ部３０（２）に初期化用バス１２を介して初期化要求を送信する。Ｉ／Ｏバス１１用の受信回路３２は異常状態であるが、初期化用バス１２用の受信回路３５は正常状態であるので、Ｉ／Ｏ部３０（２）の受信回路３５は演算処理部２０からの初期化要求を正常に受信できる。この初期化要求に従って、初期化要求判定回路４０は、Ｉ／Ｏバス１１用の通信回路３１に対して初期化命令を発行する。

その次の時刻ｔ７において、初期化要求判定回路４０は、通信回路３１の初期化が正常に完了した場合、初期化用バス１２を介して演算処理部２０に初期化成功の応答メッセージを送信する。

Ｉ／Ｏ部３０（２）の通信回路３１の復旧後の時刻ｔ８において、演算処理部２０は、Ｉ／Ｏバス１１を介してＩ／Ｏ部３０（２）に信号入力要求を送信する。時刻ｔ９において、Ｉ／Ｏ部３０（２）の受信回路３２が演算処理部２０からの信号入力要求を正常に受信すると、入出力要求判定回路３７は演算処理部２０に対して応答を返す。

このように、Ｉ／Ｏバス１１用の通信回路３１が軽微な異常に陥った場合には、上記の手順によって通信回路３１を初期化することによってＩ／Ｏ部３０（２）を復旧できる。これによって保護リレーの動作を継続できる。

［実施の形態１の効果］
Ｉ／Ｏバス１１のみの単一のバス構成の場合には、あるＩ／Ｏ部３０の通信回路３１で異常が発生して送受信不能に陥った場合には、保護リレーの動作を継続できない。なぜなら、当該異常状態のＩ／Ｏ部３０との間でＩ／Ｏバス１１を介した通信が行えないために、演算処理部２０からＩ／Ｏバス１１を介して通信回路３１の初期化要求を当該異常状態のＩ／Ｏ部３０に通知することができないからである。

実施の形態１の保護リレーによれば、演算処理部２０からＩ／Ｏ部３０に初期化要求を送信するための初期化用バス１２が、Ｉ／Ｏバス１１の他に設けられる。Ｉ／Ｏバス１１用の通信回路３１は異常状態であっても、初期化用バス１２用の通信回路３４は正常状態であるので、Ｉ／Ｏ部３０は演算処理部２０からの初期化要求を正常に受信できる。これによって、異常状態の通信回路３１を初期化できれば、保護リレーを復旧できる。

初期化用バス１２にはデータの高速転送が必要とされないので、ＭＤＩＯまたはＩ２Ｃなどの簡素で汎用性のあるシリアルバスを初期化用バス１２に用いることができる。また、Ｉ／Ｏバス１１は従来構成のままで変更を必要としないので、従来の設計資産をそのまま流用できる。したがって、Ｉ／Ｏバス１１を２重化する場合よりもコストアップを抑制できる。

また、今後、Ｉ／Ｏ部３０の接続個数を増やしたり、演算処理部２０における保護リレー演算をより高速化したりするなどの機能拡張要求が想定される。本実施の形態のバス構成の場合には、Ｉ／Ｏバス１１のデータ転送に関する性能向上のみを考慮すればよいので、機能拡張のための設計変更は比較的容易であると考えられる。

実施の形態２．
実施の形態２の保護リレーでは、Ｉ／Ｏバス１１用の通信回路３１の異常が重大であり、初期化命令によって通信回路３１を初期化できない場合について説明する。この場合、異常状態のＩ／Ｏ部３０は、初期化用バス１２を介して演算処理部２０に異常内容を通知する。これにより、演算処理部２０は、異常内容をログとして収集でき、故障部位の解析のために利用できる。以下、図面を参照して具体的に説明する。

図６は、実施の形態２の保護リレーにおいて、Ｉ／Ｏ部の動作を説明するためのブロック図である。図６のＩ／Ｏ部３０（２，Ｎ）の構成は図３の場合と同じであるが、入出力要求判定回路３７および初期化要求判定回路４０の機能がさらに追加されている。以下では、図３と異なる部分についてのみ説明し、共通する部分については説明を繰り返さない。

図６を参照して、初期化要求判定回路４０は、初期化用バス１２を介して演算処理部２０から受けた初期化要求に基づいて、Ｉ／Ｏバス１１用の通信回路３１に初期化命令を発行する。

この結果、通信回路３１の初期化に予め定められた回数だけ連続して失敗した場合には、入出力要求判定回路３７は、通信回路３１の復旧が不可であると判断する。この場合、入出力要求判定回路３７は、保護リレーの外部に影響を及ぼさないように、出力用メモリ３８の内容を固定化することによりデジタル出力信号を固定化する。さらに、入出力要求判定回路３７は、通信回路３１の異常内容を初期化要求判定回路４０に出力する。初期化要求判定回路４０は、入出力要求判定回路３７から受信した通信回路３１の異常内容を含む応答メッセージを、初期化用バス１２を介して演算処理部２０に送信する。

図７は、実施の形態２の保護リレーの動作を説明するためのタイミング図である。図７を参照して、時刻ｔ１１から時刻ｔ１５までは、図５の時刻ｔ１から時刻ｔ５までに対応しているので説明を繰り返さない。

時刻ｔ１６において、演算処理部２０は、初期化用バス１２を介してＩ／Ｏ部３０（２）に初期化要求を送信する。Ｉ／Ｏ部３０（２）の受信回路３５は演算処理部２０からの初期化要求を正常に受信する。この初期化要求に従って、初期化要求判定回路４０は、Ｉ／Ｏバス１１用の通信回路３１に対して初期化命令を発行する。

しかしながら、通信回路３１の初期化に成功しなかったため、時刻ｔ１７において、Ｉ／Ｏ部３０（２）の初期化要求判定回路４０は、初期化用バス１２を介して演算処理部２０に初期化失敗の応答メッセージを送信する。時刻ｔ１８以降も同様の状況が継続する。

時刻ｔ１６から時刻ｔ１９までの間で、演算処理部２０から受けた初期化要求に対して予め定められた回数だけ連続して通信回路３１の初期化に失敗した場合、入出力要求判定回路３７は、通信回路３１の復旧が不可能であると判断する。この場合、入出力要求判定回路３７は、初期化要求判定回路４０に通信回路３１の異常内容を通知する。次の時刻ｔ２０において、初期化要求判定回路４０は、通信回路３１の異常内容を含む応答メッセージを、初期化用バス１２を介して演算処理部２０に送信する。

このように、Ｉ／Ｏバス１１用の通信回路３１が重大な異常に陥ったために初期化不能になった場合には、上記の手順によって通信回路３１の異常内容を演算処理部２０に通知できる。演算処理部２０は、通信回路３１の異常内容をログとして保存することによって、異常原因の解析に役立てることができる。

なお、上記と異なり、演算処理部２０がＩ／Ｏ部３０（２）から初期化失敗の応答メッセージを予め定められた回数だけ連続して受け取った場合に、演算処理部２０は、Ｉ／Ｏ部３０（２）の通信回路３１が復旧不能であると判断してもよい。この場合、演算処理部２０は、初期化用バス１２を介してＩ／Ｏ部３０（２）に異常内容の取得要求を発行する。そして、Ｉ／Ｏ部３０（２）の初期化要求判定回路４０は、通信回路３１の異常内容を含む応答メッセージを、初期化用バス１２を介して演算処理部２０に送信する。

今回開示された実施の形態はすべての点で例示であって制限的なものでないと考えられるべきである。この発明の範囲は上記した説明ではなくて請求の範囲によって示され、請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。

１１ Ｉ／Ｏバス、１２ 初期化用バス、２０ 演算処理部、２１ ＣＰＵ、２２ ＲＡＭ、２３ 不揮発性メモリ、２５，２８，３２，３５ 受信回路、２６，２９，３３，３６ 送信回路、３０ Ｉ／Ｏ部、２４，２７，３１，３４ 通信回路、３７ 入出力要求判定回路、３８ 出力用メモリ、３９ 入力用メモリ、４０ 初期化要求判定回路、５０ アナログ入力回路、５１ 入力変換器、５２ アナログフィルタ、５３ サンプルホールド回路、５４ マルチプレクサ、５５ Ａ／Ｄ変換器。

Claims (7)

1. 保護リレーであって、
   第１バスと、
   前記第１バスよりもデータ転送レートの低い第２バスと、
   １つ以上のアナログ入出力部および１つ以上のデジタル入出力部を含む複数の入出力部と、
   前記第１バスおよび前記第２バスを介して前記複数の入出力部と通信する演算処理部とを備え、
   前記複数の入出力部の各々は、マスタ局としての前記演算処理部の要求に応答するスレーブ局として機能し、
   前記１つ以上のアナログ入出力部の各々は、前記保護リレーの外部からアナログ入力信号を受信し、前記アナログ入力信号をアナログ・デジタル変換することによりデジタルデータを生成し、前記演算処理部からの信号入力要求に応答して前記第１バスを介して前記デジタルデータを前記演算処理部に送信し、
   前記１つ以上のデジタル入出力部の各々は、前記演算処理部の信号出力要求に応答して前記保護リレーの外部へデジタル出力信号を送信すること、または前記演算処理部の信号入力要求に応答して前記保護リレーの外部から受信したデジタル入力信号に基づく入力データを前記第１バスを介して前記演算処理部に送信することのうち少なくとも一方を行い、
   前記複数の入出力部の各々は、
   前記第１バスを介して通信を行うための第１の通信回路と、
   前記第２バスを介して通信を行うための第２の通信回路とを含み、
   前記演算処理部は、前記複数の入出力部のいずれか１つである第１の入出力部と、前記第１バスを介して通信できなくなった場合に、前記第１の入出力部の前記第１の通信回路を初期化するための初期化要求を、前記第２バスを介して前記第１の入出力部に送信する、保護リレー。
2. 前記初期化要求に応答して前記第１の入出力部の前記第１の通信回路が初期化された後、前記演算処理部は、前記第１バスを介して前記第１の入出力部との通信を再開する、請求項１に記載の保護リレー。
3. 前記第１の入出力部は、前記初期化要求に応答して前記第１の入出力部の前記第１の通信回路の初期化を試みても失敗した場合に、前記第１の入出力部の前記第１の通信回路の異常内容を、前記第２バスを介して前記演算処理部に送信する、請求項１または２に記載の保護リレー。
4. 前記演算処理部は、前記１つ以上のデジタル入出力部のうちの第１のデジタル入出力部によって前記デジタル出力信号を前記保護リレーの外部に送信させる場合に、前記デジタル出力信号に関係する出力データを前記第１のデジタル入出力部に前記第１バスを介して送信するが、前記第２バスを介して送信せず、
   前記第１のデジタル入出力部は、前記デジタル入力信号を前記保護リレーの外部から受信した場合に、前記デジタル入力信号に関係する入力データを前記演算処理部に前記第１バスを介して送信するが、前記第２バスを介して送信せず、
   前記１つ以上のアナログ入出力部の各々は、前記アナログ入力信号から生成したデジタルデータを前記演算処理部に前記第１バスを介して送信するが、前記第２バスを介して送信しない、請求項１～３のいずれか１項に記載の保護リレー。
5. 保護リレーであって、
   １つ以上のアナログ入出力部および１つ以上のデジタル入出力部を含む複数の入出力部を備え、
   前記１つ以上のアナログ入出力部の各々は、前記保護リレーの外部からアナログ入力信号を受信し、前記アナログ入力信号をアナログ・デジタル変換することによりデジタルデータを生成し、
   前記１つ以上のデジタル入出力部の各々は、前記保護リレーの外部へのデジタル出力信号の送信または前記保護リレーの外部からのデジタル入力信号の受信の少なくとも一方を行い、
   前記保護リレーはさらに、
   保護リレー演算を行うとともに、スレーブ局としての前記複数の入出力部に対してマスタ局として機能する演算処理部と、
   前記複数の入出力部と前記演算処理部との間で、前記演算処理部からの要求に応答して、前記デジタル出力信号に関係する出力データ、前記デジタル入力信号に関係する入力データ、および前記アナログ入力信号によって生成された前記デジタルデータの転送に用いられる第１バスと、
   前記複数の入出力部および前記演算処理部と接続され、前記第１バスよりもデータ転送レートが低く、前記出力データ、前記入力データ、および前記デジタルデータの転送に用いられない第２バスとを備え、
   前記第２バスは、前記複数の入出力部のいずれか１つである第１の入出力部と前記演算処理部との間で前記第１バスを介して通信できなくなった異常時に、前記第１の入出力部と前記演算処理部との間の通信に用いられる、保護リレー。
6. 前記複数の入出力部の各々は、
   前記第１バスを介して通信を行うための第１の通信回路と、
   前記第２バスを介して通信を行うための第２の通信回路とを含み、
   前記第２バスは、前記異常時に前記第１の入出力部の前記第１の通信回路を初期化するための初期化要求を、前記演算処理部から前記第１の入出力部に送信するために用いられる、請求項５に記載の保護リレー。
7. 前記第２バスは、前記異常時に前記第１の入出力部の前記第１の通信回路の異常内容を、前記第１の入出力部から前記演算処理部に送信するために用いられる、請求項６に記載の保護リレー。

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