JP7477416B2 - 楽音生成装置 - Google Patents

Description

本発明は、楽音生成装置に関する。

特許文献１には、ＮＡＮＤ型フラッシュメモリに波形データを格納しておき、そこから波形データをバッファ経由で波形メモリに読出しつつ再生を行う楽音生成装置が記載されている。ＣＰＵへの割り込み無しで、ＮＡＮＤ型フラッシュメモリに格納した波形データのページ単位での読出しを行い、波形メモリのバッファにサンプル補充ができるようにする。一連の波形データを、高速ページアクセス可能なＮＡＮＤ型フラッシュメモリの連続するページに記憶する。最初に読出すべきページ番号を設定し、そのページはバッファに読込んでおく。その読出しが終了する前に、次に読出すべきページをバッファに読出す。以後は、１ページ分の読出しを終了するごとにページ番号を＋１し、該ページ番号のサンプルをバッファに読込みつつ再生を続ける。

特開２０１０－２２４０７７号公報

ソフトエラーは、宇宙線粒子の電離作用によって揮発性記憶デバイスに記憶されている楽音波形データが書き換わってしまうエラーである。エラー訂正符号（ＥＣＣ）は、楽音波形データのエラーを訂正するための符号である。揮発性記憶デバイスには、楽音波形データとＥＣＣが記憶される。しかし、楽音波形データのビット数とＥＣＣのビット数は、相互に異なるため、楽音波形データとＥＣＣを揮発性記憶デバイスに効率的に記憶させることが困難である。

本発明の目的は、楽音波形データとエラー訂正符号を記憶デバイスに効率的に記憶させることができるようにすることである。

本発明の楽音生成装置は、第１のチップセレクト信号により選択され、各アドレスに１ワードの楽音波形データを分割して記憶する複数の第１の記憶デバイスと、第２のチップセレクト信号により選択され、各アドレスに１ワードの楽音波形データを分割して記憶する複数の第２の記憶デバイスと、前記複数の第１の記憶デバイスの各アドレスに記憶されている１ワードの楽音波形データに対応するエラー訂正符号を各アドレスの下位複数ビットに記憶し、前記複数の第２の記憶デバイスの各アドレスに記憶されている１ワードの楽音波形データに対応するエラー訂正符号を各アドレスの上位複数ビットに記憶する第３の記憶デバイスとを有する。

本発明によれば、楽音波形データとエラー訂正符号を記憶デバイスに効率的に記憶させることができる。

図１（Ａ）及び（Ｂ）は、比較例による楽音生成装置の構成例を示すブロック図である。 図２は、本実施形態による楽音生成装置の構成例を示すブロック図である。

（比較例）
図１（Ａ）は、第１の比較例による楽音生成装置１００の構成例を示す図である。楽音生成装置１００は、８個のＤＲＡＭ（動的ランダムアクセスメモリ）１０１ａ～１０１ｈと、１個のＤＲＡＭ１０２と、８個のＤＲＡＭ１０３ａ～１０３ｈと、１個のＤＲＡＭ１０４を有する。

８個のＤＲＡＭ１０１ａ～１０１ｈは、チップセレクト信号ＣＳ０により選択され、各アドレスに６４ビット（１ワード）の楽音波形データ１０５ａ～１０５ｈを分割して記憶する。８個のＤＲＡＭ１０１ａ～１０１ｈは、それぞれ、ビット幅が８ビットであり、６４ビットの楽音波形データのうちの８ビットの楽音波形データ１０５ａ～１０５ｈを記憶する。

ＤＲＡＭ１０２は、チップセレクト信号ＣＳ０により選択され、ＤＲＡＭ１０１ａ～１０１ｈの各アドレスに記憶されている６４ビットの楽音波形データに対応する８ビットのエラー訂正符号（以下、ＥＣＣという）１０６を各アドレスに記憶する。

８個のＤＲＡＭ１０３ａ～１０３ｈは、チップセレクト信号ＣＳ１により選択され、各アドレスに６４ビット（１ワード）の楽音波形データ１０５ａ～１０５ｈを分割して記憶する。８個のＤＲＡＭ１０３ａ～１０３ｈは、それぞれ、ビット幅が８ビットであり、６４ビットの楽音波形データのうちの８ビットの楽音波形データ１０５ａ～１０５ｈを記憶する。

ＤＲＡＭ１０４は、チップセレクト信号ＣＳ１により選択され、ＤＲＡＭ１０３ａ～１０３ｈの各アドレスに記憶されている６４ビットの楽音波形データに対応する８ビットのＥＣＣ１０６を各アドレスに記憶する。

楽音生成装置１００は、チップセレクト信号ＣＳ０及びＣＳ１を用いることにより、ＤＲＡＭ１０１ａ～１０１ｈ及び１０３ａ～１０３ｈに大容量の楽音波形データ１０５ａ～１０５ｈを記憶させることができる。

大容量の楽音波形データをＤＲＡＭに記憶させる場合には、ＤＲＡＭ１０１ａ～１０１ｈ及び１０３ａ～１０３ｈの数が多いことが好ましい。しかし、小容量の楽音波形データをＤＲＡＭに記憶させる場合には、ＤＲＡＭ１０１ａ～１０１ｈ及び１０３ａ～１０３ｈの数が多すぎる。

近年、ＤＲＡＭは、大容量化が進んでいる。ＤＲＡＭの入手性を考慮すると、ＤＤＲ３タイプのＤＲＡＭの最低記憶容量は、１Ｇビットであり、ＤＤＲ４タイプのＤＲＡＭの最低記憶容量は、４Ｇビットである。１６個のＤＲＡＭ１０１ａ～１０１ｈ及び１０３ａ～１０３ｈは、上記の最低記憶容量の１６倍の記憶容量を有する。今後は、さらに、ＤＲＡＭの大容量化が進むことが予想される。楽音生成装置１００は、数Ｇビットの楽音波形データを記憶できれば十分であるので、１６個のＤＲＡＭ１０１ａ～１０１ｈ及び１０３ａ～１０３ｈは、オーバースペックであり、高コストの課題がある。

図１（Ｂ）は、第２の比較例による楽音生成装置１１０の構成例を示す図である。楽音生成装置１１０は、４個のＤＲＡＭ１１１ａ～１１１ｄと、１個のＤＲＡＭ１１２と、４個のＤＲＡＭ１１３ａ～１１３ｄと、１個のＤＲＡＭ１１４を有する。

４個のＤＲＡＭ１１１ａ～１１１ｄは、チップセレクト信号ＣＳ０により選択され、各アドレスに６４ビット（１ワード）の楽音波形データ１１５ａ～１１５ｄを分割して記憶する。４個のＤＲＡＭ１１１ａ～１１１ｄは、それぞれ、ビット幅が１６ビットであり、６４ビットの楽音波形データのうちの１６ビットの楽音波形データ１１５ａ～１１５ｄを記憶する。

ＤＲＡＭ１１２は、チップセレクト信号ＣＳ０により選択され、ＤＲＡＭ１１１ａ～１１１ｄの各アドレスに記憶されている６４ビットの楽音波形データに対応する８ビットのＥＣＣ１１６を各アドレスに記憶する。

４個のＤＲＡＭ１１３ａ～１１３ｄは、チップセレクト信号ＣＳ１により選択され、各アドレスに６４ビット（１ワード）の楽音波形データ１１５ａ～１１５ｈを分割して記憶する。４個のＤＲＡＭ１１３ａ～１１３ｄは、それぞれ、ビット幅が１６ビットであり、６４ビットの楽音波形データのうちの１６ビットの楽音波形データ１１５ａ～１１５ｄを記憶する。

ＤＲＡＭ１１４は、チップセレクト信号ＣＳ１により選択され、ＤＲＡＭ１１３ａ～１１３ｄの各アドレスに記憶されている６４ビットの楽音波形データに対応する８ビットのＥＣＣ１１６を各アドレスに記憶する。

楽音生成装置１１０は、図１（Ａ）の楽音生成装置１００に対して、ＤＲＡＭ１１１ａ～１１１ｄ及び１１３ａ～１１３ｄのビット幅を広くすることにより、ＤＲＡＭ１１１ａ～１１１ｄ及び１１３ａ～１１３ｄの数を減らし、ＤＲＡＭ１１１ａ～１１１ｄ及び１１３ａ～１１３ｄの記憶容量を低減することができる。

しかし、ＤＲＡＭ１１１ａ～１１１ｄ及び１１３ａ～１１３ｄのビット幅が１６ビットであり、ＤＲＡＭ１１２及び１１４のビット幅が８ビットであり、これらのビット幅が統一されていない。そのため、ＤＲＡＭの制御が煩雑になってしまうという課題がある。また、異なるビット幅のＤＲＡＭの種類が増えると、量産パーツの管理上好ましくなく、コストが上昇してしまう。以下、これらの課題を解決するための実施形態を説明する。

（実施形態）
図２は、本実施形態による楽音生成装置２００の構成例を示すブロック図である。楽音生成装置２００は、４個のＤＲＡＭ２０１ａ～２０１ｄと、４個のＤＲＡＭ２０２ａ～２０２ｄと、１個のＤＲＡＭ２０３と、音源ＬＳＩ２０４と、ＣＰＵ２０５と、不揮発性記憶デバイス２０６と、鍵盤２０７と、ディジタル／アナログコンバータ２０８と、オーディオシステム２０９と、操作子２１０と、表示器２１１と、プログラムＲＯＭ２１２と、ワークＲＡＭ２１３と、バス２１４を有する。楽音生成装置２００は、例えば、電子楽器である。ＤＲＡＭ２０１ａ～２０１ｄ、２０２ａ～２０２ｄ及び２０３は、揮発性記憶デバイスの一例である。

４個のＤＲＡＭ２０１ａ～２０１ｄは、チップセレクト信号ＣＳ０により選択され、各アドレスに６４ビット（１ワード）の楽音波形データ２１５ａ～２１５ｄを分割して記憶する。４個のＤＲＡＭ２０１ａ～２０１ｄは、それぞれ、ビット幅が１６ビットであり、６４ビットの楽音波形データのうちの１６ビットの楽音波形データ２１５ａ～２１５ｄを記憶する。

４個のＤＲＡＭ２０２ａ～２０２ｄは、チップセレクト信号ＣＳ１により選択され、各アドレスに６４ビット（１ワード）の楽音波形データ２１５ａ～２１５ｄを分割して記憶する。４個のＤＲＡＭ２０２ａ～２０２ｄは、それぞれ、ビット幅が１６ビットであり、６４ビットの楽音波形データのうちの１６ビットの楽音波形データ２１５ａ～２１５ｄを記憶する。

ＤＲＡＭ２０３は、ビット幅が１６ビットであり、各アドレスに２個の８ビットのＥＣＣを記憶する。ＤＲＡＭ２０３の各アドレスの下位８ビット（下位複数ビット）には、ＤＲＡＭ２０１ａ～２０１ｄの各アドレスに記憶されている６４ビットの楽音波形データに対応する８ビットのＥＣＣが記憶される。ＤＲＡＭ２０３の各アドレスの上位８ビット（上位複数ビット）には、ＤＲＡＭ２０２ａ～２０２ｄの各アドレスに記憶されている６４ビットの楽音波形データに対応する８ビットのＥＣＣが記憶される。

ＤＲＡＭ２０１ａ～２０１ｄの各々のビット幅と、ＤＲＡＭ２０２ａ～２０２ｄの各々のビット幅と、ＤＲＡＭ２０３のビット幅は、相互に同じであり、１６ビットである。

ＤＲＡＭ２０３は、データマスク信号ＤＭ０により下位８ビットを選択すると、各アドレスの１６ビットのＥＣＣ２１６のうちの下位８ビットのＥＣＣの出力を有効にする。また、ＤＲＡＭ２０３は、データマスク信号ＤＭ１により上位８ビットを選択すると、各アドレスの１６ビットのＥＣＣ２１６のうちの上位８ビットのＥＣＣの出力を有効にする。

音源ＬＳＩ２０４は、チップセレクト信号ＣＳ０とデータマスク信号ＤＭ０により、ＤＲＡＭ２０１ａ～２０１ｄの各アドレスに記憶されている楽音波形データ２１５ａ～２１５ｄと、ＤＲＡＭ２０３の各アドレスの下位８ビットに記憶されているＥＣＣ２１６とを同時に読み出す。

また、音源ＬＳＩ２０４は、チップセレクト信号ＣＳ１とデータマスク信号ＤＭ１により、ＤＲＡＭ２０２ａ～２０２ｄの各アドレスに記憶されている楽音波形データ２１５ａ～２１５ｄと、ＤＲＡＭ２０３の各アドレスの上位８ビットに記憶されているＥＣＣとを同時に読み出す。

楽音生成装置２００は、図１（Ａ）の楽音生成装置１００に対して、楽音波形データを記憶するためのＤＲＡＭ２０１ａ～２０１ｄ及び２０２ａ～２０２ｄの個数及び合計記憶容量を低減し、コストを低減することができる。

また、楽音生成装置１００は、図１（Ｂ）の楽音生成装置１１０に対して、すべてのＤＲＡＭ２０１ａ～２０１ｄ、２０２ａ～２０２ｄ及び２０３のビット幅が統一されているので、制御及び量産パーツの管理が容易であり、コストを低減することができる。

また、ＤＲＡＭ２０３は、ＤＲＡＭ２０１ａ～２０１ｄの各アドレスに記憶されている６４ビットの楽音波形データに対応する８ビットのＥＣＣを各アドレスの下位８ビットに記憶し、ＤＲＡＭ２０２ａ～２０２ｄの各アドレスに記憶されている６４ビットの楽音波形データに対応する８ビットのＥＣＣを各アドレスの上位８ビットに記憶する。これにより、楽音生成装置２００は、１６ビット幅のＤＲＡＭ２０３に８ビットのＥＣＣを効率的に記憶させることができる。

なお、電源投入後の初期設定とキャリブレーションは、チップセレクト信号ＣＳ０が選択された場合には、ＤＲＡＭ２０１ａ～２０１ｄ及び２０３が対象となり、チップセレクト信号ＣＳ１が選択された場合には、ＤＲＡＭ２０２ａ～２０２ｄが対象となる。

ＣＰＵ２０５は、中央処理ユニットである。プログラムＲＯＭ（リードオンリーメモリ）２１２は、プログラムを記憶する。ワークＲＡＭ（ランダムアクセスメモリ）２１３は、ＣＰＵ２０５のワーク領域として機能する。ＣＰＵ２０５は、プログラムＲＯＭ２１２に記憶されているプログラムをワークＲＡＭ２１３に展開し、ワークＲＡＭ２１３に展開されたプログラムを実行することにより、音源ＬＳＩ２０４を制御する。音源ＬＳＩ２０４は、制御部の一種である。

鍵盤２０７は、複数の白鍵と複数の黒鍵を有し、演奏者の押鍵操作によりノートオンメッセージを音源ＬＳＩ２０４に出力する。ノートオンメッセージは、楽音再生指示信号であり、ノートナンバとベロシティを有する。ノートナンバは、音高を示す。ベロシティは、押鍵速度に基づく音の強さを示す。

操作子２１０は、電源スイッチと、音量調整ボタンと、音色選択ボタン等を有する。表示器２１１は、楽音生成装置２００の設定パラメータ等を表示する。

不揮発性記憶デバイス２０６は、例えば、ｅＭＭＣ（embedded Multi Media Card）等のフラッシュメモリである。不揮発性記憶デバイス２０６は、楽音波形データとその楽音波形データに対応するＥＣＣを記憶する。６４ビット（１ワード）の楽音波形データ毎に、８ビットのＥＣＣが設けられる。８ビットのＥＣＣは、６４ビットの楽音波形データのエラーを訂正することができる。

なお、不揮発性記憶デバイス２０６は、楽音波形データのみを記憶し、音源ＬＳＩ２０４が不揮発性記憶デバイス２０６に記憶されている楽音波形データを基にＥＣＣを生成してもよい。

音源ＬＳＩ２０４は、ＤＲＡＭ２０１ａ～２０１ｄ，２０３又はＤＲＡＭ２０２ａ～２０２ｄ，２０３に対して、２以上であるバースト長のワード数の楽音波形データとＥＣＣをバースト転送可能である。すなわち、音源ＬＳＩ２０４は、ＤＲＡＭ２０１ａ～２０１ｄ，２０３又はＤＲＡＭ２０２ａ～２０２ｄ，２０３に対して、１つのアドレス情報を基に、バースト長のワード数の楽音波形データとＥＣＣを連続して高速に転送する。バースト長は、例えば、４ワード又は８ワードである。

操作子２１０の電源スイッチのオンによる電源起動時、音源ＬＳＩ２０４は、不揮発性記憶デバイス２０６からＤＲＡＭ２０１ａ～２０１ｄ，２０２ａ～２０２ｄ，２０３に楽音波形データとＥＣＣを転送するように制御する。ＤＲＡＭ２０１ａ～２０１ｄ，２０２ａ～２０２ｄ，２０３に記憶されている楽音波形データは、ソフトエラーが発生する可能性がある。

音源ＬＳＩ２０４は、鍵盤２０７からノートオンメッセージを入力すると、チップセレクト信号ＣＳ０，ＣＳ１及びデータマスク信号ＤＭ０，ＤＭ１を用いて、ＤＲＡＭ２０１ａ～２０１ｄ，２０３又はＤＲＡＭ２０２ａ～２０２ｄ，２０３から楽音波形データとＥＣＣを読み出す。そして、音源ＬＳＩ２０４は、ＥＣＣを基に、楽音波形データにエラーがあるか否かを検出する。音源ＬＳＩ２０４は、楽音波形データにエラーがある場合には、ＥＣＣを基に、エラーが検出された楽音波形データを訂正し、訂正した楽音波形データをディジタル／アナログコンバータ２０８に出力する。また、音源ＬＳＩ２０４は、楽音波形データにエラーがない場合には、読み出した楽音波形データをディジタル／アナログコンバータ２０８に出力する。

ディジタル／アナログコンバータ２０８は、音源ＬＳＩ２０４から入力したディジタルの楽音波形データをアナログの楽音波形信号に変換し、アナログの楽音波形信号をオーディオシステム２０９に出力する。

オーディオシステム２０９は、アンプとスピーカを有し、アンプによりアナログの楽音波形信号を増幅し、その増幅した楽音波形信号をスピーカにより発音させる。

なお、上記実施形態は、何れも本発明を実施するにあたっての具体化の例を示したものに過ぎず、これらによって本発明の技術的範囲が限定的に解釈されてはならないものである。すなわち、本発明はその技術思想、又はその主要な特徴から逸脱することなく、様々な形で実施することができる。

２００ 楽音生成装置
２０１ａ～２０１ｄ，２０２ａ～２０２ｄ，２０３ ＤＲＡＭ
２０４ 音源ＬＳＩ
２０５ ＣＰＵ
２０６ 不揮発性記憶デバイス
２０７ 鍵盤
２０８ ディジタル／アナログコンバータ
２０９ オーディオシステム
２１０ 操作子
２１１ 表示器
２１２ プログラムＲＯＭ
２１３ ワークＲＡＭ
２１４ バス

Claims (6)

1. 第１のチップセレクト信号により選択され、各アドレスに１ワードの楽音波形データを分割して記憶する複数の第１の記憶デバイスと、
   第２のチップセレクト信号により選択され、各アドレスに１ワードの楽音波形データを分割して記憶する複数の第２の記憶デバイスと、
   前記複数の第１の記憶デバイスの各アドレスに記憶されている１ワードの楽音波形データに対応するエラー訂正符号を各アドレスの下位複数ビットに記憶し、前記複数の第２の記憶デバイスの各アドレスに記憶されている１ワードの楽音波形データに対応するエラー訂正符号を各アドレスの上位複数ビットに記憶する第３の記憶デバイスと
   を有することを特徴とする楽音生成装置。
2. 前記複数の第１の記憶デバイスの各々のビット幅と、前記複数の第２の記憶デバイスの各々のビット幅と、前記第３の記憶デバイスのビット幅は、相互に同じであることを特徴とする請求項１に記載の楽音生成装置。
3. 前記第３の記憶デバイスは、データマスク信号により下位複数ビットを選択すると、各アドレスの下位複数ビットのエラー訂正符号の出力を有効にし、データマスク信号により上位複数ビットを選択すると、各アドレスの上位複数ビットのエラー訂正符号の出力を有効にすることを特徴とする請求項１又は２に記載の楽音生成装置。
4. さらに、前記第１のチップセレクト信号と前記データマスク信号により、前記複数の第１の記憶デバイスの各アドレスに記憶されている楽音波形データと、前記第３の記憶デバイスの各アドレスの下位複数ビットに記憶されているエラー訂正符号とを同時に読み出し、前記第２のチップセレクト信号と前記データマスク信号により、前記複数の第２の記憶デバイスの各アドレスに記憶されている楽音波形データと、前記第３の記憶デバイスの各アドレスの上位複数ビットに記憶されているエラー訂正符号とを同時に読み出す制御手段を有することを特徴とする請求項３に記載の楽音生成装置。
5. 前記複数の第１の記憶デバイスと前記複数の第２の記憶デバイスと前記第３の記憶デバイスは、それぞれ、揮発性記憶デバイスであることを特徴とする請求項１～４のいずれか１項に記載の楽音生成装置。
6. 前記複数の第１の記憶デバイスと前記複数の第２の記憶デバイスと前記第３の記憶デバイスは、それぞれ、ＤＲＡＭであることを特徴とする請求項１～５のいずれか１項に記載の楽音生成装置。

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