JP7441136B2 - 画像形成装置 - Google Patents

Description

本発明は画像形成装置に関する。

電子写真方式の現像器は、感光体に対向した現像スリーブに直流電圧と交流電圧とを重畳させて形成された現像電圧を印加することで、静電潜像に対するトナーの付着を促進させる。現像電圧の波形が歪むと、静電潜像が破壊されたり、意図しないリーク電流が発生したりしてしまう。

特許文献１によれば、波形歪みが検知されると、波形歪みが小さくなるようにトランスに印加される駆動信号を調整することが提案されている。具体的には、時間軸上で駆動信号が、第１のオン期間、オフ期間、および第２のオン期間といった三つの区間に分けられ、三つの区間の割合が調整されることで、波形歪みが削減される。

特開２０１２－６３７１４号公報

特許文献１では、波形の測定結果に基づき第１のオン期間が調整された後で、第１のオフ期間および第２のオン期間が調整されなければならない。したがって、二つの調整処理が必要となるため、ある程度の調整時間が必要となってしまう。そこで、本発明は、現像電圧の調整処理に要する時間を短縮することを目的とする。

本発明は、たとえば、
静電潜像が形成される像担持体と、
前記像担持体に対して空隙を介して対向して配置された現像部材と、
前記現像部材に担持されている現像剤を前記静電潜像に付着させる現像電圧を前記現像部材に印加する電源回路と、
前記電源回路にＰＷＭ信号を含む制御信号を供給することで前記電源回路を制御する制御手段と、
前記空隙に起因して前記像担持体と前記現像部材との間に生じる静電容量に相関がある電気的特性を検知する検知回路と、を有し、
前記制御手段は、前記検知回路により検知された電気的特性に基づいて前記ＰＷＭ信号のデューティ比の変化パターンを決定し、決定された前記変化パターンにしたがって前記ＰＷＭ信号のデューティ比を変化させながら前記制御信号を前記電源回路に出力することを特徴とする画像形成装置を提供する。

本発明によれば、現像電圧の調整処理に要する時間が短縮される。

画像形成装置を説明する図 コントローラと電源回路を説明する図 制御信号と交流電圧との関係を説明する図 オーバーシュートの低減方法を説明する図 静電容量と検知電圧との関係を説明する図 制御テーブルの一例を示す図 ＣＰＵの機能を説明する図 制御方法を示すフローチャート 波形調整モードを示すフローチャート 波形調整を説明する図 コントローラと電源回路を説明する図

以下、添付図面を参照して実施形態が詳しく説明される。なお、以下の実施形態は特許請求の範囲に係る発明を限定するものではない。実施形態には複数の特徴が記載されているが、これらの複数の特徴の全てが発明に必須のものとは限らず、また、複数の特徴は任意に組み合わせられてもよい。さらに、添付図面においては、同一または同様の構成に同一の参照番号が付され、重複した説明は省略される。

＜画像形成装置＞
図１が示すように、画像形成装置１００は電子写真方式でシートＰに画像を形成する。画像形成装置１００はプリンタ、複写機、複合機またはファクシミリ装置のいずれであってもよい。画像形成装置１００はフルカラー画像を形成できるが、本発明の技術思想は、モノクロ画像を形成する画像形成装置にも適用可能である。

画像形成装置１００は、イエロー、マゼンタ、シアン、ブラックの４色のトナーを用いて多色画像を形成するために、四つの画像像形成ステーションを有している。参照符号の数字の後に付されたａ～ｄの文字はそれぞれイエロー、マゼンタ、シアン、ブラックを示している。なお、各画像形成ステーションの構成に違いはないため、ａ～ｄの文字は以下の説明では省略される。

感光体ドラム１はドラム状の像担持体である。帯電ローラ２は感光体ドラム１の表面を一様に帯電させる帯電手段である。露光装置３は一様に帯電した感光体ドラム１の表面に画像情報に応じたレーザー光Ｌを照射して静電潜像を形成する露光手段ないしは像形成手段である。現像器４は現像スリーブ４１に担持されたトナーを静電潜像に付着させて現像してトナー画像を形成する現像手段である。現像スリーブ４１には現像を促すための高圧の現像電圧が印加される。一次転写ローラ６は感光体ドラム１に担持されているトナー画像を中間転写ベルト５に転写する転写手段である。給紙カセット９は複数のシートＰを収容する。給紙ローラ８は給紙カセット９から二次転写ローラ７へシートＰを給紙する。二次転写ローラ７は中間転写ベルト５に担持されているトナー画像をシートＰに転写する転写手段である。定着器１０はとシートＰ上に転写されたトナー画像に熱と圧力を加えて定着させる定着手段である。

＜コントローラ＞
図２が示すように、現像回路２００は、現像器４ａに現像電圧Ｖｏｕｔを供給する電源回路である。現像回路２００は、現像器４ａ～４ｄに対して一つずつ設けられている。四つの現像回路２００の構成と動作を同じであるため、ここでは、現像器４ａのための現像回路２００だけが説明される。

コントローラ基板２５０は、ＣＰＵ２５１とメモリ２５２を有し、現像回路２００を制御する。ＣＰＵ２５１はメモリ２５２のＲＯＭ領域に記憶されている制御プログラムを実行することで、現像回路２００を制御する。たとえば、ＣＰＵ２５１は、クロック信号Ａｃｌｋ１、Ａｃｌｋ２、Ｄｃｌｋなどを生成して現像回路２００に出力する。また、ＣＰＵ２５１は、現像スリーブ４１ａと感光体ドラム１ａとの間の負荷容量（静電容量ＣＬ）の検知結果を示す検知電圧Ｖｃｌ＿ｓｎｓに基づき、クロック信号Ａｃｌｋ１、Ａｃｌｋ２の波形パターンを決定する。波形パターンとは、時間の経過に伴いクロック信号Ａｃｌｋ１、Ａｃｌｋ２の波形に変化をもたらパターンである。波形パターンは変化パターンまたは駆動パターンと呼ばれてもよい。このように、本実施形態では、現像スリーブ４１ａと感光体ドラム１ａとの間の電気的特性の測定結果に基づき波形パターンが即座に決定されるため、現像電圧Ｖｏｕｔの調整時間が短縮される。

現像回路２００は、交流電源２１０、直流電源２２０および検知回路２３０を有している。直流電源２２０は、クロック信号Ｄｃｌｋにしたがった直流電圧Ｖｄｃを生成し、交流電源２１０に供給する。交流電源２１０は、クロック信号Ａｃｌｋ１、Ａｃｌｋ２にしたがった交流電圧Ｖａｃを生成する。生成された交流電圧Ｖａｃには、直流電圧Ｖｄｃが重畳されて、現像電圧Ｖｏｕｔとして、現像スリーブ４１ａに印加される。検知回路２３０は、現像電圧Ｖｏｕｔに基づき静電容量ＣＬを検知し、静電容量ＣＬを示す検知電圧Ｖｃｌ＿ｓｎｓをＣＰＵ２５１に出力する。

現像スリーブ４１ａと感光体ドラム１ａとの間の距離ｄは、たとえば、数百ｕｍである。ここではｕはマイクロを表す。電気的な等価回路を考えると、この距離ｄと静電容量ＣＬとは相関している。

ＣＬ＝ｅ・Ｓ／ｄ （１）
ここで、ｅは誘電率である。Ｓは現像に寄与する現像スリーブ４１ａと感光体ドラム１ａの各対向面積である。式（１）から分かる通り、距離ｄの変化は、静電容量ＣＬの変化に相当する。したがって、距離ｄは、交流電圧Ｖａｃの波形に影響を及ぼす。距離ｄの変化によって生じる静電容量ＣＬのばらつきは、たとえば、１５０ｐＦ以上かつ２２０ｐＦ以下である。

交流電源２１０は、トランスＴ１と、一次側回路２１１とを有している。一次側回路２１１がトランスＴ１を駆動することで、矩形波の交流電圧Ｖａｃが発生する。

一次側回路２１１は、フルブリッジ回路と、駆動回路２１２ａ、２１２ｂとを有している。フルブリッジ回路は、ＮＭＯＳタイプのトランジスタなどのスイッチング素子Ｑ１～Ｑ４により構成されている。フルブリッジ回路の出力側は、トランスＴ１の一次巻線に接続されている。フルブリッジ回路の入力側は駆動回路２１２ａ、２１２ｂに接続されている。駆動回路２１２ａは、クロック信号Ａｃｌｋ１にしたがって二つの駆動信号を生成し、スイッチング素子Ｑ１、Ｑ３をオン／オフする。駆動回路２１２ｂは、クロック信号Ａｃｌｋ２にしたがって二つの駆動信号を生成し、スイッチング素子Ｑ２、Ｑ４をオン／オフする。フルブリッジ回路には基準電圧Ｖｃｃが印加されている。

駆動回路２１２ａは、クロック信号Ａｃｌｋ１がＨｉｇｈ状態であるときに、スイッチング素子Ｑ１をオンにし、スイッチング素子Ｑ３をオフにする。駆動回路２１２ａは、クロック信号Ａｃｌｋ１がＬｏｗ状態であるときに、スイッチング素子Ｑ１をオフにし、スイッチング素子Ｑ３をオンにする。駆動回路２１２ｂは、クロック信号Ａｃｌｋ２がＨｉｇｈ状態であるときに、スイッチング素子Ｑ２をオンにし、スイッチング素子Ｑ４をオフにする。駆動回路２１２ｂは、クロック信号Ａｃｌｋ２がＬｏｗ状態であるときに、スイッチング素子Ｑ２をオフにし、スイッチング素子Ｑ４をオンにする。

トランスＴ１に正の電圧を出力させるためには、クロック信号Ａｃｌｋ１がＨｉｇｈ状態になり、かつ、クロック信号Ａｃｌｋ２がＬｏｗ状態になる。これにより、スイッチング素子Ｑ１、Ｑ４がオンとなり、スイッチング素子Ｑ２、Ｑ３がオフになる。その結果、トランスＴ１の一次巻線には、矢印Ａの方向に電流が流れる。

反対に、トランスＴ１に負の電圧を出力させるためには、クロック信号Ａｃｌｋ１がＬｏｗ状態になり、かつ、クロック信号Ａｃｌｋ２がＨｉｇｈ状態になる。これにより、スイッチング素子Ｑ１、Ｑ４がオフとなり、スイッチング素子Ｑ２、Ｑ３がオンになる。その結果、トランツＴ１の一次巻線には、矢印Ｂの方向に電流が流れる。

トランスＴ１の二次巻線の一端は現像スリーブ４１ａに接続されている。トランスＴ１の二次巻線の他端は、コンデンサＣ１、Ｃ２の直列回路に接続されている。トランスＴ１の動作電流が得られるように、コンデンサＣ１、Ｃ２の各インピーダンスは十分に低い。コンデンサＣ１、Ｃ２の直列回路の他端は接地電位ＡＣ＿ＧＮＤに接続されている。

コンデンサＣ１は、静電容量ＣＬを検知するために、静電容量ＣＬと、コンデンサＣ２とともに、容量分圧回路を形成している。本実施例では、コンデンサＣ１は、たとえば、０．０６８ｕＦである。コンデンサＣ２は、たとえば、４７００ｐＦである。本実施例で示される電気的特性に関する数値はいずれも例示にすぎない。

検知回路２３０は、ピークホールド回路２３１、ローパスフィルタ２３２、およびボルテージフォロワ回路２３４を有している。ピークホールド回路２３１は、ダイオードＤ１、Ｄ２およびホールド用のコンデンサなどを有している。ピークホールド回路２３１は、コンデンサＣ１の両端に発生するＡＣ電圧のピークツーピーク電圧（Ｖｐｐ）をホールドする。コンデンサＣ１の両端に発生するＶｐｐ電圧は、以下の式で表される。

Ｖｐｐ ＝１０００Ｖ×Ｃｓ／Ｃ１ （２）
ここでＣｓは直列に接続されたコンデンサＣ１、Ｃ２、ＣＬの合成容量である。合成容量Ｃｓは、以下の式で表される。１０００Ｖは現像電圧Ｖｏｕｔのピークツーピーク値である。

１／Ｃｓ ＝（１／Ｃ１）＋（１／Ｃ２）＋（１／ＣＬ） （３）
たとえば、静電容量ＣＬが２００ｐＦと仮定されると、合成容量Ｃｓは（３）式より、約１９１ｐＦと算出される。また、Ｖｐｐ電圧は、（２）式から、１０００Ｖ×１９１ｐＦ／０．６８ｕＦ＝２．８１Ｖと算出される。Ｖｐｐ電圧は、ピークホールド回路２３１に入力される。ピークホールド回路２３１は、入力電圧（Ｖｐｐ電圧）をＧＮＤ基準に持ちあげるためのダイオードＤ１と、入力電圧をピークホールドするためのダイオードＤ２とを有している。入力電圧は、２つのダイオードＤ１、Ｄ２の順方向電圧ＶＦだけ降下して、ローパスフィルタ２３２へ出力される。順方向電圧ＶＦが、たとえば、０．６Ｖと仮定されると、ピークホールド回路２３１から出力される電圧は、２．８１Ｖ－０．６Ｖ×２＝１．６１Ｖとなる。

ピークホールド回路２３１から出力される電圧は、ローパスフィルタ２３２に入力される。交流電圧Ｖａｃにオーバーシュートが発生すると、検知信号Ｖｃｌ＿ｓｎｓにオーバーシュートの影響が及ぶ。よって、ローパスフィルタ２３２は、オーバーシュートに起因した高周波成分を入力電圧から除去する。ローパスフィルタ２３２は、抵抗とコンデンサなどのＬＣ回路により構成されてもよい。

ボルテージフォロワ回路２３４は、インピーダンス変換のために設けられている。これにより、入力電圧が微弱な電圧であっても、より正確な検知信号Ｖｃｌ＿ｓｎｓが得られるようになる。ボルテージフォロワ回路２３４はオペアンプなどにより構成されてもよい。抵抗Ｒ１は、ピークホールド回路２３１およびローパスフィルタ２３２に含まれるコンデンサに蓄積された電荷を放電するプルダウン抵抗である。

＜現像電圧とクロック信号＞
図３は現像電圧Ｖｏｕｔと、クロック信号Ａｃｌｋ１、Ａｃｌｋ２との関係を示している。直流電圧Ｖｄｃは、－５００Ｖと仮定されている。したがって、現像電圧Ｖｏｕｔは、交流電圧Ｖａｃを－５００Ｖだけオフセットした電圧となる。図３が示すように、交流電圧Ｖａｃの正側振幅Ｖｐ（＋）は５００Ｖと仮定されている。負側振幅Ｖｐ（－）は５００Ｖと仮定されている。よって、交流電圧Ｖａｃの振幅Ｖａｍｐは１０００Ｖと仮定されている。

交流電圧Ｖａｃの正側のデューティ比と負側のデューティ比はいずれも５０％と仮定されている。交流電圧Ｖａｃの周期Ｔは１００ｕｓ（つまり、周波数ｆ＝１０ｋＨｚ）と仮定されている。

図３が示すように、交流電圧Ｖａｃの極性が正であるときは、クロック信号Ａｃｌｋ１が動作区間にある。クロック信号Ａｃｌｋ２はオフ状態（Ｌｏｗ状態）に固定されていることがわかる。逆に、交流電圧Ｖａｃの極性が負であるときは、クロック信号Ａｃｌｋ１はオフ状態（Ｌｏｗ状態）に固定される。クロック信号Ａｃｌｋ２は動作区間にある。

動作区間では、クロック信号Ａｃｌｋ１、Ａｃｌｋ２がオン状態（Ｈｉｇｈ状態）を常に維持しているとは限らない。図３が示すように、クロック信号Ａｃｌｋ１、Ａｃｌｋ２はオン状態とオフ状態を繰り返すパルス信号となることがある。このように、クロック信号Ａｃｌｋ１、Ａｃｌｋ２はパルス幅変調（ＰＷＭ）されてもよい。たとえば、ＰＷＭの周期Ｔｐは５ｕｓである。

図４（Ａ）はクロック信号Ａｃｌｋ１、Ａｃｌｋ２がＰＷＭされない場合の、現像電圧Ｖｏｕｔを示している。図４（Ｂ）はクロック信号Ａｃｌｋ１、Ａｃｌｋ２がＰＷＭされる場合の、現像電圧Ｖｏｕｔを示している。

図４（Ａ）が示すように、クロック信号Ａｃｌｋ１、または、クロック信号Ａｃｌｋ２が常にオン状態に維持されると、トランスＴ１のインダクタンス成分、巻線間容量、および、静電容量ＣＬにより、共振現象が発生することがある。その結果、交流電圧Ｖａｃには、オーバーシュートが発生する。オーバーシュートは、意図しないリーク電流の発生と、それに伴う静電潜像の乱れをもたらす。よって、オーバーシュートは低減されなければならない。

図４（Ｂ）が示すように、クロック信号Ａｃｌｋ１、および／または、クロック信号Ａｃｌｋ２の動作区間において、パルス幅が変調される。これにより、周期Ｔｐのパルス区間で、任意の平均電圧が得られる。オーバーシュートが発生するタイミングで、オン期間を短くし、オフ期間を長くすることで、周期Ｔｐあたりの平均電圧が低下する。これにより、交流電圧Ｖａｃのオーバーシュートが抑制される。

オーバーシュートとは逆の現象として、交流電圧Ｖａｃの立ち上がり波形が緩やかになってしまうことがある。この場合、オン期間を長くし、オフ期間を短くすることで、周期Ｔｐにおける平均電圧が増加される。その結果、立ち上り波形が急峻となる。

このように、周期Ｔｐ内のオン期間（デューティ）を調整（ＰＷＭ）することで、交流電圧Ｖａｃの立ち上りの傾きと立ち下りの傾きを制御することが可能となる。その結果、オーバーシュートが削減された現像電圧Ｖｏｕｔが得られる。

パルスの周期Ｔｐが短いほど、交流電圧Ｖａｃの波形をより細かく調整することが可能となる。パルスの周波数ｆｐは交流電圧Ｖａｃの周波数ｆより十分に高く設定される。本実施例で、たとえば、パルスの周期Ｔｐは５ｕｓ（周波数ｆｐ＝２００ｋＨｚ）と仮定される。交流電圧Ｖａｃの周期Ｔは１００ｕｓと仮定されている。この場合、交流電圧Ｖａｃの一周期Ｔには２０個のパルス区間が存在する。

＜静電容量ＣＬと検知信号Ｖｃｌ＿ｓｎｓ＞
図５は静電容量ＣＬと検知信号Ｖｃｌ＿ｓｎｓとの関係を示している。式（２）、および、式（３）より、静電容量ＣＬと検知信号Ｖｃｌ＿ｓｎｓは比例関係を有する。よって、ＣＰＵ２５１は、検知信号Ｖｃｌ＿ｓｎｓに基づき静電容量ＣＬを取得することができる。比例関係を示す数式は、メモリ２５２に予め保存されており、ＣＰＵ２５１により使用可能である。つまり、ＣＰＵ２５１は、検知信号Ｖｃｌ＿ｓｎｓに基づき静電容量ＣＬを推定できる。

メモリ２５２は、静電容量ＣＬとクロック信号Ａｃｌｋ１、Ａｃｌｋ２の設定値とを関連付けを保持する制御テーブル（変換テーブル）を予め記憶している。この設定値は、クロック信号Ａｃｌｋ１、Ａｃｌｋ２の変化パターンに相当する。

図６はメモリ２５２に保持されている制御テーブルの一例を示している。この例では、静電容量ＣＬが三つの容量範囲に分類されている。各容量範囲には、クロック信号Ａｃｌｋ１、Ａｃｌｋ２の変化パターンが関連付けられている。変化パターンは、交流電圧Ｖａｃの１周期分（Ｔ＝１００ｕｓ）における、クロック信号Ａｃｌｋ１、Ａｃｌｋ２のデューティ比を示している。この例では、交流電圧Ｖａｃの１周期が２０個の区間に分割されているため、クロック信号Ａｃｌｋ１、Ａｃｌｋ２のそれぞれについて、２０個の設定値が制御テーブルに記憶されている。このようにクロック信号ごとの変化パターンは２０個の設定値を有している。

静電容量ＣＬの変動量が３０ｐＦ程度であれば、トナー画像の品質は、設計上で想定された品質に維持される。そのため、静電容量の範囲の幅が３０ｐＦに設定されている。

ＣＰＵ２５１は、検知信号Ｖｃｌ＿ｓｎｓに基づき、三つの変化パターンから一つの変化パターンを選択する。ＣＰＵ２５１は、第１区間から第２０区間まで、選択した変化パターンにしたがったクロック信号Ａｃｌｋ１、Ａｃｌｋ２を生成して出力する。本実施例では、第１区間から第１０区間１０は、正の交流電圧Ｖａｃが出力される区間である。第１１区間から第２０区間は、負の交流電圧Ｖａｃが出力される区間である。

＜ＣＰＵの機能＞
図７はＣＰＵ２５１が制御プログラムを実行することで実現される機能を示している。これらの機能のうち一つまたは複数がＡＳＩＣまたはＦＰＧＡなどのハードウエア回路により実現されてもよい。ＡＳＩＣは特定用途集積回路の略称である。ＦＰＧＡはフィールドプログラマブルゲートアレイの略称である。

設定部７０１は、決定部７０２から出力または指定される変化パターンにしたがってクロック回路７１１、７１２にデューティ比（オン期間）を設定する。クロック回路７１１は、クロック信号Ａｃｌｋ１を生成する。クロック回路７１２は、クロック信号Ａｃｌｋ２を生成する。クロック回路７１３は、クロック信号Ｄｃｌｋを生成する。メモリ２５２のＲＡＭ領域は、検知信号Ｖｃｌ＿ｓｎｓの測定結果７５２を保持している。決定部７０２は、メモリ２５２から読み出された測定結果７５２に基づいて制御テーブル７５１を参照し、変化パターンを決定する。たとえば、決定部７０２は、検知信号Ｖｃｌ＿ｓｎｓから求められた静電容量ＣＬに対応する変換パターンを制御テーブル７５１から取得してもよい。このように、決定部７０２は、測定結果７５２を変化パターンに変換する変換部として機能してもよい。

サンプリング回路７２１は、検知信号Ｖｃｌ＿ｓｎｓの電圧をサンプリングする回路（アナログデジタル変換回路）である。サンプリング回路７２１は、ＣＰＵ２５１に設けられたＡＤ変換ポートであってもよい。統計部７０３は、サンプリング回路７２１から出力されるサンプリング値を統計処理することで測定結果７５２を取得して、メモリ２５２に書き込む。なお、測定結果７５２の更新は、監視部７０４によって指示されてもよい。監視部７０４は、静電容量が大きく変化しそうなイベントを監視する。監視部７０４は、このようなイベントを検知すると、統計部７０３に測定結果７５２の更新を指示する。このようなイベントとしては、画像形成装置１００が商用電源から電力を供給されて起動したこと、印刷枚数が所定枚数に達したこと、または、現像器４が交換されたこと、などである。印刷ジョブが投入されるたびに、測定結果７５２が更新されてもよい。しかし、所定のイベントが発生したときに、測定結果７５２が更新されることで、ユーザの待ち時間がさらに削減されるであろう。イベントは、測定結果７５２を更新するための更新条件または変化パターンを再選択するための再選択条件と呼ばれてもよい。

＜フローチャート＞
図８はＣＰＵ２５１により実行される交流電圧Ｖａｃの波形制御を示すフローチャートである。ＣＰＵ２５１は、印刷要求を受信すると、波形制御を開始する。

Ｓ１でＣＰＵ２５１（監視部７０４）は所定のイベントが発生したかどうかを判定する。上述されたように、所定のイベントとは、前回測定された静電容量ＣＬと比較して今回測定される静電容量ＣＬが大きく変化している可能性があるようなイベントである。所定のイベントが発生していれば、ＣＰＵ２５１は処理をＳ２に進める。所定のイベントが発生していなければ、ＣＰＵ２５１は処理をＳ３に進める。

Ｓ２でＣＰＵ２５１（監視部７０４）は、波形調整モードの実行を許可するために、フラグをオンにセットする。Ｓ３でＣＰＵ２５１（監視部７０４）は、現像電圧Ｖｏｕｔの出力の開始が要求されたかどうかを判定する。現像電圧Ｖｏｕｔの出力の開始が要求されると、ＣＰＵ２５１は処理をＳ４に進める。

Ｓ４でＣＰＵ２５１（監視部７０４）は、フラグがオンであるかどうかを判定する。フラグがオンであれば、ＣＰＵ２５１は処理をＳ５に進める。フラグがオフであれば、ＣＰＵ２５１は処理をＳ６に進める。

Ｓ５でＣＰＵ２５１は波形調整モードを実行する。波形調整モードは、静電容量ＣＬを測定し、測定結果７５２と変化パターンとを更新する処理である。その後、ＣＰＵ２５１は処理をＳ７に進める。

Ｓ６でＣＰＵ２５１（決定部７０２）は、メモリ２５２に保持されている測定結果７５２に基づき変化パターンを決定する。決定部７０２は、制御テーブル７５１を参照することで、測定結果７５２に対応する変化パターンを選択する。決定部７０２は、数式などを用いて、測定結果７５２から変化パターンを演算してもよい。設定部７０１は、選択された変化パターンにしたがってクロック回路７１１、７１２を制御し、クロック信号Ａｃｌｋ１，Ａｃｌｋ２を出力させる。ＣＰＵ２５１は、クロック回路７１３を制御して所定のクロック信号Ｄｃｌｋを出力する。現像回路２００は、クロック信号Ａｃｌｋ１，Ａｃｌｋ２、Ｄｃｌｋにしたがって現像電圧Ｖｏｕｔを出力する。

Ｓ７でＣＰＵ２５１は、前回の波形調整モードの実行時における印刷枚数と現在の印刷枚数との差である印刷枚数が閾値以上かどうかを判定する。ＣＰＵ２５１は、印刷枚数（画像形成枚数）をカウントし、メモリ２５２に保持するものとする。印刷枚数が閾値以上であれば、ＣＰＵ２５１は処理をＳ５に進め、波形調整モードを再度実行する。一方で、印刷枚数が閾値以上でなければ、ＣＰＵ２５１は処理をＳ８に進める。閾値は、実験またはシミュレーションによって決定され、たとえば、１０００枚である。

Ｓ８でＣＰＵ２５１（監視部７０４）は、現像電圧Ｖｏｕｔの停止が要求されたかどうかを判定する。たとえば、印刷ジョブにより指定されたすべての画像の形成が完了したり、印刷ジョブの中止が指示されたりすると、現像電圧Ｖｏｕｔの停止が要求される。現像電圧Ｖｏｕｔの停止が要求されていなければ、ＣＰＵ２５１は処理をＳ４に進める。現像電圧Ｖｏｕｔの停止が要求されていれば、ＣＰＵ２５１は処理をＳ９に進める。

Ｓ９でＣＰＵ２５１（設定部７０１）は、クロック信号Ａｃｌｋ１、Ａｃｌｋ２、Ｄｃｌｋの出力を停止するようクロック回路７１１、７１２、７１３に指示する。クロック信号Ａｃｌｋ１、Ａｃｌｋ２、Ｄｃｌｋの出力が停止されると、現像回路２００は、現像電圧Ｖｏｕｔの出力を停止する。Ｓ１０でＣＰＵ２５１（監視部７０４）は、フラグを０にリセットする。

図９は上述されたステップＳ５を詳細に示している。Ｓ１１でＣＰＵ２５１（決定部７０２）はメモリ２５２に記憶されている静電容量ＣＬの測定結果７５２に基づき変化パターンを決定する。設定部７０１は、決定部７０２により決定された変化パターンに基づき、クロック回路７１１、７１２を制御する。これにより、交流電源２１０が交流電圧Ｖａｃを生成する。クロック回路７１１も並行してクロック信号Ｄｃｌｋを直流電源２２０に供給する。これにより、直流電源２２０は所定の直流電圧Ｖｄｃを出力する。

Ｓ１２でＣＰＵ２５１（統計部７０３）はサンプリング回路７２１を制御して検知電圧Ｖｌｃ＿ｓｎｓのサンプリングを開始する。なお、サンプリングは、現像電圧Ｖｏｕｔが安定したタイミングで開始される。たとえば、ＣＰＵ２５１は、交流電圧Ｖａｃの出力開始から一定時間（例：１００ｍｓ）が経過したかどうかを判定する。交流電圧Ｖａｃの出力開始から一定時間（例：１００ｍｓ）が経過していれば、ＣＰＵ２５１は、交流電圧Ｖａｃの振幅Ｖａｍｐが目標電圧（例：１０００Ｖ）に安定したと判定する。サンプリング回路７２１は、ＣＰＵ２５１により設定された所定のサンプリング周期（例：２０ｕｓ）にしたがって、Ｎ個のサンプリング値を取得する。Ｎは、たとえば、５であってもよい。Ｎは、交流電圧Ｖａｃの周期Ｔをサンプリング周期で除算することで求められる。

Ｓ１３でＣＰＵ２５１（統計部７０３）は検知信号Ｖｃｌ＿ｓｎｓのサンプリング値から静電容量ＣＬを演算する。たとえば、統計部７０３のＮ個のサンプリング値の統計値（例：平均値）を演算してもよい。統計値は、新たな静電容量ＣＬの測定結果７５２となる。

Ｓ１４でＣＰＵ２５１（統計部７０３）は、古い測定結果７５２に対して新しい静電容量ＣＬの測定結果７５２を上書きすることで、測定結果７５２更新する。さらに、ＣＰＵ２５１（決定部７０２）は更新された測定結果７５２に対応する変化パターンを決定する。決定部７０２は、新たに決定された変化パターンを設定部７０１に設定する。設定部７０１は、新たな変化パターンにしたがってクロック回路７１１、７１２を制御する。これにより、現像電圧Ｖｏｕｔに含まれる交流電圧Ｖａｃの波形が調整される。

Ｓ１５でＣＰＵ２５１はフラグをオフにリセットする。Ｓ１６でＣＰＵ２５１は検知信号Ｖｃｌ＿ｓｎｓのサンプリングを停止し、波形調整モードを終了する。

図１０は、現像器４ａの交換に起因して静電容量ＣＬが変動した事例を示している。ここでは静電容量ＣＬが１８０ｐＦから１５０ｐＦに変化したと仮定されている。

時刻ｔ０で交流電圧Ｖａｃの出力が開始されている。時刻ｔ０より前に、現像器４ａが交換され、フラグはすでにオンにセットされている。そのため、時刻ｔ０で波形調整モードの実行が開始される。メモリ２５２に保持されている静電容量ＣＬの測定結果７５２は１８０ｐＦのままである。ＣＰＵ２５１は、交流電圧Ｖａｃの出力を開始するよう要求されると、１８０ｐＦに適した変化パターンＰＡを選択して、クロック信号Ａｃｌｋ１、Ａｃｌｋ２の出力を開始する。直流電圧Ｖｄｃも並行して出力されている。

交流電圧Ｖａｃの出力が開始されると、検知信号Ｖｃｌ＿ｓｎｓの電圧も上昇を始める。とりわけ、時刻ｔ０、ｔ１、ｔ２と時間が経過するにつれて、この電圧が上昇する。

時刻１０は、交流電圧Ｖａｃの出力開始から一定時間が経過したタイミングである。時刻ｔ１０から時刻ｔ１２までの区間Ｔ２では、交流電圧Ｖａｃが安定している。このとき、交流電圧Ｖａｃについての振幅Ｖａｍｐは１０００Ｖに維持されている。一方で、検知信号Ｖｃｌ＿ｓｎｓも安定する。検知信号Ｖｃｌ＿ｓｎｓの電圧は０．９４Ｖで安定する。０．９４Ｖを静電容量ＣＬに換算すると、これは１５０ｐＦに相当する。

区間Ｔ２では、交流電圧Ｖａｃの波形にオーバーシュートが見られる。これは現像器４ａが交換されたことに起因している。つまり、実際の容量負荷ＣＬは１５０ｐＦであるが、クロック信号Ａｃｌｋ１、Ａｃｌｋ２の変化パターンが過去の測定結果（１８０ｐＦ）に基づき選択されているからである。

ＣＰＵ２５１は、時刻ｔ１０で検知信号Ｖｃｌ＿ｓｎｓのサンプリングを開始する。ＣＰＵ２５１は、２０ｕｓのサンプリング周期で５つのサンプリング値を取得する。ＣＰＵ２５１は、５つのサンプリング値の平均値を求める。平均値は、１５０ｐＦである。ＣＰＵ２５１は、測定結果７５２を、１８０ｐＦから１５０ｐＦに更新する。その結果、ＣＰＵ２５１は、新しい変化パターンとして、変化パターンＰＢを選択する。時刻ｔ１２で変化パターンがＰＡからＰＢに更新されている。時刻ｔ１２以降で、ＣＰＵ２５１は、変化パターンＰＢにしたがったクロック信号Ａｃｌｋ１、Ａｃｌｋ２を交流電源２１０へ出力する。区間Ｔ３では、交流電圧Ｖａｃに含まれていたオーバーシュートが区間Ｔ２よりも低減されている。

このように、本実施例によれば、現像器４ａの静電容量ＣＬに基づき適切な波形パターンが速やかに決定される。よって、波形調整のための待ち時間が削減される。

ここでは、現像電圧Ｖｏｕｔを分圧するために、コンデンサＣＬ、Ｃ１、Ｃ２からなる容量分圧回路が採用されているが、これは一例に過ぎない。たとえば、コンデンサＣ１は、現像電圧Ｖｏｕｔに相関した現像電流を検知する電流検知抵抗に置換されてもよい。この場合、検知信号Ｖｃｌ＿ｓｎｓは、電流検知抵抗に生じる電圧を示す。なお、現像電流も静電容量ＣＬに相関している。

交流電源２１０には、トランスＴ１を駆動するためフルブリッジ回路が採用されている。しかし、同等の機能を有するハーフブリッジ回路またはプッシュプル回路が採用されてもよい。

上述の実施例では、交流電圧Ｖａｃの正の振幅および負の振幅は平衡状態であった。正の振幅が出力される期間のデューティ比と負の振幅が出力される期間のデューティ比も平衡状態であった。これは一例にすぎず、不平衡状態が採用されてもよい。たとえば、正の振幅は４０％であり、負の振幅は６０％であってもよい。この場合、正の振幅に関するデューティ比は６０％であり、負の振幅に関するデューティ比は４０％であってもよい。

図１１は交流電圧Ｖａｃの正の振幅と負の振幅との関係を不平衡状態にした場合の交流電源２１０を示している。図１１が示すように、正負の振幅を不平衡状態にする場合、正側の基準電圧Ｖｃｃ１と負側の基準電圧Ｖｃｃ２とが必要となる。正側の基準電圧Ｖｃｃ１はスイッチング素子Ｑ１のドレインに接続されている。負側の基準電圧Ｖｃｃ２はスイッチング素子Ｑ２のドレインに接続されている。つまり、基準電圧Ｖｃｃ１と負側の基準電圧Ｖｃｃ２との比がＡ：Ｂとなる。なお、正の振幅のデューティ比と、負の振幅のデューティ比との比はＢ：Ａとなるように、クロック信号Ａｃｌｋ１とクロック信号Ａｃｌｋ２とが調整される。

あるいは、図２に示された共通の基準電圧Ｖｃｃが採用された場合でも不平衡状態は達成可能である。クロック信号Ａｃｌｋ１のデューティ比と、クロック信号Ａｃｌｋ２のデューティ比とを調整することで、正負の振幅の不平衡状態が達成されてもよい。

本実施例では、予めメモリ２５２に記憶されている制御テーブル７５１に基づいて、変化パターンが決定されたが、これは一例に過ぎない。検知信号Ｖｃｌ＿ｓｎｓの測定結果７５２を入力とし、複数の設定値の集合体である変化パターンを出力とする数式、または関数が採用されてもよい。

＜実施例から導き出される技術思想＞
［観点１］
感光体ドラム１は静電潜像が形成される像担持体の一例である。現像スリーブ４１ａは像担持体に対して空隙を介して対向して配置された現像部材の一例である。現像回路２００は、現像部材に担持されている現像剤を静電潜像に付着させる現像電圧Ｖｏｕｔを現像部材に印加する電源回路の一例である。コントローラ基板２５０およびＣＰＵ２５１は、電源回路に制御信号（例：クロック信号Ａｃｌｋ１、Ａｃｌｋ２）を供給することで電源回路を制御する制御手段として機能する。検知回路２３０は電気的特性を検知する。電気的特性とは、空隙に起因して像担持体と現像部材との間に生じる静電容量、または、現像電圧を現像部材に印加することで流れる電流（交流の現像電流）である。ＣＰＵ２５１および決定部７０２は、検知回路により検知された電気的特性を制御信号のデューティ比の変化パターンに変換してもよい。つまり、ＣＰＵ２５１および決定部７０２は、検知された電気的特性に基づいて制御信号のデューティ比の変化パターンを決定する。ＣＰＵ２５１は、決定された変化パターンにしたがって時間の経過とともにデューティ比を変化させながら制御信号を電源回路に出力する。このように、静電容量ＣＬなどの電気的特性を変化パターン（駆動パターン）に変換することで、現像電圧の調整処理に要する時間が従来よりも短縮される。

［観点２］
メモリ２５２および制御テーブル７５１は、制御信号のデューティ比の変化パターンと、像担持体と現像部材との間の電気的特性とを関連付けて予め記憶するパターン記憶手段の一例である。決定部７０２は、検知回路により検知された電気的特性に対応した制御信号のデューティ比の変化パターンをパターン記憶手段から読み出す。これにより、検知回路により検知された電気的特性から変化パターンが決定されてもよい。なお、制御テーブル７５１は、実験またはシミュレーションによって作成され、画像形成装置１００が工場から出荷される際にメモリ２５２のＲＯＭ領域に格納される。

［観点３］
図６が示すように、制御テーブル７５１は、第一範囲（例：ＣＬ＜１７０ｐＦ）の電気的特性に対して第一変化パターンを関連付けて記憶していてもよい。制御テーブル７５１は、第二範囲（例：１７０ｐＦ＝＜ＣＬ＜２００ｐＦ）の電気的特性に対して第二変化パターンを関連付けて記憶していてもよい。第三範囲（例：２００ｐＦ＝＜ＣＬ＜２３０ｐＦ）の電気的特性に対して第三変化パターンを関連付けて記憶していてもよい。決定部７０２は、検知回路により検知された電気的特性が第一範囲に属する場合に、第一変化パターンを出力する。決定部７０２により変化パターンが第一変化パターンに決定される。決定部７０２は、検知回路により検知された電気的特性が第二範囲に属する場合に、第二変化パターンを出力する。つまり、決定部７０２により変化パターンが第二変化パターンに決定される。決定部７０２は、検知回路により検知された電気的特性が第三範囲に属する場合に、第三変化パターンを出力する。つまり、決定部７０２により変化パターンが第三変化パターンに決定される。ここでは、３つの範囲が採用されているが、範囲の数は２以上であればよい。

［観点４］
決定部７０２は、検知回路により検知された電気的特性から変化パターンを演算することで、変化パターンを決定する演算手段として機能してもよい。決定部７０２の演算能力が高く、メモリ２５２の記憶容量に余裕がない場合、この変換手法は有効であろう。

［観点５］
ＣＰＵ２５１および監視部７０４は、電気的特性の検知条件（例：イベントの発生）が満たされているかどうかを判定する判定手段として機能する。メモリ２５２は、検知条件が満たされたことにより検知回路により検知された電気的特性（例：測定結果７５２）を記憶する特性記憶手段として機能する。決定部７０２は、特性記憶手段に記憶されている電気的特性に基づいて変化パターンを決定する。画像形成を実行するたびに、電気的特性を検知すると、ユーザの待ち時間が増加する。よって、予め検知された電気的特性を利用することで、ユーザの待ち時間が削減される。

［観点６、７］
検知条件は、特性記憶手段に記憶されている電気的特性と、現像部材と像担持体との間の電気的特性との差を所定値以上とさせる可能性がある画像形成装置のイベントが発生したことであってもよい。図６に関連して説明されたように、所定値は、たとえば、３０ｐＦであってもよい。つまり、所定値は、制御テーブル７５１における各範囲の幅に一致していてもよい。イベントは、現像部材（現像器４ａ）が交換されたことであってもよい。イベントは、画像形成装置１００が商用電源から電力を供給されて起動したことであってもよい。イベントは、過去に検知条件が満たされたとき以降に画像形成装置で形成された画像の枚数が所定枚数以上になったことであってもよい。所定枚数は、たとえば、１０００枚であってもよい。

［観点８、９］
電源回路として機能する現像回路２００は、直流電圧を生成する直流電源２２０と、交流電圧を生成し、直流電圧に当該交流電圧を重畳することで現像電圧を出力する交流電源２１０と、を有してもよい。交流電源２１０は、制御信号のデューティ比に応じた振幅の交流電圧を生成する。制御信号の周期Ｔｐは、交流電圧の周期Ｔの１／３０以上かつ１／１０以下であってもよい。

［観点１０］
統計部７０３は、検知回路により検知された複数の電気的特性の統計値を求める統計手段として機能する。決定部７０２は、統計値（例：平均値）に基づき変化パターンを決定するように構成されていてもよい。

［観点１１］
ＣＰＵ２５１およびサンプリング回路７２１は、所定のサンプリング周期ごとに検知回路から出力される電気的特性をサンプリングするように構成されていてもよい。所定のサンプリング周期は、たとえば、交流電圧Ｖａｃの周期Ｔよりも短く、かつ、制御信号の周期Ｔｐよりも長くてもよい。

［観点１２、１３］
交流電源２１０は、一次側回路２１１と、一次側回路２１１に一次巻線が接続され、交流電圧を二次巻線に出力するトランスＴ１と、を有する。一次側回路２１１は、制御信号を供給されるフルブリッジ回路、ハーフブリッジ回路またはプッシュプル回路を含む。交流電源２１０がフルブリッジ回路を有する場合、当該フルブリッジ回路は、次の回路要素を有してもよい。駆動回路２１２ａは、制御信号のうち第一駆動信号を供給されて動作する第一駆動回路の一例である。駆動回路２１２ｂは、制御信号のうち第二駆動信号を供給されて動作する第二駆動回路の一例である。図２が示すように、スイッチング素子Ｑ１、Ｑ３は第一駆動回路により駆動される第一スイッチング素子および第三スイッチング素子の一例である。スイッチング素子Ｑ２、Ｑ４は、第二駆動回路により駆動される第二スイッチング素子および第四スイッチング素子の一例である。第一スイッチング素子のドレインは第一基準電圧（例：Ｖｃｃ、Ｖｃｃ１）を印加されてもよい。第一スイッチング素子のゲートは第一駆動回路に接続されてもよい。第一スイッチング素子のソースは第三スイッチング素子のドレインおよびトランスＴ１の一次巻線の一端に接続されてもよい。第三スイッチング素子のゲートは第一駆動回路に接続されていてもよい。第三スイッチング素子のソースは接地されていてもよい。第二スイッチング素子のドレインは第二基準電圧（例：Ｖｃｃ、Ｖｃｃ２）を印加されてもよい。第二スイッチング素子のゲートは第二駆動回路に接続されていてもよい。第二スイッチング素子のソースは、第四スイッチング素子のドレインおよびトランスＴ１の一次巻線の他端に接続されていてもよい。第四スイッチング素子のゲートは第二駆動回路に接続されていてもよい。第四スイッチング素子のソースは接地されていてもよい。第一スイッチング素子がオンになり、第三スイッチング素子がオフになり、第二スイッチング素子がオフになり、第四スイッチング素子がオンになることで、交流電圧Ｖａｃの極性が第一極性（例：正）となる。第一スイッチング素子がオフになり、第三スイッチング素子がオンになり、第二スイッチング素子がオンになり、第四スイッチング素子がオフになることで、交流電圧Ｖａｃの極性が第二極性（例：負）となる。

［観点１４―１７］
検知回路２３０は、現像電圧を分圧する分圧回路（例：コンデンサＣ１など）を有してもよい。検知回路２３０は、分圧回路の出力電圧のピークツーピーク値をホールドし、制御手段にピークツーピーク値を出力するホールド回路（ピークホールド回路２３１）を有してもよい。ホールド回路と制御手段（例：コントローラ基板２５０）との間に、ピークツーピーク値に含まれる高周波成分を除去するローパスフィルタ２３２が設けられてもよい。この高周波成分は、現像電圧Ｖｏｕｔに生じるオーバーシュートに起因して発生する。つまり、ローパスフィルタ２３２を設けることで、より正確に、静電容量ＣＬを測定することが可能となる。ローパスフィルタ２３２と制御手段との間で、インピーダンス変換を行うボルテージフォロワ回路２３４が接続されていてもよい。これにより、微小な検知信号Ｖｃｌ＿ｓｎｓであっても精度よく検知することが可能となる。

発明は上記実施形態に制限されるものではなく、発明の精神及び範囲から離脱することなく、様々な変更及び変形が可能である。従って、発明の範囲を公にするために請求項が添付される。

１：感光体ドラム、４１：現像スリーブ、２００：現像回路、２５１：ＣＰＵ

Claims (16)

1. 静電潜像が形成される像担持体と、
   前記像担持体に対して空隙を介して対向して配置された現像部材と、
   前記現像部材に担持されている現像剤を前記静電潜像に付着させる現像電圧を前記現像部材に印加する電源回路と、
   前記電源回路にＰＷＭ信号を含む制御信号を供給することで前記電源回路を制御する制御手段と、
   前記空隙に起因して前記像担持体と前記現像部材との間に生じる静電容量に相関がある電気的特性を検知する検知回路と、を有し、
   前記制御手段は、前記検知回路により検知された電気的特性に基づいて前記ＰＷＭ信号のデューティ比の変化パターンを決定し、決定された前記変化パターンにしたがって前記ＰＷＭ信号のデューティ比を変化させながら前記制御信号を前記電源回路に出力することを特徴とする画像形成装置。
2. 前記ＰＷＭ信号のデューティ比の変化パターンと前記電気的特性とを関連付けて予め記憶するパターン記憶手段をさらに有し、
   前記制御手段は、前記検知回路により検知された電気的特性に対応した前記ＰＷＭ信号のデューティ比の変化パターンを前記パターン記憶手段から読み出すことで、前記変化パターンを決定することを特徴とする請求項１に記載の画像形成装置。
3. 前記パターン記憶手段は、
   前記電気的特性が第一範囲にあるときの第一変化パターンを関連付けて記憶しており、
   前記電気的特性が第二範囲にあるときの第二変化パターンを関連付けて記憶しており、
   前記電気的特性が第三範囲にあるときの第三変化パターンを関連付けて記憶しており、
   前記制御手段は、
   前記検知回路により検知された電気的特性が前記第一範囲にある場合に、前記デューティ比の変化パターンを前記第一変化パターンに決定し、
   前記検知回路により検知された電気的特性が前記第二範囲にある場合に、前記デューティ比の変化パターンを前記第二変化パターンに決定し、
   前記検知回路により検知された電気的特性が前記第三範囲にある場合に、前記デューティ比の変化パターンを前記第三変化パターンに決定することを特徴とする請求項２に記載の画像形成装置。
4. 前記制御手段は、前記検知回路により検知された前記電気的特性から前記変化パターンを演算することで、前記変化パターンを決定する演算手段を含むことを特徴とする請求項１に記載の画像形成装置。
5. 前記制御手段は、前記電気的特性を検知するべきイベントが発生すると、前記検知回路により前記電気的特性を検知させ、検知された前記電気的特性に基づいて前記変化パターンを決定することを特徴とする請求項１ないし４のいずれか一項に記載の画像形成装置。
6. 前記イベントは、前記検知回路により検知された電気的特性と、前記現像部材と前記像担持体との間の電気的特性との差が所定値以上になる前記画像形成装置におけるイベントであることを特徴とする請求項５に記載の画像形成装置。
7. 前記イベントは、
   前記現像部材が交換されたこと、
   前記画像形成装置が商用電源から電力を供給されて起動したこと、または、
   前記イベントが発生したとき以降に前記画像形成装置で形成された画像の枚数が所定枚数以上になったこと、のうちの少なくとも１つである、請求項６に記載の画像形成装置。
8. 前記電源回路は、
   直流電圧を生成する直流電源と、
   交流電圧を生成し、前記直流電圧に当該交流電圧を重畳することで前記現像電圧を出力する交流電源と、を有し、
   前記交流電源は、前記ＰＷＭ信号のデューティ比に応じた振幅の交流電圧を生成することを特徴とする請求項１ないし７のいずれか一項に記載の画像形成装置。
9. 前記ＰＷＭ信号の周期は前記交流電圧の周期の１／３０以上かつ１／１０以下であることを特徴とする請求項８に記載の画像形成装置。
10. 前記制御手段は、前記検知回路により検知された複数の電気的特性の統計値を求め、前記統計値に基づいて前記変化パターンを決定することを特徴とする請求項９に記載の画像形成装置。
11. 前記制御手段は、所定のサンプリング周期ごとに前記検知回路から出力される前記電気的特性をサンプリングするように構成されており、
    前記所定のサンプリング周期は、前記交流電圧の周期よりも短く、かつ、前記制御信号の周期よりも長いことを特徴とする請求項１０に記載の画像形成装置。
12. 前記交流電源は、
    前記制御信号を供給されるフルブリッジ回路、ハーフブリッジ回路またはプッシュプル回路を含む一次側回路と、
    前記一次側回路に一次巻線が接続され、前記交流電圧を二次巻線に出力するトランスと、
    を有することを特徴とする請求項８ないし１１のいずれか一項に記載の画像形成装置。
13. 前記交流電源は前記フルブリッジ回路を有し、当該フルブリッジ回路は、
    前記制御信号のうち第一駆動信号を供給されて動作する第一駆動回路と、
    前記制御信号のうち第二駆動信号を供給されて動作する第二駆動回路と、
    前記第一駆動回路により駆動される第一スイッチング素子および第三スイッチング素子と、
    前記第二駆動回路により駆動される第二スイッチング素子および第四スイッチング素子と、を有し、
    前記第一スイッチング素子のドレインは第一基準電圧を印加され、
    前記第一スイッチング素子のゲートは前記第一駆動回路に接続され、
    前記第一スイッチング素子のソースは前記第三スイッチング素子のドレインおよび前記トランスの前記一次巻線の一端に接続されており、
    前記第三スイッチング素子のゲートは前記第一駆動回路に接続され、
    前記第三スイッチング素子のソースは接地されており、
    前記第二スイッチング素子のドレインは第二基準電圧を印加され、
    前記第二スイッチング素子のゲートは前記第二駆動回路に接続され、
    前記第二スイッチング素子のソースは、前記第四スイッチング素子のドレインおよび前記トランスの前記一次巻線の他端に接続されており、
    前記第四スイッチング素子のゲートは前記第二駆動回路に接続され、
    前記第四スイッチング素子のソースは接地されており、
    前記第一スイッチング素子がオンになり、前記第三スイッチング素子がオフになり、前記第二スイッチング素子がオフになり、前記第四スイッチング素子がオンになることで、前記交流電圧の極性が第一極性となり、
    前記第一スイッチング素子がオフになり、前記第三スイッチング素子がオンになり、前記第二スイッチング素子がオンになり、前記第四スイッチング素子がオフになることで、前記交流電圧の極性が第二極性となることを特徴とする請求項１２に記載の画像形成装置。
14. 前記検知回路は、
    前記現像電圧を分圧する分圧回路と、
    前記分圧回路の出力電圧のピークツーピーク値をホールドし、前記制御手段にピークツーピーク値を出力するホールド回路とを有することを特徴とする請求項１ないし１３のいずれか一項に記載の画像形成装置。
15. 前記ホールド回路から出力される前記ピークツーピーク値に含まれる高周波成分を除去するローパスフィルタをさらに有することを特徴とする請求項１４に記載の画像形成装置。
16. 前記ローパスフィルタと前記制御手段との間でインピーダンス変換を行うボルテージフォロワ回路をさらに有することを特徴とする請求項１５に記載の画像形成装置。

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