JP7435306B2

JP7435306B2 - Circuit board with cavity and manufacturing method thereof

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Publication number: JP7435306B2
Application number: JP2020109382A
Authority: JP
Inventors: 和俊露谷; 道隆岡崎
Original assignee: TDK Corp
Current assignee: TDK Corp
Priority date: 2020-06-25
Filing date: 2020-06-25
Publication date: 2024-02-21
Anticipated expiration: 2040-06-25
Also published as: TWI789781B; WO2021261117A1; JP2022006852A; TW202203385A

Description

本発明はキャビティを有する回路基板及びその製造方法に関し、特に、キャビティ内にセンサーチップなどの電子部品を収容可能な回路基板及びその製造方法に関する。 The present invention relates to a circuit board having a cavity and a method of manufacturing the same, and more particularly to a circuit board that can accommodate electronic components such as a sensor chip in the cavity and a method of manufacturing the same.

マイクロフォンなどのセンサーチップを備えるセンサーモジュールとしては、特許文献１に記載されたセンサーモジュールが知られている。特許文献１に記載されたセンサーモジュールは、貫通孔を有する基板と、貫通孔と重なるよう基板に搭載されたセンサーチップを有しており、貫通孔を介して進入する空気の振動（音）がセンサーチップによって検出される。 As a sensor module including a sensor chip such as a microphone, a sensor module described in Patent Document 1 is known. The sensor module described in Patent Document 1 includes a substrate having a through hole and a sensor chip mounted on the substrate so as to overlap with the through hole, so that vibrations (sound) of air entering through the through hole are Detected by sensor chip.

特開２０１０－１８７２７７号公報Japanese Patent Application Publication No. 2010-187277

しかしながら、特許文献１に記載されたセンサーモジュールは、基板が箱形形状を有していることから、多層配線構造を実現することが困難であった。 However, since the sensor module described in Patent Document 1 has a box-shaped substrate, it is difficult to realize a multilayer wiring structure.

したがって、本発明は、センサーチップなどの電子部品を収容可能なキャビティを有し、且つ、多層配線構造を有する回路基板及びその製造方法を提供することを目的とする。 Therefore, an object of the present invention is to provide a circuit board having a cavity capable of accommodating electronic components such as a sensor chip and a multilayer wiring structure, and a method for manufacturing the same.

本発明による回路基板は、第１の絶縁層と、第１の絶縁層の表面上に積層された第２の絶縁層とを備え、第２の絶縁層は第１の絶縁層の表面を露出させるキャビティを有し、キャビティの内壁は底部近傍においてオーバーハング形状を有していることを特徴とする。 A circuit board according to the present invention includes a first insulating layer and a second insulating layer laminated on the surface of the first insulating layer, the second insulating layer exposing the surface of the first insulating layer. The inner wall of the cavity has an overhang shape near the bottom.

本発明によれば、複数の絶縁層が積層された構造を有していることから、基板を多層配線構造とすることが可能となる。しかも、キャビティの内壁の底部近傍がオーバーハング形状を有していることから、キャビティ内に収容したセンサーチップなどの電子部品を接着剤によって固定する場合に、接着強度を高めることが可能となる。 According to the present invention, since the substrate has a structure in which a plurality of insulating layers are laminated, it is possible to form a substrate with a multilayer wiring structure. Moreover, since the inner wall of the cavity has an overhang near the bottom, it is possible to increase adhesive strength when fixing electronic components such as a sensor chip housed in the cavity with an adhesive.

本発明において、第１の絶縁層はキャビティと連通する貫通孔を有していても構わない。これによれば、キャビティの内部が貫通孔を介して雰囲気中に晒されることになる。 In the present invention, the first insulating layer may have a through hole communicating with the cavity. According to this, the inside of the cavity is exposed to the atmosphere through the through hole.

本発明による回路基板は、第２の絶縁層に埋め込まれた第１の電子部品をさらに備えていても構わない。これによれば、回路基板を多機能化することが可能となる。この場合、回路基板は、キャビティに収容され第１の電子部品よりも厚い第２の電子部品をさらに備えても構わない。これによれば、第２の電子部品が厚い場合であっても、全体の厚みの増加を抑えることが可能となる。さらにこの場合、回路基板は、第２の電子部品をキャビティ内に固定する接着剤をさらに備え、接着剤の一部は、オーバーハング形状によって形成される凹部に充填されていても構わない。これによれば、第１及び第２の絶縁層に対する接着剤の接着強度を高めることが可能となる。 The circuit board according to the invention may further include a first electronic component embedded in the second insulating layer. According to this, it becomes possible to make the circuit board multifunctional. In this case, the circuit board may further include a second electronic component that is housed in the cavity and is thicker than the first electronic component. According to this, even if the second electronic component is thick, it is possible to suppress an increase in the overall thickness. Furthermore, in this case, the circuit board may further include an adhesive for fixing the second electronic component within the cavity, and a portion of the adhesive may be filled in the recess formed by the overhang shape. According to this, it becomes possible to increase the adhesive strength of the adhesive to the first and second insulating layers.

本発明による回路基板は、第２の絶縁層の第１の絶縁層と接する表面とは反対側の表面上に積層された第３の絶縁層をさらに備え、キャビティは第２及び第３の絶縁層を貫通して設けられ、キャビティの内壁には、第２の絶縁層と第３の絶縁層の境界部分に別の凹部が設けられていても構わない。これによれば、接着剤の別の一部を別の凹部に充填させることにより、第２及び第３の絶縁層に対する接着剤の接着強度を高めることが可能となる。 The circuit board according to the present invention further includes a third insulating layer laminated on the surface of the second insulating layer opposite to the surface in contact with the first insulating layer, and the cavity is formed between the second and third insulating layers. Another recess may be provided in the inner wall of the cavity at the boundary between the second insulating layer and the third insulating layer. According to this, by filling another part of the adhesive into another recess, it is possible to increase the adhesion strength of the adhesive to the second and third insulating layers.

本発明による回路基板は、第１の絶縁層に埋め込まれた第１の電子部品をさらに備えていても構わない。これによれば、回路基板を多機能化することが可能となる。この場合、第１の電子部品は平面視で前記キャビティと重なりを有していても構わない。これによれば、回路基板の平面サイズを小型化することが可能となる。さらにこの場合、キャビティに収容された第２の電子部品をさらに備え、第２の電子部品は平面視で第１の電子部品と重なりを有していても構わない。これによれば、回路基板の平面サイズをより小型化することが可能となる。 The circuit board according to the present invention may further include a first electronic component embedded in the first insulating layer. According to this, it becomes possible to make the circuit board multifunctional. In this case, the first electronic component may overlap the cavity in plan view. According to this, it becomes possible to reduce the planar size of the circuit board. Furthermore, in this case, the electronic device may further include a second electronic component accommodated in the cavity, and the second electronic component may overlap the first electronic component in a plan view. According to this, it becomes possible to further reduce the planar size of the circuit board.

本発明による回路基板の製造方法は、第１の絶縁層の一方の表面に第２の絶縁層を積層する第１の工程と、第１の絶縁層の一方の表面に設けられた第１の配線パターンをストッパーとして第２の絶縁層の一部を除去することにより、第１の配線パターンよりも平面サイズの小さいキャビティを第２の絶縁層に形成するとともに、第１の絶縁層の他方の表面に設けられた第２の配線パターンをマスクとして第１の絶縁層の一部を除去することにより、キャビティと連通する貫通孔を第１の絶縁層に形成する第２の工程と、第１の配線パターンを除去することによりキャビティの内壁の底部近傍に凹部を形成し、これによりキャビティの内壁の底部近傍をオーバーハング形状とする第３の工程を備えることを特徴とする。 The method for manufacturing a circuit board according to the present invention includes a first step of laminating a second insulating layer on one surface of the first insulating layer, and a first step of laminating a second insulating layer on one surface of the first insulating layer. By removing a portion of the second insulating layer using the wiring pattern as a stopper, a cavity with a smaller planar size than the first wiring pattern is formed in the second insulating layer, and a cavity in the other side of the first insulating layer is removed. a second step of forming a through hole communicating with the cavity in the first insulating layer by removing a part of the first insulating layer using a second wiring pattern provided on the surface as a mask; The present invention is characterized by comprising a third step of forming a recess near the bottom of the inner wall of the cavity by removing the wiring pattern, thereby forming an overhang shape near the bottom of the inner wall of the cavity.

本発明によれば、第１の配線パターンのサイズ及び形状によって、キャビティの内壁に形成すべき凹部の形状を調整することが可能となる。 According to the present invention, it is possible to adjust the shape of the recess to be formed on the inner wall of the cavity depending on the size and shape of the first wiring pattern.

本発明による回路基板の製造方法は、キャビティの内部に電子部品を収容するとともに、一部が凹部に充填された接着剤によって電子部品をキャビティ内に固定する第４の工程をさらに備えていても構わない。これによれば、第１及び第２の絶縁層に対する接着剤の接着強度を高めることが可能となる。 The method for manufacturing a circuit board according to the present invention may further include a fourth step of accommodating the electronic component inside the cavity and fixing the electronic component within the cavity with an adhesive partially filled in the recess. I do not care. According to this, it becomes possible to increase the adhesive strength of the adhesive to the first and second insulating layers.

このように、本発明によれば、センサーチップなどの電子部品を収容可能なキャビティを有し、且つ、多層配線構造を有する回路基板及びその製造方法を提供することが可能となる。 As described above, according to the present invention, it is possible to provide a circuit board having a cavity capable of accommodating electronic components such as a sensor chip and a multilayer wiring structure, and a method for manufacturing the same.

図１は、本発明の第１の実施形態による回路基板１の構造を説明するための模式的な断面図である。FIG. 1 is a schematic cross-sectional view for explaining the structure of a circuit board 1 according to a first embodiment of the present invention. 図２は、回路基板１の製造方法を説明するための工程図である。FIG. 2 is a process diagram for explaining the method for manufacturing the circuit board 1. As shown in FIG. 図３は、回路基板１の製造方法を説明するための工程図である。FIG. 3 is a process diagram for explaining the method for manufacturing the circuit board 1. As shown in FIG. 図４は、回路基板１の製造方法を説明するための工程図である。FIG. 4 is a process diagram for explaining the method for manufacturing the circuit board 1. As shown in FIG. 図５は、回路基板１の製造方法を説明するための工程図である。FIG. 5 is a process diagram for explaining the method for manufacturing the circuit board 1. As shown in FIG. 図６は、回路基板１の製造方法を説明するための工程図である。FIG. 6 is a process diagram for explaining the method for manufacturing the circuit board 1. As shown in FIG. 図７は、回路基板１の製造方法を説明するための工程図である。FIG. 7 is a process diagram for explaining the method for manufacturing the circuit board 1. As shown in FIG. 図８は、回路基板１の製造方法を説明するための工程図である。FIG. 8 is a process diagram for explaining the method for manufacturing the circuit board 1. As shown in FIG. 図９は、回路基板１の製造方法を説明するための工程図である。FIG. 9 is a process diagram for explaining the method for manufacturing the circuit board 1. As shown in FIG. 図１０は、回路基板１の製造方法を説明するための工程図である。FIG. 10 is a process diagram for explaining the method for manufacturing the circuit board 1. As shown in FIG. 図１１は、回路基板１の製造方法を説明するための工程図である。FIG. 11 is a process diagram for explaining the method for manufacturing the circuit board 1. As shown in FIG. 図１２は、回路基板１の製造方法を説明するための工程図である。FIG. 12 is a process diagram for explaining the method for manufacturing the circuit board 1. As shown in FIG. 図１３は、回路基板１の製造方法を説明するための工程図である。FIG. 13 is a process diagram for explaining the method for manufacturing the circuit board 1. As shown in FIG. 図１４は、回路基板１の製造方法を説明するための工程図である。FIG. 14 is a process diagram for explaining the method for manufacturing the circuit board 1. As shown in FIG. 図１５は、回路基板１の製造方法を説明するための工程図である。FIG. 15 is a process diagram for explaining the method for manufacturing the circuit board 1. As shown in FIG. 図１６は、回路基板１の製造方法を説明するための工程図である。FIG. 16 is a process diagram for explaining the method for manufacturing the circuit board 1. As shown in FIG. 図１７は、回路基板１の製造方法を説明するための工程図である。FIG. 17 is a process diagram for explaining the method for manufacturing the circuit board 1. As shown in FIG. 図１８は、本発明の第２の実施形態による回路基板２の構造を説明するための模式的な断面図である。FIG. 18 is a schematic cross-sectional view for explaining the structure of the circuit board 2 according to the second embodiment of the present invention. 図１９は、本発明の第３の実施形態による回路基板６の構造を説明するための模式的な断面図である。FIG. 19 is a schematic cross-sectional view for explaining the structure of the circuit board 6 according to the third embodiment of the present invention. 図２０は、本発明の第４の実施形態による回路基板７の構造を説明するための模式的な断面図である。FIG. 20 is a schematic cross-sectional view for explaining the structure of the circuit board 7 according to the fourth embodiment of the present invention.

以下、添付図面を参照しながら、本発明の好ましい実施形態について詳細に説明する。 Hereinafter, preferred embodiments of the present invention will be described in detail with reference to the accompanying drawings.

図１は、本発明の第１の実施形態による回路基板１の構造を説明するための模式的な断面図である。 FIG. 1 is a schematic cross-sectional view for explaining the structure of a circuit board 1 according to a first embodiment of the present invention.

図１に示すように、第１の実施形態による回路基板１は、絶縁層３～５と、絶縁層３～５の各表面に位置する導体層Ｌ１～Ｌ４からなる多層配線構造を有している。特に限定されるものではないが、最下層に位置する絶縁層３及び最上層に位置する絶縁層５は、ガラスクロスなどの芯材にエポキシなどの樹脂材料を含浸させたコア層であっても構わない。これに対し、絶縁層４は、ガラスクロスなどの芯材を含まない無芯材樹脂層であっても構わない。絶縁層４は、絶縁層４ａ，４ｂからなる。特に、絶縁層３，５の熱膨張係数は、絶縁層４の熱膨張係数よりも小さいことが好ましい。このように、無芯材樹脂層である絶縁層４をコア層である絶縁層３，５で挟み込む構造とすれば、回路基板１の厚さが薄い場合であっても十分な機械的強度を得ることが可能となる。絶縁層３と絶縁層５の厚みは、互いに同じであっても構わない。 As shown in FIG. 1, the circuit board 1 according to the first embodiment has a multilayer wiring structure consisting of insulating layers 3 to 5 and conductor layers L1 to L4 located on each surface of the insulating layers 3 to 5. There is. Although not particularly limited, the insulating layer 3 located at the bottom layer and the insulating layer 5 located at the top layer may be a core layer made of a core material such as glass cloth impregnated with a resin material such as epoxy. I do not care. On the other hand, the insulating layer 4 may be a coreless resin layer that does not include a core material such as glass cloth. The insulating layer 4 consists of insulating layers 4a and 4b. In particular, it is preferable that the thermal expansion coefficients of the insulating layers 3 and 5 are smaller than that of the insulating layer 4. In this way, if the structure is such that the insulating layer 4, which is a coreless resin layer, is sandwiched between the insulating layers 3 and 5, which are core layers, sufficient mechanical strength can be achieved even when the circuit board 1 is thin. It becomes possible to obtain. The thicknesses of the insulating layer 3 and the insulating layer 5 may be the same.

絶縁層４には、半導体ＩＣなどの電子部品６０が埋め込まれている。また、回路基板１には、電子部品６０の近傍に絶縁層４，５を貫通して設けられ、底部において絶縁層３の表面を露出させるキャビティＣが設けられており、キャビティＣの内部に半導体ＩＣなどの電子部品７０が収容されている。電子部品６０，７０の種類については特に限定されないが、電子部品７０についてはマイクロフォン、圧力センサー、温度センサー、ガスセンサーなどのセンサーチップであっても構わないし、電子部品６０については電子部品７０を制御するコントローラチップであっても構わない。キャビティＣを電子部品６０の近傍に設ければ、電子部品６０と電子部品７０を接続する配線の配線長を短くすることができる。電子部品６０は、絶縁層４に埋め込み可能な厚さ、例えば１００μｍ以下に薄型化されている。これに対し、電子部品７０は電子部品６０よりも厚みが大きいが、キャビティＣに収容することによって回路基板１の全体の厚みが抑制されている。電子部品７０は、最上層に位置する絶縁層５の表面から突出していても構わない。キャビティＣの内壁は、絶縁層３～５の主面に対して垂直であることが好ましいが、製造プロセスによってはキャビティＣの内壁を完全な垂直とすることは困難であるため、キャビティＣの内壁はテーパー状であっても構わない。 An electronic component 60 such as a semiconductor IC is embedded in the insulating layer 4. Further, the circuit board 1 is provided with a cavity C which is provided near the electronic component 60 by penetrating the insulating layers 4 and 5 and exposes the surface of the insulating layer 3 at the bottom. Electronic components 70 such as ICs are housed therein. The types of electronic components 60 and 70 are not particularly limited, but the electronic component 70 may be a sensor chip such as a microphone, a pressure sensor, a temperature sensor, a gas sensor, etc., and the electronic component 60 may be a sensor chip that controls the electronic component 70. It does not matter if it is a controller chip. By providing the cavity C near the electronic component 60, the length of the wiring connecting the electronic component 60 and the electronic component 70 can be shortened. The electronic component 60 is thinned to a thickness that can be embedded in the insulating layer 4, for example, 100 μm or less. On the other hand, although the electronic component 70 is thicker than the electronic component 60, by housing it in the cavity C, the overall thickness of the circuit board 1 is suppressed. The electronic component 70 may protrude from the surface of the insulating layer 5 located at the top layer. The inner wall of the cavity C is preferably perpendicular to the main surfaces of the insulating layers 3 to 5. However, depending on the manufacturing process, it is difficult to make the inner wall of the cavity C completely vertical. may be tapered.

キャビティＣの底部近傍には凹部Ａ１が設けられている。凹部Ａ１は、キャビティＣの径を底部において局所的に拡大させる部分であり、平面視でキャビティＣの底部の全周に亘って設けられている。このような凹部Ａ１が設けられていることにより、キャビティＣの内壁は、底部近傍においてオーバーハング形状を構成する。キャビティＣに収容された電子部品７０は、接着剤７４によって回路基板１に固定されている。接着剤７４は、キャビティＣの底面を構成する絶縁層３の表面、並びに、キャビティＣの内壁を構成する絶縁層４の断面と接しているとともに、一部が凹部Ａ１に充填されている。このように、接着剤７４の一部が凹部Ａ１に充填されることにより、絶縁層３，４ａに対する接着剤７４の接着強度が高められる。 A recess A1 is provided near the bottom of the cavity C. The recess A1 is a portion that locally enlarges the diameter of the cavity C at the bottom, and is provided over the entire circumference of the bottom of the cavity C in a plan view. By providing such a recess A1, the inner wall of the cavity C has an overhang shape near the bottom. The electronic component 70 housed in the cavity C is fixed to the circuit board 1 with an adhesive 74. The adhesive 74 is in contact with the surface of the insulating layer 3 forming the bottom surface of the cavity C and the cross section of the insulating layer 4 forming the inner wall of the cavity C, and partially fills the recess A1. In this way, by filling a portion of the adhesive 74 into the recess A1, the adhesive strength of the adhesive 74 to the insulating layers 3 and 4a is increased.

絶縁層３にはキャビティＣと連通する複数の貫通孔Ｔが設けられている。これにより、電子部品７０の検出部７３が貫通孔Ｔを介して雰囲気中に晒されることから、空気の振動、圧力、温度又は組成を検出することが可能となる。貫通孔Ｔの数については特に限定されないが、１つの大きな貫通孔Ｔを設けるよりも、サイズの小さい複数の貫通孔Ｔを設けることが好ましい。これによれば、貫通孔Ｔから異物が混入しにくくなる。但し、電子部品７０の種類によっては、必ずしも貫通孔Ｔを設ける必要はない。 The insulating layer 3 is provided with a plurality of through holes T communicating with the cavity C. As a result, the detection section 73 of the electronic component 70 is exposed to the atmosphere through the through hole T, so that it is possible to detect the vibration, pressure, temperature, or composition of the air. Although the number of through holes T is not particularly limited, it is preferable to provide a plurality of small through holes T rather than one large through hole T. According to this, it becomes difficult for foreign matter to enter through the through hole T. However, depending on the type of electronic component 70, it is not always necessary to provide the through hole T.

最上層に位置する絶縁層５及びその表面に形成された導体層Ｌ１の一部は、ソルダーレジストＳＲ１によって覆われている。同様に、最下層に位置する絶縁層３及びその表面に形成された導体層Ｌ４の一部は、ソルダーレジストＳＲ２によって覆われている。特に限定されるものではないが、ソルダーレジストＳＲ１は回路基板１の上面１ａを構成し、ソルダーレジストＳＲ２は回路基板１の下面１ｂを構成する。図示しないが、回路基板１の上面１ａには、キャパシタやインダクタなどの電子部品を搭載することができる。下面１ｂにはマザーボードと接続されるユーザー端子を形成することができる。 A part of the insulating layer 5 located at the top layer and the conductor layer L1 formed on the surface thereof are covered with a solder resist SR1. Similarly, a portion of the insulating layer 3 located at the bottom layer and the conductor layer L4 formed on the surface thereof are covered with a solder resist SR2. Although not particularly limited, the solder resist SR1 constitutes the upper surface 1a of the circuit board 1, and the solder resist SR2 constitutes the lower surface 1b of the circuit board 1. Although not shown, electronic components such as capacitors and inductors can be mounted on the upper surface 1a of the circuit board 1. User terminals connected to the motherboard can be formed on the lower surface 1b.

導体層Ｌ１は、配線パターン１１～１４を含んでいる。配線パターン１１～１４のうち、ソルダーレジストＳＲ１で覆われていない部分は、ＡｕなどからなるメッキＰが施されていても構わない。配線パターン１１は、ボンディングワイヤＢＷ１を介して電子部品７０のボンディングパッド７１に接続される。同様に、配線パターン１２は、ボンディングワイヤＢＷ２を介して電子部品７０のボンディングパッド７２に接続される。一方、配線パターン１３は、キャビティＣの開口部の周囲において絶縁層５が露出しないよう、キャビティＣの開口部を取り囲むように設けられている。配線パターン１３は、グランド電位が与えられるグランドパターンであることが好ましい。これによれば、配線パターン１３によってシールド効果も得られる。 The conductor layer L1 includes wiring patterns 11-14. The portions of the wiring patterns 11 to 14 that are not covered with the solder resist SR1 may be plated P made of Au or the like. The wiring pattern 11 is connected to the bonding pad 71 of the electronic component 70 via the bonding wire BW1. Similarly, the wiring pattern 12 is connected to the bonding pad 72 of the electronic component 70 via the bonding wire BW2. On the other hand, the wiring pattern 13 is provided so as to surround the opening of the cavity C so that the insulating layer 5 is not exposed around the opening of the cavity C. The wiring pattern 13 is preferably a ground pattern to which a ground potential is applied. According to this, a shielding effect can also be obtained by the wiring pattern 13.

導体層Ｌ２は、配線パターン２１～２３を含んでいる。配線パターン２１～２３は、絶縁層５を貫通して設けられたビア導体５０～５２を介して、導体層Ｌ１の配線パターン１１，１２，１４にそれぞれ接続されている。また、配線パターン２２，２３は、平面視で電子部品６０と重なる位置に設けられたビア導体５５，５６を介して、電子部品６０の端子電極６１，６２にそれぞれ接続されている。 The conductor layer L2 includes wiring patterns 21-23. The wiring patterns 21 to 23 are connected to the wiring patterns 11, 12, and 14 of the conductor layer L1 through via conductors 50 to 52 provided through the insulating layer 5, respectively. Further, the wiring patterns 22 and 23 are connected to terminal electrodes 61 and 62 of the electronic component 60, respectively, via via conductors 55 and 56 provided at positions overlapping with the electronic component 60 in plan view.

導体層Ｌ３は、配線パターン３２，３３を含んでいる。配線パターン３２，３３は、絶縁層４を貫通して設けられたビア導体５３，５４を介して、導体層Ｌ２の配線パターン２１，２３にそれぞれ接続されている。ビア導体５３，５４は、平面視で電子部品６０と重ならない位置に配置されている。 The conductor layer L3 includes wiring patterns 32 and 33. The wiring patterns 32 and 33 are connected to the wiring patterns 21 and 23 of the conductor layer L2 via via conductors 53 and 54 provided through the insulating layer 4, respectively. Via conductors 53 and 54 are arranged at positions that do not overlap electronic component 60 in plan view.

導体層Ｌ４は、配線パターン４１～４３を含んでいる。配線パターン４１は、キャビティＣと重なる位置に設けられており、貫通孔Ｔに対応する部分においては除去されている。配線パターン４２，４３は、絶縁層３を貫通して設けられたビア導体５８，５９を介して、導体層Ｌ３の配線パターン３２，３３にそれぞれ接続されている。配線パターン４１～４３のうち、ソルダーレジストＳＲ２で覆われていない部分は、ＡｕなどからなるメッキＰが施されていても構わない。 The conductor layer L4 includes wiring patterns 41-43. The wiring pattern 41 is provided at a position overlapping the cavity C, and is removed in a portion corresponding to the through hole T. The wiring patterns 42 and 43 are connected to the wiring patterns 32 and 33 of the conductor layer L3 via via conductors 58 and 59 provided through the insulating layer 3, respectively. The portions of the wiring patterns 41 to 43 that are not covered with the solder resist SR2 may be plated P made of Au or the like.

以上が第１の実施形態による回路基板１の構造である。このように、本実施形態による回路基板１は、電子部品７０を収容するキャビティＣを備えているとともに、キャビティＣと連通する複数の貫通孔Ｔを備えていることから、電子部品７０の厚みが大きい場合であっても全体の厚さを抑えつつ、貫通孔Ｔを介して空気の振動、圧力、温度又は組成を検出することが可能となる。しかも、キャビティＣの内壁は、底部近傍においてオーバーハング形状を有しており、接着剤７４の一部がオーバーハング形状によって形成される凹部Ａ１に充填されていることから、接着剤７４による接着力を高めることも可能となる。また、キャビティＣの開口部の周囲において絶縁層５が露出しないよう、配線パターン１３がキャビティＣの開口部を取り囲むように設けられていることから、絶縁層５に含まれるガラスクロスなどの芯材の脱落を防止することも可能となる。 The above is the structure of the circuit board 1 according to the first embodiment. As described above, since the circuit board 1 according to the present embodiment includes the cavity C that accommodates the electronic component 70 and also includes the plurality of through holes T that communicate with the cavity C, the thickness of the electronic component 70 can be reduced. Even if it is large, it is possible to detect air vibration, pressure, temperature, or composition through the through hole T while suppressing the overall thickness. Moreover, the inner wall of the cavity C has an overhang shape near the bottom, and a portion of the adhesive 74 is filled in the recess A1 formed by the overhang shape, so that the adhesive force due to the adhesive 74 is It is also possible to increase the In addition, since the wiring pattern 13 is provided so as to surround the opening of the cavity C so that the insulation layer 5 is not exposed around the opening of the cavity C, the core material such as glass cloth included in the insulation layer 5 It is also possible to prevent the material from falling off.

次に、本実施形態による回路基板１の製造方法について説明する。 Next, a method for manufacturing the circuit board 1 according to this embodiment will be described.

図２～図１７は、回路基板１の製造方法を説明するための工程図である。 2 to 17 are process diagrams for explaining the method of manufacturing the circuit board 1. FIG.

まず、図２に示すように、ガラス繊維などの芯材を含む絶縁層３の両面にＣｕ等の導体箔からなる導体層Ｌ３，Ｌ４が貼合されてなる基材（ワークボード）、すなわち両面ＣＣＬ（Copper Clad Laminate）を準備する。絶縁層３に含まれる芯材の厚みは、ハンドリングを容易にするための適度な剛性を確保するため、４０μｍ以上であることが望ましい。なお、導体層Ｌ３，Ｌ４の材質については特に制限されず、上述したＣｕの他、例えば、Ａｕ、Ａｇ、Ｎｉ、Ｐｄ、Ｓｎ、Ｃｒ、Ａｌ、Ｗ、Ｆｅ、Ｔｉ、ＳＵＳ材等の金属導電材料が挙げられ、これらの中でも、導電率やコストの観点からＣｕを用いることが好ましい。後述する他の導体層Ｌ１，Ｌ２についても同様である。また、導体層Ｌ３の表面Ｌ３ａは、絶縁層４ａに対する密着性を高めるために、粗化されていることが好ましい。 First, as shown in FIG. 2, a base material (workboard) is formed by laminating conductive layers L3 and L4 made of conductive foil such as Cu on both sides of an insulating layer 3 containing a core material such as glass fiber. Prepare CCL (Copper Clad Laminate). The thickness of the core material included in the insulating layer 3 is preferably 40 μm or more in order to ensure appropriate rigidity for easy handling. Note that the material of the conductor layers L3 and L4 is not particularly limited, and in addition to the above-mentioned Cu, for example, conductive metals such as Au, Ag, Ni, Pd, Sn, Cr, Al, W, Fe, Ti, SUS materials, etc. Among these materials, it is preferable to use Cu from the viewpoint of electrical conductivity and cost. The same applies to other conductor layers L1 and L2, which will be described later. Further, the surface L3a of the conductor layer L3 is preferably roughened in order to improve adhesion to the insulating layer 4a.

また、絶縁層３に用いる樹脂材料は、シート状又はフィルム状に成形可能なものであれば特に制限されず使用可能であり、ガラスエポキシの他、例えば、ビニルベンジル樹脂、ポリビニルベンジルエーテル化合物樹脂、ビスマレイミドトリアジン樹脂（ＢＴレジン）、ポリフェニレエーテル（ポリフェニレンエーテルオキサイド）樹脂（ＰＰＥ，ＰＰＯ）、シアネートエステル樹脂、エポキシ＋活性エステル硬化樹脂、ポリフェニレンエーテル樹脂（ポリフェニレンオキサオド樹脂）、硬化性ポリオレフィン樹脂、ベンゾシクロブテン樹脂、ポリイミド樹脂、芳香族ポリエステル樹脂、芳香族液晶ポリエステル樹脂、ポリフェニレンサルファイド樹脂、ポリエーテルイミド樹脂、ポリアクリレート樹脂、ポリエーテルエーテルケトン樹脂、フッ素樹脂、エポキシ樹脂、フェノール樹脂、若しくはベンゾオキサジン樹脂の単体、又は、これらの樹脂に、シリカ、タルク、炭酸カルシウム、炭酸マグネシウム、水酸化アルミニウム、水酸化マグネシウム、ホウ酸アルミウイスカ、チタン酸カリウム繊維、アルミナ、ガラスフレーク、ガラス繊維、窒化タンタル、窒化アルミニウム等を添加した材料、さらに、これらの樹脂に、マグネシウム、ケイ素、チタン、亜鉛、カルシウム、ストロンチウム、ジルコニウム、錫、ネオジウム、サマリウム、アルミニウム、ビスマス、鉛、ランタン、リチウム及びタンタルのうち少なくとも１種の金属を含む金属酸化物粉末を添加した材料を用いることができ、電気特性、機械特性、吸水性、リフロー耐性等の観点から、適宜選択して用いることができる。さらに、絶縁層３に含まれる芯材としては、ガラス繊維、アラミド繊維等の樹脂繊維等を配合した材料を挙げることができる。後述する他の絶縁層４ａ，４ｂ，５についても同様である。 Further, the resin material used for the insulating layer 3 is not particularly limited as long as it can be molded into a sheet or film shape, and in addition to glass epoxy, for example, vinyl benzyl resin, polyvinyl benzyl ether compound resin, Bismaleimide triazine resin (BT resin), polyphenylene ether (polyphenylene ether oxide) resin (PPE, PPO), cyanate ester resin, epoxy + active ester cured resin, polyphenylene ether resin (polyphenylene oxaoxide resin), curable polyolefin resin, Benzocyclobutene resin, polyimide resin, aromatic polyester resin, aromatic liquid crystal polyester resin, polyphenylene sulfide resin, polyetherimide resin, polyacrylate resin, polyether ether ketone resin, fluororesin, epoxy resin, phenol resin, or benzoxazine Single resin or these resins, silica, talc, calcium carbonate, magnesium carbonate, aluminum hydroxide, magnesium hydroxide, aluminum borate whisker, potassium titanate fiber, alumina, glass flakes, glass fiber, tantalum nitride, A material to which aluminum nitride or the like is added, and at least one of magnesium, silicon, titanium, zinc, calcium, strontium, zirconium, tin, neodymium, samarium, aluminum, bismuth, lead, lanthanum, lithium, and tantalum to these resins. A material to which metal oxide powder containing a seed metal is added can be used, and can be appropriately selected and used from the viewpoint of electrical properties, mechanical properties, water absorption, reflow resistance, etc. Further, as the core material included in the insulating layer 3, a material blended with resin fibers such as glass fibers and aramid fibers can be mentioned. The same applies to other insulating layers 4a, 4b, and 5, which will be described later.

次に、図３に示すように、例えばフォトリソグラフィー法など公知の手法を用いて導体層Ｌ３をパターニングすることにより、配線パターン３１～３３を形成する。配線パターン３１は、キャビティＣを形成すべき領域と重なる位置に設けられる。また、配線パターン３１には、貫通孔Ｔを形成すべき領域と重なる位置に開口部３１ａが設けられている。次に、図４に示すように、導体層Ｌ３を埋め込むよう、絶縁層３の表面に例えば未硬化（Ｂステージ状態）の樹脂シート等を真空圧着等によって積層することにより、絶縁層４ａを形成する。 Next, as shown in FIG. 3, wiring patterns 31 to 33 are formed by patterning the conductor layer L3 using a known method such as photolithography. The wiring pattern 31 is provided at a position overlapping the region where the cavity C is to be formed. Further, the wiring pattern 31 is provided with an opening 31a at a position overlapping with a region where the through hole T is to be formed. Next, as shown in FIG. 4, an insulating layer 4a is formed by laminating an uncured (B stage state) resin sheet or the like on the surface of the insulating layer 3 by vacuum pressure bonding or the like so as to embed the conductor layer L3. do.

次に、図５に示すように、絶縁層４ａ上に電子部品６０を載置する。電子部品６０は、端子電極６１，６２が形成された主面が上側を向くよう、フェースアップ方式で搭載される。電子部品６０が半導体ＩＣである場合、シリコン基板が例えば２００μｍ以下、より好ましくは５０～１００μｍ程度に薄型化されていても構わない。 Next, as shown in FIG. 5, an electronic component 60 is placed on the insulating layer 4a. The electronic component 60 is mounted face-up so that the main surface on which the terminal electrodes 61 and 62 are formed faces upward. When the electronic component 60 is a semiconductor IC, the silicon substrate may be thinned to, for example, 200 μm or less, more preferably about 50 to 100 μm.

次に、図６に示すように、電子部品６０を覆うよう、絶縁層４ｂ及び導体層Ｌ２を形成する。絶縁層４ｂの形成は、例えば、未硬化又は半硬化状態の熱硬化性樹脂を塗布した後、未硬化樹脂の場合それを加熱して半硬化させ、さらに、プレス手段を用いて導体層Ｌ２とともに硬化成形することが好ましい。絶縁層４ｂは、電子部品６０の埋め込みを妨げる繊維が含まれない樹脂シートが望ましい。これにより、電子部品６０が絶縁層４に埋め込まれる。 Next, as shown in FIG. 6, an insulating layer 4b and a conductor layer L2 are formed to cover the electronic component 60. The insulating layer 4b is formed, for example, by applying an uncured or semi-cured thermosetting resin, then heating it to semi-cure it in the case of an uncured resin, and then using a press to form the thermosetting resin together with the conductor layer L2. Curing and molding is preferred. The insulating layer 4b is preferably a resin sheet that does not contain fibers that would prevent the electronic component 60 from being embedded. Thereby, the electronic component 60 is embedded in the insulating layer 4.

次に、図７に示すように、例えばフォトリソグラフィー法など公知の手法を用いて導体層Ｌ２の一部をエッチングにより除去することにより、絶縁層４を露出させる開口部５３ａ～５６ａを形成する。このうち、開口部５３ａ，５４ａはそれぞれ配線パターン３２，３３と重なる位置に形成され、開口部５５ａ，５６ａはそれぞれ電子部品６０の端子電極６１，６２と重なる位置に形成される。 Next, as shown in FIG. 7, openings 53a to 56a exposing the insulating layer 4 are formed by removing a portion of the conductor layer L2 by etching using a known method such as photolithography. Among these, openings 53a and 54a are formed at positions overlapping with wiring patterns 32 and 33, respectively, and openings 55a and 56a are formed at positions overlapping with terminal electrodes 61 and 62 of electronic component 60, respectively.

次に、図８に示すように、導体層Ｌ２をマスクとしてレーザー加工又はブラスト加工を行うことにより、導体層Ｌ２で覆われていない部分における絶縁層４を除去する。これにより、開口部５３ａ～５６ａに対応する位置には、それぞれビア５３ｂ～５６ｂが形成される。ビア５３ｂ～５６ｂの底部においては、それぞれ配線パターン３２，３３及び端子電極６１，６２が露出する。 Next, as shown in FIG. 8, the portions of the insulating layer 4 that are not covered with the conductor layer L2 are removed by laser processing or blasting using the conductor layer L2 as a mask. As a result, vias 53b to 56b are formed at positions corresponding to openings 53a to 56a, respectively. At the bottoms of vias 53b to 56b, wiring patterns 32 and 33 and terminal electrodes 61 and 62 are exposed, respectively.

次に、図９に示すように、無電解メッキ及び電解メッキを施すことにより、ビア５３ｂ～５６ｂの内部にそれぞれビア導体５３～５６を形成する。無電解メッキ及び電解メッキを行う前に、導体層Ｌ２を全て削除しても構わない。これにより、ビア導体５３～５６を介して、導体層Ｌ３の配線パターン３２，３３及び電子部品６０の端子電極６１，６２が導体層Ｌ２に接続される。次に、図１０に示すように、導体層Ｌ２をフォトリソグラフィー法など公知の手法によってパターニングすることにより、配線パターン２１～２３を形成する。 Next, as shown in FIG. 9, via electroless plating and electrolytic plating are performed to form via conductors 53 to 56 inside the vias 53b to 56b, respectively. The conductor layer L2 may be completely removed before performing electroless plating and electrolytic plating. Thereby, the wiring patterns 32 and 33 of the conductor layer L3 and the terminal electrodes 61 and 62 of the electronic component 60 are connected to the conductor layer L2 via the via conductors 53 to 56. Next, as shown in FIG. 10, wiring patterns 21 to 23 are formed by patterning the conductor layer L2 by a known method such as photolithography.

次に、図１１に示すように、導体層Ｌ２を埋め込むよう、絶縁層５と導体層Ｌ１が積層されたシートを真空熱プレスする。次に、図１２に示すように、例えばフォトリソグラフィー法など公知の手法を用いて導体層Ｌ１，Ｌ４の一部をエッチングにより除去することにより、導体層Ｌ１に絶縁層５を露出させる開口部５０ａ～５２ａ，Ｃａを形成し、導体層Ｌ４に絶縁層３を露出させる開口部５７ａ～５９ａを形成する。開口部Ｃａは配線パターン３１と重なる位置に設けられ、開口部５７ａは開口部３１ａと重なる位置に設けられる。 Next, as shown in FIG. 11, the sheet in which the insulating layer 5 and the conductor layer L1 are laminated is vacuum hot pressed so that the conductor layer L2 is embedded. Next, as shown in FIG. 12, a part of the conductor layers L1 and L4 is removed by etching using a known method such as photolithography, thereby opening 50a exposing the insulating layer 5 in the conductor layer L1. 52a and Ca are formed, and openings 57a to 59a are formed in the conductor layer L4 to expose the insulating layer 3. The opening Ca is provided at a position overlapping with the wiring pattern 31, and the opening 57a is provided at a position overlapping with the opening 31a.

次に、図１３に示すように、導体層Ｌ１，Ｌ４をマスクとしてレーザー加工又はブラスト加工を行うことにより、導体層Ｌ１で覆われていない部分における絶縁層５，４を除去するとともに、導体層Ｌ４で覆われていない部分における絶縁層３を除去する。これにより、開口部５０ａ～５２ａ，５８ａ，５９ａに対応する位置には、それぞれビア５０ｂ～５２ｂ，５８ｂ，５９ｂが形成され、開口部Ｃａに対応する位置にはキャビティＣが形成され、開口部５７ａに対応する位置には貫通孔Ｔが形成される。開口部５０ａ～５２ａの形成とキャビティＣの形成は、同時に行っても構わないし、順次行っても構わない。この時、キャビティＣの底部における平面サイズは、配線パターン３１の平面サイズよりも小さく、このため、配線パターン３１の外周縁部は絶縁層４ａで覆われた状態となる。 Next, as shown in FIG. 13, by performing laser processing or blasting using the conductor layers L1 and L4 as masks, the insulating layers 5 and 4 in the portions not covered with the conductor layer L1 are removed, and the conductor layers The portions of the insulating layer 3 not covered by L4 are removed. As a result, vias 50b to 52b, 58b, and 59b are formed at the positions corresponding to the openings 50a to 52a, 58a, and 59a, respectively, a cavity C is formed at the position corresponding to the opening Ca, and a cavity C is formed at the position corresponding to the opening 57a. A through hole T is formed at a position corresponding to . The formation of the openings 50a to 52a and the cavity C may be performed simultaneously or sequentially. At this time, the planar size at the bottom of the cavity C is smaller than the planar size of the wiring pattern 31, so the outer peripheral edge of the wiring pattern 31 is covered with the insulating layer 4a.

このように、キャビティＣの形成においては、配線パターン１３をマスクの一部とし、配線パターン３１をストッパーとして加工を行うことにより、所望の形状を有するキャビティＣを容易に形成することができる。また、キャビティＣを形成すると、絶縁層５に含まれるガラスクロスなどの芯材がキャビティＣの内部に突出することがある。このような場合であっても、配線パターン１３がキャビティＣの開口部を取り囲むように設けられ、これによりキャビティＣの開口部の周囲が配線パターン１３によって押さえられることから、ガラスクロスなどの芯材の脱落が生じにくい。 In this manner, in forming the cavity C, the wiring pattern 13 is used as a part of the mask, and the wiring pattern 31 is used as a stopper during processing, thereby making it possible to easily form the cavity C having a desired shape. Furthermore, when the cavity C is formed, a core material such as glass cloth included in the insulating layer 5 may protrude into the cavity C. Even in such a case, since the wiring pattern 13 is provided so as to surround the opening of the cavity C, and the periphery of the opening of the cavity C is pressed by the wiring pattern 13, a core material such as glass cloth can be used. is less likely to fall off.

レーザー加工又はブラスト加工においては、被加工物の厚み方向に対するガラスクロスの比率が多いほど、また、被加工物である樹脂に含まれるフィラーの充填率が多いほど、単位時間当たりの加工量が少なくなる。このことは、一般に、被加工物の熱膨張係数が大きいほど単位時間当たりの加工量が多くなることを意味する。このため、絶縁層５よりも絶縁層４の熱膨張係数が大きい場合、絶縁層５を加工する第１段階、つまりアスペクト比が小さい段階においては、単位時間当たりの加工量が比較的小さい。これに対し、絶縁層４を加工する第２の段階、つまりアスペクト比が大きい段階においては、単位時間当たりの加工量が比較的大きくなる。これにより、アスペクト比の大きいキャビティを形成する場合に生じる内壁のテーパーが抑えられ、より垂直に近い内壁を有するキャビティＣを形成することが可能となる。但し、キャビティＣの形成方法がレーザー加工又はブラスト加工に限定されるものではなく、他の方法、例えばドリル加工を用いても構わない。 In laser processing or blasting, the higher the ratio of glass cloth to the thickness of the workpiece, and the higher the filling rate of filler contained in the resin that is the workpiece, the smaller the amount of processing per unit time. Become. This generally means that the larger the coefficient of thermal expansion of the workpiece, the greater the amount of processing per unit time. Therefore, when the thermal expansion coefficient of the insulating layer 4 is larger than that of the insulating layer 5, the amount of processing per unit time is relatively small in the first stage of processing the insulating layer 5, that is, the stage where the aspect ratio is small. On the other hand, in the second stage of processing the insulating layer 4, that is, the stage where the aspect ratio is large, the amount of processing per unit time becomes relatively large. This suppresses the taper of the inner wall that occurs when forming a cavity with a large aspect ratio, and it becomes possible to form a cavity C having an inner wall that is more nearly vertical. However, the method for forming the cavity C is not limited to laser processing or blasting, and other methods such as drilling may be used.

次に、図１４に示すように、無電解メッキ及び電解メッキを施すことにより、ビア５０ｂ～５２ｂ，５８ｂ，５９ｂの内部にそれぞれビア導体５０～５２，５８，５９を形成する。この時、キャビティＣの内壁や貫通孔Ｔの内壁にメッキ膜が形成されても構わない。次に、図１５に示すように、導体層Ｌ１，Ｌ４をフォトリソグラフィー法など公知の手法によってパターニングすることにより、導体層Ｌ１に配線パターン１１～１４を形成し、導体層Ｌ４に配線パターン４１～４３を形成する。この時、キャビティＣの底面に露出する配線パターン３１も除去され、これによりキャビティＣの底部には凹部Ａ１が形成される。したがって、凹部Ａ１の高さは導体層Ｌ３の厚みと等しい。 Next, as shown in FIG. 14, via conductors 50 to 52, 58, and 59 are formed inside the vias 50b to 52b, 58b, and 59b, respectively, by performing electroless plating and electrolytic plating. At this time, a plating film may be formed on the inner wall of the cavity C or the inner wall of the through hole T. Next, as shown in FIG. 15, the conductor layers L1 and L4 are patterned by a known method such as photolithography to form wiring patterns 11 to 14 on the conductor layer L1, and wiring patterns 41 to 14 on the conductor layer L4. Form 43. At this time, the wiring pattern 31 exposed on the bottom of the cavity C is also removed, thereby forming a recess A1 at the bottom of the cavity C. Therefore, the height of the recess A1 is equal to the thickness of the conductor layer L3.

そして、図１６に示すように、所定の平面位置にソルダーレジストＳＲ１，ＳＲ２を形成した後、図１７に示すように、ソルダーレジストＳＲ１，ＳＲ２から露出する配線パターン１１～１３，４１～４３の表面にＡｕなどからなるメッキＰを形成すれば、回路基板１の前駆体が完成する。回路基板１の前駆体は、キャビティＣに電子部品７０を収容する前の半完成品である。そして、キャビティＣの内部に接着剤７４を供給した後、キャビティＣに電子部品７０を収容し、ボンディングワイヤＢＷ１，ＢＷ２を用いた電気的接続を行えば、回路基板１が完成する。 After forming solder resists SR1 and SR2 at predetermined planar positions as shown in FIG. 16, the surfaces of wiring patterns 11 to 13 and 41 to 43 exposed from solder resists SR1 and SR2 are By forming a plating P made of Au or the like on the substrate, a precursor of the circuit board 1 is completed. The precursor of the circuit board 1 is a semi-finished product before the electronic component 70 is housed in the cavity C. After supplying the adhesive 74 into the cavity C, the electronic component 70 is housed in the cavity C and electrical connections are made using the bonding wires BW1 and BW2, thereby completing the circuit board 1.

このように、本実施形態においては、配線パターン３１をストッパーとして配線パターン３１よりも平面サイズの小さいキャビティＣを形成し、その後、配線パターン３１を除去していることから、キャビティＣの底部近傍に凹部Ａ１を形成することが可能となる。また、配線パターン３１には開口部３１ａが設けられていることから、キャビティＣに連通する貫通孔ＴをキャビティＣと同時に形成することが可能となる。 As described above, in this embodiment, a cavity C having a smaller planar size than the wiring pattern 31 is formed using the wiring pattern 31 as a stopper, and then the wiring pattern 31 is removed. It becomes possible to form the recessed portion A1. Moreover, since the wiring pattern 31 is provided with the opening 31a, it becomes possible to form the through hole T communicating with the cavity C at the same time as the cavity C.

しかも、キャビティＣをレーザー加工又はブラスト加工によって形成する場合、下層に位置する絶縁層４の材料として、ガラスクロスを含まず、且つ、上層に位置する絶縁層５よりも樹脂に含まれるフィラーの充填率が少なく、これにより絶縁層５よりも熱膨張係数の大きい材料を用いれば、キャビティＣの内壁をより垂直に加工することが可能となる。これにより、回路基板１の平面サイズを小型化することが可能となる。 Moreover, when the cavity C is formed by laser processing or blasting, the material of the lower insulating layer 4 does not contain glass cloth, and the filler contained in the resin is filled more than the insulating layer 5 located in the upper layer. By using a material with a smaller coefficient of thermal expansion than the insulating layer 5, it becomes possible to process the inner wall of the cavity C more vertically. This makes it possible to reduce the planar size of the circuit board 1.

図１８は、本発明の第２の実施形態による回路基板２の構造を説明するための模式的な断面図である。 FIG. 18 is a schematic cross-sectional view for explaining the structure of the circuit board 2 according to the second embodiment of the present invention.

図１８に示すように、第２の実施形態による回路基板２は、キャビティＣの内壁に別の凹部Ａ２が設けられている点において、第１の実施形態による回路基板１と相違している。その他の基本的な構成は第１の実施形態による回路基板１と同一であることから、同一の要素には同一の符号を付し、重複する説明は省略する。凹部Ａ２は絶縁層４ｂと絶縁層５の境界部分に設けられており、キャビティＣを形成した後、キャビティＣの内壁に露出する導体層Ｌ２を除去することによって形成することができる。そして、キャビティＣの底部近傍に位置する凹部Ａ１だけでなく、別の凹部Ａ２にも接着剤７４を充填させれば、接着剤７４の接着強度をより高めることが可能となる。 As shown in FIG. 18, the circuit board 2 according to the second embodiment differs from the circuit board 1 according to the first embodiment in that another recess A2 is provided in the inner wall of the cavity C. Since the other basic configuration is the same as the circuit board 1 according to the first embodiment, the same elements are given the same reference numerals and redundant explanations will be omitted. The recess A2 is provided at the boundary between the insulating layer 4b and the insulating layer 5, and can be formed by forming the cavity C and then removing the conductor layer L2 exposed on the inner wall of the cavity C. If the adhesive 74 is filled not only in the recess A1 located near the bottom of the cavity C but also in another recess A2, the adhesive strength of the adhesive 74 can be further increased.

図１９は、本発明の第３の実施形態による回路基板６の構造を説明するための模式的な断面図である。 FIG. 19 is a schematic cross-sectional view for explaining the structure of the circuit board 6 according to the third embodiment of the present invention.

図１９に示すように、第３の実施形態による回路基板６は、絶縁層３，４にキャビティＣが設けられ、絶縁層５に貫通孔Ｔが設けられている点において、第１の実施形態による回路基板１と相違している。その他の基本的な構成は第１の実施形態による回路基板１と同一であることから、同一の要素には同一の符号を付し、重複する説明は省略する。本実施形態が例示するように、キャビティＣと貫通孔Ｔの上下位置は、第１の実施形態による回路基板１と逆であっても構わない。 As shown in FIG. 19, the circuit board 6 according to the third embodiment is different from the first embodiment in that a cavity C is provided in the insulating layers 3 and 4, and a through hole T is provided in the insulating layer 5. It is different from the circuit board 1 according to. Since the other basic configuration is the same as the circuit board 1 according to the first embodiment, the same elements are given the same reference numerals and redundant explanations will be omitted. As exemplified in this embodiment, the vertical positions of the cavity C and the through hole T may be reversed from those of the circuit board 1 according to the first embodiment.

図２０は、本発明の第４の実施形態による回路基板７の構造を説明するための模式的な断面図である。 FIG. 20 is a schematic cross-sectional view for explaining the structure of the circuit board 7 according to the fourth embodiment of the present invention.

図２０に示すように、第４の実施形態による回路基板７は、絶縁層５にキャビティＣが設けられ、絶縁層３，４に貫通孔Ｔが設けられている点において、第１の実施形態による回路基板１と相違している。その他の基本的な構成は第１の実施形態による回路基板１と同一であることから、同一の要素には同一の符号を付し、重複する説明は省略する。本実施形態においては、電子部品６０が埋め込まれた絶縁層４とキャビティＣが形成された絶縁層５が別であることから、平面視で電子部品６０とキャビティＣに部分的な重なりを持たせることが可能となる。特に、図２０に示すように、平面視で電子部品６０と電子部品７０に部分的な重なりを持たせれば、回路基板７の平面サイズを小型化することも可能となる。 As shown in FIG. 20, the circuit board 7 according to the fourth embodiment is different from the first embodiment in that a cavity C is provided in the insulating layer 5 and a through hole T is provided in the insulating layers 3 and 4. It is different from the circuit board 1 according to. Since the other basic configuration is the same as the circuit board 1 according to the first embodiment, the same elements are given the same reference numerals and redundant explanations will be omitted. In this embodiment, since the insulating layer 4 in which the electronic component 60 is embedded and the insulating layer 5 in which the cavity C is formed are separate, the electronic component 60 and the cavity C are partially overlapped in plan view. becomes possible. In particular, as shown in FIG. 20, if the electronic component 60 and the electronic component 70 are partially overlapped in plan view, it is possible to reduce the planar size of the circuit board 7.

以上、本発明の好ましい実施形態について説明したが、本発明は、上記の実施形態に限定されることなく、本発明の主旨を逸脱しない範囲で種々の変更が可能であり、それらも本発明の範囲内に包含されるものであることはいうまでもない。 Although the preferred embodiments of the present invention have been described above, the present invention is not limited to the above embodiments, and various modifications can be made without departing from the gist of the present invention. Needless to say, it is included within the scope.

１，２，６，７回路基板
１ａ回路基板の上面
１ｂ回路基板の下面
３，４，４ａ，４ｂ，５絶縁層
１１～１４，２１～２３，３１～３３，４１～４３配線パターン
３１ａ，５０ａ～５９ａ，Ｃａ開口部
５０～５６，５８，５９ビア導体
５０ｂ～５６ｂ，５８ｂ，５９ｂビア
６０，７０電子部品
６１，６２端子電極
７１，７２ボンディングパッド
７３検出部
７４接着剤
Ａ１，Ａ２凹部
ＢＷ１，ＢＷ２ボンディングワイヤ
Ｃキャビティ
Ｌ１～Ｌ４導体層
Ｌ３ａ導体層の表面
Ｐメッキ
ＳＲ１，ＳＲ２ソルダーレジスト
Ｔ貫通孔 1, 2, 6, 7 Circuit board 1a Upper surface 1b of circuit board Lower surface 3, 4, 4a, 4b, 5 of circuit board Insulating layers 11-14, 21-23, 31-33, 41-43 Wiring patterns 31a, 50a ~59a, Ca Openings 50~56, 58, 59 Via conductors 50b~56b, 58b, 59b Vias 60, 70 Electronic components 61, 62 Terminal electrodes 71, 72 Bonding pad 73 Detection part 74 Adhesive A1, A2 Recess BW1, BW2 Bonding wire C Cavity L1 to L4 Conductor layer L3a Surface P of conductor layer Plating SR1, SR2 Solder resist T Through hole

Claims

a first insulating layer;
a single-layer second insulating layer laminated on the surface of the first insulating layer;
a conductor layer formed at an interface between the first insulating layer and the second insulating layer,
the second insulating layer has a cavity that exposes the surface of the first insulating layer;
The inner wall of the cavity has an overhang shape near the bottom ,
A circuit board characterized in that the height of the recess formed by the overhang shape is equal to the thickness of the conductor layer .

The circuit board according to claim 1, wherein the first insulating layer has a through hole communicating with the cavity.

The circuit board according to claim 1 or 2, further comprising a first electronic component embedded in the second insulating layer.

The circuit board according to claim 3, further comprising a second electronic component that is housed in the cavity and is thicker than the first electronic component.

further comprising an adhesive for fixing the second electronic component within the cavity,
5. The circuit board according to claim 4, wherein a portion of the adhesive is filled in a recess formed by the overhang shape.

Further comprising third and fourth insulating layers laminated on a surface of the second insulating layer opposite to a surface in contact with the first insulating layer,
The cavity is provided through the second, third and fourth insulating layers,
6. The circuit board according to claim 5, wherein another recess is provided on the inner wall of the cavity at a boundary between the third insulating layer and the fourth insulating layer.

7. The circuit board according to claim 6, wherein another portion of the adhesive is filled in the other recess.

The circuit board according to claim 1 or 2, further comprising a first electronic component embedded in the first insulating layer.

9. The circuit board according to claim 8, wherein the first electronic component overlaps the cavity in plan view.

further comprising a second electronic component accommodated in the cavity,
10. The circuit board according to claim 9, wherein the second electronic component overlaps the first electronic component in plan view.

a first step of laminating a second insulating layer on one surface of the first insulating layer;
By removing a part of the second insulating layer using the first wiring pattern provided on the one surface of the first insulating layer as a stopper, a planar size smaller than that of the first wiring pattern is obtained. By forming a cavity in the second insulating layer and removing a part of the first insulating layer using a second wiring pattern provided on the other surface of the first insulating layer as a mask, a second step of forming a through hole communicating with the cavity in the first insulating layer;
A third step of forming a recess near the bottom of the inner wall of the cavity by removing the first wiring pattern, thereby forming an overhang shape near the bottom of the inner wall of the cavity. A method for manufacturing a circuit board.

12. The method according to claim 11 , further comprising a fourth step of accommodating an electronic component inside the cavity and fixing the electronic component within the cavity with an adhesive partially filled in the recess. A method of manufacturing the circuit board described.