JP7432894B2 - 電力変換装置 - Google Patents

Description

本発明は、直流電力を別の電圧の直流電力に変換する電力変換装置に関する。

太陽光発電システムやＶ２Ｈ（Vehicle to Home）システムに使用されるパワーコンディショナは、高効率な電力変換が求められる。Ｖ２Ｈシステムは、ＥＶ／ＰＨＥＶに搭載された蓄電池と、家庭内の電源／負荷との間で充放電することができる。例えば、家庭用の太陽光発電システムで発電した電力をＥＶ／ＰＨＥＶに充電することができる。また、ＥＶ／ＰＨＥＶに搭載された蓄電池を、家庭内の負荷のピークシフトやバックアップ用途に利用することができる。Ｖ２Ｈシステムで使用されるＤＣ／ＤＣコンバータには高効率であることに加え、広範囲の電圧レンジと絶縁型であることが求められる。これらの要求を満たすＤＣ／ＤＣコンバータの一つに、ＤＡＢ(Dual Active Bridge)コンバータがある。

ＤＡＢコンバータは一般的に、低出力時のハードスイッチングによる損失の増加、電力伝送には関係ない無効電流が流れることによる損失の増加が課題としてあげられる。当該課題の対策として、４つのスイッチング素子で構成されるブリッジ回路のどちらか一方のレグに入力されるＰＷＭ信号を全オフし、位相シフトを用いた方式が提案されている（例えば、特許文献１参照）。当該方式ではこれらの課題を解決することが可能であるが、デッドタイム中に発生する共振電流によるリカバリ損失については、十分な対策がされていない。

国際公開第１６／１２５３７４号

本開示はこうした状況に鑑みなされたものであり、その目的は、リカバリ損失が低減された高効率な絶縁型のＤＣ／ＤＣコンバータを提供することにある。

上記課題を解決するために、本開示のある態様の電力変換装置は、第１スイッチング素子と第２スイッチング素子が直列接続された第１レグと、第３スイッチング素子と第４スイッチング素子が直列接続された第２レグを有し、前記第１レグと前記第２レグが第１直流部に並列接続される第１ブリッジ回路と、第５スイッチング素子と第６スイッチング素子が直列接続された第３レグと、第７スイッチング素子と第８スイッチング素子が直列接続された第４レグを有し、前記第３レグと前記第４レグが第２直流部に並列接続される第２ブリッジ回路と、前記第１ブリッジ回路と前記第２ブリッジ回路の間に接続された絶縁トランスと、前記第１ブリッジ回路と前記絶縁トランスの一次巻線の間に直列に接続または形成された第１インダクタンスと、前記第２ブリッジ回路と前記絶縁トランスの二次巻線の間に直列に接続または形成された第２インダクタンスと、前記第１スイッチング素子－前記第８スイッチング素子を制御する制御回路と、を備える。前記第１スイッチング素子－前記第８スイッチング素子のそれぞれに、逆並列にダイオードが接続または形成されており、前記第１スイッチング素子－前記第８スイッチング素子のそれぞれに、並列に容量が接続または形成されており、前記第１直流部から前記第２直流部へ降圧して電力を伝送する場合、前記第１ブリッジ回路は、前記第１直流部と前記絶縁トランスの一次巻線が導通する第１の期間と、前記絶縁トランスの一次巻線の両端が前記第１ブリッジ回路内で短絡する第２の期間を含む。前記第２ブリッジ回路は、整流期間を含む。前記制御回路は、前記第２の期間から前記第１の期間に切り替わる間に、前記第１スイッチング素子－前記第８スイッチング素子をオフ状態にするデッドタイムを挿入する。

本開示によれば、リカバリ損失が低減された高効率な絶縁型のＤＣ／ＤＣコンバータを実現できる。

実施の形態に係る電力変換装置の構成を説明するための図である。 図２（ａ）－（ｃ）は、電力変換装置の比較例に係る動作を説明するための図である。 実施例（降圧モード）に係る、第１スイッチング素子－第８スイッチング素子のスイッチングタイミング１を示す図である。 図４（ａ）－（ｄ）は、電力変換装置の実施例（降圧モード）に係る動作を説明するための図である（その１）。 図５（ａ）－（ｄ）は、電力変換装置の実施例（降圧モード）に係る動作を説明するための図である（その２）。 図６（ａ）－（ｂ）は、ダイオードのリカバリ損失発生のメカニズムを説明するための図である。 実施例（降圧モード）に係る、第１スイッチング素子－第８スイッチング素子のスイッチングタイミング２を示す図である。 変形例１に係る電力変換装置の構成を説明するための図である。 変形例１（降圧モード）に係る、第１スイッチング素子－第４スイッチング素子のスイッチングタイミングを示す図である。 実施例（昇圧モード）に係る、第１スイッチング素子－第８スイッチング素子のスイッチングタイミング１を示す図である。 図１１（ａ）－（ｃ）は、電力変換装置の実施例（昇圧モード）に係る動作を説明するための図である（その１）。 図１２（ａ）－（ｃ）は、電力変換装置の実施例（昇圧モード）に係る動作を説明するための図である（その２）。 比較例（昇圧モード）に係る、第１スイッチング素子－第８スイッチング素子のスイッチングタイミングを示す図である。 図１４（ａ）－（ｂ）は、電力変換装置の比較例（昇圧モード）に係る、二次側デッドタイムＴｄ’’の状態を説明するための図である。 実施例（昇圧モード）に係る、第１スイッチング素子－第８スイッチング素子のスイッチングタイミング２を示す図である。

図１は、実施の形態に係る電力変換装置１の構成を説明するための図である。電力変換装置１は絶縁型の双方向ＤＣ／ＤＣコンバータ（ＤＡＢコンバータ）であり、第１直流電源Ｅ１から供給される直流電力を変換して第２直流電源Ｅ２に伝送する。また電力変換装置１は、第２直流電源Ｅ２から供給される直流電力を変換して第１直流電源Ｅ１に伝送する。電力変換装置１は降圧して電力伝送することも、昇圧して電力伝送することも可能である。

第１直流電源Ｅ１は例えば、ＥＶに搭載された蓄電池や電気二重層コンデンサ、又は定置型の蓄電池や電気二重層コンデンサが該当する。第２直流電源Ｅ２は例えば、インバータを介して商用電力系統に接続された直流バスが該当する。当該直流バスには、他のＤＣ／ＤＣコンバータを介して他の蓄電池、太陽電池、燃料電池等が接続されていてもよい。

電力変換装置１は、一次側コンデンサＣａ、第１ブリッジ回路１１、第１インダクタンスＬ１、絶縁トランスＴＲ１、第２インダクタンスＬ２、第２ブリッジ回路１２、二次側コンデンサＣｂ及び制御回路１３を備える。

第１直流電源Ｅ１と並列に一次側コンデンサＣａが接続される。第２直流電源Ｅ２と並列に二次側コンデンサＣｂが接続される。一次側コンデンサＣａ及び二次側コンデンサＣｂには例えば、電解コンデンサが使用される。本明細書では、第１直流電源Ｅ１と一次側コンデンサＣａを総称して第１直流部と呼び、第２直流電源Ｅ２と二次側コンデンサＣｂを総称して第２直流部と呼ぶ。

第１ブリッジ回路１１は、第１スイッチング素子Ｑ１と第２スイッチング素子Ｑ２が直列接続された第１レグと、第３スイッチング素子Ｑ３と第４スイッチング素子Ｑ４が直列接続された第２レグが並列接続されて構成されるフルブリッジ回路である。第１ブリッジ回路１１は第１直流部と並列接続され、第１レグの中点と第２レグの中点が、絶縁トランスＴＲ１の一次巻線ｎ１の両端にそれぞれ接続される。第１ブリッジ回路１１は、第１直流部から供給される一次側の直流電圧を交流電圧に変換して、絶縁トランスＴＲ１の一次巻線ｎ１に出力することができる。また第１ブリッジ回路１１は、絶縁トランスＴＲ１の一次巻線ｎ１から供給される交流電圧を直流電圧に変換して、第１直流部に出力することができる。

第２ブリッジ回路１２は、第５スイッチング素子Ｑ５と第６スイッチング素子Ｑ６が直列接続された第３レグと、第７スイッチング素子Ｑ７と第８スイッチング素子Ｑ８が直列接続された第４レグが並列接続されて構成されるフルブリッジ回路である。第２ブリッジ回路１２は第２直流部と並列接続され、第３レグの中点と第４レグの中点が、絶縁トランスＴＲ１の二次巻線ｎ２の両端にそれぞれ接続される。第２ブリッジ回路１２は、第２直流部から供給される二次側の直流電圧を交流電圧に変換して、絶縁トランスＴＲ１の二次巻線ｎ２に出力することができる。また第２ブリッジ回路１２は、絶縁トランスＴＲ１の二次巻線ｎ２から供給される交流電圧を直流電圧に変換して、第２直流部に出力することができる。

第１スイッチング素子Ｑ１－第８スイッチング素子Ｑ８にはそれぞれ、第１ダイオードＤ１－第８ダイオードＤ８が逆並列に接続または形成される。また、第１スイッチング素子Ｑ１－第８スイッチング素子Ｑ８にはそれぞれ、第１容量Ｃ１－第８容量Ｃ８が並列に接続または形成される。

第１スイッチング素子Ｑ１－第８スイッチング素子Ｑ８には例えば、ＩＧＢＴ（Insulated Gate Bipolar Transistor）やＭＯＳＦＥＴ（Metal-Oxide-Semiconductor Field-Effect Transistor)を使用できる。ＩＧＢＴが使用される場合、第１スイッチング素子Ｑ１－第８スイッチング素子Ｑ８のエミッタ・コレクタ間に外付けのダイオード素子を第１ダイオードＤ１－第８ダイオードＤ８としてそれぞれ接続する。また、第１スイッチング素子Ｑ１－第８スイッチング素子Ｑ８のコレクタ・エミッタ間に外付けのコンデンサを第１容量Ｃ１－第８容量Ｃ８としてそれぞれ接続するか、第１スイッチング素子Ｑ１－第８スイッチング素子Ｑ８のコレクタ・エミッタ間にそれぞれ形成される寄生容量を第１容量Ｃ１－第８容量Ｃ８として使用する。ＭＯＳＦＥＴが使用される場合、第１スイッチング素子Ｑ１－第８スイッチング素子Ｑ８のソース・ドレイン間にそれぞれ形成される寄生ダイオードを第１ダイオードＤ１－第８ダイオードＤ８として使用するか、外付けのダイオード素子を第１ダイオードＤ１－第８ダイオードＤ８としてそれぞれ接続する。また、第１スイッチング素子Ｑ１－第８スイッチング素子Ｑ８のソース・ドレイン間にそれぞれ形成される寄生容量を第１容量Ｃ１－第８容量Ｃ８として使用するか、第１スイッチング素子Ｑ１－第８スイッチング素子Ｑ８のソース・ドレイン間に外付けのコンデンサを第１容量Ｃ１－第８容量Ｃ８としてそれぞれ接続する。

第１スイッチング素子Ｑ１－第８スイッチング素子Ｑ８にそれぞれ並列に接続または形成される第１容量Ｃ１－第８容量Ｃ８の容量値は全て対応している。即ち、第１スイッチング素子Ｑ１－第８スイッチング素子Ｑ８のエミッタ・コレクタ間またはソース・ドレイン間の容量値は実質的に等しい。同様に、第１スイッチング素子Ｑ１－第８スイッチング素子Ｑ８にそれぞれ逆並列に接続または形成される第１ダイオードＤ１－第８ダイオードＤ８の抵抗値も全て対応している。このように、第１レグ－第４レグの構成は全て対応しており、製造コストと回路面積の低減に寄与している。また、どのようなスイッチングパターンにも柔軟に対応することができる。

絶縁トランスＴＲ１は、第１ブリッジ回路１１の交流端子と第２ブリッジ回路１２の交流端子との間に接続される。絶縁トランスＴＲ１は、一次巻線ｎ１に接続される第１ブリッジ回路１１の出力電圧を、一次巻線ｎ１と二次巻線ｎ２の巻数比に応じて変換し、二次巻線ｎ２に接続される第２ブリッジ回路１２に出力する。また絶縁トランスＴＲ１は、二次巻線ｎ２に接続される第２ブリッジ回路１２の出力電圧を、二次巻線ｎ２と一次巻線ｎ１の巻数比に応じて変換し、一次巻線ｎ１に接続される第１ブリッジ回路１１に出力する。

第１インダクタンスＬ１は、第１ブリッジ回路１１の交流端子と絶縁トランスＴＲ１の一次巻線ｎ１の間に、直列に接続または形成される。第２インダクタンスＬ２は、第２ブリッジ回路１２の交流端子と絶縁トランスＴＲ１の二次巻線ｎ２の間に、直列に接続または形成される。図１に示す例では、第１インダクタンスＬ１は、第１ブリッジ回路１１の第１レグの中点と絶縁トランスＴＲ１の一次巻線ｎ１との間に接続されたリアクトル素子で構成されている。第２インダクタンスＬ２は、第２ブリッジ回路１２の第３レグの中点と絶縁トランスＴＲ１の二次巻線ｎ２との間に接続されたリアクトル素子で構成されている。

なお、第１インダクタンスＬ１は、第１ブリッジ回路１１の第１レグの中点と、絶縁トランスＴＲ１の一次巻線ｎ１との間に形成される一次巻線ｎ１の漏れインダクタンスで構成されてもよい。第２インダクタンスＬ２は、第２ブリッジ回路１２の第３レグの中点と、絶縁トランスＴＲ１の二次巻線ｎ２との間に形成される二次巻線ｎ２の漏れインダクタンスで構成されてもよい。

図１には示していないが、第１直流部の両端電圧を検出する第１電圧センサ、第１直流部に流れる電流を検出する第１電流センサ、第２直流部の両端電圧を検出する第２電圧センサ、及び第２直流部に流れる電流を検出する第２電流センサが設けられ、それぞれの検出値が制御回路１３に出力される。

制御回路１３は、第１スイッチング素子Ｑ１－第８スイッチング素子Ｑ８のゲート端子に駆動信号（ＰＷＭ（Pulse Width Modulation）信号）を供給することにより、第１スイッチング素子Ｑ１－第８スイッチング素子Ｑ８を制御する。制御回路１３の構成は、ハードウェア資源とソフトウェア資源の協働、又はハードウェア資源のみにより実現できる。ハードウェア資源としてアナログ素子、マイクロコンピュータ、ＤＳＰ、ＲＯＭ、ＲＡＭ、ＡＳＩＣ、ＦＰＧＡ、その他のＬＳＩを利用できる。ソフトウェア資源としてファームウェア等のプログラムを利用できる。

制御回路１３は基本制御として以下の制御を実行する。制御回路１３は、第１直流部から第２直流部へ電力伝送する際（第１直流電源Ｅ１から放電する際）、第１電流センサにより検出される電流値（放電電流値）が電流指令値を維持するように、又は第１電圧センサにより検出される電圧値（放電電圧値）が電圧指令値を維持するように第１スイッチング素子Ｑ１－第８スイッチング素子Ｑ８を制御する。なお、第２電流センサにより検出される二次側の電流値を制御してもよいし、第２電圧センサにより検出される二次側の電圧値を制御してもよい。また制御回路１３は、第２直流部から第１直流部へ電力伝送する際（第１直流電源Ｅ１に充電する際）、第１電流センサにより検出される電流値（充電電流値）が電流指令値を維持するように、又は第１電圧センサにより検出される電圧値（充電電圧値）が電圧指令値を維持するように第１スイッチング素子Ｑ１－第８スイッチング素子Ｑ８を制御する。なお、第２電流センサにより検出される二次側の電流値を制御してもよいし、第２電圧センサにより検出される二次側の電圧値を制御してもよい。

このようにＤＡＢコンバータは、一次側と二次側が対称な構成であり、双方向に電力伝送することができる。以下、電力変換装置１の動作を説明する。

（比較例）
図２（ａ）－（ｃ）は、電力変換装置１の比較例に係る動作を説明するための図である。図２（ａ）に示す第１状態では、制御回路１３は、第１スイッチング素子Ｑ１、第４スイッチング素子Ｑ４、第６スイッチング素子Ｑ６及び第７スイッチング素子Ｑ７をオン状態、第２スイッチング素子Ｑ２、第３スイッチング素子Ｑ３、第５スイッチング素子Ｑ５及び第８スイッチング素子Ｑ８をオフ状態に制御する。この状態では第１直流電源Ｅ１から第１インダクタンスＬ１に電力が充電され、第２直流電源Ｅ２から第２インダクタンスＬ２に電力が充電される。

図２（ｂ）に示す第２状態では、制御回路１３は、第１スイッチング素子Ｑ１、第４スイッチング素子Ｑ４、第５スイッチング素子Ｑ５及び第８スイッチング素子Ｑ８をオン状態、第２スイッチング素子Ｑ２、第３スイッチング素子Ｑ３、第６スイッチング素子Ｑ６及び第７スイッチング素子Ｑ７をオフ状態に制御する。この状態では第１直流電源Ｅ１の電力と、第１インダクタンスＬ１に蓄積された電力と、第２インダクタンスＬ２に蓄積された電力が第２直流電源Ｅ２に伝送される。

第３状態（不図示）では、制御回路１３は、第２スイッチング素子Ｑ２、第３スイッチング素子Ｑ３、第５スイッチング素子Ｑ５及び第８スイッチング素子Ｑ８をオン状態、第１スイッチング素子Ｑ１、第４スイッチング素子Ｑ４、第６スイッチング素子Ｑ６及び第７スイッチング素子Ｑ７をオフ状態に制御する。この状態では第１直流電源Ｅ１から第１インダクタンスＬ１に電力が充電され、第２直流電源Ｅ２から第２インダクタンスＬ２に電力が充電される。

第４状態（不図示）では、制御回路１３は、第２スイッチング素子Ｑ２、第３スイッチング素子Ｑ３、第６スイッチング素子Ｑ６及び第７スイッチング素子Ｑ７をオン状態、第１スイッチング素子Ｑ１、第４スイッチング素子Ｑ４、第５スイッチング素子Ｑ５及び第８スイッチング素子Ｑ８をオフ状態に制御する。この状態では第１直流電源Ｅ１の電力と、第１インダクタンスＬ１に蓄積された電力と、第２インダクタンスＬ２に蓄積された電力が第２直流電源Ｅ２に伝送される。

当該比較例に係る制御では、第１状態（図２（ａ）参照）と第３状態（不図示）で、第２直流電源Ｅ２の電力が第２インダクタンスＬ２に充電されている。その後の第２状態（図２（ｂ）参照）と第４状態（不図示）で、第２インダクタンスＬ２に蓄積された電力が第２直流電源Ｅ２に放電されている。即ち、二次側において電力伝送に関係ない無効電流が流れている。この無効電流が流れることにより無駄な損失が発生している。

図２（ｃ）は、図２（ｂ）に示した第２状態において、第１直流電源Ｅ１の電圧が第２直流電源Ｅ２の電圧に対して大きく低下した場合の電流の流れを示している。第１直流電源Ｅ１の電圧が第２直流電源Ｅ２の電圧に対して大きく低下すると、電流の向きが逆になり、第２直流電源Ｅ２から第１直流電源Ｅ１に電流が逆流する。この状態において、次の状態に遷移するために第１スイッチング素子Ｑ１及び第４スイッチング素子Ｑ４がターンオフされ、第２スイッチング素子Ｑ２及び第３スイッチング素子Ｑ３がターンオンされると、第２スイッチング素子Ｑ２及び第３スイッチング素子Ｑ３がハードスイッチングになり、また、第１スイッチング素子Ｑ１の第１ダイオードＤ１及び第４スイッチング素子Ｑ４の第４ダイオードＤ４はリカバリ動作となり、損失が増加する。

（実施例（降圧モード））
図３は、実施例（降圧モード）に係る、第１スイッチング素子Ｑ１－第８スイッチング素子Ｑ８のスイッチングタイミング１を示す図である。図４（ａ）－（ｄ）は、電力変換装置１の実施例（降圧モード）に係る動作を説明するための図である（その１）。図５（ａ）－（ｄ）は、電力変換装置１の実施例（降圧モード）に係る動作を説明するための図である（その２）。

図４（ａ）に示す第１状態では、制御回路１３は、第１スイッチング素子Ｑ１及び第４スイッチング素子Ｑ４をオン状態、残りのスイッチング素子（第２スイッチング素子Ｑ２、第３スイッチング素子Ｑ３、第５スイッチング素子Ｑ５、第６スイッチング素子Ｑ６、第７スイッチング素子Ｑ７及び第８スイッチング素子Ｑ８）をオフ状態に制御する（第１スイッチングパターンＰ１（図３参照））。

第１状態では、第１直流電源Ｅ１と絶縁トランスＴＲ１の一次巻線ｎ１が導通している。また、二次側の第５スイッチング素子Ｑ５－第８スイッチング素子Ｑ８が全てオフ状態であるため、第２ブリッジ回路１２はダイオードブリッジ回路になっており、第５ダイオードＤ５及び第８ダイオードＤ８を介して整流している。第１状態では、第１直流電源Ｅ１は、第１インダクタンスＬ１及び第２インダクタンスＬ２に電力を充電しながら、第５ダイオードＤ５及び第８ダイオードＤ８を介して第２直流電源Ｅ２に電力を伝送する。

図４（ｂ）に示す第２状態では、制御回路１３は、第４スイッチング素子Ｑ４及び第８スイッチング素子Ｑ８をオン状態、残りのスイッチング素子（第１スイッチング素子Ｑ１、第２スイッチング素子Ｑ２、第３スイッチング素子Ｑ３、第５スイッチング素子Ｑ５、第６スイッチング素子Ｑ６及び第７スイッチング素子Ｑ７）をオフ状態に制御する（第２スイッチングパターンＰ２（図３参照））。

第２状態では、絶縁トランスＴＲ１の一次巻線ｎ１の両端が第１ブリッジ回路１１内で短絡し、第１インダクタンスＬ１、絶縁トランスＴＲ１及び第２インダクタンスＬ２が第１直流電源Ｅ１から電気的に遮断される。また、二次側の第８スイッチング素子Ｑ８がオン状態であり、第５ダイオードＤ５及び第８スイッチング素子Ｑ８を介して整流している。第８スイッチング素子Ｑ８はダイオード整流又は同期整流している。同期整流はダイオード整流より損失が少ないため、第８スイッチング素子Ｑ８がオフ状態で第８ダイオードＤ８を電流が通過する場合と比較して、二次側の損失が低減される。また、第５スイッチング素子Ｑ５がオフ状態で第５ダイオードＤ５を電流が通過することにより、二次側に流れる電流の向きが反転することを防止することができる。第２状態では、第１インダクタンスＬ１に蓄積された電力と、第２インダクタンスＬ２に蓄積された電力が、第２直流電源Ｅ２に伝送される。

図４（ｃ）に示す第３状態では、制御回路１３は、第１スイッチング素子Ｑ１－第８スイッチング素子Ｑ８を全てオフ状態に制御する（デッドタイムＴｄ（図３参照））。デッドタイムＴｄにおいて、第１インダクタンスＬ１に電力が残留している場合、第１インダクタンスＬ１から、第３ダイオードＤ３及び第２ダイオードＤ２を介して第１直流電源Ｅ１に電流が流れる。同様に、第２インダクタンスＬ２に電力が残留している場合、第２インダクタンスＬ２から、第５ダイオードＤ５及び第８ダイオードＤ８を介して第２直流電源Ｅ２に電流が流れる。

図４（ｄ）に示す第４状態は、デッドタイムＴｄにおいて、第１インダクタンスＬ１と第２インダクタンスＬ２の残留電力がなくなった以降の状態を示している。第１インダクタンスＬ１と第２インダクタンスＬ２の残留電力がなくなると、理想状態では電流が流れなくなるが、実際にはそれまでと反対向きに共振電流が流れる。二次側では、第２インダクタンスＬ２と第５容量Ｃ５－第８容量Ｃ８との間で共振が発生し、共振電流が流れる。具体的には、第２インダクタンスＬ２、第７容量Ｃ７、第５容量Ｃ５のハイサイド経路と、第２インダクタンスＬ２、第８容量Ｃ８、第６容量Ｃ６のローサイド経路の両方に共振電流が流れる。一次側でも同様に、第１インダクタンスＬ１と第１容量Ｃ１－第４容量Ｃ４との間で共振が発生し、共振電流が流れる。具体的には、第１インダクタンスＬ１、第１容量Ｃ１、第３容量Ｃ３のハイサイド経路と、第１インダクタンスＬ１、第２容量Ｃ２、第４容量Ｃ４のローサイド経路の両方に共振電流が流れる。

図５（ａ）に示す第５状態では、制御回路１３は、第２スイッチング素子Ｑ２及び第３スイッチング素子Ｑ３をオン状態、残りのスイッチング素子（第１スイッチング素子Ｑ１、第４スイッチング素子Ｑ４、第５スイッチング素子Ｑ５、第６スイッチング素子Ｑ６、第７スイッチング素子Ｑ７及び第８スイッチング素子Ｑ８）をオフ状態に制御する（第３スイッチングパターンＰ３（図３参照））。

第５状態では、第１直流電源Ｅ１と絶縁トランスＴＲ１の一次巻線ｎ１が導通している。また、第５状態では、第５スイッチング素子Ｑ５－第８スイッチング素子Ｑ８が全てオフ状態であるため、第２ブリッジ回路１２はダイオードブリッジ回路になっており、第７ダイオードＤ７及び第６ダイオードＤ６を介して整流している。第５状態では、第１直流電源Ｅ１は、第１インダクタンスＬ１及び第２インダクタンスＬ２に電力を充電しながら、第７ダイオードＤ７及び第６ダイオードＤ６を介して第２直流電源Ｅ２に電力を伝送する。

図５（ｂ）に示す第６状態では、制御回路１３は、第３スイッチング素子Ｑ３及び第７スイッチング素子Ｑ７をオン状態、残りのスイッチング素子（第１スイッチング素子Ｑ１、第２スイッチング素子Ｑ２、第４スイッチング素子Ｑ４、第５スイッチング素子Ｑ５、第６スイッチング素子Ｑ６及び第８スイッチング素子Ｑ８）をオフ状態に制御する（第４スイッチングパターンＰ４（図３参照））。

第６状態では、絶縁トランスＴＲ１の一次巻線ｎ１の両端が第１ブリッジ回路１１内で短絡し、第１インダクタンスＬ１、絶縁トランスＴＲ１及び第２インダクタンスＬ２が第１直流電源Ｅ１から電気的に遮断される。また、二次側の第７スイッチング素子Ｑ７がオン状態であり、第６ダイオードＤ６及び第７スイッチング素子Ｑ７を介して整流している。第７スイッチング素子Ｑ７はダイオード整流又は同期整流している。同期整流はダイオード整流より損失が少ないため、第７スイッチング素子Ｑ７がオフ状態で第７ダイオードＤ７を電流が通過する場合と比較して、二次側の損失が低減される。また、第６スイッチング素子Ｑ６がオフ状態で第６ダイオードＤ６を電流が通過することにより、二次側に流れる電流の向きが反転することを防止することができる。第６状態では、第１インダクタンスＬ１に蓄積された電力と、第２インダクタンスＬ２に蓄積された電力が、第２直流電源Ｅ２に伝送される。

図５（ｃ）に示す第７状態では、制御回路１３は、第１スイッチング素子Ｑ１－第８スイッチング素子Ｑ８を全てオフ状態に制御する（デッドタイムＴｄ（図３参照））。デッドタイムＴｄにおいて、第１インダクタンスＬ１に電力が残留している場合、第１インダクタンスＬ１から、第１ダイオードＤ１及び第４ダイオードＤ４を介して第１直流電源Ｅ１に電流が流れる。同様に、第２インダクタンスＬ２に電力が残留している場合、第２インダクタンスＬ２から、第７ダイオードＤ７及び第６ダイオードＤ６を介して第２直流電源Ｅ２に電流が流れる。

図５（ｄ）に示す第８状態は、デッドタイムＴｄにおいて、第１インダクタンスＬ１と第２インダクタンスＬ２の残留電力がなくなった以降の状態を示している。第１インダクタンスＬ１と第２インダクタンスＬ２の残留電力がなくなると、理想状態では電流が流れなくなるが、実際にはそれまでと反対向きに共振電流が流れる。二次側では、第２インダクタンスＬ２と第５容量Ｃ５－第８容量Ｃ８との間で共振が発生し、共振電流が流れる。具体的には、第２インダクタンスＬ２、第５容量Ｃ５、第７容量Ｃ７のハイサイド経路と、第２インダクタンスＬ２、第６容量Ｃ６、第８容量Ｃ８のローサイド経路の両方に共振電流が流れる。一次側でも同様に、第１インダクタンスＬ１と第１容量Ｃ１－第４容量Ｃ４との間で共振が発生し、共振電流が流れる。具体的には、第１インダクタンスＬ１、第３容量Ｃ３、第１容量Ｃ１のハイサイド経路と、第１インダクタンスＬ１、第４容量Ｃ４、第２容量Ｃ２のローサイド経路の両方に共振電流が流れる。

ここで、第１スイッチングパターンＰ１と第３スイッチングパターンＰ３の期間を第１の期間とし、第２スイッチングパターンＰ２と第４スイッチングパターンＰ４の期間を第２の期間とする。図３、図４（ａ）－（ｄ）、図５（ａ）－（ｄ）に示すように本実施例（降圧モード）では、制御回路１３は、第２の期間から第１の期間に切り替わる間に、第１スイッチング素子Ｑ１－第８スイッチング素子Ｑ８を全てオフ状態にするデッドタイムＴｄを挿入している。これに対して、第１スイッチング素子Ｑ１－第８スイッチング素子Ｑ８を全てオフ状態にするデッドタイムＴｄを挿入しない場合、ダイオードのリカバリ損失が発生する。

図６（ａ）－（ｂ）は、ダイオードのリカバリ損失発生のメカニズムを説明するための図である。図６（ａ）は、第２スイッチングパターンＰ２と第３スイッチングパターンＰ３との間のデッドタイムＴｄの別のスイッチングパターンを示している。

この状態において、第１インダクタンスＬ１及び第２インダクタンスＬ２の残留電力がなくなると、理想状態では電流が流れなくなるが、実際にはそれまでと反対向きに共振電流が流れる。二次側では、第２インダクタンスＬ２と第５容量Ｃ５－第８容量Ｃ８との間で共振が発生し、共振電流が流れる。具体的には、第２インダクタンスＬ２、第７容量Ｃ７、第５容量Ｃ５のハイサイド経路と、第２インダクタンスＬ２、第８容量Ｃ８、第６容量Ｃ６のローサイド経路の両方に共振電流が流れる。二次側の共振電流に対応して一次側では、第１インダクタンスＬ１、第２スイッチング素子Ｑ２、第４ダイオードＤ４のローサイド経路に電流が流れる。

この状態から図５（ａ）に示した第３スイッチングパターンＰ３に遷移すると、一次側の第３スイッチング素子Ｑ３がターンオンする。第３スイッチング素子Ｑ３がターンオンすると、第４スイッチング素子Ｑ４に接続された第４ダイオードＤ４に逆バイアス電圧が印加され、逆方向にリカバリ電流が流れる。これにより、第３スイッチング素子Ｑ３と第４ダイオードＤ４に貫通電流が流れ、損失が増加する。

図６（ｂ）は、第４スイッチングパターンＰ４と第１スイッチングパターンＰ１との間のデッドタイムＴｄの別のスイッチングパターンを示している。この状態において、第１インダクタンスＬ１及び第２インダクタンスＬ２の残留電力がなくなると、理想状態では電流が流れなくなるが、実際にはそれまでと反対向きに共振電流が流れる。二次側では、第２インダクタンスＬ２と第５容量Ｃ５－第８容量Ｃ８との間で共振が発生し、共振電流が流れる。具体的には、第２インダクタンスＬ２、第５容量Ｃ５、第７容量Ｃ７のハイサイド経路と、第２インダクタンスＬ２、第６容量Ｃ６、第８容量Ｃ８のローサイド経路の両方に共振電流が流れる。二次側の共振電流に対応して一次側では、第１インダクタンスＬ１、第３ダイオードＤ３、第１スイッチング素子Ｑ１のハイサイド経路に電流が流れる。

この状態から図４（ａ）に示した第１スイッチングパターンＰ１に遷移すると、一次側の第４スイッチング素子Ｑ４がターンオンする。第４スイッチング素子Ｑ４がターンオンすると、第３ダイオードＤ３に逆バイアス電圧が印加され、逆方向にリカバリ電流が流れる。これにより、第３ダイオードＤ３と第４スイッチング素子Ｑ４に貫通電流が流れ、損失が増加する。

これに対して本実施例では、第２スイッチングパターンＰ２から第３スイッチングパターンＰ３に遷移する間と、第４スイッチングパターンＰ４から第１スイッチングパターンＰ１に遷移する間に、第１スイッチング素子Ｑ１－第８スイッチング素子Ｑ８が全てオフ状態になるデッドタイムＴｄが挿入される。これにより、第４ダイオードＤ４又は第３ダイオードＤ３に流れる電流を抑制することができ、第４ダイオードＤ４又は第３ダイオードＤ３のリカバリ損失を低減することができる。

本実施例（降圧モード）では、制御回路１３は、第１スイッチング素子Ｑ１及び第２スイッチング素子Ｑ２に供給する駆動信号のデューティ比を調整することで、第１直流部から第２直流部へ供給する電力の電圧または電流を制御する。第１スイッチング素子Ｑ１及び第２スイッチング素子Ｑ２に供給する駆動信号のオン時間が長くなるほど（デューティ比が大きくなるほど）、第１直流部から第２直流部へ伝送する電力量が増加する。制御回路１３は、第３スイッチング素子Ｑ３と第４スイッチング素子Ｑ４を交互に、スイッチング周期ｆｓｗの半分の時間（デッドタイムＴｄを除く）、オン状態に制御する。

このように本実施例（降圧モード）では、ＰＷＭ方式で第１直流部から第２直流部へ電力伝送する。これに対して、位相シフト方式で電力伝送する場合、一次側の第１スイッチング素子Ｑ１－第４スイッチング素子Ｑ４が全てオフ状態になる期間を設けることができず、上述したダイオードのリカバリ損失の発生を防止することができない。

制御回路１３は、デッドタイムＴｄから第１スイッチングパターンＰ１に遷移する際、第１スイッチング素子Ｑ１のターンオンに同期して、第４スイッチング素子Ｑ４をターンオンさせる。即ち、第１スイッチング素子Ｑ１と第４スイッチング素子Ｑ４を実質的に同時にターンオンする。

制御回路１３は、第１スイッチングパターンＰ１から第２スイッチングパターンＰ２に遷移する際、第１スイッチング素子Ｑ１のターンオフに同期して、第８スイッチング素子Ｑ８をターンオンさせる。即ち、第１スイッチング素子Ｑ１のターンオフと第８スイッチング素子Ｑ８のターンオンを実質的に同時に行う。これにより、第８スイッチング素子Ｑ８の同期整流期間を最大化することができ、第８スイッチング素子Ｑ８の同期整流による損失低減効果を最大化することができる。

制御回路１３は、第２スイッチングパターンＰ２からデッドタイムＴｄに遷移する際、第４スイッチング素子Ｑ４のターンオフに同期して、第８スイッチング素子Ｑ８をターンオフさせる。即ち、第４スイッチング素子Ｑ４と第８スイッチング素子Ｑ８を実質的に同時にターンオフする。

制御回路１３は、第１スイッチング素子Ｑ１のオン時間と、第８スイッチング素子Ｑ８のオン時間と、デッドタイムＴｄの合計時間が、スイッチング周期ｆｓｗの半分の時間になるように、第１スイッチング素子Ｑ１と第８スイッチング素子Ｑ８を制御する。第８スイッチング素子Ｑ８のオン時間は、第１スイッチング素子Ｑ１のオン時間に応じて適応的に変化する。

制御回路１３は、デッドタイムＴｄから第３スイッチングパターンＰ３に遷移する際、第２スイッチング素子Ｑ２のターンオンに同期して、第３スイッチング素子Ｑ３をターンオンさせる。即ち、第２スイッチング素子Ｑ２と第３スイッチング素子Ｑ３を実質的に同時にターンオンする。

制御回路１３は、第３スイッチングパターンＰ３から第４スイッチングパターンＰ４に遷移する際、第２スイッチング素子Ｑ２のターンオフに同期して、第７スイッチング素子Ｑ７をターンオンさせる。即ち、第２スイッチング素子Ｑ２のターンオフと第７スイッチング素子Ｑ７のターンオンを実質的に同時に行う。これにより、第７スイッチング素子Ｑ７の同期整流期間を最大化することができ、第７スイッチング素子Ｑ７の同期整流による損失低減効果を最大化することができる。

制御回路１３は、第４スイッチングパターンＰ４からデッドタイムＴｄに遷移する際、第３スイッチング素子Ｑ３のターンオフに同期して、第７スイッチング素子Ｑ７をターンオフさせる。即ち、第３スイッチング素子Ｑ３と第７スイッチング素子Ｑ７を実質的に同時にターンオフする。

制御回路１３は、第２スイッチング素子Ｑ２のオン時間と、第７スイッチング素子Ｑ７のオン時間と、デッドタイムＴｄの合計時間が、スイッチング周期ｆｓｗの半分の時間になるように、第２スイッチング素子Ｑ２と第７スイッチング素子Ｑ７を制御する。第７スイッチング素子Ｑ７のオン時間は、第２スイッチング素子Ｑ２のオン時間に応じて適応的に変化する。

このように、位相シフト方式ではなく、ＰＷＭ方式で第１スイッチング素子Ｑ１－第８スイッチング素子Ｑ８を制御することにより、第１スイッチング素子Ｑ１－第８スイッチング素子Ｑ８が全てオフ状態になる期間を容易に生成することができる。

制御回路１３は、第１スイッチングパターンＰ１の期間と第３スイッチングパターンＰ３の期間を同期させる。即ち、第１スイッチングパターンＰ１の期間と第３スイッチングパターンＰ３の期間を実質的に同じ時間に制御する。また制御回路１３は、第２スイッチングパターンＰ２の期間と第４スイッチングパターンＰ４の期間を同期させる。即ち、第２スイッチングパターンＰ２の期間と第４スイッチングパターンＰ４の期間を実質的に同じ時間に制御する。これにより、正負対称な動作となり、トランスに直流偏磁が発生することを抑制することができる。

図３、図４（ａ）－（ｄ）、図５（ａ）－（ｄ）に示した降圧モードの制御例では、制御回路１３は、第５スイッチング素子Ｑ５及び第６スイッチング素子Ｑ６を常時オフ状態に制御した。この点、制御回路１３は、第７スイッチング素子Ｑ７及び第８スイッチング素子Ｑ８を常時オフ状態に制御してもよい。この場合、第２スイッチングパターンＰ２では、第８スイッチング素子Ｑ８ではなく、第５スイッチング素子Ｑ５で同期整流する。第４スイッチングパターンＰ４では、第７スイッチング素子Ｑ７ではなく、第６スイッチング素子Ｑ６で同期整流する。

図７は、実施例（降圧モード）に係る、第１スイッチング素子Ｑ１－第８スイッチング素子Ｑ８のスイッチングタイミング２を示す図である。図３に示した第１スイッチング素子Ｑ１－第８スイッチング素子Ｑ８のスイッチングタイミング１では、第１直流部から第２直流部へ降圧して電力を供給する例を説明した。この点、第２直流部から第１直流部へ降圧して電力を供給することも可能である。この場合、図７に示すように、制御回路１３は、第１スイッチング素子Ｑ１－第４スイッチング素子Ｑ４に供給する駆動信号と、第５スイッチング素子Ｑ５－第８スイッチング素子Ｑ８に供給する駆動信号を入れ替えればよい。

以上説明したように本実施例（降圧モード）によれば、比較例（図２（ａ）参照）のように第２直流電源Ｅ２から第２インダクタンスＬ２を充電する状態が発生しないため無効電力を抑制することができる。また、デッドタイム中に共振電流が、スイッチング素子の逆並列ダイオードに流れることを抑制できるため、ダイオードのリカバリ損失を低減することができる。また、状態２及び状態５において二次側の第８スイッチング素子Ｑ８又は第７スイッチング素子Ｑ７で同期整流することにより、ダイオードの導通損失を低減することができる。これらにより、ＤＡＢコンバータの降圧動作時の変換効率を向上させることができる。

また本実施例（降圧モード）によれば、第１直流電源Ｅ１と第２直流電源Ｅ２がダイオードを介さずに導通する状態が発生しないため、第１直流電源Ｅ１の電圧が第２直流電源Ｅ２の電圧に対して大きく低下しても、電流の向きが逆になることはなく、第２直流電源Ｅ２から第１直流電源Ｅ１に電流が逆流することはない。これにより、ハードスイッチングの発生を防止することができる。

（変形例１（降圧モード））
図８は、変形例１に係る電力変換装置１の構成を説明するための図である。変形例１に係る電力変換装置１では第２ブリッジ回路１２は、第５スイッチング素子Ｑ５－第８スイッチング素子Ｑ８の代わりに、ブリッジ接続された４つのダイオード素子（第５ダイオードＤ５－第８ダイオードＤ８）で構成される。変形例１に係る電力変換装置１は、第２直流部から第１直流部へ電力を伝送できない絶縁型の単方向ＤＣ／ＤＣコンバータである。

図９は、変形例１（降圧モード）に係る、第１スイッチング素子Ｑ１－第４スイッチング素子Ｑ４のスイッチングタイミングを示す図である。変形例１（降圧モード）において、第１スイッチングパターンＰ１では、制御回路１３は、第１スイッチング素子Ｑ１及び第４スイッチング素子Ｑ４をオン状態、第２スイッチング素子Ｑ２及び第３スイッチング素子Ｑ３をオフ状態に制御する。第２スイッチングパターンＰ２では、制御回路１３は、第４スイッチング素子Ｑ４をオン状態、第１スイッチング素子Ｑ１、第２スイッチング素子Ｑ２及び第３スイッチング素子Ｑ３をオフ状態に制御する。第２スイッチングパターンＰ２と第３スイッチングパターンＰ３の間のデッドタイムＴｄでは、制御回路１３は、第１スイッチング素子Ｑ１－第４スイッチング素子Ｑ４を全てオフ状態に制御する。

第３スイッチングパターンＰ３では、制御回路１３は、第２スイッチング素子Ｑ２及び第３スイッチング素子Ｑ３をオン状態、第１スイッチング素子Ｑ１及び第４スイッチング素子Ｑ４をオフ状態に制御する。第４スイッチングパターンＰ４では、制御回路１３は、第３スイッチング素子Ｑ３をオン状態、第１スイッチング素子Ｑ１、第２スイッチング素子Ｑ２及び第４スイッチング素子Ｑ４をオフ状態に制御する。第４スイッチングパターンＰ４と第１スイッチングパターンＰ１の間のデッドタイムＴｄでは、制御回路１３は、第１スイッチング素子Ｑ１－第４スイッチング素子Ｑ４を全てオフ状態に制御する。

変形例１（降圧モード）によれば、二次側から一次側へ電力伝送できない点、及び二次側の第８スイッチング素子Ｑ８又は第７スイッチング素子Ｑ７を使用した同期整流ができない点を除き、上記実施例（降圧モード）と同様の効果を奏する。

（変形例２（降圧モード））
変形例２では、図１に示した電力変換装置１の構成を前提として、制御回路１３は、第５スイッチング素子Ｑ５－第８スイッチング素子Ｑ８を常時、オフ状態に制御する。

具体的には変形例２（降圧モード）において、第１スイッチングパターンＰ１では、制御回路１３は、第１スイッチング素子Ｑ１及び第４スイッチング素子Ｑ４をオン状態、残りのスイッチング素子（第２スイッチング素子Ｑ２、第３スイッチング素子Ｑ３、第５スイッチング素子Ｑ５、第６スイッチング素子Ｑ６、第７スイッチング素子Ｑ７及び第８スイッチング素子Ｑ８）をオフ状態に制御する。第２スイッチングパターンＰ２では、制御回路１３は、第４スイッチング素子Ｑ４をオン状態、残りのスイッチング素子（第１スイッチング素子Ｑ１、第２スイッチング素子Ｑ２、第３スイッチング素子Ｑ３、第５スイッチング素子Ｑ５、第６スイッチング素子Ｑ６、第７スイッチング素子Ｑ７及び第８スイッチング素子Ｑ８）をオフ状態に制御する。第２スイッチングパターンＰ２と第３スイッチングパターンＰ３の間のデッドタイムＴｄでは、制御回路１３は、第１スイッチング素子Ｑ１－第８スイッチング素子Ｑ８を全てオフ状態に制御する。

第３スイッチングパターンＰ３では、制御回路１３は、第２スイッチング素子Ｑ２及び第３スイッチング素子Ｑ３をオン状態、残りのスイッチング素子（第１スイッチング素子Ｑ１、第４スイッチング素子Ｑ４、第５スイッチング素子Ｑ５、第６スイッチング素子Ｑ６、第７スイッチング素子Ｑ７及び第８スイッチング素子Ｑ８）をオフ状態に制御する。第４スイッチングパターンＰ４では、制御回路１３は、第３スイッチング素子Ｑ３をオン状態、残りのスイッチング素子（第１スイッチング素子Ｑ１、第２スイッチング素子Ｑ２、第４スイッチング素子Ｑ４、第５スイッチング素子Ｑ５、第６スイッチング素子Ｑ６、第７スイッチング素子Ｑ７及び第８スイッチング素子Ｑ８）をオフ状態に制御する。第４スイッチングパターンＰ４と第１スイッチングパターンＰ１の間のデッドタイムＴｄでは、制御回路１３は、第１スイッチング素子Ｑ１－第８スイッチング素子Ｑ８を全てオフ状態に制御する。

変形例２（降圧モード）によれば、変形例１（降圧モード）と同様の効果を奏する。なお、変形例２（降圧モード）では、第２直流部から第１直流部へ電力伝送することもできる。

（実施例（昇圧モード））
図１０は、実施例（昇圧モード）に係る、第１スイッチング素子Ｑ１－第８スイッチング素子Ｑ８のスイッチングタイミング１を示す図である。図１１（ａ）－（ｃ）は、電力変換装置１の実施例（昇圧モード）に係る動作を説明するための図である（その１）。図１２（ａ）－（ｃ）は、電力変換装置１の実施例（昇圧モード）に係る動作を説明するための図である（その２）。

図１１（ａ）に示す第１状態では、制御回路１３は、第１スイッチング素子Ｑ１、第４スイッチング素子Ｑ４及び第６スイッチング素子Ｑ６をオン状態、第２スイッチング素子Ｑ２、第３スイッチング素子Ｑ３、第５スイッチング素子Ｑ５、第７スイッチング素子Ｑ７及び第８スイッチング素子Ｑ８をオフ状態に制御する（第５スイッチングパターンＰ５（図１０参照））。

第１状態では、第１直流電源Ｅ１と絶縁トランスＴＲ１の一次巻線ｎ１が導通している。また、絶縁トランスＴＲ１の二次巻線ｎ２の両端が第２ブリッジ回路１２内で短絡し、第１インダクタンスＬ１、絶縁トランスＴＲ１及び第２インダクタンスＬ２が第２直流電源Ｅ２から電気的に遮断される。第１状態では、第１直流電源Ｅ１は、第１インダクタンスＬ１及び第２インダクタンスＬ２に電力を充電する。

図１１（ｂ）に示す第２状態では、制御回路１３は、第１スイッチング素子Ｑ１、第４スイッチング素子Ｑ４及び第８スイッチング素子Ｑ８をオン状態、第２スイッチング素子Ｑ２、第３スイッチング素子Ｑ３、第５スイッチング素子Ｑ５、第６スイッチング素子Ｑ６及び第７スイッチング素子Ｑ７をオフ状態に制御する（第６スイッチングパターンＰ６（図１０参照））。

第２状態では、第１直流電源Ｅ１と絶縁トランスＴＲ１の一次巻線ｎ１が導通している。また、二次側の第８スイッチング素子Ｑ８がオン状態であり、第５ダイオードＤ５及び第８スイッチング素子Ｑ８を介して整流している。第８スイッチング素子Ｑ８はダイオード整流又は同期整流している。整流状態では絶縁トランスＴＲ１の二次巻線ｎ２と第２直流電源Ｅ２が導通する。同期整流はダイオード整流より損失が少ないため、第８スイッチング素子Ｑ８がオフ状態で第８ダイオードＤ８を電流が通過する場合と比較して、二次側の損失が低減される。また、第５スイッチング素子Ｑ５がオフ状態で第５ダイオードＤ５を電流が通過することにより、二次側に流れる電流の向きが反転することを防止することができる。第２状態では、第１直流電源Ｅ１の電力と、第１インダクタンスＬ１に蓄積された電力と、第２インダクタンスＬ２に蓄積された電力が、第２直流電源Ｅ２に伝送される。

図１１（ｃ）に示す第３状態では、制御回路１３は、第５スイッチング素子Ｑ５をオン状態、第１スイッチング素子Ｑ１、第２スイッチング素子Ｑ２、第３スイッチング素子Ｑ３、第４スイッチング素子Ｑ４、第６スイッチング素子Ｑ６、第７スイッチング素子Ｑ７及び第８スイッチング素子Ｑ８をオフ状態に制御する（第１の一次側デッドタイムＴｄ’（図１０参照））。

第１の一次側デッドタイムＴｄ’において、第１インダクタンスＬ１に電力が残留している場合、第１インダクタンスＬ１から、第３ダイオードＤ３及び第２ダイオードＤ２を介して第１直流電源Ｅ１に電流が流れる。また、二次側の第５スイッチング素子Ｑ５がオン状態であり、第５スイッチング素子Ｑ５及び第８ダイオードＤ８を介して整流している。第５スイッチング素子Ｑ５はダイオード整流又は同期整流している。同期整流はダイオード整流より損失が少ないため、第５スイッチング素子Ｑ５がオフ状態で第５ダイオードＤ５を電流が通過する場合と比較して、二次側の損失が低減される。また、第２インダクタンスＬ２に電力が残留している場合、第５スイッチング素子Ｑ５をオン状態にすることで、ＺＶＳ（ゼロ電圧スイッチング）動作となり、スイッチング損失を低減できる。また、第８スイッチング素子Ｑ８がオフ状態で第８ダイオードＤ８を電流が通過することにより、二次側に流れる電流の向きが反転することを防止することができる。

図１２（ａ）に示す第４状態では、制御回路１３は、第２スイッチング素子Ｑ２、第３スイッチング素子Ｑ３及び第５スイッチング素子Ｑ５をオン状態、第１スイッチング素子Ｑ１、第４スイッチング素子Ｑ４、第６スイッチング素子Ｑ６、第７スイッチング素子Ｑ７及び第８スイッチング素子Ｑ８をオフ状態に制御する（第７スイッチングパターンＰ７（図１０参照））。

第４状態では、第１直流電源Ｅ１と絶縁トランスＴＲ１の一次巻線ｎ１が導通している。また、絶縁トランスＴＲ１の二次巻線ｎ２の両端が第２ブリッジ回路１２内で短絡し、第１インダクタンスＬ１、絶縁トランスＴＲ１及び第２インダクタンスＬ２が第２直流電源Ｅ２から電気的に遮断される。第４状態では、第１直流電源Ｅ１は、第１インダクタンスＬ１及び第２インダクタンスＬ２に電力を充電する。

図１２（ｂ）に示す第５状態では、制御回路１３は、第２スイッチング素子Ｑ２、第３スイッチング素子Ｑ３及び第７スイッチング素子Ｑ７をオン状態、第１スイッチング素子Ｑ１、第４スイッチング素子Ｑ４、第５スイッチング素子Ｑ５、第６スイッチング素子Ｑ６及び第８スイッチング素子Ｑ８をオフ状態に制御する（第８スイッチングパターンＰ８（図１０参照））。

第５状態では、第１直流電源Ｅ１と絶縁トランスＴＲ１の一次巻線ｎ１が導通している。また、二次側の第７スイッチング素子Ｑ７がオン状態であり、第７スイッチング素子Ｑ７及び第６ダイオードＤ６を介して整流している。整流状態では絶縁トランスＴＲ１の二次巻線ｎ２と第２直流電源Ｅ２が導通する。整流状態では絶縁トランスＴＲ１の二次巻線ｎ２と第２直流電源Ｅ２が導通する。第７スイッチング素子Ｑ７はダイオード整流又は同期整流している。同期整流はダイオード整流より損失が少ないため、第７スイッチング素子Ｑ７がオフ状態で第７ダイオードＤ７を電流が通過する場合と比較して、二次側の損失が低減される。また、第６スイッチング素子Ｑ６がオフ状態で第６ダイオードＤ６を電流が通過することにより、二次側に流れる電流の向きが反転することを防止することができる。第５状態では、第１直流電源Ｅ１の電力と、第１インダクタンスＬ１に蓄積された電力と、第２インダクタンスＬ２に蓄積された電力が、第２直流電源Ｅ２に伝送される。

図１２（ｃ）に示す第６状態では、制御回路１３は、第６スイッチング素子Ｑ６をオン状態、第１スイッチング素子Ｑ１、第２スイッチング素子Ｑ２、第３スイッチング素子Ｑ３、第４スイッチング素子Ｑ４、第５スイッチング素子Ｑ５、第７スイッチング素子Ｑ７及び第８スイッチング素子Ｑ８をオフ状態に制御する（第２の一次側デッドタイムＴｄ’（図１０参照））。

第２の一次側デッドタイムＴｄ’において、第１インダクタンスＬ１に電力が残留している場合、第１インダクタンスＬ１から、第１ダイオードＤ１及び第４ダイオードＤ４を介して第１直流電源Ｅ１に電流が流れる。また、二次側の第６スイッチング素子Ｑ６がオン状態であり、第７ダイオードＤ７及び第６スイッチング素子Ｑ６を介して整流している。第６スイッチング素子Ｑ６はダイオード整流又は同期整流している。同期整流はダイオード整流より損失が少ないため、第６スイッチング素子Ｑ６がオフ状態で第６ダイオードＤ６を電流が通過する場合と比較して、二次側の損失が低減される。また、第２インダクタンスＬ２に電力が残留している場合、第６スイッチング素子Ｑ６をオン状態にすることで、ＺＶＳ（ゼロ電圧スイッチング）動作となり、スイッチング損失を低減できる。また、第７スイッチング素子Ｑ７がオフ状態で第７ダイオードＤ７を電流が通過することにより、二次側に流れる電流の向きが反転することを防止することができる。

ここで、第５スイッチングパターンＰ５と第７スイッチングパターンＰ７の期間を第３の期間とし、第６スイッチングパターンＰ６と第８スイッチングパターンＰ８の期間を第４の期間とする。図１０、図１１（ａ）－（ｃ）、図１２（ａ）－（ｃ）に示すように本実施例（昇圧モード）では、制御回路１３は、第４の期間から第３の期間に切り替わる間に、第１スイッチング素子Ｑ１－第４スイッチング素子Ｑ４を全てオフ状態にする一次側デッドタイムＴｄ’を挿入している。制御回路１３は、一次側デッドタイムＴｄ’を除き、第１直流電源Ｅ１と絶縁トランスＴＲ１の一次巻線ｎ１が導通するように第１スイッチング素子Ｑ１－第４スイッチング素子Ｑ４を制御している。

これに対して、制御回路１３は、第４の期間から第３の期間に切り替わる間に、第５スイッチング素子Ｑ５－第８スイッチング素子Ｑ８を全てオフ状態にする二次側デッドタイムを挿入していない。即ち、制御回路１３は、第１直流部から第２直流部へ昇圧して電力を伝送する期間において、第５スイッチング素子Ｑ５－第８スイッチング素子Ｑ８の少なくとも一つをオン状態に制御している。

（比較例（昇圧モード））
図１３は、比較例（昇圧モード）に係る、第１スイッチング素子Ｑ１－第８スイッチング素子Ｑ８のスイッチングタイミングを示す図である。比較例（昇圧モード）では、制御回路１３は二次側において、第７スイッチング素子Ｑ７及び第８スイッチング素子Ｑ８を常時オフ状態に制御し、第５スイッチング素子Ｑ５と第６スイッチング素子Ｑ６を交互にオン状態に制御する。比較例（昇圧モード）では、第５スイッチング素子Ｑ５と第６スイッチング素子Ｑ６を用いてダイオード整流又は同期整流を行っている。制御回路１３は、第５スイッチング素子Ｑ５と第６スイッチング素子Ｑ６のオン／オフを切り替える際、第５スイッチング素子Ｑ５と第６スイッチング素子Ｑ６に貫通電流が流れることを防止するために、二次側デッドタイムＴｄ’’を挿入している。

図１４（ａ）－（ｂ）は、電力変換装置１の比較例（昇圧モード）に係る、二次側デッドタイムＴｄ’’の状態を説明するための図である。図１４（ａ）は、第５スイッチング素子Ｑ５のターンオフと第６スイッチング素子Ｑ６のターンオンの間に挿入される第１の二次側デッドタイムＴｄ’’の状態を示している。この状態において二次側は、第５ダイオードＤ５及び第８ダイオードＤ８の２つのダイオードを介して整流している。ダイオード整流は同期整流より損失が多いため、第５スイッチング素子Ｑ５がオン状態で第５スイッチング素子Ｑ５を電流が通過する場合と比較して、二次側の損失が増加する。

図１４（ｂ）は、第６スイッチング素子Ｑ６のターンオフと第５スイッチング素子Ｑ５のターンオンの間に挿入される第２の二次側デッドタイムＴｄ’’の状態を示している。この状態において二次側は、第７ダイオードＤ７及び第６ダイオードＤ６の２つのダイオードを介して整流している。ダイオード整流は同期整流より損失が多いため、第６スイッチング素子Ｑ６がオン状態で第６スイッチング素子Ｑ６を電流が通過する場合と比較して、二次側の損失が増加する。

これに対して、図１０、図１１（ａ）－（ｃ）、図１２（ａ）－（ｃ）に示した実施例（昇圧モード）では、二次側デッドタイムが挿入されていないため、二次側において２つのダイオードを介して整流する状態が発生しない。したがって、比較例（昇圧モード）より変換効率が高い。

また比較例（昇圧モード）では、絶縁トランスＴＲ１の一次巻線ｎ１に流れる電流が小さい場合、二次側デッドタイムＴｄ’’の期間中に、二次側に流れる電流がゼロになる可能性がある。その場合、二次側デッドタイムＴｄ’’後の第５スイッチング素子Ｑ５又は第６スイッチング素子Ｑ６のターンオンがゼロ電流スイッチング（ＺＣＳ）となる。

これに対して実施例（昇圧モード）では、絶縁トランスＴＲ１の一次巻線ｎ１に流れる電流が小さい場合でも、二次側デッドタイムＴｄ’’が存在しないため、第７スイッチング素子Ｑ７及び第８スイッチング素子Ｑ８のターンオンのタイミングで、二次側に流れる電流がゼロになることはない。したがって、第７スイッチング素子Ｑ７又は第８スイッチング素子Ｑ８のターンオンがゼロ電流スイッチング（ＺＣＳ）になる確率は低く、概ね、ゼロ電圧スイッチング（ＺＶＳ）となる。一般的に、ゼロ電圧スイッチング（ＺＶＳ）の方がゼロ電流スイッチング（ＺＣＳ）より損失が少ないため、実施例（昇圧モード）の方がスイッチング損失を低減することができる。

本実施例（昇圧モード）では、制御回路１３は、第５スイッチングパターンＰ５で第６スイッチング素子Ｑ６をオン状態に制御したとき、第７スイッチングパターンＰ７で第５スイッチング素子Ｑ５をオン状態に制御する。絶縁トランスＴＲ１の二次巻線ｎ２の両端を第２ブリッジ回路１２内で短絡させる際、ハイサイドの第５スイッチング素子Ｑ５とローサイドの第６スイッチング素子Ｑ６を交互に使用することにより、第２ブリッジ回路１２において、ハイサイド又はローサイドに熱が集中することを防止することができる。

制御回路１３は、第６スイッチングパターンＰ６において第８スイッチング素子Ｑ８をオン状態に制御し、第８スイッチングパターンＰ８において第７スイッチング素子Ｑ７をオン状態に制御する。二次側が整流動作する際、第７スイッチング素子Ｑ７又は第８スイッチング素子Ｑ８が同期整流することにより、二次側の損失を低減することができる。

制御回路１３は、第１レグと第２レグ間の位相差を固定する。具体的には制御回路１３は、第１レグの第１スイッチング素子Ｑ１と第２レグの第４スイッチング素子Ｑ４の位相差と、第１レグの第２スイッチング素子Ｑ２と第２レグの第３スイッチング素子Ｑ３の位相差を固定する。制御回路１３は、例えば、第１レグと第２レグ間の位相差を０°に設定する。この場合、第１スイッチング素子Ｑ１と第２スイッチング素子Ｑ２間、及び第３スイッチング素子Ｑ３と第４スイッチング素子Ｑ４間に貫通電流が流れることを防止しつつ、第１直流部から第２直流部への電力伝送期間を最大限に確保することができる。

これに対して、図１３に示した比較例（昇圧モード）に係るスイッチングタイミングでは、第１レグと第２レグ間の位相差が０°に固定されないため、第１直流部から第２直流部への電力伝送期間が、実施例（昇圧モード）より短くなっている。特に、スイッチング周波数を高周波化した場合、電力伝送効率が大きく低下する。

制御回路１３は、第５スイッチング素子Ｑ５又は第６スイッチング素子Ｑ６に供給する駆動信号のオン時間とオフ時間の比率で、第１直流部から第２直流部へ供給する電力の電圧または電流を制御する。このように、本実施例（昇圧モード）では、ＰＷＭ方式で第１直流部から第２直流部へ電力伝送する。

制御回路１３は、第５スイッチング素子Ｑ５のオン時間と第７スイッチング素子Ｑ７のオン時間の合計時間（デッドタイムを含まず）が、スイッチング周期ｆｓｗの半分の時間になるように、第５スイッチング素子Ｑ５と第７スイッチング素子Ｑ７を制御する。又は、第５スイッチング素子Ｑ５のオン時間と第８スイッチング素子Ｑ８のオン時間の合計時間（デッドタイムを含まず）が、スイッチング周期ｆｓｗの半分の時間になるように、第５スイッチング素子Ｑ５と第８スイッチング素子Ｑ８を制御する。また制御回路１３は、第６スイッチング素子Ｑ６のオン時間と第８スイッチング素子Ｑ８のオン時間の合計時間（デッドタイムを含まず）が、スイッチング周期ｆｓｗの半分の時間になるように、第６スイッチング素子Ｑ６と第８スイッチング素子Ｑ８を制御する。又は、第６スイッチング素子Ｑ６のオン時間と第７スイッチング素子Ｑ７のオン時間の合計時間（デッドタイムを含まず）が、スイッチング周期ｆｓｗの半分の時間になるように、第６スイッチング素子Ｑ６と第７スイッチング素子Ｑ７を制御する。

制御回路１３は、第６スイッチングパターンＰ６から第１の一次側デッドタイムＴｄ’に遷移する際、第１スイッチング素子Ｑ１及び第４スイッチング素子Ｑ４のターンオフに同期して、第５スイッチング素子Ｑ５をターンオンさせる。即ち、第１スイッチング素子Ｑ１及び第４スイッチング素子Ｑ４のターンオフと第５スイッチング素子Ｑ５のターンオンを実質的に同時に行う。第５スイッチング素子Ｑ５のターンオンを、第２スイッチング素子Ｑ２及び第３スイッチング素子Ｑ３のターンオンより早めることにより、第５スイッチング素子Ｑ５がゼロ電圧スイッチング（ＺＶＳ）になりやすくなり、効率が改善される。

制御回路１３は、第８スイッチングパターンＰ８から第２の一次側デッドタイムＴｄ’に遷移する際、第２スイッチング素子Ｑ２及び第３スイッチング素子Ｑ３のターンオフに同期して、第６スイッチング素子Ｑ６をターンオンさせる。即ち、第２スイッチング素子Ｑ２及び第３スイッチング素子Ｑ３のターンオフと第６スイッチング素子Ｑ６のターンオンを実質的に同時に行う。第６スイッチング素子Ｑ６のターンオンを、第１スイッチング素子Ｑ１及び第４スイッチング素子Ｑ４のターンオンより早めることにより、第６スイッチング素子Ｑ６がゼロ電圧スイッチング（ＺＶＳ）になりやすくなり、効率が改善される。

制御回路１３は、第５スイッチングパターンＰ５の期間と第７スイッチングパターンＰ７の期間を同期させる。即ち、第５スイッチングパターンＰ５の期間と第７スイッチングパターンＰ７の期間を実質的に同じ時間に制御する。また制御回路１３は、第６スイッチングパターンＰ６の期間と第８スイッチングパターンＰ８の期間を同期させる。即ち、第６スイッチングパターンＰ６の期間と第８スイッチングパターンＰ８の期間を実質的に同じ時間に制御する。これにより、正負対称な動作となり、トランスに直流偏磁が発生することを抑制することができる。

図１０、図１１（ａ）－（ｃ）、図１２（ａ）－（ｃ）に示した昇圧モードの制御例では、制御回路１３は、第５スイッチング素子Ｑ５及び第６スイッチング素子Ｑ６を用いて第２ブリッジ回路１２内で短絡させ、第７スイッチング素子Ｑ７及び第８スイッチング素子Ｑ８を用いてダイオード整流又は同期整流した。この点、第５スイッチング素子Ｑ５及び第６スイッチング素子Ｑ６と、第７スイッチング素子Ｑ７及び第８スイッチング素子Ｑ８の役割を入れ替えてもよい。その場合、第５スイッチング素子Ｑ５と第８スイッチング素子Ｑ８のスイッチングパターンが入れ替わり、第６スイッチング素子Ｑ６と第７スイッチング素子Ｑ７のスイッチングパターンが入れ替わる。

図１５は、実施例（昇圧モード）に係る、第１スイッチング素子Ｑ１－第８スイッチング素子Ｑ８のスイッチングタイミング２を示す図である。図１０に示した第１スイッチング素子Ｑ１－第８スイッチング素子Ｑ８のスイッチングタイミング１では、第１直流部から第２直流部へ昇圧して電力を供給する例を説明した。この点、第２直流部から第１直流部へ昇圧して電力を供給することも可能である。この場合、図１５に示すように、制御回路１３は、第１スイッチング素子Ｑ１－第４スイッチング素子Ｑ４に供給する駆動信号と、第５スイッチング素子Ｑ５－第８スイッチング素子Ｑ８に供給する駆動信号を入れ替えればよい。

以上説明したように本実施例（昇圧モード）によれば、比較例（図２（ａ）参照）のように第２直流電源Ｅ２から第２インダクタンスＬ２を充電する状態が発生しないため無効電力を抑制することができる。また、第６スイッチングパターンＰ６及び第８スイッチングパターンＰ８において二次側の第８スイッチング素子Ｑ８又は第７スイッチング素子Ｑ７で同期整流することにより、ダイオードの導通損失を低減することができる。また、二次側にデッドタイムを設けないことにより、第５スイッチング素子Ｑ５－第８スイッチング素子Ｑ８がゼロ電流スイッチング（ＺＣＳ）になることを抑制することができ、第５スイッチング素子Ｑ５－第８スイッチング素子Ｑ８のスイッチング損失を低減することができる。これらにより、ＤＡＢコンバータの昇圧動作時の変換効率を向上させることができる。

また本実施例（昇圧モード）によれば、第１直流電源Ｅ１と第２直流電源Ｅ２がダイオードを介さずに導通する状態が発生しないため、第１直流電源Ｅ１の電圧が第２直流電源Ｅ２の電圧に対して大きく低下しても、電流の向きが逆になることはなく、第２直流電源Ｅ２から第１直流電源Ｅ１に電流が逆流することはない。これにより、ハードスイッチングの発生を防止することができる。

以上、本開示を実施の形態をもとに説明した。実施の形態は例示であり、それらの各構成要素や各処理プロセスの組み合わせにいろいろな変形例が可能なこと、またそうした変形例も本開示の範囲にあることは当業者に理解されるところである。

上記実施の形態では、第１スイッチング素子Ｑ１－第８スイッチング素子Ｑ８にＩＧＢＴまたはＭＯＳＦＥＴを使用する例を想定した。この点、第１スイッチング素子Ｑ１－第８スイッチング素子Ｑ８に、炭化ケイ素（ＳｉＣ）、窒化ガリウム（ＧａＮ）、酸化ガリウム（Ｇａ２Ｏ３）、ダイヤモンド（Ｃ）等を使用したワイドバンドギャップ半導体で構成されたスイッチング素子を使用してもよい。

なお、実施の形態は、以下の項目によって特定されてもよい。

［項目１］
第１スイッチング素子（Ｑ１）と第２スイッチング素子（Ｑ２）が直列接続された第１レグと、第３スイッチング素子（Ｑ３）と第４スイッチング素子（Ｑ４）が直列接続された第２レグを有し、前記第１レグと前記第２レグが第１直流部（Ｅ１、Ｃａ）に並列接続される第１ブリッジ回路（１１）と、
第５スイッチング素子（Ｑ５）と第６スイッチング素子（Ｑ６）が直列接続された第３レグと、第７スイッチング素子（Ｑ７）と第８スイッチング素子（Ｑ８）が直列接続された第４レグを有し、前記第３レグと前記第４レグが第２直流部（Ｅ２、Ｃｂ）に並列接続される第２ブリッジ回路（１２）と、
前記第１ブリッジ回路（１１）と前記第２ブリッジ回路（１２）の間に接続された絶縁トランス（ＴＲ１）と、
前記第１ブリッジ回路（１１）と前記絶縁トランス（ＴＲ１）の一次巻線（ｎ１）の間に直列に接続または形成された第１インダクタンス（Ｌ１）と、
前記第２ブリッジ回路（１２）と前記絶縁トランス（ＴＲ１）の二次巻線（ｎ２）の間に直列に接続または形成された第２インダクタンス（Ｌ２）と、
前記第１スイッチング素子（Ｑ１）－前記第８スイッチング素子（Ｑ８）を制御する制御回路（１３）と、を備え、
前記第１スイッチング素子（Ｑ１）－前記第８スイッチング素子（Ｑ８）のそれぞれに、逆並列にダイオード（Ｄ１－Ｄ８）が接続または形成されており、
前記第１スイッチング素子（Ｑ１）－前記第８スイッチング素子（Ｑ８）のそれぞれに、並列に容量（Ｃ１－Ｃ８）が接続または形成されており、
前記第１直流部（Ｅ１、Ｃａ）から前記第２直流部（Ｅ２、Ｃｂ）へ降圧して電力を伝送する場合、
前記第１ブリッジ回路（１１）は、前記第１直流部（Ｅ１、Ｃａ）と前記絶縁トランス（ＴＲ１）の一次巻線（ｎ１）が導通する第１の期間と、前記絶縁トランス（ＴＲ１）の一次巻線（ｎ１）の両端が前記第１ブリッジ回路（１１）内で短絡する第２の期間を含み、
前記第２ブリッジ回路（１２）は、整流期間を含み、
前記制御回路（１３）は、
前記第２の期間から前記第１の期間に切り替わる間に、前記第１スイッチング素子（Ｑ１）－前記第８スイッチング素子（Ｑ８）をオフ状態にするデッドタイムを挿入する、
ことを特徴とする電力変換装置（１）。
これによれば、全オフ状態のデッドタイムを挿入することで、ダイオードのリカバリ損失の発生を抑制することができる。
［項目２］
前記制御回路（１３）は、
前記第１直流部（Ｅ１、Ｃａ）から前記第２直流部（Ｅ２、Ｃｂ）へ降圧して電力を伝送する場合、
前記第１スイッチング素子（Ｑ１）と前記第４スイッチング素子（Ｑ４）がオン状態で、残りのスイッチング素子がオフ状態の第１パターン、
前記第４スイッチング素子（Ｑ４）または前記第１スイッチング素子（Ｑ１）と、前記第５スイッチング素子（Ｑ５）または前記第８スイッチング素子（Ｑ８）がオン状態で、残りのスイッチング素子がオフ状態の第２パターン、
前記第２スイッチング素子（Ｑ２）と前記第３スイッチング素子（Ｑ３）がオン状態で、残りのスイッチング素子がオフ状態の第３パターン、
前記第３スイッチング素子（Ｑ３）または前記第２スイッチング素子（Ｑ２）と、前記第６スイッチング素子（Ｑ６）または前記第７スイッチング素子（Ｑ７）がオン状態で、残りのスイッチング素子がオフ状態の第４パターン、を含んで制御し、
前記第１パターンと前記第３パターンで動作する期間が前記第１の期間に対応し、
前記第２パターンと前記第４パターンで動作する期間が前記第２の期間に対応する、
ことを特徴とする項目１に記載の電力変換装置（１）。
これによれば、全オフ状態のデッドタイムを挿入することで、ダイオードのリカバリ損失の発生を抑制することができる。
［項目３］
前記制御回路（１３）は、
前記第１スイッチング素子（Ｑ１）または前記第３スイッチング素子（Ｑ３）と、前記第２スイッチング素子（Ｑ２）または前記第４スイッチング素子（Ｑ４）に供給する駆動信号のオン時間とオフ時間の比率で、前記第１直流部（Ｅ１、Ｃａ）から前記第２直流部（Ｅ２、Ｃｂ）へ供給する電力の電圧または電流を制御する、
ことを特徴とする項目１または２に記載の電力変換装置（１）。
これによれば、ＰＷＭ方式で制御することで、全オフ状態のデッドタイムを挿入することができる。
［項目４］
前記制御回路（１３）は、
前記第１スイッチング素子（Ｑ１）のターンオンに同期して、前記第４スイッチング素子（Ｑ４）をターンオンさせ、
前記第１スイッチング素子（Ｑ１）または前記第４スイッチング素子（Ｑ４）のターンオフに同期して、前記第５スイッチング素子（Ｑ５）または前記第８スイッチング素子（Ｑ８）をターンオンさせ、
前記第２スイッチング素子（Ｑ２）のターンオンに同期して、前記第３スイッチング素子（Ｑ３）をターンオンさせ、
前記第２スイッチング素子（Ｑ２）または前記第３スイッチング素子（Ｑ３）のターンオフに同期して、前記第６スイッチング素子（Ｑ６）または前記第７スイッチング素子（Ｑ７）をターンオンさせ、
前記第４スイッチング素子（Ｑ４）または前記第１スイッチング素子（Ｑ１）のターンオフに同期して、前記第５スイッチング素子（Ｑ５）または前記第８スイッチング素子（Ｑ８）をターンオフさせ、
前記第３スイッチング素子（Ｑ３）または前記第２スイッチング素子（Ｑ２）のターンオフに同期して、前記第６スイッチング素子（Ｑ６）または前記第７スイッチング素子（Ｑ７）をターンオフさせる、
ことを特徴とする項目１から３のいずれか１項に記載の電力変換装置（１）。
これによれば、ＰＷＭ方式で制御することで、全オフ状態のデッドタイムを容易に生成することができる。
［項目５］
前記制御回路（１３）は、
前記第１パターンの期間と前記第３パターンの期間を同期させ、
前記第２パターンの期間と前記第４パターンの期間を同期させる、
ことを特徴とする項目２に記載の電力変換装置（１）。
これによれば、正負対称な動作となり、直流偏磁の発生を抑制することができる。
［項目６］
前記制御回路（１３）は、
前記第２直流部（Ｅ２、Ｃｂ）から前記第１直流部（Ｅ１、Ｃａ）へ降圧して電力を伝送する場合、
前記第１スイッチング素子（Ｑ１）－前記第４スイッチング素子（Ｑ４）に供給する駆動信号と、前記第５スイッチング素子（Ｑ５）－前記第８スイッチング素子（Ｑ８）に供給する駆動信号を入れ替える、
ことを特徴とする項目１から５のいずれか１項に記載の電力変換装置（１）。
これによれば、双方向動作が可能となる。
［項目７］
前記制御回路（１３）は、
前記第５スイッチング素子（Ｑ５）－前記第８スイッチング素子（Ｑ８）を常時、オフ状態に制御する、
ことを特徴とする項目１に記載の電力変換装置（１）。
これによれば、二次側のスイッチング動作を簡易化することができる。
［項目８］
前記制御回路（１３）は、
前記第１直流部（Ｅ１、Ｃａ）から前記第２直流部（Ｅ２、Ｃｂ）へ降圧して電力を伝送する場合、
前記第１スイッチング素子（Ｑ１）と前記第４スイッチング素子（Ｑ４）がオン状態で、残りのスイッチング素子がオフ状態の第１パターン、
前記第１スイッチング素子（Ｑ１）または前記第４スイッチング素子（Ｑ４）がオン状態で、残りのスイッチング素子がオフ状態の第２パターン、
前記第２スイッチング素子（Ｑ２）と前記第３スイッチング素子（Ｑ３）がオン状態で、残りのスイッチング素子がオフ状態の第３パターン、
前記第２スイッチング素子（Ｑ２）または前記第３スイッチング素子（Ｑ３）がオン状態で、残りのスイッチング素子がオフ状態の第４パターン、を含んで制御し、
前記第１パターンと前記第３パターンで動作する期間が前記第１の期間に対応し、
前記第２パターンと前記第４パターンで動作する期間が前記第２の期間に対応する、
ことを特徴とする項目７に記載の電力変換装置（１）。
これによれば、二次側のスイッチング動作を簡易化することができる。
［項目９］
前記第１スイッチング素子（Ｑ１）－前記第８スイッチング素子（Ｑ８）のそれぞれの両端間の容量値が全て対応している、
ことを特徴とする項目１から８のいずれか１項に記載の電力変換装置（１）。
これによれば、第１レグ－第４レグを同じ構成にすることができ、製造コストと回路面積を低減することができる。また、どのようなスイッチングパターンにも柔軟に対応することができる。
［項目１０］
前記制御回路（１３）は、
前記第１直流部（Ｅ１、Ｃａ）から前記第２直流部（Ｅ２、Ｃｂ）へ昇圧して電力を伝送する場合、
前記第１ブリッジ回路（１１）は、デッドタイムを除き、前記第１直流部（Ｅ１、Ｃａ）と前記絶縁トランス（ＴＲ１）の一次巻線（ｎ１）が導通し、
前記第２ブリッジ回路（１２）は、前記絶縁トランス（ＴＲ１）の二次巻線（ｎ２）の両端が前記第２ブリッジ回路（１２）内で短絡する第３の期間と、前記絶縁トランス（ＴＲ１）の二次巻線（ｎ２）と前記第２直流部（Ｅ２、Ｃｂ）が導通する第４の期間を含み、
前記制御回路（１３）は、
前記第１直流部（Ｅ１、Ｃａ）から前記第２直流部（Ｅ２、Ｃｂ）へ昇圧して電力を伝送する期間において、前記第５スイッチング素子（Ｑ５）－前記第８スイッチング素子（Ｑ８）の少なくとも一つをオン状態に制御する、
ことを特徴とする項目１から９のいずれか１項に記載の電力変換装置（１）。
これによれば、昇圧動作と降圧動作を組み合わせることで、広範囲の電圧レンジに対応することができる。
［項目１１］
前記制御回路（１３）は、
前記第１直流部（Ｅ１、Ｃａ）から前記第２直流部（Ｅ２、Ｃｂ）へ昇圧して電力を伝送する場合、
前記第１スイッチング素子（Ｑ１）と前記第４スイッチング素子（Ｑ４）がオン状態、及び前記第２スイッチング素子（Ｑ２）と前記第３スイッチング素子（Ｑ３）がオフ状態で、前記絶縁トランス（ＴＲ１）の二次巻線（ｎ２）の両端が前記第２ブリッジ回路（１２）内で短絡状態の第５パターン、
前記第１スイッチング素子（Ｑ１）と前記第４スイッチング素子（Ｑ４）がオン状態、及び前記第２スイッチング素子（Ｑ２）と前記第３スイッチング素子（Ｑ３）がオフ状態で、前記第２ブリッジ回路（１２）が整流状態の第６パターン、
前記第２スイッチング素子（Ｑ２）と前記第３スイッチング素子（Ｑ３）がオン状態、及び前記第１スイッチング素子（Ｑ１）と前記第４スイッチング素子（Ｑ４）がオフ状態で、前記絶縁トランス（ＴＲ１）の二次巻線（ｎ２）の両端が前記第２ブリッジ回路（１２）内で短絡状態の第７パターン、
前記第２スイッチング素子（Ｑ２）と前記第３スイッチング素子（Ｑ３）がオン状態、及び前記第１スイッチング素子（Ｑ１）と前記第４スイッチング素子（Ｑ４）がオフ状態で、前記第２ブリッジ回路（１２）が整流状態の第８パターン、を含んで制御し、
前記第５パターンと前記第７パターンで動作する期間が前記第３の期間に対応し、
前記第６パターンと前記第８パターンで動作する期間が前記第４の期間に対応する、
ことを特徴とする項目１０に記載の電力変換装置（１）。
これによれば、第５パターンから第６パターンに遷移する際と、第７パターンから第８パターンに遷移する際にデッドタイムを設けないことで、二次側で即座に同期整流することができ、効率向上を図ることができる。また、低出力時でも、二次側でゼロ電流スイッチングではなくゼロ電圧スイッチングで動作でき、低損失化が可能となる。
［項目１２］
前記制御回路（１３）は、
前記第５パターンで前記第６スイッチング素子（Ｑ６）をオン状態に制御したとき、前記第７パターンで前記第５スイッチング素子（Ｑ５）をオン状態に制御し、
前記第５パターンで前記第７スイッチング素子（Ｑ７）をオン状態に制御したとき、前記第７パターンで前記第８スイッチング素子（Ｑ８）をオン状態に制御する、
ことを特徴とする項目１１に記載の電力変換装置（１）。
これによれば、二次側を短絡させる際、上側のスイッチング素子（Ｑ５、Ｑ７）と下側のスイッチング素子（Ｑ６、Ｑ８）を交互に使用することができ、上側または下側のスイッチング素子に熱が集中することを防止することができる。
［項目１３］
前記制御回路（１３）は、
前記第６パターンにおいて前記第８スイッチング素子（Ｑ８）または前記第５スイッチング素子（Ｑ５）をオン状態に制御し、
前記第８パターンにおいて前記第７スイッチング素子（Ｑ７）または前記第６スイッチング素子（Ｑ６）をオン状態に制御する、
ことを特徴とする項目１１または１２に記載の電力変換装置（１）。
これによれば、同期整流を行うことで、ダイオードの導通損失を低減することができる。
［項目１４］
前記制御回路（１３）は、
前記第１レグと前記第２レグ間の位相差を固定し、
前記第５スイッチング素子（Ｑ５）または前記第７スイッチング素子（Ｑ７）と、前記第６スイッチング素子（Ｑ６）または前記第８スイッチング素子（Ｑ８）に供給する駆動信号のオン時間とオフ時間の比率で、前記第１直流部（Ｅ１、Ｃａ）から前記第２直流部（Ｅ２、Ｃｂ）へ供給する電力の電圧または電流を制御する、
ことを特徴とする項目１３に記載の電力変換装置（１）。
これによれば、ＰＷＭ方式で電力制御を行うことができる。
［項目１５］
前記制御回路（１３）は、
前記第１レグと前記第２レグ間の位相差を０°に設定する、
ことを特徴とする項目１４に記載の電力変換装置（１）。
これによれば、電力伝送期間を十分に確保することができる。
［項目１６］
前記制御回路（１３）は、
前記第１スイッチング素子（Ｑ１）及び前記第４スイッチング素子（Ｑ４）のターンオフに同期して、前記第５スイッチング素子（Ｑ５）または前記第８スイッチング素子（Ｑ８）をターンオンさせ、
前記第２スイッチング素子（Ｑ２）及び前記第３スイッチング素子（Ｑ３）のターンオフに同期して、前記第６スイッチング素子（Ｑ６）または前記第７スイッチング素子（Ｑ７）をターンオンさせる、
ことを特徴とする項目１０から１５のいずれか１項に記載の電力変換装置（１）。
これによれば、第２スイッチング素子（Ｑ２）及び第３スイッチング素子（Ｑ３）のターンオンより、第５スイッチング素子（Ｑ５）または第８スイッチング素子（Ｑ８）のターンオンを早めることにより、第５スイッチング素子（Ｑ５）または第８スイッチング素子（Ｑ８）がゼロ電圧スイッチングになりやすくなり、高効率化を図ることができる。また、第１スイッチング素子（Ｑ１）及び第４スイッチング素子（Ｑ４）のターンオンより、第６スイッチング素子（Ｑ６）または第７スイッチング素子（Ｑ７）のターンオンを早めることにより、第６スイッチング素子（Ｑ６）または第７スイッチング素子（Ｑ７）がゼロ電圧スイッチングになりやすくなり、高効率化を図ることができる。
［項目１７］
前記制御回路（１３）は、
前記第５パターンの期間と前記第７パターンの期間を同期させ、
前記第６パターンの期間と前記第８パターンの期間を同期させる、
ことを特徴とする項目１１から１３のいずれか１項に記載の電力変換装置（１）。
これによれば、正負対称な動作となり、直流偏磁の発生を抑制することができる。
［項目１８］
前記制御回路（１３）は、
前記第２直流部（Ｅ２、Ｃｂ）から前記第１直流部（Ｅ１、Ｃａ）へ昇圧して電力を伝送する場合、
前記第１スイッチング素子（Ｑ１）－前記第４スイッチング素子（Ｑ４）に供給する駆動信号と、前記第５スイッチング素子（Ｑ５）－前記第８スイッチング素子（Ｑ８）に供給する駆動信号を入れ替える、
ことを特徴とする項目１０から１７のいずれか１項に記載の電力変換装置（１）。
これにより、双方向に昇降圧動作が可能な高効率なＤＣ／ＤＣコンバータを実現できる。
［項目１９］
第１スイッチング素子（Ｑ１）と第２スイッチング素子（Ｑ２）が直列接続された第１レグと、第３スイッチング素子（Ｑ３）と第４スイッチング素子（Ｑ４）が直列接続された第２レグを有し、前記第１レグと前記第２レグが第１直流部（Ｅ１、Ｃａ）に並列接続される第１ブリッジ回路（１１）と、
第５ダイオード（Ｄ５）と第６ダイオード（Ｄ６）が直列接続された第３レグと、第７ダイオード（Ｄ７）と第８ダイオード（Ｄ８）が直列接続された第４レグを有し、前記第３レグと前記第４レグが第２直流部（Ｅ２、Ｃｂ）に並列接続される第２ブリッジ回路（１２）と、
前記第１ブリッジ回路（１１）と前記第２ブリッジ回路（１２）の間に接続された絶縁トランス（ＴＲ１）と、
前記第１ブリッジ回路（１１）と前記絶縁トランス（ＴＲ１）の一次巻線（ｎ１）の間に直列に接続または形成された第１インダクタンス（Ｌ１）と、
前記第２ブリッジ回路（１２）と前記絶縁トランス（ＴＲ１）の二次巻線（ｎ２）の間に直列に接続または形成された第２インダクタンス（Ｌ２）と、
前記第１スイッチング素子（Ｑ１）－前記第４スイッチング素子（Ｑ４）を制御する制御回路（１３）と、を備え、
前記第１スイッチング素子（Ｑ１）－前記第４スイッチング素子（Ｑ４）のそれぞれに、逆並列に第１ダイオード（Ｄ１）－第４ダイオード（Ｄ４）が接続または形成されており、
前記第１スイッチング素子（Ｑ１）－前記第４スイッチング素子（Ｑ４）のそれぞれに、並列に容量（Ｃ１－Ｃ４）が接続または形成されており、
前記第５ダイオード（Ｄ５）－前記第８ダイオード（Ｄ８）は、前記第２直流部（Ｅ２、Ｃｂ）に対して逆向きに接続されており、
前記第１直流部（Ｅ１、Ｃａ）から前記第２直流部（Ｅ２、Ｃｂ）へ降圧して電力を伝送する場合、
前記第１ブリッジ回路（１１）は、前記第１直流部（Ｅ１、Ｃａ）と前記絶縁トランス（ＴＲ１）の一次巻線（ｎ１）が導通する第１の期間と、前記絶縁トランス（ＴＲ１）の一次巻線（ｎ１）の両端が前記第１ブリッジ回路（１１）内で短絡する第２の期間を含み、
前記制御回路（１３）は、
前記第２の期間から前記第１の期間に切り替わる間に、前記第１スイッチング素子（Ｑ１）－前記第４スイッチング素子（Ｑ４）をオフ状態にするデッドタイムを挿入する、
ことを特徴とする電力変換装置（１）。
これによれば、単方向の絶縁型ＤＣ／ＤＣコンバータの降圧動作時において、第１スイッチング素子（Ｑ１）－第４スイッチング素子（Ｑ４）が全オフ状態のデッドタイムを挿入することで、ダイオードのリカバリ損失の発生を抑制することができる。
［項目２０］
前記制御回路（１３）は、
前記第１直流部（Ｅ１、Ｃａ）から前記第２直流部（Ｅ２、Ｃｂ）へ降圧して電力を伝送する場合、
前記第１スイッチング素子（Ｑ１）と前記第４スイッチング素子（Ｑ４）がオン状態で、前記第２スイッチング素子（Ｑ２）と前記第３スイッチング素子（Ｑ３）がオフ状態の第１パターン、
前記第４スイッチング素子（Ｑ４）または前記第１スイッチング素子（Ｑ１）がオン状態で、前記第１スイッチング素子（Ｑ１）または前記第４スイッチング素子（Ｑ４）と、前記第２スイッチング素子（Ｑ２）と、前記第３スイッチング素子（Ｑ３）がオフ状態の第２パターン、
前記第２スイッチング素子（Ｑ２）と前記第３スイッチング素子（Ｑ３）がオン状態で、前記第１スイッチング素子（Ｑ１）と前記第４スイッチング素子（Ｑ４）がオフ状態の第３パターン、
前記第３スイッチング素子（Ｑ３）または前記第２スイッチング素子（Ｑ２）がオン状態で、前記第１スイッチング素子（Ｑ１）と、前記第２スイッチング素子（Ｑ２）または前記第３スイッチング素子（Ｑ３）と、前記第４スイッチング素子（Ｑ４）がオフ状態の第４パターン、を含んで制御し、
前記第１パターンと前記第３パターンで動作する期間が前記第１の期間に対応し、
前記第２パターンと前記第４パターンで動作する期間が前記第２の期間に対応する、
ことを特徴とする項目１９に記載の電力変換装置（１）。
これによれば、第１スイッチング素子（Ｑ１）－第４スイッチング素子（Ｑ４）が全オフ状態のデッドタイムを挿入することで、ダイオードのリカバリ損失の発生を抑制することができる。
［項目２１］
前記第１スイッチング素子（Ｑ１）－前記第４スイッチング素子（Ｑ４）のそれぞれの両端間の容量値が全て対応している、
ことを特徴とする項目１９または２０に記載の電力変換装置（１）。
これによれば、第１レグと第２レグを同じ構成にすることができ、製造コストと回路面積を低減することができる。

Ｅ１ 第１直流電源、 Ｅ２ 第２直流電源、 １ 電力変換装置、 １１ 第１ブリッジ回路、 １２ 第２ブリッジ回路、 １３ 制御回路、 Ｑ１－Ｑ８ スイッチング素子、 Ｄ１－Ｄ８ ダイオード、 Ｃ１－Ｃ８ 容量、 Ｌ１ 第１インダクタンス、 Ｌ２ 第２インダクタンス、 ＴＲ１ 絶縁トランス、 ｎ１ 一次巻線、 ｎ２ 二次巻線、 Ｃａ 一次側コンデンサ、 Ｃｂ 二次側コンデンサ。

Claims (19)

1. 第１スイッチング素子と第２スイッチング素子が直列接続された第１レグと、第３スイッチング素子と第４スイッチング素子が直列接続された第２レグを有し、前記第１レグと前記第２レグが第１直流部に並列接続される第１ブリッジ回路と、
   第５スイッチング素子と第６スイッチング素子が直列接続された第３レグと、第７スイッチング素子と第８スイッチング素子が直列接続された第４レグを有し、前記第３レグと前記第４レグが第２直流部に並列接続される第２ブリッジ回路と、
   前記第１ブリッジ回路と前記第２ブリッジ回路の間に接続された絶縁トランスと、
   前記第１ブリッジ回路と前記絶縁トランスの一次巻線の間に直列に接続または形成された第１インダクタンスと、
   前記第２ブリッジ回路と前記絶縁トランスの二次巻線の間に直列に接続または形成された第２インダクタンスと、
   前記第１スイッチング素子－前記第８スイッチング素子を制御する制御回路と、を備え、
   前記第１スイッチング素子－前記第８スイッチング素子のそれぞれに、逆並列にダイオードが接続または形成されており、
   前記第１スイッチング素子－前記第８スイッチング素子のそれぞれに、並列に容量が接続または形成されており、
   前記第１直流部から前記第２直流部へ降圧して電力を伝送する場合、
   前記第１ブリッジ回路は、前記第１直流部と前記絶縁トランスの一次巻線が導通する第１の期間と、前記絶縁トランスの一次巻線の両端が前記第１ブリッジ回路内で短絡する第２の期間を含み、
   前記第２ブリッジ回路は、整流期間を含み、
   前記制御回路は、
   前記第２の期間から前記第１の期間に切り替わる間に、前記第１スイッチング素子－前記第８スイッチング素子をオフ状態にするデッドタイムを挿入し、
   前記制御回路は、
   前記第１直流部から前記第２直流部へ降圧して電力を伝送する場合、
   前記第１スイッチング素子と前記第４スイッチング素子がオン状態で、残りのスイッチング素子がオフ状態の第１パターン、
   前記第４スイッチング素子または前記第１スイッチング素子と、前記第５スイッチング素子または前記第８スイッチング素子がオン状態で、残りのスイッチング素子がオフ状態の第２パターン、
   前記第２スイッチング素子と前記第３スイッチング素子がオン状態で、残りのスイッチング素子がオフ状態の第３パターン、
   前記第３スイッチング素子または前記第２スイッチング素子と、前記第６スイッチング素子または前記第７スイッチング素子がオン状態で、残りのスイッチング素子がオフ状態の第４パターン、を含んで制御し、
   前記第１パターンと前記第３パターンで動作する期間が前記第１の期間に対応し、
   前記第２パターンと前記第４パターンで動作する期間が前記第２の期間に対応する、
   ことを特徴とする電力変換装置。
2. 前記制御回路は、
   前記第１スイッチング素子または前記第３スイッチング素子と、前記第２スイッチング素子または前記第４スイッチング素子に供給する駆動信号のオン時間とオフ時間の比率で、前記第１直流部から前記第２直流部へ供給する電力の電圧または電流を制御する、
   ことを特徴とする請求項１に記載の電力変換装置。
3. 第１スイッチング素子と第２スイッチング素子が直列接続された第１レグと、第３スイッチング素子と第４スイッチング素子が直列接続された第２レグを有し、前記第１レグと前記第２レグが第１直流部に並列接続される第１ブリッジ回路と、
   第５スイッチング素子と第６スイッチング素子が直列接続された第３レグと、第７スイッチング素子と第８スイッチング素子が直列接続された第４レグを有し、前記第３レグと前記第４レグが第２直流部に並列接続される第２ブリッジ回路と、
   前記第１ブリッジ回路と前記第２ブリッジ回路の間に接続された絶縁トランスと、
   前記第１ブリッジ回路と前記絶縁トランスの一次巻線の間に直列に接続または形成された第１インダクタンスと、
   前記第２ブリッジ回路と前記絶縁トランスの二次巻線の間に直列に接続または形成された第２インダクタンスと、
   前記第１スイッチング素子－前記第８スイッチング素子を制御する制御回路と、を備え、
   前記第１スイッチング素子－前記第８スイッチング素子のそれぞれに、逆並列にダイオードが接続または形成されており、
   前記第１スイッチング素子－前記第８スイッチング素子のそれぞれに、並列に容量が接続または形成されており、
   前記第１直流部から前記第２直流部へ降圧して電力を伝送する場合、
   前記第１ブリッジ回路は、前記第１直流部と前記絶縁トランスの一次巻線が導通する第１の期間と、前記絶縁トランスの一次巻線の両端が前記第１ブリッジ回路内で短絡する第２の期間を含み、
   前記第２ブリッジ回路は、整流期間を含み、
   前記制御回路は、
   前記第２の期間から前記第１の期間に切り替わる間に、前記第１スイッチング素子－前記第８スイッチング素子をオフ状態にするデッドタイムを挿入し、
   前記制御回路は、
   前記第１スイッチング素子のターンオンに同期して、前記第４スイッチング素子をターンオンさせ、
   前記第１スイッチング素子または前記第４スイッチング素子のターンオフに同期して、前記第５スイッチング素子または前記第８スイッチング素子をターンオンさせ、
   前記第２スイッチング素子のターンオンに同期して、前記第３スイッチング素子をターンオンさせ、
   前記第２スイッチング素子または前記第３スイッチング素子のターンオフに同期して、前記第６スイッチング素子または前記第７スイッチング素子をターンオンさせ、
   前記第４スイッチング素子または前記第１スイッチング素子のターンオフに同期して、前記第５スイッチング素子または前記第８スイッチング素子をターンオフさせ、
   前記第３スイッチング素子または前記第２スイッチング素子のターンオフに同期して、前記第６スイッチング素子または前記第７スイッチング素子をターンオフさせる、
   ことを特徴とする電力変換装置。
4. 前記制御回路は、
   前記第１パターンの期間と前記第３パターンの期間を同じ時間とし、
   前記第２パターンの期間と前記第４パターンの期間を同じ時間とする、
   ことを特徴とする請求項１に記載の電力変換装置。
5. 前記制御回路は、
   前記第２直流部から前記第１直流部へ降圧して電力を伝送する場合、
   前記第１スイッチング素子－前記第４スイッチング素子に供給する駆動信号と、前記第５スイッチング素子－前記第８スイッチング素子に供給する駆動信号を入れ替える、
   ことを特徴とする請求項１から４のいずれか１項に記載の電力変換装置。
6. 前記制御回路は、
   前記第５スイッチング素子－前記第８スイッチング素子を常時、オフ状態に制御する、
   ことを特徴とする請求項１に記載の電力変換装置。
7. 第１スイッチング素子と第２スイッチング素子が直列接続された第１レグと、第３スイッチング素子と第４スイッチング素子が直列接続された第２レグを有し、前記第１レグと前記第２レグが第１直流部に並列接続される第１ブリッジ回路と、
   第５スイッチング素子と第６スイッチング素子が直列接続された第３レグと、第７スイッチング素子と第８スイッチング素子が直列接続された第４レグを有し、前記第３レグと前記第４レグが第２直流部に並列接続される第２ブリッジ回路と、
   前記第１ブリッジ回路と前記第２ブリッジ回路の間に接続された絶縁トランスと、
   前記第１ブリッジ回路と前記絶縁トランスの一次巻線の間に直列に接続または形成された第１インダクタンスと、
   前記第２ブリッジ回路と前記絶縁トランスの二次巻線の間に直列に接続または形成された第２インダクタンスと、
   前記第１スイッチング素子－前記第８スイッチング素子を制御する制御回路と、を備え、
   前記第１スイッチング素子－前記第８スイッチング素子のそれぞれに、逆並列にダイオードが接続または形成されており、
   前記第１スイッチング素子－前記第８スイッチング素子のそれぞれに、並列に容量が接続または形成されており、
   前記第１直流部から前記第２直流部へ降圧して電力を伝送する場合、
   前記第１ブリッジ回路は、前記第１直流部と前記絶縁トランスの一次巻線が導通する第１の期間と、前記絶縁トランスの一次巻線の両端が前記第１ブリッジ回路内で短絡する第２の期間を含み、
   前記第２ブリッジ回路は、整流期間を含み、
   前記制御回路は、
   前記第２の期間から前記第１の期間に切り替わる間に、前記第１スイッチング素子－前記第８スイッチング素子をオフ状態にするデッドタイムを挿入し、
   前記制御回路は、
   前記第５スイッチング素子－前記第８スイッチング素子を常時、オフ状態に制御し、
   前記制御回路は、
   前記第１直流部から前記第２直流部へ降圧して電力を伝送する場合、
   前記第１スイッチング素子と前記第４スイッチング素子がオン状態で、残りのスイッチング素子がオフ状態の第１パターン、
   前記第１スイッチング素子または前記第４スイッチング素子がオン状態で、残りのスイッチング素子がオフ状態の第２パターン、
   前記第２スイッチング素子と前記第３スイッチング素子がオン状態で、残りのスイッチング素子がオフ状態の第３パターン、
   前記第２スイッチング素子または前記第３スイッチング素子がオン状態で、残りのスイッチング素子がオフ状態の第４パターン、を含んで制御し、
   前記第１パターンと前記第３パターンで動作する期間が前記第１の期間に対応し、
   前記第２パターンと前記第４パターンで動作する期間が前記第２の期間に対応する、
   ことを特徴とする電力変換装置。
8. 前記第１スイッチング素子－前記第８スイッチング素子のそれぞれの両端間の容量値が等しい、
   ことを特徴とする請求項１から７のいずれか１項に記載の電力変換装置。
9. 前記制御回路は、
   前記第１直流部から前記第２直流部へ昇圧して電力を伝送する場合、
   前記第１ブリッジ回路は、デッドタイムを除き、前記第１直流部と前記絶縁トランスの一次巻線が導通し、
   前記第２ブリッジ回路は、前記絶縁トランスの二次巻線の両端が前記第２ブリッジ回路内で短絡する第３の期間と、前記絶縁トランスの二次巻線と前記第２直流部が導通する第４の期間を含み、
   前記制御回路は、
   前記第１直流部から前記第２直流部へ昇圧して電力を伝送する期間において、前記第５スイッチング素子－前記第８スイッチング素子の少なくとも一つをオン状態に制御する、
   ことを特徴とする請求項１から８のいずれか１項に記載の電力変換装置。
10. 前記制御回路は、
    前記第１直流部から前記第２直流部へ昇圧して電力を伝送する場合、
    前記第１スイッチング素子と前記第４スイッチング素子がオン状態、及び前記第２スイッチング素子と前記第３スイッチング素子がオフ状態で、前記絶縁トランスの二次巻線の両端が前記第２ブリッジ回路内で短絡状態の第５パターン、
    前記第１スイッチング素子と前記第４スイッチング素子がオン状態、及び前記第２スイッチング素子と前記第３スイッチング素子がオフ状態で、前記第２ブリッジ回路が整流状態の第６パターン、
    前記第２スイッチング素子と前記第３スイッチング素子がオン状態、及び前記第１スイッチング素子と前記第４スイッチング素子がオフ状態で、前記絶縁トランスの二次巻線の両端が前記第２ブリッジ回路内で短絡状態の第７パターン、
    前記第２スイッチング素子と前記第３スイッチング素子がオン状態、及び前記第１スイッチング素子と前記第４スイッチング素子がオフ状態で、前記第２ブリッジ回路が整流状態の第８パターン、を含んで制御し、
    前記第５パターンと前記第７パターンで動作する期間が前記第３の期間に対応し、
    前記第６パターンと前記第８パターンで動作する期間が前記第４の期間に対応する、
    ことを特徴とする請求項９に記載の電力変換装置。
11. 前記制御回路は、
    前記第５パターンで前記第６スイッチング素子をオン状態に制御した場合、前記第７パターンで前記第５スイッチング素子をオン状態に制御し、
    前記第５パターンで前記第７スイッチング素子をオン状態に制御した場合、前記第７パターンで前記第８スイッチング素子をオン状態に制御する、
    ことを特徴とする請求項１０に記載の電力変換装置。
12. 前記制御回路は、
    前記第６パターンにおいて前記第８スイッチング素子または前記第５スイッチング素子をオン状態に制御し、
    前記第８パターンにおいて前記第７スイッチング素子または前記第６スイッチング素子をオン状態に制御する、
    ことを特徴とする請求項１０または１１に記載の電力変換装置。
13. 前記制御回路は、
    前記第１レグと前記第２レグ間の位相差を固定し、
    前記第５スイッチング素子または前記第７スイッチング素子と、前記第６スイッチング素子または前記第８スイッチング素子に供給する駆動信号のオン時間とオフ時間の比率で、前記第１直流部から前記第２直流部へ供給する電力の電圧または電流を制御する、
    ことを特徴とする請求項１２に記載の電力変換装置。
14. 前記制御回路は、
    前記第１レグと前記第２レグ間の位相差を０°に設定する、
    ことを特徴とする請求項１３に記載の電力変換装置。
15. 前記制御回路は、
    前記第１スイッチング素子及び前記第４スイッチング素子のターンオフに同期して、前記第５スイッチング素子または前記第８スイッチング素子をターンオンさせ、
    前記第２スイッチング素子及び前記第３スイッチング素子のターンオフに同期して、前記第６スイッチング素子または前記第７スイッチング素子をターンオンさせる、
    ことを特徴とする請求項９から１４のいずれか１項に記載の電力変換装置。
16. 前記制御回路は、
    前記第５パターンの期間と前記第７パターンの期間を同じ時間とし、
    前記第６パターンの期間と前記第８パターンの期間を同じ時間とする、
    ことを特徴とする請求項１０から１２のいずれか１項に記載の電力変換装置。
17. 前記制御回路は、
    前記第２直流部から前記第１直流部へ昇圧して電力を伝送する場合、
    前記第１スイッチング素子－前記第４スイッチング素子に供給する駆動信号と、前記第５スイッチング素子－前記第８スイッチング素子に供給する駆動信号を入れ替える、
    ことを特徴とする請求項９から１６のいずれか１項に記載の電力変換装置。
18. 第１スイッチング素子と第２スイッチング素子が直列接続された第１レグと、第３スイッチング素子と第４スイッチング素子が直列接続された第２レグを有し、前記第１レグと前記第２レグが第１直流部に並列接続される第１ブリッジ回路と、
    第５ダイオードと第６ダイオードが直列接続された第３レグと、第７ダイオードと第８ダイオードが直列接続された第４レグを有し、前記第３レグと前記第４レグが第２直流部に並列接続される第２ブリッジ回路と、
    前記第１ブリッジ回路と前記第２ブリッジ回路の間に接続された絶縁トランスと、
    前記第１ブリッジ回路と前記絶縁トランスの一次巻線の間に直列に接続または形成された第１インダクタンスと、
    前記第２ブリッジ回路と前記絶縁トランスの二次巻線の間に直列に接続または形成された第２インダクタンスと、
    前記第１スイッチング素子－前記第４スイッチング素子を制御する制御回路と、を備え、
    前記第１スイッチング素子－前記第４スイッチング素子のそれぞれに、逆並列に第１ダイオード－第４ダイオードが接続または形成されており、
    前記第１スイッチング素子－前記第４スイッチング素子のそれぞれに、並列に容量が接続または形成されており、
    前記第５ダイオード－前記第８ダイオードは、前記第２直流部に対して逆向きに接続されており、
    前記第１直流部から前記第２直流部へ降圧して電力を伝送する場合、
    前記第１ブリッジ回路は、前記第１直流部と前記絶縁トランスの一次巻線が導通する第１の期間と、前記絶縁トランスの一次巻線の両端が前記第１ブリッジ回路内で短絡する第２の期間を含み、
    前記制御回路は、
    前記第２の期間から前記第１の期間に切り替わる間に、前記第１スイッチング素子－前記第４スイッチング素子をオフ状態にするデッドタイムを挿入し、
    前記制御回路は、
    前記第１直流部から前記第２直流部へ降圧して電力を伝送する場合、
    前記第１スイッチング素子と前記第４スイッチング素子がオン状態で、残りのスイッチング素子がオフ状態の第１パターン、
    前記第４スイッチング素子または前記第１スイッチング素子と、前記第５スイッチング素子または前記第８スイッチング素子がオン状態で、残りのスイッチング素子がオフ状態の第２パターン、
    前記第２スイッチング素子と前記第３スイッチング素子がオン状態で、残りのスイッチング素子がオフ状態の第３パターン、
    前記第３スイッチング素子または前記第２スイッチング素子と、前記第６スイッチング素子または前記第７スイッチング素子がオン状態で、残りのスイッチング素子がオフ状態の第４パターン、を含んで制御し、
    前記第１パターンと前記第３パターンで動作する期間が前記第１の期間に対応し、
    前記第２パターンと前記第４パターンで動作する期間が前記第２の期間に対応する、
    ことを特徴とする電力変換装置。
19. 前記第１スイッチング素子－前記第４スイッチング素子のそれぞれの両端間の容量値が等しい、
    ことを特徴とする請求項１８に記載の電力変換装置。

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