JP7426676B2 - 半導体パッケージ - Google Patents

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Description

本開示は、半導体パッケージに関する。
プロセッサコア及びマイコンなど異なる機能を持つ集積回路を１つのチップ上に集約したＳｏＣ（System on chip）が知られており、自動車等の車両にも搭載されつつある。
このような車載用ＳｏＣでは、車両内での動作を実現するために熱設計が必要となるため、動作時の電力測定がなされる。
近年、車載用ＳｏＣは、例えば集積回路の接続チャンネルが増加したり、各種インターフェースのチャンネル数が増加したり、などと高性能化しており、物理的なＩＯ（Input/Output）の数が増加している。そして、ＩＯの数を増やすためには、ＳｏＣを内蔵すなわち集積回路が集約された１つのチップを内蔵するパッケージ（ＳｏＣパッケージと称する）を大きくするか、ＳｏＣパッケージのボールピッチを狭くする必要がある。
しかしながら、ＳｏＣパッケージを大きくすることはコスト面などから現実的でない。また、ＳｏＣパッケージのボールピッチを狭くすることは、基板実装を困難にするだけでなく、基板実装後の電子部品としての品質及び寿命を悪化させる。
そこで、１つのパッケージに複数チップを組み入れる技術がありこの技術が採用される傾向にある。このような技術で形成された半導体パッケージは、ＳｉＰ(System in Package)と称される。
複数の半導体チップを１つのパッケージ内に組み入れるＳｉＰでは、複数の半導体チップをＳｉＰ内に実装して、半導体チップ間の配線をＳｉＰ内部の基板で実現することができる。
ここで、ＳｏＣと、パワーマネジメントＩＣと、ＤＲＡＭ（Dynamic Random Access Memory）などをＳｉＰ内に実装して、電源線及び信号配線をＳｉＰ内部の基板で実現することで、ＳｉＰ自体のＩＯの数を減らすことができる。また、ＳｉＰでは、ＳｏＣとＤＲＡＭとの間の距離を限界まで短くすることで、４Ｇｂｐｓクラスの高速信号を短く配線でき、高速信号用の出力バッファの駆動能力を下げることができる。
例えば、特許文献１では、パワー素子、ドライブ回路及び保護回路を一つのパッケージに内蔵したモジュール（ＩＰＭ）に、さらに、ＩＰＭの出力ラインに直列に挿入された１つのシャント抵抗を内蔵する技術が開示されている。これにより、省スペース化を実現しつつも、モータＭに流れる出力電流を監視することができることが開示されている。
特開２０００－１７４２０２号公報
しかしながら、ＳｏＣとパワーマネジメントＩＣとの間の電源線は数十本あるので、ＳｏＣの動作時の電力測定を行うためには、各電源線に電流検出用のシャント抵抗を直列に実装し、各シャント抵抗で電流を算出して各電源線の消費電力の合計を算出する必要がある。
さらに、ＳｉＰ化により、ＳｏＣとパワーマネジメントＩＣとの間の電源線は、ＳｉＰ内部に閉じてしまうので、ＳｉＰ外部に引き出されている各電源線に電流検出用のシャント抵抗を直列に実装するだけでは、ＳｏＣの動作時の電力測定をすることができない。
本開示は、上述の事情を鑑みてなされたもので、電力測定用の回路自体の消費電力を最小に抑えつつ、ＳｏＣの消費電力を測定することができる半導体パッケージを提供することを目的とする。
上記目的を達成するために、本開示の一形態に係る半導体パッケージは、プロセッサコア及びマイコンを含む複数の集積回路を一つのチップ上に集約したＳｏＣ（System on chip）を含む、複数の半導体チップと、前記複数の半導体チップの電源管理を行うためのパワーマネジメントＩＣと、前記パワーマネジメントＩＣと前記複数の半導体チップとを結ぶ複数の電源線それぞれにおいて直列に実装される複数のシャント抵抗と、２つの出力端子と、前記複数のシャント抵抗のうち、選択されたシャント抵抗の両端の電圧を、前記２つの出力端子を介して外部に出力する１つのセレクタと、を備え、前記パワーマネジメントＩＣ、前記複数の半導体チップ、前記複数のシャント抵抗、及び前記セレクタは、１つのパッケージ内に実装される。
本開示によれば、電力測定用の回路自体の消費電力を最小に抑えつつ、ＳｏＣの消費電力を測定することができる半導体パッケージを実現することができる。
図１は、実施の形態に係る半導体パッケージの構成の一例を示す図である。 図２は、比較例に係る基板実装の構成の一例を示す図である。 図３は、変形例１に係る半導体パッケージ１Ａの構成の一例を示す図である。 図４は、変形例２に係る半導体パッケージ１Ｂの構成の一例を示す図である。
本開示の一態様に係る半導体パッケージは、プロセッサコア及びマイコンを含む複数の集積回路を一つのチップ上に集約したＳｏＣ（System on chip）を含む、複数の半導体チップと、前記複数の半導体チップの電源管理を行うためのパワーマネジメントＩＣと、前記パワーマネジメントＩＣと前記複数の半導体チップとを結ぶ複数の電源線それぞれにおいて直列に実装される複数のシャント抵抗と、２つの出力端子と、前記複数のシャント抵抗のうち、選択されたシャント抵抗の両端の電圧を、前記２つの出力端子を介して外部に出力する１つのセレクタと、を備え、前記パワーマネジメントＩＣ、前記複数の半導体チップ、前記複数のシャント抵抗、及び前記セレクタは、１つのパッケージ内に実装される。
このように、セレクタと、電力測定用の回路自体の消費電力が少ないシャント抵抗と、を備えることで、シャント抵抗の両端の電圧をシーケンシャルに選択して出力できる。
これにより、電力測定用の回路自体の消費電力を最小に抑えつつ、ＳｏＣの消費電力を測定することができる。
また、例えば、前記セレクタは、選択された前記シャント抵抗の両端の電圧差と、選択された前記シャント抵抗の両端の電圧のうち、選択された前記シャント抵抗が実装される電源線に供給された前記パワーマネジメントＩＣの電圧である前記パワーマネジメントＩＣ側の電圧とを、前記２つの出力端子を介して外部に出力してもよい。
より具体的には、例えば、前記セレクタと、前記２つの出力端子のうち前記電圧差が出力される第１の出力端子との間に実装される減算回路を備え、前記セレクタは、前記パワーマネジメントＩＣ側の電圧を、前記２つの出力端子のうち前記第１の出力端子と異なる第２の出力端子に出力し、選択された前記シャント抵抗の両端の電圧のうち、前記半導体チップ側の電圧を、前記減算回路に出力することで、選択された前記シャント抵抗の両端の電圧差を前記第１の出力端子に出力し、前記減算回路は、前記パワーマネジメントＩＣ側の電圧から、前記半導体チップ側の電圧を減算することで、選択された前記シャント抵抗の両端の電圧差を算出する。
これにより、電力測定用の回路自体の消費電力を最小に抑えつつ、ＳｏＣの消費電力を測定することができる。また、シャント抵抗の両端の電圧を出力する場合と比較して、低電圧での出力によるノイズ対策となるので、より精度よくＳｏＣの消費電力を測定することができる。
また、例えば、前記セレクタは、選択された前記シャント抵抗の両端の電圧差を増幅した電圧と、選択された前記シャント抵抗の両端の電圧のうち、選択された前記シャント抵抗が実装される電源線に供給された前記パワーマネジメントＩＣの電圧である前記パワーマネジメントＩＣ側の電圧とを、前記２つの出力端子を介して外部に出力してもよい。
より具体的には、例えば、前記セレクタと、前記２つの出力端子のうち前記電圧差を増幅した電圧が出力される第１の出力端子との間に実装される減算回路及び増幅回路を備え、前記セレクタは、前記パワーマネジメントＩＣ側の電圧を、前記２つの出力端子のうち前記第１の出力端子と異なる第２の出力端子に出力し、選択された前記シャント抵抗の両端の電圧のうち、前記半導体チップ側の電圧を、前記減算回路に出力することで、選択された前記シャント抵抗の両端の電圧差を増幅した電圧を前記第１の出力端子に出力し、前記減算回路は、前記パワーマネジメントＩＣ側の電圧から、前記半導体チップ側の電圧を減算することで、選択された前記シャント抵抗の両端の電圧差を算出し、前記増幅回路は、前記減算回路により算出された前記電圧差を増幅して、前記第１の出力端子に出力してもよい。
これらにより、電力測定用の回路自体の消費電力を最小に抑えつつ、ＳｏＣの消費電力を測定することができる。また、シャント抵抗の両端の電圧を出力する場合と比較して、ノイズ対策となるだけでなく、ノイズ対策として差分を取られた結果得た小さい値を増幅して出力するので、より精度よくＳｏＣの消費電力を測定することができる。
また、例えば、前記複数の半導体チップは、ＤＲＡＭ（Dynamic Random Access Memory）を含むとしてもよい。
以下で説明する実施の形態は、いずれも本開示の一具体例を示すものである。以下の実施の形態で示される数値、形状、構成要素、ステップ、ステップの順序などは、一例であり、本開示を限定する主旨ではない。また、以下の実施の形態における構成要素のうち、独立請求項に記載されていない構成要素については、任意の構成要素として説明される。また全ての実施の形態において、各々の内容を組み合わせることもできる。
（実施の形態）
以下では、図面を参照しながら、実施の形態に係る半導体パッケージについて説明する。
［構成］
図１は、実施の形態に係る半導体パッケージ１の構成の一例を示す図である。
半導体パッケージ１は、例えばＳｉＰまたはＳｉＰモジュールとも称されるが、ＳｉＰという名称に限らず、複数の半導体チップを１つのパッケージ内に組み入れることができればよい。本実施の形態に係る半導体パッケージ１は、典型的には車載用途として作製されている。
本実施の形態に係る半導体パッケージ１は、図１に示すように、ＳｏＣ１０と、ＰＭＩＣ１１と、ＤＲＡＭ１２と、ＤＲＡＭ１３と、シャント抵抗１４ａ～１６ｂと、セレクタ１７と、２つの出力端子１８、１９とを備える。ＳｏＣ１０と、ＰＭＩＣ１１と、ＤＲＡＭ１２と、ＤＲＡＭ１３と、シャント抵抗１４ａ～１６ｂと、セレクタ１７とは１つのパッケージ内の基板に実装され、封止されることで半導体パッケージ１となる。
ＳｏＣ１０は、プロセッサコア及びマイコンを含む複数の集積回路を１つのチップ上に集約したＳｏＣ（System on chip）であり、複数の半導体チップの一つに対応する。ＳｏＣは、１つの半導体チップ上に、目的とするシステムの動作に必要な機能としてプロセッサ、マイコン及びその他の各種機能を有する集積回路を実装され、かつ、単体でシステムとして機能する。本実施の形態では、ＳｏＣ１０は、ダイ状態で半導体パッケージ１に内蔵されている。
ＰＭＩＣ１１は、複数の半導体チップの電源管理を行うためのパワーマネジメントＩＣである。ＰＭＩＣは、Power Management Integrated Circuitの略であり、複数の電源レールと電源管理（電源制御）の機能をシングルチップに内蔵した集積回路である。本実施の形態では、図１に示すように、ＰＭＩＣ１１は、数十本の電源線と複数の信号配線とでＳｏＣ１０と接続され、複数の電源線でＤＲＡＭ１２、１３と接続されている。ＰＭＩＣ１１は、図１に示すように、アースされている。また、本実施の形態では、ＰＭＩＣ１１は、ダイ状態で半導体パッケージ１に内蔵されている。
ＤＲＡＭ１２及びＤＲＡＭ１３は、複数の半導体チップの一つに対応する。本実施の形態では、ＤＲＡＭ１２及びＤＲＡＭ１３は、ＳｏＣ１０と例えば４Ｇｂｐｓクラス以上の高速信号配線で接続される。ＤＲＡＭ１２及びＤＲＡＭ１３は、ＳｏＣ１０の近傍に配される。なお、ＤＲＡＭ１２及びＤＲＡＭ１３とＳｏＣ１０との距離を限界まで短くすることで、高速信号用の出力バッファの駆動の能力を下げることができ、信号品質を高めることができる。
複数のシャント抵抗１４ａ、１４ｂは、ＰＭＩＣ１１とＤＲＡＭ１２とを結ぶ複数の電源線それぞれにおいて直列に挿入（実装）される電流検出用の抵抗である。また、複数のシャント抵抗１５ａ、１５ｂ～１５ｍ、１５ｎは、ＳｏＣ１０とＰＭＩＣ１１とを結ぶ複数の電源線それぞれにおいて直列に実装される電流検出用の抵抗である。複数のシャント抵抗１６ａ、１６ｂは、ＰＭＩＣ１１とＤＲＡＭ１３とを結ぶ複数の電源線それぞれにおいて直列に挿入（実装）される電流検出用の抵抗である。
このように、複数のシャント抵抗１４ａ～１５ｎは、パワーマネジメントＩＣと複数の半導体チップとを結ぶ複数の電源線それぞれにおいて直列に実装される。なお、電流検出用の抵抗としてシャント抵抗を用いるのは、電力測定用に半導体パッケージ１に設ける回路自体の消費電力を最小に抑えるためである。
セレクタ１７は、複数のシャント抵抗１４ａ～１５ｎのうち、選択されたシャント抵抗の両端の電圧を、２つの出力端子１８、１９を介して外部に出力する。セレクタ１７は、例えばマルチプレクサである。
本実施の形態では、セレクタ１７は、複数のシャント抵抗１５ａ、１５ｂ～１５ｍ、１５ｎのそれぞれの両端から引き出された配線と選択可能に接続されている。
セレクタ１７は、複数のシャント抵抗１５ａ、１５ｂ～１５ｍ、１５ｎのうち、選択されたシャント抵抗の両端の電圧を、２つの出力端子１８、１９に出力する。より具体的には、セレクタ１７は、ＳｏＣ１０により制御されて、または、半導体パッケージ１の外部からの通信により制御されて、複数のシャント抵抗１５ａ、１５ｂ～１５ｍ、１５ｎを、１つずつシーケンシャルに選択する。セレクタ１７は、選択したシャント抵抗の両端の電圧の一方を、２つの出力端子１８、１９のうちの一方の出力端子１８に出力し、当該両端の電圧の他方を、２つの出力端子１８、１９のうちの他方の出力端子１９に出力する。
なお、セレクタ１７は、次のシャント抵抗を選択し、２つの出力端子１８、１９に選択したシャント抵抗の両端の電圧を出力することすなわち電圧選択の切り替えには、ｍｓオーダを要する。しかし、熱設計に必要な電力は、ｍｓオーダより大きな時間間隔で測定された電力で十分であり、算出に問題はない。
２つの出力端子１８、１９は、セレクタ１７により選択されたシャント抵抗の両端の電圧値を、半導体パッケージ１の外部に出力するための端子である。２つの出力端子１８、１９は、それぞれ２つの半田ボールで構成される。
これにより、セレクタ１７により選択されたシャント抵抗の両端の電圧値を半導体パッケージ１の外部に２つの半田ボールを経由して出力することができるので、半導体パッケージ１の外部で、予め分かっている選択されたシャント抵抗の抵抗値と選択されたシャント抵抗の両端の電圧値から、所望の電力系統の消費電力を算出することができる。
［効果等］
以上説明したように、本実施の形態に係る半導体パッケージ１によれば、ＳｏＣの電源線に直列に挿入されたシャント抵抗の両端の電圧値が、セレクタ１７により選択されて２つの半田ボールを経由して、半導体パッケージ１の外部に出力することができる。
ここで、比較例について説明する。
図２は、比較例に係る基板実装の構成の一例を示す図である。
図２には、比較例として、プリント基板などの基板８に、例えばＳｏＣ８０などの半導体チップが実装されている構成が示されている。より具体的には、ＳｏＣ８０と、ＰＭＩＣ８１と、ＤＲＡＭ８２と、ＤＲＡＭ８３と、複数のシャント抵抗とが実装された基板８が示されている。ＰＭＩＣ８１と、ＤＲＡＭ８２と、ＤＲＡＭ８３と、シャント抵抗との配置位置については、図１に示した場合と同様のものとしている。なお、ＰＭＩＣ８１と、ＤＲＡＭ８２と、ＤＲＡＭ８３と、シャント抵抗は、上述したＳｏＣ１０、ＰＭＩＣ１１、ＤＲＡＭ１２、ＤＲＡＭ１３、及び、シャント抵抗１４ａ～１６ｂと同様のため説明を省略する。比較例では、ＰＭＩＣ８１と、ＤＲＡＭ８２と、ＤＲＡＭ８３と、シャント抵抗とが基板８に実装されている。
このため、ＳｏＣ８０の電力測定を行う際には、基板８の外部に、電圧測定器９を準備し、ＳｏＣ８０とＰＭＩＣ８１との間の複数の電源線に直列に挿入されているシャント抵抗の両端とを接続する。このようにして、電圧測定器９に、各シャント抵抗での電圧降下値を測定させることで、各シャント抵抗での電流を算出させることができる。これにより、ＳｏＣ８０とＰＭＩＣ８１との間の複数の電源線それぞれにおける消費電力を算出できるので、合計することで、ＳｏＣ８０の電力測定を行うことができる。なお、電圧測定器９は、図示しないが、マルチプレクサとＡ／Ｄ変換器とを内蔵している。
しかしながら、ＰＭＩＣ８１と、ＤＲＡＭ８２と、ＤＲＡＭ８３と、シャント抵抗とをＳｉＰ化すると、ＰＭＩＣ８１とＳｏＣ８０間の電源線が封止されてＳｉＰ内部に閉じてしまう。このため、ＳｉＰ内部のＳｏＣ８０の電力を測定する手段がなくＳｉＰ内部のＳｏＣ８０の電力を測定できない。
そこで、図１に示すように、本実施の形態では、ＳｉＰ内部にセレクタ１７を備えることで、シャント抵抗の両端の電圧をシーケンシャルに選択して出力できる。
より具体的には、本実施の形態に係る半導体パッケージ１は、プロセッサコア及びマイコンを含む複数の集積回路を一つのチップ上に集約したＳｏＣ１０を含む、複数の半導体チップと、複数の半導体チップの電源管理を行うためのＰＭＩＣ１１と、ＰＭＩＣ１１及び複数の半導体チップを結ぶ複数の電源線それぞれにおいて直列に実装される複数のシャント抵抗と、２つの出力端子１８、１９と、複数のシャント抵抗のうち、選択されたシャント抵抗の両端の電圧を、２つの出力端子１８、１９を介して外部に出力する１つのセレクタとを備え、ＰＭＩＣ１１、複数の半導体チップ、複数のシャント抵抗、及びセレクタ１７は、１つのパッケージ内に実装される。
このように、本実施の形態の半導体パッケージ１によれば、セレクタ１７と電力測定用の回路自体の消費電力が少ないシャント抵抗とを備えることで、シャント抵抗の両端の電圧をシーケンシャルに選択して出力できる。
これにより、出力端子となる半田ボールのピッチを狭くせずに、高性能化したＳｏＣのＩＯ数の増加に対応することができるだけでなく、当該半導体パッケージ１の外部で所望の電力系統の消費電力を測定することができる。
よって、本実施の形態の半導体パッケージ１によれば、電力測定用の回路自体の消費電力を最小に抑えつつ、ＳｏＣの消費電力を測定することができる。
なお、ＳｉＰである半導体パッケージ１の消費電力では、内部のＳｏＣ１０の消費電力が支配的である。このため、上記の実施の形態では、半導体パッケージ１を備えるシステムの熱設計を行うために、複数のシャント抵抗１５ａ、１５ｂ～１５ｍ、１５ｎの両端の電圧をセレクタ１７に出力させ、ＳｏＣ１０の消費電力を測定できる構成として説明したがこれに限らない。さらに、複数のシャント抵抗１４ａ、１４ｂ、１６ａ、１６ｂの両端の電圧をセレクタ１７に出力させることで、ＤＲＡＭ１２、１３の消費電力も測定できるようにしてもよい。これにより、ＰＭＩＣ１１から供給される全ての電源線の消費電力を測定できる。なお、半導体パッケージ１全体の消費電力は、半導体パッケージ１に供給される電源線の消費電力を測定することにより測定可能である。ＰＭＩＣ１１から供給される全ての電源線の消費電力と半導体パッケージ１全体の消費電力の差分がＰＭＩＣ１１の消費電力となる。
（変形例１）
上記の実施の形態では、セレクタ１７は、選択されたシャント抵抗の両端の電圧を、２つの出力端子１８、１９に出力することで、出力端子１８、１９から半導体パッケージ１の外部にシャント抵抗の両端の電圧が出力されていたが、これに限らない。
例えば、出力端子１８、１９から半導体パッケージ１の外部に、シャント抵抗の両端の電圧のうちＰＭＩＣ１１側の電圧値と、当該両端の電圧差とが出力されていてもよい。以下、この場合を変形例１として説明する。なお、以下では、上述した実施の形態と異なる点を中心に説明する。
図３は、変形例１に係る半導体パッケージ１Ａの構成の一例を示す図である。図１と同様の要素には同一の符号を付しており、詳細な説明は省略する。
図３に示す半導体パッケージ１Ａは、上記の実施の形態に係る半導体パッケージ１に対して、さらに、減算回路２１を備える点で構成が異なる。
減算回路２１は、セレクタ１７と、２つの出力端子１８、１９のうちセレクタ１７により選択されたシャント抵抗の両端の電圧差が出力される第１の出力端子との間に実装される減算回路である。減算回路２１は、セレクタ１７により選択されたシャント抵抗の両端の電圧のうちのＰＭＩＣ１１側の電圧から、ＳｏＣ１０側の電圧を減算することで、選択されたシャント抵抗の両端の電圧差を算出する。
本変形例では、減算回路２１は、例えば図３に示すように、セレクタ１７と、出力端子１９との間に実装される。出力端子１９は、第１の出力端子に対応する。減算回路２１は、セレクタ１７から出力端子１８に出力されたＰＭＩＣ１１側の電圧から、セレクタ１７から取得したＳｏＣ１０側の電圧を減算することで、セレクタ１７により選択されたシャント抵抗の両端の電圧差を算出する。減算回路２１は、算出した電圧差を、出力端子１９に出力する。
なお、減算回路は、２つの入力電圧の電圧差を取って出力する回路であり、例えば、反転増幅と非反転増幅とを同時に行い、２つの入力電圧を減算して出力する回路を用いることができる。また、ＰＭＩＣ１１側の電圧は、セレクタ１７により選択されたシャント抵抗が実装される電源線に供給されたＰＭＩＣ１１の電圧である。ＳｏＣ１０側の電圧は、セレクタ１７により選択されたシャント抵抗が実装される電源線に供給されたＰＭＩＣ１１の電圧が当該シャント抵抗により電圧降下した後の電圧である。
セレクタ１７は、選択したシャント抵抗の両端の電圧のうちＰＭＩＣ１１側の電圧を、２つの出力端子のうち第１の出力端子と異なる第２の出力端子に出力し、選択したシャント抵抗の両端の電圧のうちＳｏＣ１０側の電圧を、減算回路２１に出力する。本変形例では、セレクタ１７は、選択したシャント抵抗の両端の電圧のうちＰＭＩＣ１１側の電圧を、出力端子１８に出力し、選択したシャント抵抗の両端の電圧のうちＳｏＣ１０側の電圧を、減算回路２１に出力する。
このようにして、セレクタ１７は、選択したシャント抵抗の両端の電圧差と、選択したシャント抵抗の両端の電圧のうち、ＰＭＩＣ側の電圧とを、２つの出力端子１８、１９を介して外部に出力することができる。
以上のように、本変形例に係る半導体パッケージ１Ａによれば、シーケンシャルに選択されたシャント抵抗の両端のＰＭＩＣ１１側の電圧と当該シャント抵抗の両端の電圧差とを出力できる。
よって、本変形例に係る半導体パッケージ１Ａによれば、電力測定用の回路自体の消費電力を最小に抑えつつ、ＳｏＣの消費電力を測定することができる。さらにシャント抵抗の両端の電圧を出力する場合と比較して、電圧差分の低電圧での出力によるノイズ対策となるので、より精度よくＳｏＣの消費電力を測定することができる。
（変形例２）
上記の実施の形態では、セレクタ１７は、選択されたシャント抵抗の両端の電圧を、２つの出力端子１８、１９に出力することで、出力端子１８、１９から半導体パッケージ１の外部にシャント抵抗の両端の電圧が出力されていたが、これに限らない。
例えば、出力端子１８、１９から半導体パッケージ１の外部に、シャント抵抗の両端の電圧のうちＰＭＩＣ１１側の電圧値と、当該両端の電圧差を増幅した電圧とが出力されていてもよい。以下、この場合を変形例２として説明する。なお、以下では、上述した実施の形態、変形例１と異なる点を中心に説明する。
図４は、変形例２に係る半導体パッケージ１Ｂの構成の一例を示す図である。図１と同様の要素には同一の符号を付しており、詳細な説明は省略する。
図４に示す半導体パッケージ１Ｂは、上記の実施の形態に係る半導体パッケージ１に対して、さらに、減算回路２１と、増幅回路２２とを備える点で構成が異なる。
減算回路２１は、セレクタ１７と、２つの出力端子１８、１９のうちセレクタ１７により選択されたシャント抵抗の両端の電圧差を増幅した電圧が出力される第１の出力端子との間に実装される。減算回路２１は、セレクタ１７により選択されたシャント抵抗の両端の電圧のうちのＰＭＩＣ１１側の電圧から、ＳｏＣ１０側の電圧を減算することで、選択されたシャント抵抗の両端の電圧差を算出する。
本変形例では、減算回路２１は、例えば図４に示すように、セレクタ１７と、出力端子１９との間、かつ、セレクタ１７と増幅回路２２との間に実装される。出力端子１９は、第１の出力端子に対応する。減算回路２１は、セレクタ１７から出力端子１８に出力されたＰＭＩＣ１１側の電圧から、セレクタ１７から取得したＳｏＣ１０側の電圧を減算することで、セレクタ１７により選択されたシャント抵抗の両端の電圧差を算出する。減算回路２１は、算出した電圧差を、増幅回路２２に出力する。
増幅回路２２は、セレクタ１７と、２つの出力端子１８、１９のうちセレクタ１７により選択されたシャント抵抗の両端の電圧差を増幅した電圧が出力される第１の出力端子との間に実装される。増幅回路２２は、減算回路２１により算出された電圧差を増幅して、第１の出力端子に出力する。
本変形例では、増幅回路２２は、例えば図４に示すように、セレクタ１７と、出力端子１９との間で、かつ、減算回路２１と出力端子１９との間に実装される。増幅回路２２は、減算回路２１で算出されて出力された、セレクタ１７により選択されたシャント抵抗の両端の電圧差を増幅する。増幅回路２２は、増幅した電圧差を、出力端子１９に出力する。
セレクタ１７は、選択したシャント抵抗の両端の電圧のうちＰＭＩＣ１１側の電圧を、２つの出力端子のうち第１の出力端子と異なる第２の出力端子に出力し、選択したシャント抵抗の両端の電圧のうちＳｏＣ１０側の電圧を、減算回路２１に出力する。本変形例では、セレクタ１７は、選択したシャント抵抗の両端の電圧のうちＰＭＩＣ１１側の電圧を、出力端子１８に出力し、選択したシャント抵抗の両端の電圧のうちＳｏＣ１０側の電圧を、減算回路２１に出力する。
このようにして、セレクタ１７は、選択したシャント抵抗の両端の電圧差を増幅した電圧と、選択したシャント抵抗の両端の電圧のうち、ＰＭＩＣ側の電圧とを、２つの出力端子１８、１９を介して外部に出力することができる。
以上のように、本変形例に係る半導体パッケージ１Ｂによれば、シーケンシャルに選択されたシャント抵抗の両端のＰＭＩＣ１１側の電圧と当該シャント抵抗の両端の電圧差を増幅した電圧とを出力できる。
よって、本変形例に係る半導体パッケージ１Ｂによれば、電力測定用の回路自体の消費電力を最小に抑えつつ、ＳｏＣの消費電力を測定することができる。さらにシャント抵抗の両端の電圧を出力する場合と比較して、ノイズ対策となるだけでなく、ノイズ対策として差分を取られた結果得た小さい値を増幅して出力するので、より精度よくＳｏＣの消費電力を測定することができる。
なお、本開示では、ＳｉＰ内の特定デバイスであるＳｏＣの電力を測定するために、ＳｉＰ内において、電流検出抵抗であるシャント抵抗とセレクタとを備えるとして説明したが、これに限らない。ＳｏＣの電力を測定するための電力測定可能なＳｉＰには、本開示の構成を適用し、量産品のように電力測定が不要なＳｉＰには、セレクタを実装せず、０Ωのシャントを備えさせるとしてもよい。このように電力測定可能なＳｉＰとレイアウト構成を同じくすることで、電力測定可能なＳｉＰによりＳｏＣの電力挙動が予測できる量産用のＳｉＰを形成してもよい。
本開示は、車両に搭載されるＳｉＰなどの半導体パッケージに利用でき、特に、カーナビ、ドライブレコーダ、車載端末等に用いられる半導体パッケージに利用することができる。
１、１Ａ、１Ｂ 半導体パッケージ
１０ ＳｏＣ
１１ ＰＭＩＣ
１２、１３ ＤＲＡＭ
１４ａ、１４ｂ、１５ａ、１５ｂ、１５ｍ、１５ｎ、１６ａ、１６ｂ シャント抵抗
１７ セレクタ
１８、１９ 出力端子
２１ 減算回路
２２ 増幅回路

Claims (6)

  1. プロセッサコア及びマイコンを含む複数の集積回路を一つのチップ上に集約したＳｏＣ（System on chip）を含む、複数の半導体チップと、
    前記複数の半導体チップの電源管理を行うためのパワーマネジメントＩＣと、
    前記パワーマネジメントＩＣと前記複数の半導体チップとを結ぶ複数の電源線それぞれにおいて直列に実装される複数のシャント抵抗と、
    ２つの出力端子と、
    前記複数のシャント抵抗のうち、選択されたシャント抵抗の両端の電圧を、前記２つの出力端子を介して外部に出力する１つのセレクタと、を備え、
    前記パワーマネジメントＩＣ、前記複数の半導体チップ、前記複数のシャント抵抗、及び前記セレクタは、１つのパッケージ内に実装される、
    半導体パッケージ。
  2. 前記セレクタは、選択された前記シャント抵抗の両端の電圧差と、選択された前記シャント抵抗の両端の電圧のうち、選択された前記シャント抵抗が実装される電源線に供給された前記パワーマネジメントＩＣの電圧である前記パワーマネジメントＩＣ側の電圧とを、前記２つの出力端子を介して外部に出力する、
    請求項１に記載の半導体パッケージ。
  3. 前記セレクタと、前記２つの出力端子のうち前記電圧差が出力される第１の出力端子との間に実装される減算回路を備え、
    前記セレクタは、
    前記パワーマネジメントＩＣ側の電圧を、前記２つの出力端子のうち前記第１の出力端子と異なる第２の出力端子に出力し、
    選択された前記シャント抵抗の両端の電圧のうち、前記半導体チップ側の電圧を、前記減算回路に出力することで、選択された前記シャント抵抗の両端の電圧差を前記第１の出力端子に出力し、
    前記減算回路は、前記パワーマネジメントＩＣ側の電圧から、前記半導体チップ側の電圧を減算することで、選択された前記シャント抵抗の両端の電圧差を算出する、
    請求項２に記載の半導体パッケージ。
  4. 前記セレクタは、
    選択された前記シャント抵抗の両端の電圧差を増幅した電圧と、選択された前記シャント抵抗の両端の電圧のうち、選択された前記シャント抵抗が実装される電源線に供給された前記パワーマネジメントＩＣの電圧である前記パワーマネジメントＩＣ側の電圧とを、前記２つの出力端子を介して外部に出力する、
    請求項１に記載の半導体パッケージ。
  5. 前記セレクタと、前記２つの出力端子のうち前記電圧差を増幅した電圧が出力される第１の出力端子との間に実装される減算回路及び増幅回路を備え、
    前記セレクタは、
    前記パワーマネジメントＩＣ側の電圧を、前記２つの出力端子のうち前記第１の出力端子と異なる第２の出力端子に出力し、
    選択された前記シャント抵抗の両端の電圧のうち、前記半導体チップ側の電圧を、前記減算回路に出力することで、選択された前記シャント抵抗の両端の電圧差を増幅した電圧を前記第１の出力端子に出力し、
    前記減算回路は、前記パワーマネジメントＩＣ側の電圧から、前記半導体チップ側の電圧を減算することで、選択された前記シャント抵抗の両端の電圧差を算出し、
    前記増幅回路は、前記減算回路により算出された前記電圧差を増幅して、前記第１の出力端子に出力する、
    請求項４に記載の半導体パッケージ。
  6. 前記複数の半導体チップは、ＤＲＡＭ（Dynamic Random Access Memory）を含む、
    請求項１～５のいずれか１項に記載の半導体パッケージ。
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