JP7405460B1

JP7405460B1 - 回路基板および電子部品の製造方法

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Publication number: JP7405460B1
Application number: JP2022107938A
Authority: JP
Inventors: 朋広林
Original assignee: NEC Platforms Ltd
Current assignee: NEC Platforms Ltd
Priority date: 2022-07-04
Filing date: 2022-07-04
Publication date: 2023-12-26
Anticipated expiration: 2042-07-04
Also published as: JP2024006753A

Abstract

【課題】回路基板に占めるコンデンサの実装面積を小さくする技術に関する。【解決手段】本発明の回路基板は、第１の基板１の一方の面２に電子部品３が実装されている。該第１の基板１の他方の面４の側に配置され、前記第１の基板１に接続される第２の基板５を備える。前記第１の基板１は、該第１の基板１を厚さ方向に貫通するスルーホール６を所定の配置で複数備え、前記第２の基板５は、前記第１の基板１の他方の面の側に重ねて配置されるものであって、前記スルーホール６の少なくとも一部と重なる位置に配置された接続ピン７を一方の面８に備え、該接続ピン７に接続されたコンデンサ９が他方の面１０に実装されている。【選択図】図１

Description

本発明は、回路基板および電子部品の製造方法に関する。

例えばＬＳＩ（Large Scale Integrate）が実装された回路基板にあっては、該ＬＳＩに供給する電源の過渡的な変動（ノイズ）を抑制するための対策として、回路基板の電源線（電源に接続された導体パターン）とグランド線（グランドに接続された導体パターン）との間に、所定の静電容量を有するコンデンサを挿入する構成を採用している。このような目的に用いられるコンデンサは、回路基板の一方の面（例えば上面）のＬＳＩの周辺、およびまたは回路基板の他方の面（例えば裏面）の前記ＬＳＩの直下となる位置に実装される。
前記コンデンサは、その静電容量により、特定の周波数で共振する特性を持ち、それぞれの共振周波数によって、ノイズを低減することができる周波数帯域が異なっているため、低減したい周波数帯域の共振特性を持つ静電容量のコンデンサを使用する必要がある。
一般的には、高い周波数のノイズを低減するためには、小さなサイズで静電容量の値も小さいコンデンサが使用されている。また、このような静電容量の小さいコンデンサは、ＬＳＩからコンデンサまでの配線経路のインピーダンスを小さくするために、ＬＳＩの直近に配置することが望ましい。
これに対して、低い周波数のノイズを低減するためには、大きな静電容量のコンデンサが必要であるため、静電容量が大きくなるに伴い、大きなサイズのコンデンサが使用される。このようなコンデンサもまた、ＬＳＩの周辺の回路基板に実装されるのが一般的である。

本発明に関連する回路基板へのコンデンサの実装に関する技術として、下記の特許文献１、２、３が知られている。

特開２００７－３３５６１８号公報特開２００６－２２８９１５号公報特開平５－２１８６１５号公報

しかしながら、コンデンサを回路基板上に表面実装すると、搭載する部品のサイズ分だけ回路基板上に占める面積大きくなり、所望のインピーダンス特性を達成するために必要な静電容量を備えたコンデンサを搭載することにより、回路基板のサイズが大きくなってしまうという課題がある。

本発明に関連する特許文献１には、発熱部品が実装された回路基板とコンデンサが実装された回路基板とを別体にして、親となる回路基板に搭載する技術が開示されている。
本発明に関連する特許文献２には、発熱部品が実装された回路基板の裏面にコンデンサを実装し、回路基板に設けたスルーホールを介してこれらを接続する構成が開示されている。
本発明に関連する特許文献３には、発熱部品が実装された回路基板の中にコンデンサを埋め込むことにより、回路基板の実装面積を確保する構成が開示されている。

特許文献１に開示された技術は、発熱部品が実装された回路基板の面積を小さくすることはできても、親となる回路基板の面積を小さくすることはできない。
特許文献２、３に開示された技術は、発熱部品が実装された回路基板の実装された側の面の実装面積を小さくすることができるものの、発熱部品の仕様変更に伴うコンデンサの静電容量の調整を柔軟に行うことは難しい。

本発明は、発熱部品が実装される回路基板に占める各種静電容量のコンデンサの実装面積を小さくすることを目的とする。

上記課題を解決するために、本発明にかかる回路基板は、一方の面に電子部品が実装された第１の基板と、該第１の基板の他方の面の側に配置され、前記第１の基板に接続される第２の基板とを備え、前記第１の基板は、該第１の基板を厚さ方向に貫通するスルーホールを所定の配置で複数備え、前記第２の基板は、前記第１の基板の他方の面の側に重ねて配置されるものであって、前記スルーホールの少なくとも一部と重なる位置に配置された接続ピンを一方の面に備え、該接続ピンに接続されたコンデンサが他方の面に実装されたことを特徴とする。

また、本発明にかかる電子部品の製造方法は、第１の基板の一方の面に電子部品を実装する工程と、該第１の基板の前記電子部品に接続されるコンデンサを複数備えた第２の基板であって、前記コンデンサの静電容量が互いに異なるものを準備する工程と、前記第２の基板の複数のコンデンサから、前記電子部品の仕様に適用するものを選択する工程と、前記第２の基板の一方の面に形成され、複数の前記コンデンサに接続された接続ピンを前記第１の基板の他方の面のスルーホールに挿入することにより、複数の前記コンデンサの少なくとも一部を前記電子部品に接続する工程とを有する。

本発明によれば、回路基板に占めるコンデンサの実装面積を小さくすることができる。

本発明の最小構成例の断面図である。本発明の第１実施形態の断面図である。本発明の第１実施形態の第１の回路基板の斜視図である。本発明の第１実施形態の第２の基板の斜視図である。本発明の第１実施形態の接続ピンとスルーホールとの接続部の一部を拡大した斜視図である。本発明の第１実施形態の第２の基板の断面図である。本発明の第２実施形態のピンとスルーホールとの接続部の一部を拡大した斜視図である。本発明の第２実施形態の断面図である。第１の基板の変形例の断面図である。

本発明に係る回路基板の最小構成例について図１を参照して説明する。
第１の基板１の一方の面２に電子部品３が実装されている。該第１の基板１の他方の面４の側に配置され、前記第１の基板１に接続される第２の基板５を備える。前記第１の基板１は、該第１の基板１を厚さ方向に貫通するスルーホール６を所定の配置で複数備え、前記第２の基板５は、前記第１の基板１の他方の面の側に重ねて配置されるものであって、前記スルーホール６の少なくとも一部と重なる位置に配置された接続ピン７を一方の面８に備え、該接続ピン７に接続されたコンデンサ９が他方の面１０に実装されている。

以上のように構成された、本発明の最小構成例にかかる回路基板は、第１の基板１上に電子部品３のみを設け、第２の基板５にコンデンサ９を設けて構成されているので、第１の基板１と第２の基板５とを前記スルーホール６へピン７を挿入することによって任意に組み合わせることができる。したがって、電子部品３が求める特性に応じて第２の基板５を交換することにより、電子部品３に適切な静電容量のコンデンサ９を接続することができる。また、第１の基板１にコンデンサ９を設けていないので、例えば、静電容量が大きく、外形寸法が大きなコンデンサ９が必要な回路を構成しようとする場合であっても、第１の基板１の一方の面２の実装面積を広く確保することができ、例えば、前記電子部品３以外の電子部品をも設けることができる。

また、本発明の最小構成例にかかる電子部品の製造方法は、第１の基板１の一方の面２に電子部品３を実装する工程と、該第１の基板１の前記電子部品３に接続されるコンデンサ９を複数備えた第２の基板５であって、前記コンデンサ９の静電容量が互いに異なるものを準備する工程と、前記第２の基板５の複数のコンデンサ９から、前記電子部品３の仕様に適用するものを選択する工程と、前記第２の基板５の一方の面に形成され、複数の前記コンデンサ９に接続された接続ピン７を前記第１の基板１の他方の面４のスルーホールに挿入することにより、複数の前記コンデンサ９の少なくとも一部を前記電子部品３に接続する工程とを有する。

以上のように構成された、最小構成例にかかる製造方法によれば、静電容量の異なるコンデンサ９を備えた第２の基板５から、電子部品３の仕様に応じた適切な静電容量のコンデンサ９を選択して、接続ピン７をスルーホール６に挿入することにより、第１の基板１と第２の基板５とで所望の静電容量のコンデンサが接続された電子部品３を製造することができる。また第１の基板１には電子部品３のみを備えているので、コンデンサ９として静電容量が大きな大型のものを接続した場合であっても、第１の基板１上の実装面積を広く確保することができる。

図２～図６を参照して本発明の第１実施形態を説明する。なお、図２～図６において図１と共通の構成には同一符号を付し、説明を簡略化する。
図２に示すように、第１の基板１Aは、絶縁層１１内に薄板状の導電層１２、１３を埋め込んだ（あるいは積層した）構成を有する。これらの導電層１２、１３は、例えば、一方（例えば符号１２）がグランド（ＧＮＤ）に接続され、他方（例えば符号１３）が電源ライン（Ｖｃｃ）に接続されるが、例えば、これらグランド、電源とは異なるバスライン等の所定の信号ラインに接続しても良い。

前記第１の基板１Aの一方の面２には、電子部品３Ａが実装されている。該電子部品３Ａは、ＬＳＩ等の半導体装置本体３１と、該半導体装置本体３１に接続され、外部配線との接続のための端子を備えたパッケージ部３２とを備えている。前記半導体装置本体３１ははんだ部（図示例では便宜上リフロー前のはんだボールを示している）３３を介してパッケージ部３２に接続され、また、パッケージ部３２と前記第１の基板１Ａの導体パターンとははんだ部（はんだボール）３４を介して接続されている。

前記第１の基板１Ａは、平面視にて所定のパターン（例えば行列状）に配置されたスルーホール６を備え、該スルーホール６は、図示例の場合、例えばめっき等の処理による導電層を設けることにより、あるいは電極となる金属部品を挿入することにより、ビアとして構成されて、第１の基板１Ａの導体パターンあるいは導電層１２、１３に電気的に接続することができるよう構成されている。

図３、４に示すように、前記第２の基板５Ａの一方の面８には、前記スルーホール６の配置に対応させて、接続ピン７が行列状に配置されている。また前記第２の基板５Ａの他方の面１０には、コンデンサ９Ａ、９Ｂ、９Ｃが複数個ずつ配置されている。これらコンデンサ９Ａ、９Ｂ、９Ｃは、それぞれ異なる静電容量を有し、各々の静電容量に応じた大きさの外形寸法に構成されている。

また前記スルーホール６は、前記第１の基板１Ａの内部の導電層１２、１３のいずれかに接続されている。すなわち第１実施形態にあっては、図６に示すように、接続ピン７（説明の便宜上、交互に７Ａ、７Ｂの符号を付して区別する）の一部である符号７Ａの接続ピンが導電層１３に接続されて電源Ｖｃｃの供給を受け、また他の一部である符号７Ｂの接続ピン７が導電層１２に接続されてグランドＧＮＤに接地される。
なお接続ピン７Ａ、７Ｂを電源Ｖｃｃ，グランドＧＮＤにいかに接続するかは、接続ピ運７Ａ、７Ｂが挿入されるスルーホール６を介していずれの電子部品３Ａのいずれの接続端子に接続されるかにより適宜変更して設定されるべきものである。

前記接続ピン７は、図５に示すようにスルーホール６に先端から挿入され、所定の深さまで挿入されることによって電気的に接続される。なお図５では、ビアとして使用されるスルーホール６の一部に形成された導電体部分を表現している。

上記構成の回路基板にあっては、平面視で重なるように第１の基板１Ａに第２の基板５Ａを位置合わせし、スルーホール６に接続ピン７を挿入しながら二つの基板１Ａ、５Ａを合体させることにより、第１の基板１Ａの電子部品３Ａの所定の端子をコンデンサ９（９Ａ、９Ｂ、９Ｃ）を介して導電層１２、１３に接続し、これら導電層１２、１３を介して電源ＶｃｃとグランドＧＮＤとにコンデンサ９を介在させた状態で接続することができる。

ここで、スルーホール６と接続ピン７との接続を適宜選択することにより、いずれか最適な静電容量のコンデンサ９を電子部品３Ａに接続することができる。なお前記第１の基板１Ａに前記電子部品３Ａ以外の他の電子部品が実装されている場合にあっては、当該電子部品の接続端子に対応する位置のスルーホール６およびこれに挿入される接続ピン７によって当該電子部品に必要な静電容量のコンデンサ９を接続することができる。なお第２の基板５Ａに搭載された複数のコンデンサ９Ａ～９Ｃを接続ピン７の導通等の手段より適宜組み合わせて所望の静電容量とし、これを電子部品３Ａに接続しても良い。

図７、８は、本発明の第２実施形態を示すものである。なお、図７～図８において図１～図６と共通の構成には同一符号を付し、説明を簡略化する。
この第２実施形態にあっては、図７に示すように、第２の基板５Ａが備える接続ピン７Ａとして、先端から所定距離だけ離れた位置に段部７ａを備える構成を採用している。
すなわち前記段部７ａは、スルーホール６の内径より大きな外径寸法を有し、この段部７ａがスルーホール６に当接することによって、接続ピン７の挿入深さが所定の長さに規制される。

すなわち、前記段部７ａがスルーホール６に当接することによって、図８に示すように、第１の基板１Ｂの下面（他方の面４）と第２の基板５Ａの上面（一方の面８）とが所定の間隔を維持することができる。すなわち、第１の基板１Ｂと第２の基板５Ａとの間隔を所定以上に維持することができるので、例えば、図８に示すように、高周波用の小静電容量のコンデンサ９Ｄを第１の基板１Ｂの他方の面４のスルーホール６と重ならない位置に配置した場合に該コンデンサ９Ｄの第２の基板５Ａとの干渉を避けることができる。

なお図９に示すように、低周波へ対応する大静電容量のコンデンサ９Ａ、９Ｂを第１の基板１Ｃの一方の面２に実装し、高周波へ対応する小静電容量のコンデンサ９Ｄを他方の面４に実装しても良い。

なお第１、第２の基板に実装される電子部品の形状、寸法、スルーホールの配置、接続ピンの配置、長さが実施形態に限定されるものでないのはもちろんである。

以上、本発明の実施形態について図面を参照して詳述したが、具体的な構成はこの実施形態に限られるものではなく、本発明の要旨を逸脱しない範囲の設計変更等も含まれる。

本発明は、回路基板へのコンデンサの実装に利用することができる。

１、１Ａ第１の基板
２一方の面
３、３Ａ電子部品
４他方の面
５第２の基板
６スルーホール
７接続ピン
８一方の面
９、９Ａ、９Ｂ、９Ｃ，９Ｄコンデンサ
１０他方の面
１１絶縁層
１２、１３導電層
３１半導体装置本体
３２パッケージ部
３３、３４はんだ部

Claims

一方の面に電子部品が実装された第１の基板と、
該第１の基板の他方の面の側に配置され、前記第１の基板に接続される第２の基板と、
を備え、
前記第１の基板は、該第１の基板を厚さ方向に貫通するスルーホールを所定の配置で複数備え、
前記第２の基板は、前記第１の基板の他方の面の側に重ねて配置されるものであって、前記スルーホールの少なくとも一部と重なる位置に配置された接続ピンを一方の面に備え、該接続ピンに接続された大静電容量のコンデンサが他方の面に実装され、
前記第２の基板は、静電容量が異なることにより異なる外形寸法を有する、複数の大静電容量のコンデンサを備える回路基板であり、
前記接続ピンは、前記スルーホールへの挿入長さを所定の長さに制限するために、先端から所定距離だけ離れた位置が大径に形成され、
前記第１の基板の他方の面は、前記大静電容量のコンデンサより静電容量が小さい小静電容量のコンデンサを備え、
前記接続ピンは、前記小静電容量のコンデンサの高さより大きな間隔を前記第１の基板と第２の基板との間に形成する位置に前記大径の部分を有する、
回路基板。
前記接続ピンは、前記スルーホールに抜き差し可能に挿入されることを特徴とする、
請求項１に記載の回路基板。
前記第２の基板には、互いに絶縁された二つの導体回路が埋め込まれ、
前記コンデンサの一端が前記導体回路の一方に接続され、前記コンデンサの他端が前記導体回路の他方に接続された、
請求項１に記載の回路基板。
第１の基板の一方の面に電子部品を実装する工程と、
該第１の基板の前記電子部品に接続されるコンデンサを複数備えた第２の基板であって、前記コンデンサの静電容量が互いに異なるものを準備する工程と、
前記第２の基板の複数のコンデンサから、前記電子部品の仕様に適用するものを選択する工程と、
前記第２の基板の一方の面に形成され、複数の前記コンデンサに接続された接続ピンを前記第１の基板の他方の面のスルーホールに挿入することにより、複数の前記コンデンサの少なくとも一部を前記電子部品に接続する工程と、
を有し、
前記第２の基板は、静電容量が異なることにより異なる外形寸法を有する複数の大静電容量のコンデンサを備え、
前記接続ピンは、前記スルーホールへの挿入長さを所定の長さに制限するために、先端から所定距離だけ離れた位置が大径に形成され、
前記第１の基板の他方の面は、前記大静電容量のコンデンサより静電容量が小さい小静電容量のコンデンサを備え、
前記接続ピンの大径の部分を前記スルーホールに接触させることにより、前記第１の基板との間に前記小静電容量のコンデンサが介在し得る位置に前記第２の基板を取り付ける工程を有する、
電子部品の製造方法。