JP7387106B2 - 半導体装置及びその製造方法 - Google Patents

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Description

本発明は、半導体装置及びその製造方法、特に半導体エピ層と導電層との自己整合積層電極を有する半導体装置及びその製造方法に関する。
ＧａＮに代表されるＩＩＩ族窒化物ワイドギャップ半導体は、高耐圧で、高電子移動度を有するという特長により、高出力、高電圧動作を必要とするパワーデバイスへの応用が進められている。このようなＩＩＩ族窒化物半導体はバンドギャップが大きいため、ＩＩＩ族窒化物半導体上でオーミック接触するコンタクト電極の開発は重要な課題の１つである。
特開２０１９－７５４５２号公報 特開２０１８－２０６８６７号公報
ＩＩＩ族窒化物と接するコンタクト電極の形成方法としては、リフトオフ法による形成方法が知られている。特許文献１にはトランジスタのソース、ドレインにリフトオフ法を用いてアロイコンタクトを形成する方法が開示されている。コンタクト電極に用いられる金属膜は、オーミック接触を実現するため、下地の導電型に合わせたワークファンクションを有する材料が用いられる。しかし、コンタクト抵抗低減については、さらなる改良が必要である。また、ｎ型半導体及びｐ型半導体上で異なる電極材料を使用するため、コンタクト電極形成工程が複雑になるという課題もある。
また最近では、高濃度ｎ型層を積層することでトンネル効果を用いるコンタクト形成法が開発されている。この場合には、コンタクト電極として同じ金属を用いることができるが、金属層をマスク合わせによってパターニングする必要があるため、マスク合わせのマージン部が抵抗削減の障害になるばかりでなく、工程が複雑化する問題が生じる。
上記課題を鑑み、ＩＩＩ族窒化物との接触抵抗を低減できるコンタクト電極を有する半導体装置の製造方法を提供することを課題とする。
本発明に係る半導体装置の製造方法は、
ＩＩＩ族窒化物層上に第１の無機膜及び第２の無機膜をこの順に形成する第１の工程と、
前記第２の無機膜をパターニングする第２の工程と、
パターニングされた前記第２の無機膜をマスクに前記第１の無機膜を選択的に等方的にエッチングする第３の工程と、
ＰＬＤ（Ｐｕｌｓｅ Ｌａｓｅｒ Ｄｅｐｏｓｉｔｉｏｎ）法によりｎ型ＧａＮを成膜する第４の工程と、
ＰＬＤ法又は真空蒸着法により導電性膜を成膜する第５の工程と、
前記第１の無機膜及び第２の無機膜を除去する第６の工程とを含むことを特徴とする。
また、本発明に係る半導体装置の製造方法は、
前記第１の無機膜が、酸化シリコンから構成され、
前記導電性膜がフッ酸耐性を有し、
前記第６の工程において前記第１の無機膜をフッ酸によりウェットエッチングすることを特徴とする。
このような半導体装置の製造方法とすることで、ＩＩＩ族窒化物層上にｎ型ＧａＮと導電性膜との自己整合的に積層された電極を形成することができ、良好なコンタクト抵抗を実現することができる。
また、本発明に係る半導体装置の製造方法は、
前記第２の無機膜が、Ｓｉ、Ｇｅ又はこれらの混合から構成されていることを特徴とする。
このような半導体装置の製造方法とすることで、第４の工程において、ＩＩＩ族窒化物層を加熱した際におけるＳｉやＧｅの蒸気圧でｎ型ＧａＮへｎ型不純物の導入（オートドーピング）がなされ、ｎ型ＧａＮの不純物濃度をさらに高濃度化することができる。
また、本発明に係る半導体装置の製造方法は、
前記第２の無機膜が、Ｒｕ、Ｒｅ又はＷＮ（窒化タングステン）から構成されていることを特徴とする。
このような半導体装置の製造方法とすることで、ｎ型ＧａＮがＲｕ、Ｒｅ又はＷＮ膜上に成膜しない選択成長が可能になり、量産性の向上効果を得られる。
また、本発明に係る半導体装置の製造方法は、
前記導電性膜が、ＴｉＮ、ＷＮ又はＴａＮから構成されていることを特徴とする。
このような半導体装置の製造方法とすることで、ｎ型ＧａＮ上で密着性のよい導電性膜を形成することができる。
また、本発明に係る半導体装置の製造方法は、
前記ＩＩＩ族窒化物層は、前記ｎ型ＧａＮと接触するｐ型ＩＩＩ族窒化物層を少なくとも含み、
前記ｎ型ＧａＮのキャリア濃度が、前記ｐ型ＩＩＩ族窒化物層のアクセプタ活性化エネルギーをＥＡとして、以下の計算式
ｎｅ＝２×１０２０ＥＡ ０．９ ［／ｃｍ３］
で決定されるｎｅ以上であることを特徴とする。
このような半導体装置の製造方法とすることで、ｐ型のＩＩＩ族窒化物層とｎ型ＧａＮとの間においてもオーミック接触を実現することができる。
また、本発明に係る半導体装置の製造方法は、
前記ＩＩＩ族窒化物層が、ダイオードのカソード及びアノードであることを特徴とする。
このような半導体装置の製造方法とすることで、ダイオードの特性を向上することができる。
また、本発明に係る半導体装置の製造方法は、
前記ＩＩＩ族窒化物層が、ＦＥＴのソース及びドレインであることを特徴とする。
このような半導体装置の製造方法とすることで、ＦＥＴのソース・ドレイン電極の間隔が短縮され、オン抵抗を低減できる。
また、本発明に係る半導体装置の製造方法は、
前記ＩＩＩ族窒化物層が、ＬＥＤのｎ型の導電型を有する第１のクラッド層及びｐ型の導電型を有する第２のクラッド層であることを特徴とする。
このような半導体装置の製造方法とすることで、ＬＥＤの製造工程の簡略化が可能となる。
また、本発明に係る半導体装置の製造方法は、
前記ＬＥＤが紫外光ＬＥＤであり、
前記第４の工程で成膜される前記ｎ型ＧａＮの光学的バンドギャップがバースタインモスシフト効果によって増大していることを特徴とする。
また、本発明に係る半導体装置の製造方法は、
前記第４の工程で成膜される前記ｎ型ＧａＮのキャリア濃度が、
前記ＬＥＤが放射する波長をλとして、以下の計算式
ｎｅ＝２×１０２０（１２４０／λ－３．４）０．９ ［／ｃｍ３］
で決定されるｎｅ以上であることを特徴とする。
このような半導体装置の製造方法とすることで、紫外光ＬＥＤの発光効率を向上させることができる。
本発明に係る半導体装置は、
ｐ型ＩＩＩ族窒化物層上にＥｐｉ－ｎ型ＧａＮ層と導電性膜との積層膜からなるパターンが形成された電極構造を具備する半導体装置であって、
前記積層膜の界面の断面において、前記Ｅｐｉ－ｎ型ＧａＮ層の上面に対して前記導電性膜の下面が左右対称であることを特徴とする。
このような構成とすることで、コンタクト面積の低下を防止でき、幾何学的原因によるコンタクト抵抗の増大を防止できる。
また、本発明に係る半導体装置は、
前記導電性膜はフッ酸耐性を有する金属又は金属化合物であることを特徴とする。
このような構成とすることで、容易にコンタクト抵抗の増大を防止できるコンタクト電極の形成が可能となる。
また、本発明に係る半導体装置は、
前記Ｅｐｉ－ｎ型ＧａＮのキャリア濃度が、前記ｐ型ＩＩＩ族窒化物のアクセプタ活性化エネルギーをＥＡとして、以下の計算式
ｎｅ＝２×１０２０ＥＡ ０．９ ［／ｃｍ３］
で決定されるｎｅ以上であることを特徴とする。
このような構成とすることで、ｐ型ＧａＮ層とＥｐｉ－ｎ型ＧａＮとの間でトンネル接合を実現できる。
また、本発明に係る半導体装置は、
前記Ｅｐｉ－ｎ型ＧａＮ層は、バースタインモスシフト効果によって光学的バンドギャップが増大していることを特徴とする。
このような構成とすることで、Ｅｐｉ－ｎ型ＧａＮ層による紫外光の吸収を低減し、ＬＥＤ（発光ダイオード）のクラッド層のコンタクト電極としても好適に適用できる。
本発明によれば、ＩＩＩ族窒化物との接触抵抗を低減できるコンタクト電極を有する半導体装置及びその製造方法を提供することができる。
実施形態１による半導体エピ層と導電層との自己整合コンタクト電極形成のための主要工程を示す断面図である。 実施形態１による半導体エピ層と導電層との自己整合コンタクト電極形成のための主要工程を示す断面図である。 実施形態２による半導体エピ層と導電層との自己整合コンタクト電極形成のための主要工程を示す断面図である 実施形態３による半導体エピ層と導電層との自己整合コンタクト電極を有するダイオードの断面図である。 実施形態４による半導体エピ層と導電層との自己整合コンタクト電極を有するＦＥＴの断面図である。 実施形態５による半導体エピ層と導電層との自己整合コンタクト電極を有するＬＥＤを製造するための主要工程の一部を示す断面図である。 ＧａＮ及びＡｌＧａＮのエネルギーバンドの不純物濃度依存性を示す模式図。 フルバンド計算の結果の例を示すグラフ。 キャリア濃度（ｎｅ）とエネルギーシフトΔＥｇとの関係を示すグラフ。 ＭｇドープＡｌＧａＮ層の混晶比とアクセプタイオン化エネルギーとの関係を示す実験図。
以下、図面を参照して本発明の実施形態について説明する。但し、以下の実施形態は、いずれも本発明の要旨の認定において限定的な解釈を与えるものではない。また、同一又は同種の部材については同じ参照符号を付して、説明を省略することがある。
（実施形態１）
図１は、自己整合コンタクト電極の主要な製造工程を示す断面図である。
図１（ａ）に示すように、基板１００（例えば、ＧａＮのエピ層１上にｐ＋ＧａＮ層２を形成したエピ基板）を準備する。
次に図１（ｂ）に示すように、例えばＣＶＤ法（例えばＴＥＯＳを用いたＰＥＣＶＤ又はオゾンと組合わせた熱ＣＶＤ等）により、第１の無機膜３（例えば、酸化シリコン（ＳｉＯ２）、膜厚５０－２００［ｎｍ］）及び、ＣＶＤ法（ＳｉＨ４やＧｅＨ４を用いたＣＶＤ）又はＰＶＤ法（蒸着又はスパッタ）により、第２の無機膜４（例えば、Ｓｉ、Ｇｅ又はＳｉとＧｅの混合から構成され、膜厚２００－５００［ｎｍ］）を成膜する。
なお、上記のように無機膜を使用することで、以後のＰＬＤ法や真空蒸着法による成膜工程で、有機成分が不要に蒸発することを防止できる。
次に図１（ｃ）に示すように、リソグラフィー法によりフォトレジスト膜のパターンを形成し、フォトレジスト膜のパターンをマスクに第２の無機膜４を、例えば好適には異方性ドライエッチング等によりエッチングすることによってパターニングし、パターニングされた第２の無機４ａ（以下、単に第２の無機４ａと称することがある。）を得る。その後フォトレジスト膜はアッシング等により除去する。
次に図１（ｄ）に示すように、第２の無機膜４ａをマスクに、等方性エッチング（例えばフッ酸を用いたウェットエッチング等）により、第１の無機膜３を選択的に等方性エッチングし、パターニングされた第１の無機膜３ａ（以下、単に第１の無機３ａと称することがある。）を得る。
従って、第２の無機４ａと第１の無機膜３ａとは、上面から見て、同一のパターン形状を有することとなる。
なお、ウェットエッチングはバッチ方式でも枚葉方式でもよい。
また、ＧａＮ系半導体及び第２の無機膜４（Ｓｉ、Ｇｅ）は、フッ酸耐性を有するため本工程においてエッチングされない。
なお、等方性エッチングにより、第１の無機膜３ａの側面が後退し、第２の無機膜４ａの断面は、第１の無機膜３の側面に対して庇状に突出したオーバーハング形状となる。また、第１の無機膜３ａで覆われていない領域には、ｐ＋ＧａＮ層（ｐ型ＧａＮ層）２が露出する。
なお、等方エッチングであればよく、等方性ドライエッチングを用いてもよい。
次に、図２（ａ）に示すように、窒素ラジカル照射装置を備えたＰＬＤ装置、例えば特許文献２に開示されるようなＰＬＤ装置を用い、ｎ型のＧａＮ膜（ｎ＋＋ＧａＮ膜）（例えば膜厚１０［ｎｍ］以上、ｎ型不純物濃度５×１０２０［／ｃｍ３］以上）を基板１００上に形成する。このとき、露出したＧａＮ層（図中ｐ＋ＧａＮ層２）上ではエピタキシャル成長し、単結晶のＥｐｉ－ｎ＋＋ＧａＮ層（Ｅｐｉ－ｎ型ＧａＮ層）５１が形成されるが、第２の無機膜４ａ上では多結晶のｐｏｌｙ－ｎ＋＋ＧａＮ層（ｐｏｌｙ－ｎ型ＧａＮ層）５２が形成される。
なお、後述するように、ｐ＋ＧａＮ層２上でＥｐｉ－ｎ＋＋ＧａＮ層５１はｐｎ接合となるが、トンネル接合によってオーミック接触となる。
この場合、ターゲットとしてｎ型のドーパントであるＳｉやＧｅを含有するＧａ又はＧａＮを用い、窒素ラジカルを供給しながら、パルスレーザー（例えばピコ秒レーザー）によりターゲットを蒸発させることで、ｎ型のＧａＮを成膜できる。
また、基板１００上に形成された第２の無機膜４ａがＳｉ又はＧｅにより構成されているため、ＰＬＤ法によりｎ型ＧａＮを形成する際に、第２の無機膜４ａから蒸発したＳｉ又はＧｅがｎ型ＧａＮにドーピングされる。その結果、ＧａＮ中のｎ型不純物濃度を増大させることができる。
なお、ＧｅはＳｉと比較して低い温度での蒸気圧が高いため、ｎ型のＧａＮ成膜時のドーピング材としては、より好適に使用できる。
ＰＬＤ法は、パルスレーザーが照射された箇所においてターゲット材料が瞬時に蒸発し、被成膜対象である基板に成膜を行うものであり、他の蒸着法と比べて成膜粒子の指向性が高い。そのため、オーバーハング形状の第２の無機膜４によって、Ｅｐｉ－ｎ＋＋ＧａＮ層５１とｐｏｌｙ－ｎ＋＋ＧａＮ層５２とが接することはない。
次に図２（ｂ）に示すように、図２（ａ）の工程後、連続してＰＬＤ法により電極用導電性膜６（例えばＮｉ、Ｗ、ＴｉＮ、ＷＮ、ＴａＮ等のフッ酸耐性のある金属、合金若しくは金属化合物又はこれらの積層膜）を成膜する。ＰＬＤ装置内にＧａ（ＧａＮ）ターゲット及び金属ターゲットを準備しておき、ＰＬＤ装置内でターゲットを入れ替えれば、真空を保持したまま連続的にｎ＋＋ＧａＮ層（Ｅｐｉ－ｎ＋＋ＧａＮ層５１、ｐｏｌｙ－ｎ＋＋ＧａＮ層５２）と導電性膜６とを形成できる。
なお、ＴｉＮ、ＷＮ、ＴａＮのような金属窒化物は、窒素ラジカルを照射しながらＰＬＤ法により金属（Ｔｉ、Ｗ、Ｔａ）を蒸発させ、窒素ラジカルと金属（Ｔｉ、Ｗ、Ｔａ）とを反応させることで成膜することができる。ＴｉＮ、ＷＮ、ＴａＮは窒素ラジカルを中断することなく成膜が可能であるため、ＧａＮ層からの窒素抜けが防止できる。さらに、フッ酸耐性のある金属は、一般にＥｐｉ－ｎ＋＋ＧａＮ層５１との付着力が弱い傾向があるが、ＴｉＮ、ＷＮ、ＴａＮのような金属窒化物は、付着強度が極めて高いという特長を有し、Ｅｐｉ－ｎ＋＋ＧａＮ層５１直上に好適に形成することができる。
導電性膜６は、Ｅｐｉ－ｎ＋＋ＧａＮ層５１及びｐｏｌｙ－ｎ＋＋ＧａＮ層５２上に形成されるが、上記のようにＰＬＤ法による成膜は、他のＰＶＤ法と比較して指向性が高いため、これらの膜上に形成された導電性膜６が互いに接する（繋がる）ことはない。
なお、指向性が高いとは、ターゲット表面から放出される粒子の角度分布が急峻であり、成膜対象物の表面に対して垂直に入射する粒子成分が多い（入射角が垂直に近い）ことを意味する。
なお、導電性膜６は真空蒸着法により形成してもよいが、ＰＬＤ法による形成は、Ｅｐｉ－ｎ＋＋ＧａＮ層５１との界面を清浄に維持でき、また指向性が高く、製造工程において特に好適に使用できる。
次に図２（ｃ）に示すように、フッ酸によるウェットエッチングにより、第１の無機膜３ａを除去し、リフトオフ法により、基板１００上にＥｐｉ－ｎ＋＋ＧａＮ層５１及び導電性膜６の積層を残置する。
以下、Ｅｐｉ－ｎ＋＋ＧａＮ層５１及び導電性膜６の積層は、下層の半導体層との間で電気的接続を行うために使用されるため、積層電極と称することがある。
以上の工程により、自己整合的に導電性膜６をＥｐｉ－ｎ＋＋ＧａＮ層５１に形成することができる。この場合、Ｅｐｉ－ｎ＋＋ＧａＮ層５１と導電性膜６とがこの順に自己整合的積層であるため、Ｅｐｉ－ｎ＋＋ＧａＮ層５１と導電性膜６との界面の断面において、Ｅｐｉ－ｎ＋＋ＧａＮ層５１の上面に対して導電性膜６の下面が左右対称に配置される。
Ｅｐｉ－ｎ＋＋ＧａＮ層５１上でリソグラフィープロセスを実行して導電性膜６をパターニングする必要がないため、アライメントエラーを考慮したマージンを導電性膜６のパターンに設ける必要がない。
その結果、実質的なコンタクト面積の低下を防止でき、幾何学的原因によるコンタクト抵抗の増大を防止できる。さらに、リソグラフィー工程を削減できるため、工期の短縮も可能である。
さらに、Ｅｐｉ－ｎ＋＋ＧａＮ層５１上でフォトレジストの形成、及び除去を行う必要がなく、Ｅｐｉ－ｎ＋＋ＧａＮ層５１上に連続的に導電性膜６を成膜するため、導電性膜６とＥｐｉ－ｎ＋＋ＧａＮ層５１との界面は清浄であり、Ｅｐｉ－ｎ＋＋ＧａＮ層５１表面の結晶性に対する損傷が抑制され、汚染等によるコンタクト抵抗の増大を抑制することができ、良好なオーミックコンタクトを実現できる。
なお、Ｅｐｉ－ｎ＋＋ＧａＮ層５１が形成される下地層としてｐ＋ＧａＮ層２を例として説明したが、これに限定するものではなく、下地層はＩＩＩ族窒化物であってもよい。
このように本発明によれば、ＩＩＩ族窒化物、又はＮ（窒素）極性面又はＩＩＩ族（例えばＧａ）極性面または非極性面であるｍ面、即ち（１１－２０）面とａ面、即ち（１１－０－０）面などや半極性面である（１０－１１）面と（１０－１２）面、（１１－２２）面を表面に有するＩＩＩ族窒化物との接触抵抗を低減するという効果を提供することができる。
（実施形態２）
本実施形態では、第１の無機膜３上に形成する膜として、Ｒｕ等の触媒作用のある金属膜を使用するものである。
以下、詳細に説明する。
図３（ａ）に示すように、図１（ｂ）の工程において、第２の無機膜４に代えて、基板１００上に、蒸着法、スパッタ等のＰＶＤ法等により、Ｒｕ、Ｒｅ又はＷＮ等の触媒作用のある金属からなる第３の無機膜７（例えば、膜厚２００－５００［ｎｍ］）を成膜する。
なお、ＰＬＤ法により第３の無機膜７を形成してもよい。
次に図３（ｂ）に示すように、まずは図１（ｃ）の工程と同様に、リソグラフィー法によりフォトレジスト膜のパターンを形成し、フォトレジスト膜のパターンをマスクに第３の無機膜７を、例えば好適には異方性ドライエッチング等によりエッチングし、パターニングされた第３の無機膜７ａ（以下、単に第３の無機７ａと称することがある。）を得、その後フォトレジスト膜はアッシング等により除去する。
その後、図１（ｄ）の工程と同様に、第３の無機膜７ａをマスクに、等方性エッチング（例えばフッ酸を用いたウェットエッチング等）により、第１の無機膜３を等方性エッチングし、パターニングされた第１の無機膜３ａを得る。その結果、第３の無機膜７ａの断面は、第１の無機膜３ａの側面に対して庇状に突出したオーバーハング形状となる。
次に図３（ｃ）に示すように、図２（ａ）の工程と同様に、ＰＬＤ法により、ｎ型のＧａＮ膜（ｎ＋＋ＧａＮ膜）を基板１００上に形成する。このとき、第３の無機膜７ａに到達したＧａＮは、第３の無機膜７ａの表面の触媒作用によって分解再蒸発する。そのため、図２（ａ）の工程とは異なり、露出したＧａＮ層（図中ｐ＋ＧａＮ層２）上のみに、Ｅｐｉ－ｎ＋＋ＧａＮ層５１が選択的にエピタキシャル成長するが、第３の無機膜７ａ上にはｎ＋＋ＧａＮの膜は形成されない。
次に図３（ｄ）に示すように、図２（ｂ）の工程と同様に、図３（ｃ）の工程後、連続してＰＬＤ法により電極用導電性膜６、例えばＮｉ、Ｗ、ＴｉＮ、ＷＮ、ＴａＮ等のフッ酸耐性のある金属、合金又は金属化合物を成膜する。
導電性膜６は、Ｅｐｉ－ｎ＋＋ＧａＮ層５１及び第３の無機膜７ａ上に形成されるが、指向性の高いＰＬＤ法により成膜を行うため、これらの膜上に形成された導電性膜６が互いに接することはない。
次に図２（ｃ）に示す工程と同様に、フッ酸によるウェットエッチングにより、第１の無機膜３ａを除去し、リフトオフ法により、基板１００上にＥｐｉ－ｎ＋＋ＧａＮ層５１及び導電性膜６の積層を残置する。
特に厚膜のＧａＮを形成する場合、図２（ｃ）に示す工程と異なり、ｐｏｌｙ－ＧａＮが無いため、ウェットエッチング工程において、ｐｏｌｙ－ＧａＮの再付着による歩留まり低下リスクを防止できる。
なお、図３（ｄ）の工程後、第３の無機膜７ａを構成する材料（例えばＲｕ）を選択的に除去する薬液により、選択的に第３の無機膜７ａを除去してもよい。この場合、第１の無機膜３ａを残置し、層間絶縁膜又は保護膜として利用することができる。
（実施形態３）
本発明により形成できる自己整合的なＧａＮ半導体膜と導電性膜の積層は、ＰＮダイオードに対して、好適に適用可能である。
従来、ｐ型ＧａＮにはＮｉ／Ａｕ積層膜、ｎ型ＧａＮにはＴｉ／Ａｕ積層膜がオーミック電極として使用されてきた。しかし、本発明の自己整合型のＥｐｉ－ｎ＋＋ＧａＮ層と導電性膜６との積層の電極を使用することで、両導電型のＧａＮ層に対して同時にオーミックコンタクトを実現できる。ダイオード特性が改善（例えば、順方向の電流値の増大）される。
図４にＧａＮ系半導体を用いたダーオードの例を示す。Ｓｉ、サファイヤ、ＳｉＣ、ＧａＮ等の基板２１上に、例えばＡｌＮ等のバッファ層２２を有し、さらに、バッファ層２２上にｉ－ＧａＮ層２３１とｉ－ＡｌＧａＮ層２３２との周期積層２４が形成されている。さらに周期積層２４上にｐ＋ＡｌＧａＮ層２５が形成されている。また、ｐ＋ＡｌＧａＮ層２５は周期積層２４をエッチングされた側面に形成された形状であっても良い。
周期積層２４の一部はエッチング除去され、最下層のｉ－ＧａＮ層２３が露出している。
なお、周期積層２４の側壁断面をテーパー形状としてもよい。この場合、周期積層２４をフォトレジストをエッチングマスクとしてウェットエッチングするか、又はエッチングマスクであるフォトレジストの側面が後退するエッチング条件でドライエッチングすればよい。
図４に示すように、ｐ＋ＡｌＧａＮ層２５上に実施形態１又は２により、Ｅｐｉ－ｎ＋＋ＧａＮ層５１と導電性膜６との積層からなる電極が形成されており、さらに周期積層２４と露出したｉ－ＧａＮ層２３に接するようにＥｐｉ－ｎ＋＋ＧａＮ層５１と導電性膜６（例えばＴｉＮ又はＮｉ／Ａｕ）との積層からなる電極が形成されている。
ｐ＋ＡｌＧａＮ層２５上に形成されたＥｐｉ－ｎ＋＋ＧａＮ層５１と導電性膜６との積層は、ｐｎ接合を形成する。
ＧａＮやＡｌＧａＮのドーパントとしてＭｇが用いられた場合のアクセプタイオン化エネルギーはＧａＮ層の場合１５０［ｍｅＶ］であるが、Ａｌ０．４Ｇａ０．６Ｎの場合４５０［ｍｅＶ］と、Ａｌ混晶比が高くなるほど大きくなる（図１０参照）。この結果、Ａｌ混晶比が高いものほど、電気的なコンタクトを取ることが困難になる。
しかし、ｐ＋ＡｌＧａＮ層２５とＥｐｉ－ｎ＋＋ＧａＮ層５１との間においては、以下に説明するようにトンネル接合により、オーミック接触が可能となる。
ＧａＮ層のｎ型不純物濃度を増大させた際にＧａＮ材料固有の状態密度を越えると、フェルミレベルは伝導帯の中に入り、伝導体の底から電子が埋められて行く。この様子は解析的に求めることは難しいため、フルバンド数値計算を行った（図８参照）。
図９は、フェルミレベルが伝導帯の底からどの位高くなるかを上記計算で求めた結果に、カーブフィッティングされた経験式を重畳したものである。図９において、フルバンド計算により求めたキャリア濃度の理論値は図中◎で示し、その理論値をフィッティングした経験式を図中実線で示す。
経験式（フィッティング曲線）は、キャリア濃度をｎｅとし、エネルギーシフトをΔＥｇとすると以下の式１で表せる。
ｎｅ＝２×１０２０（ΔＥｇ）０．９ ［／ｃｍ３］ ・・・（式１）
図７はｐ＋ＡｌＧａＮ上にｎ＋＋ＧａＮを成長した際の接合部のバンド図を示す。ｎ＋＋ＧａＮ層の濃度を高くして行くことで、フェルミレベルが伝導帯の底から上がる。トンネル接合によるオーミック接触は、電子のエネルギーとホールのエネルギーが一致することが必要条件である（図７（ｂ））。この必要条件を言い換えると、ｐ＋ＡｌＧａＮのアクセプタイオン化エネルギー（ＥＡ）とｎ＋＋ＧａＮの伝導帯とフェルミレベルの差ΔＥｇが等しくなることである。実際には電子とホール分布が重なることで電流を流すことができる。そのため、ΔＥｇとＥＡとの関係は、以下のようになる。
ΔＥｇ≧ＥＡ ・・・（式２）
従って、ｐ＋ＡｌＧａＮとｎ＋＋ＧａＮとがトンネル接合となるため、Ｅｐｉ－ｎ＋＋ＧａＮ層５１のキャリア（不純物）濃度は式３で定まるｎｅ以上となる。
ｎｅ＝２×１０２０（ＥＡ）０．９ ［／ｃｍ３］ ・・・（式３）
なお、キャリア濃度は固溶限以下であることは言うまでもない。
従って、本実施形態においては、ｐｎ接合を有するダイオードのカソード及びアノード領域に、Ｅｐｉ－ｎ＋＋ＧａＮ層５１と導電性膜６との積層からなる電極を使用できる。
従来は、それぞれの導電型に合わせて異なる材料からなる電極を、それぞれ別々の工程により形成する必要があった。
しかし、本実施形態によれば、異なる導電型のＧａＮ半導体上に、同時にＥｐｉ－ｎ＋＋ＧａＮ層５１と導電性膜６との積層からなるコンタクト電極を形成できる。
そのため、リソグラフィー工程数を削減でき、製造工程の簡略化に寄与することができる。
なお、上記トンネル接合を得るための条件は、本実施形態に限定されず、他の実施形態においても適用されることは言うまでもない。式２、３のＥＡとしてＥｐｉ－ｎ＋＋ＧａＮ層５１が形成されている（接触している）下地層のアクセプタ活性化エネルギーを用いればよい。
（実施形態４）
ＧａＮ半導体を用いたＦＥＴ（電界効果トランジスタ）のソース、ドレイン電極として使用可能である。
図５（ａ）に示すように、例えば基板であるｉ－ＧａＮ３１上に、チャネル領域を構成するｉ－ＡｌＧａＮ３２が形成され、ゲート絶縁膜３３（例えばＳｉＮ、Ａｌ酸化物、Ａｌ窒化物、Ａｌ窒化酸化物等）を介して、ゲート電極３４（例えばＲｕ、ＷＮ、Ｎｉ／Ａｕ等）が形成されている。
図５（ｂ）に示されるように、ゲート電極３４をマスクにしてｉ－ＡｌＧａＮ３２をエッチングしたものに、実施形態１又は実施形態２に記載されたプロセスにより、ソース、ドレイン領域にＥｐｉ－ｎ＋＋ＧａＮ層５１と導電性膜６との積層からなるコンタクト電極を形成することができる。
例えば、ゲート電極３４を形成（パターニング）後に、図１（ｂ）、（ｃ）、（ｄ）に示される工程と同様に、第１の無機膜３及び第２の無機膜７をパターニングした後、図２（ａ）、（ｂ）、（ｃ）に示される工程と同様に、ｎ＋＋ＧａＮ層５１と導電性膜６を成膜することで、ソース、ドレイン電極を形成する。なお、Ｒｕ等のゲート材料はフッ酸に対する耐性があるので、上記工程時に溶解することはない。
この場合、図５（ｃ）に示されるように、第１の無機膜３ａは、ゲート絶縁膜３３及びゲート電極３４を露出させるように形成すればよい。続いて、図５（ｄ）及び図５（ｅ）に示されるように、実施形態１又は実施形態２に記載されたプロセスにより、ゲート電極とソース、ドレイン領域が自己整合的に形成されるＦＥＴを製造することができる。
特に、ゲート電極３４として、少なくとも最上層にＲｕ、Ｒｅ又はＷＮ等の触媒作用のある金属（又は金属窒化膜）を用いることで、ゲート電極３４上にｐｏｌｙ－ＧａＮが形成されることなく導電性膜６が形成される。そのため、ゲート電極３４の抵抗の増大を防止できる。
なお、フッ酸によるリフトオフ法によりＥｐｉ－ｎ＋＋ＧａＮ層５１と導電性膜６との積層を形成するため、ゲート絶縁膜３３及びゲート電極３４は、上記のようにフッ酸耐性のある材料を選択する。
ゲート電極下のチャネル領域を間に挟むソース、ドレイン領域とＥｐｉ－ｎ＋＋ＧａＮ層５１とｉ－ＡｌＧａＮ３２とがオーミック接触するため、低抵抗なコンタクトを実現することができる。そのため、ＦＥＴの特性が改善（例えば駆動電流が増大）する。
また、自己整合的にコンタクト電極を形成するため、従来のようにアライメントエラーを考慮した距離だけ導電性膜６をＥｐｉ－ｎ＋＋ＧａＮ層５１より小さく設計する必要がない。その結果、従来よりソース・ドレイン電極の間隔が短縮され、オン抵抗を低減できる。
また、ゲート電極３４の側面に、ＳｉのＣＭＯＳ製造で標準的に用いられているサイドウォールを形成することで、ゲート電極とソース、ドレイン電極間隔を調整することもできる。
なお、この場合、ゲート絶縁膜３３がエッチング液に晒されることがなく、ゲート絶縁膜３３にフッ酸耐性がない材料を用いることを許容し、使用できる材料の選択肢を拡げることもできる。例えば、ゲート絶縁膜３３としてシリコン酸化膜を用いることも可能となる。
なお、図５に示すＦＥＴはリセスエッチングを用いたＦＥＴの例を示したが、これに限定するものではない。イオン注入等によりｎ型、ｐ型の不純物を導入し、ソース、ドレイン領域を形成したＦＥＴに対しても、本発明の自己整合的積層電極を適用し、Ｅｐｉ－ｎ＋＋ＧａＮ層５１と導電性膜６との積層をソース、ドレイン電極として用いることができる。
この場合、ｎ型のソース、ドレイン領域上でＥｐｉ－ｎ＋＋ＧａＮ層５１と導電性膜６との積層がオーミック接触することは言うまでもない。
ｐ型のソース、ドレイン領域上においては、Ｅｐｉ－ｎ＋＋ＧａＮ層５１とｐ型のＧａＮ系半導体との間は、トンネル接合によってオーミックコンタクトを実現することができる。
従って、１つの基板上にｐ型ＦＥＴ及びｎ型ＦＥＴを形成する場合においても、Ｅｐｉ－ｎ＋＋ＧａＮ層５１と導電性膜６との積層を、両導電型のＦＥＴのソース、ドレイン電極として同時に形成することができ、製造工程の簡略化が可能となる。
また、同一の基板にｐ型ＦＥＴ及びｎ型ＦＥＴを形成しない場合でも、量産工場において、ｐ型ＦＥＴ及びｎ型ＦＥＴを生産する場合には、異なるコンタクトプロセスの管理が不要となるため、材料の在庫管理及び製造設備の管理等、製造管理の負担が軽減できる。
（実施形態５）
本実施形態によれば、自己整合的なＧａＮ半導体膜と導電性膜の積層は、ＬＥＤデバイスにも好適に使用できる。
図６（ａ）に示すように、ＬＥＤデバイスは、発光層である活性層４１（例えばＡｌＧａＮ及びＩｎＧａＮの多重量子井戸）を、ｎ型ＧａＮ層からなる第１のクラッド層４２及びｐ型ＧａＮ層からなる第２のクラッド層４３で挟み込む構成を用いている。
第１のクラッド層４２は、サファイヤ等の基板４４上に、ＧａＮのバッファー層４５を介して形成されている。
これらのクラッド層上にはオーミック電極を形成する必要がある。従来は、それぞれの導電型に対応させて、ワークファンクションが異なる金属を形成する必要がある。そのため、オーミック電極の成膜工程、リソグラフィー工程及びエッチング工程を、それぞれの導電型のクラッド層に対して行う必要がある。
しかし、本発明のＧａＮ半導体と導電性膜の積層により、それぞれのクラッド層に同一工程でオーミック電極を形成することができ、製造コストの削減又は工期の短縮に寄与できる。
具体的には、サファイヤ等の基板４４上に、ＧａＮ等のバッファー層４５、第１のクラッド層４２、活性層４１、第２のクラッド層４３を順に形成する。その後、リソグラフィー及びドライエッチングの組合わせにより、一部の第１のクラッド層４２表面を露出させる（図６（ａ））。
その後、実施形態１又は実施形態２に説明したように、第１の無機膜３及び第２の無機膜４を形成し、図１（ｃ）以降の工程又は図３（ｂ）以降の工程により、第１のクラッド層４２及び第２のクラッド層４３上に、Ｅｐｉ－ｎ＋＋ＧａＮ層５１及び導電性膜６の積層を形成する（図６（ｂ））。
この場合、第１のクラッド層４２と第２のクラッド層４３との間には、少なくとも活性層４１に相当する段差が存在する。
しかし、指向性の高いＰＬＤ法によりＥｐｉ－ｎ＋＋ＧａＮ層５１及び導電性膜６を形成するため、第１のクラッド層４２及び第２のクラッド層４３上でのＥｐｉ－ｎ＋＋ＧａＮ層５１及び導電性膜６の成膜特性の違いは、他のＰＶＤ法と比較し小さくなる。そのため、第１のクラッド層４２及び第２のクラッド層４３上に形成されたＥｐｉ－ｎ＋＋ＧａＮ層５１及び導電性膜６の構成は、実質的に（形状、結晶性及び電気特性的に）差異はない。
なお、第２の無機膜４のパターニングに使用するフォトレジスト膜の膜厚は、活性層４１の厚みと両クラッド層の厚みより厚く設定するか、又はレジスト塗布条件（例えば、レジストコーターの回転数）を最適化し、等方性の高い（コンフォーマルな塗布）条件とすればよい。また、スプレーコートによりフォトレジスト膜を塗布してもよい。
また、第１の無機膜３及び第２の無機膜４は、上記成膜方法以外に、第１のクラッド層４２、活性層４１及び第２のクラッド層４３の露出した側壁面を覆うことが出来れば他の成膜方法で形成してもよい。
第２のクラッド層４３とＥｐｉ－ｎ＋＋ＧａＮ層５１との間においては、上記のようにトンネル接合により、オーミック接触が可能となる。従って、第２のクラッド層４３とＥｐｉ－ｎ＋＋ＧａＮ層５１及び導電性膜６に対してオーミック接触が可能である。
なお、第１のクラッド層４２上のＥｐｉ－ｎ＋＋ＧａＮ層５１及び導電性膜６に対してオーミック接触が可能であることは言うまでもない。
このように、異なる導電型である第１のクラッド層４２及び第２のクラッド層４３上で、同一工程によってオーミック接触を両立できるコンタクト電極を形成することができる。その結果、ＬＥＤの製造工程の簡略化が可能であり、またＬＥＤの発光効率が向上する。
（実施形態６）
実施形態５のＬＥＤデバイスの適用においては、さらに、紫外線ＬＥＤに対して本発明の自己整合型コンタクトは特別の効果を奏する。
紫外線ＬＥＤの場合、例えば活性層４１はＡｌＧａＮの量子井戸（例えばＡｌ０．６Ｇａ０．４ＮとＡｌ０．５Ｇａ０．５Ｎとの５層量子井戸）により構成され、第１のクラッド層４２はｎ型のＡｌＧａＮ（例えばｎ＋－Ａｌ０．６Ｇａ０．４Ｎ）により構成され、第２のクラッド層４３はｐ型のＡｌＧａＮ（例えばｐ＋－Ａｌ０．６Ｇａ０．４Ｎ）により構成されている。
なお、基板４４は、例えばサファイヤ又はＡｌ基板から構成でき、バッファー層４５例えばＡｌＮ層から構成できる。
紫外線ＬＥＤに使用するＡｌＧａＮは、バンドギャップがＧａＮより広い。そのため、特に第２のクラッド層４３（ｐ型ＡｌＧａＮ）と電極との間でオーミック接触を得ることが、さらに難しくなる。例えば、上述のようにＭｇドープのｐ型ＡｌＧａＮ層とＧａＮ層について、アクセプタイオン化（活性化）エネルギーは、ＧａＮ層の場合１５０［ｍｅＶ］であるのに対して、Ａｌ０．６Ｇａ０．４Ｎ層の場合４５０［ｍｅＶ］であることが知られている（図１０参照）。
そのため、従来、第１のクラッド層４２及び第２のクラッド層４３上には、それぞれの導電型に対応した電極を形成するが、ｐ型半導体である第２のクラッド層４３上で低抵抗なオーミック接触を実現することが特に困難となる。
コンタクト抵抗の増大によりオン電圧が大きくなることで発熱し、発光が低下するという問題が生じることになる。
さらに、コンタクトを低減するために第２のクラッド層４３上にバンドギャップが相対的に狭いｐ＋＋ＧａＮ層を形成すると、ｐ＋＋ＧａＮ層が紫外光を吸収し、発光効率が低下してしまうという問題がある。特に３６４［ｎｍ］以下の紫外光は、ＧａＮ材料の光吸収により、発光効率が低くなる。
しかし、本実施形態のコンタクト電極によれば、これらの課題を解決し、紫外線ＬＥＤの発光効率を向上させることができる。さらに、第１のクラッド層４２及び第２のクラッド層４３上に同一構成のコンタクト電極を形成できるため、製造工程の簡略化が可能である。
まず、コンタクト抵抗を低減するため、第２のクラッド層４３（ｐ型ＡｌＧａＮ）上に直接Ｅｐｉ－ｎ＋＋ＧａＮ層５１をＰＬＤ法で形成し、上記のように異種の導電型の半導体において、トンネル接合によってオーミック接触が可能となる。
さらに、導電性膜６は、Ｅｐｉ－ｎ＋＋ＧａＮ層５１とノンアロイコンタクトを実現し、ｐ型領域である第２のクラッド層４３とのコンタクト抵抗を従来より低減できる。
なお、ノンアロイコンタクトを実現できるため、合金化処理のための熱処理が不要、又は熱負荷の低減が可能となる。
さらに、ＧａＮ材料の紫外光吸収の問題については、不純物を導入したｎ＋＋ＧａＮ層のバースタインモスシフト効果（Ｂｕｒｓｔｅｉｎ－Ｍｏｓｓ Ｓｈｉｆｔ）による光学的バンドギャップの増大効果を利用して、光吸収を低減することができる。
図７は、ＧａＮ層のｎ型不純物濃度を増大させたときの、ＧａＮ及びＡｌＧａＮのエネルギーバンドの変化を示す。
上述のように不純物濃度を増大させることにより、フェルミレベルが伝導帯側へと移動し、図７（ａ）に示す状態から図７（ｂ）に示す状態へと変化し、トンネル電流が流れ始める。このようにｎ＋＋ＧａＮ領域の伝導帯の電子とｐ＋ＡｌＧａＮ（クラッド）層の価電子帯のホールが同じエネルギーを持つことがトンネル効果を生じる必要条件である。
さらに不純物濃度を増大させると、図７（ｃ）に示すように、フェルミレベルがさらに上昇し、コンダクションバンド内において、電子がより高いエネルギー準位まで占有することになる。そうするとパウリ原理によって、光学的に検出されるＧａＮのバンドギャップ（光学的バンドギャップ）が、禁制帯幅と比較して増大する（バースタインモスシフト効果）。
すなわち、ＧａＮの紫外光吸収特性を、バースタインモスシフト効果を利用して制御し、紫外光吸収を低減することが可能となる。
上記式１について、紫外光の波長をλとすると、ＧａＮのエネルギーギャップが３．４［ｅＶ］であるため、光学吸収の生じないキャリア濃度は、以下の式４で求められるｎｅ以上であればよい。
ｎｅ＝２×１０２０（１２４０／λ－３．４）０．９ ・・・（式４）
例えば、
ＵＶ－Ａ（３５０［ｎｍ］）では、キャリア濃度３．５×１０１９［ｃｍ－３］
ＵＶ－Ｂ（３００［ｎｍ］）では、キャリア濃度１．５×１０２０［ｃｍ－３］
ＵＶ－Ｃ（２５０［ｎｍ］）では、キャリア濃度３．０×１０２０［ｃｍ－３］
となる。
以上のようにＥｐｉ－ｎ＋＋ＧａＮ層５１及び導電性膜６の積層を形成し、式３、４により定まるキャリア濃度以上に設定することで、Ｅｐｉ－ｎ＋＋ＧａＮ層５１の紫外光吸収を抑制しつつ、トンネル接合により第１のクラッド層４２及び第２のクラッド層４３とオーミック接触が可能となる。その結果、従来の課題が解決でき、発光効率の良い紫外線ＬＥＤを提供することができる。
本発明によれば、Ｅｐｉ－ｎ＋＋ＧａＮ層と導電性膜との自己整合的積層により、ＧａＮ系半導体に対して、良好なコンタクト抵抗を実現することができる。本発明による自己整合的積層は、上記のように種々の半導体装置に適用することができ、産業上の利用可能性は高い。
１００ 基板
１ ＧａＮのエピ層
２ ｐ＋ＧａＮ層
３ 第１の無機膜
４ 第２の無機膜
３ａ パターニングされた第１の無機膜
４ａ パターニングされた第２の無機膜
５１ Ｅｐｉ－ｎ＋＋ＧａＮ層
５２ ｐｏｌｙ－ｎ＋＋ＧａＮ層
６ 導電性膜
７ 第３の無機膜
７ａ パターニングされた第３の無機膜
２１ 基板
２２ バッファ層
２３１ ｉ－ＧａＮ層
２３２ ｉ－ＡｌＧａＮ層
２４ 周期積層
２５ ｐ＋ＡｌＧａＮ層
３１ ｉ－ＧａＮ
３２ ｉ－ＡｌＧａＮ
３３ ゲート絶縁膜
３４ ゲート電極
４１ 活性層
４２ 第１のクラッド層
４３ 第２のクラッド層
４４ 基板
４５ バッファー層

Claims (15)

  1. ＩＩＩ族窒化物層上に第１の無機膜及び第２の無機膜をこの順に形成する第１の工程と、
    前記第２の無機膜をパターニングする第２の工程と、
    パターニングされた前記第２の無機膜をマスクに前記第１の無機膜を選択的に等方的にエッチングする第３の工程と、
    ＰＬＤ法によりｎ型ＧａＮを成膜する第４の工程と、
    ＰＬＤ法又は真空蒸着法により導電性膜を成膜する第５の工程と、
    前記第１の無機膜及び第２の無機膜を除去する第６の工程とを含むことを特徴とする半導体装置の製造方法。
  2. 前記第１の無機膜が、酸化シリコンから構成され、
    前記導電性膜がフッ酸耐性を有し、
    前記第６の工程において前記第１の無機膜をフッ酸によりウェットエッチングすることを特徴とする請求項１記載の半導体装置の製造方法。
  3. 前記第２の無機膜が、Ｓｉ、Ｇｅ又はこれらの混合から構成されていることを特徴とする請求項１又は２記載の半導体装置の製造方法。
  4. 前記第２の無機膜が、Ｒｕ、Ｒｅ又はＷＮから構成されていることを特徴とする請求項１又は２記載の半導体装置の製造方法。
  5. 前記導電性膜が、ＴｉＮ、ＷＮ又はＴａＮから構成されていることを特徴とする請求項１乃至４のいずれか１項記載の半導体装置の製造方法。
  6. 前記ＩＩＩ族窒化物層は、前記ｎ型ＧａＮと接触するｐ型ＩＩＩ族窒化物層を少なくとも含み、
    前記ｎ型ＧａＮのキャリア濃度が、前記ｐ型ＩＩＩ族窒化物層のアクセプタ活性化エネルギーをＥＡとして、以下の計算式
    ｎｅ＝２×１０２０ＥＡ ０．９ ［／ｃｍ３］
    で決定されるｎｅ以上であることを特徴とする請求項１乃至５のいずれか１項記載の半導体装置の製造方法。
  7. 前記ＩＩＩ族窒化物層が、ダイオードのカソード及びアノードであることを特徴とする請求項１乃至６のいずれか１項記載の半導体装置の製造方法。
  8. 前記ＩＩＩ族窒化物層が、ＦＥＴのソース及びドレインであることを特徴とする請求項１乃至６のいずれか１項記載の半導体装置の製造方法。
  9. 前記ＩＩＩ族窒化物層が、ＬＥＤのｎ型の導電型を有する第１のクラッド層及びｐ型の導電型を有する第２のクラッド層であることを特徴とする請求項１乃至６のいずれか１項記載の半導体装置の製造方法。
  10. 前記ＬＥＤが紫外光ＬＥＤであり、
    前記第４の工程で成膜される前記ｎ型ＧａＮの光学的バンドギャップがバースタインモスシフト効果によって増大していることを特徴とする請求項９記載の半導体装置の製造方法。
  11. 前記第４の工程で成膜される前記ｎ型ＧａＮのキャリア濃度が、
    前記ＬＥＤが放射する波長をλとして、以下の計算式
    ｎｅ＝２×１０２０（１２４０／λ－３．４）０．９ ［／ｃｍ３］
    で決定されるｎｅ以上であることを特徴とする請求項１０記載の半導体装置の製造方法。
  12. ｐ型ＩＩＩ族窒化物層上にＥｐｉ－ｎ型ＧａＮ層と導電性膜との積層膜からなるパターンが形成された電極構造を具備する半導体装置であって、前記積層膜の界面の断面において、前記Ｅｐｉ－ｎ型ＧａＮ層の上面に対して前記導電性膜の下面が左右対称であることを特徴とする半導体装置。
  13. 前記導電性膜はフッ酸耐性を有する金属又は金属化合物であることを特徴とする請求項１２記載の半導体装置。
  14. 前記Ｅｐｉ－ｎ型ＧａＮ層のキャリア濃度が、前記ｐ型ＩＩＩ族窒化物層のアクセプタ活性化エネルギーをＥＡとして、以下の計算式
    ｎｅ＝２×１０２０ＥＡ ０．９ ［／ｃｍ３］
    で決定されるｎｅ以上であることを特徴とする請求項１２又は１３記載の半導体装置。
  15. 前記Ｅｐｉ－ｎ型ＧａＮ層は、バースタインモスシフト効果によって光学的バンドギャップが増大していることを特徴とする請求項１２乃至１４のいずれか１項記載の半導体装置。
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