JP7377608B2 - 高性能パルス幅変調（ｐｗｍ）信号を生成するためのシステム及び方法 - Google Patents

Description

本明細書に記載の主題の実施形態は、概ねパルス幅変調（ＰＷＭ）信号の生成に関する。より具体的には、本主題の実施形態は、ＰＷＭ信号を変調して分解能を増加させることに関する。

パルス幅変調（ＰＷＭ）は、選択信号を使用して、デバイスに供給された出力を制御可能にするために使用され得る変調技術である。特定のＰＷＭ用途では、複雑かつ高速のＰＷＭ発生器が必要である。例としては、クラスＤオーディオ用途、無線周波数（ＲＦ）用途の直接デジタル合成（ＤＤＳ）デジタルアナログ変換器（ＤＡＣ）、モータ制御用の空間ベクトルＰＷＭ変調、直流／直流（ＤＣ／ＤＣ）変換器、集中荷重（ＰＯＬ）変換器などが挙げられてよいが、これらに限定されない。フィールドプログラマブルゲートアレイ（ＦＰＧＡ）及び特定用途向け集積回路（ＡＳＩＣ）設計の場合、高周波数の高分解能パルス幅変調（ＰＷＭ）波形の直接デジタル合成には、超高周波数クロックドメインが必要である。しかしながら、最大クロック速度は、ＰＷＭ発生器論理の複雑性の制限を受ける。

したがって、典型的なハードウェア（例えば、ＦＰＧＡ、ＡＳＩＣ）を使用して、分解能を増加させることが望ましい。更に、他の望ましい特徴及び特質は、後続の「発明を実施するための形態」及び添付の「特許請求の範囲」を、添付図面、並びに前述の「技術分野」及び「背景技術」と併せ読むことで明らかになるであろう。

本開示のいくつかの実施形態は、システムメモリ素子に通信可能に結合されたプロセッサによってパルス幅変調（ＰＷＭ）信号を生成するための方法を提供する。本方法は、プロセッサによって、低速クロック速度を使用して粗調整ＰＷＭ出力信号及び修正された微調整入力信号を計算し、プロセッサによって、修正された微調整入力信号に基づいて、高速クロック速度を使用して、粗調整ＰＷＭ出力信号に対する微調整を実行し、プロセッサによって、微調整に基づいて、分解能の増加したＰＷＭ出力信号を生成する。

本開示のいくつかの実施形態は、パルス幅変調（ＰＷＭ）信号を生成するためのシステムを提供する。このシステムは、システムメモリ素子と、直接デジタル合成（ＤＤＳ）デジタルアナログ変換器（ＤＡＣ）と、システムメモリ素子及びＤＤＳ ＤＡＣに通信可能に結合された、少なくとも１つのプロセッサと、を含み、少なくとも１つのプロセッサは、低速クロック速度を使用して、粗調整ＰＷＭ出力信号及び修正された微調整入力信号を計算し、修正された微調整入力信号に基づいて、高速クロック速度を使用して、粗調整ＰＷＭ出力信号に対する微調整を実行し、微調整に基づいて、ＤＤＳ ＤＡＣを介して分解能の増加したＰＷＭ出力信号を生成するように構成されている。

本開示のいくつかの実施形態は、プロセッサによって実行されると、パルス幅変調（ＰＷＭ）信号を生成するための方法を実行する命令を含む、非一時的コンピュータ読み取り可能な媒体を提供する。本方法は、プロセッサによって、低速クロック速度を使用して、粗調整ＰＷＭ出力信号及び修正された微調整入力信号を計算し、プロセッサによって、修正された微調整入力信号に基づいて、高速クロック速度を使用して、粗調整ＰＷＭ出力信号に対する微調整を実行し、プロセッサによって、微調整に基づいて、分解能の増加したＰＷＭ出力信号を生成する。

この概要は、以下の「発明を実施するための形態」で更に詳述される、選定された概念を単純な形態で紹介するために提供される。この概要は、特許請求される主題の主な特徴又は本質的な特徴を識別することを意図するものではない。また、特許請求される主題の範囲の決定を支援するものとして使用されることを意図するものでもない。

本主題のより完全な理解は、以下の図と共に「発明を実施するための形態」及び「特許請求の範囲」を参照することにより誘導され得、同一の参照番号は、図面を通して類似の要素を指している。

本開示の実施形態による高分解能パルス幅変調（ＰＷＭ）信号生成システムの機能ブロック図である。 従来技術のＰＷＭ発生器及び従来技術のＰＷＭ発生器によって生成される典型的な波形の図である。 従来技術のＰＷＭ発生器及び従来技術のＰＷＭ発生器によって生成される典型的な波形の図である。 本開示の実施形態による高分解能ＰＷＭ信号生成システムの低速態様の図である。 本開示の実施形態による高分解能ＰＷＭ信号生成システムの高速態様の図である。 本開示の実施形態による高分解能ＰＷＭ信号生成システムによって生成される典型的な波形のプロット図である。 本開示の実施形態による高分解能ＰＷＭ信号を生成するためのプロセスの一実施形態を示すフロー図である。 本開示の実施形態による、低速クロック速度を使用して粗調整ＰＷＭ出力信号及び修正された微調整入力信号を計算するためのプロセスの一実施形態を示すフロー図である。 本開示の実施形態による、高速クロック速度を使用して、粗調整ＰＷＭ出力信号に対する微調整を実行するためのプロセスの一実施形態を示すフロー図である。

以下の「発明を実施するための形態」は、本質的に単なる例示であり、本主題の実施形態又はかかる実施形態の用途及び使用例を限定することを意図するものではない。本明細書で使用される場合、用語「例示的」は、「実施例、例、又は実例として機能する」ことを意味する。例示として本明細書に記載される任意の実施は、必ずしも他の実施よりも好ましい又は有利であると解釈されなくてよい。更に、前述の「技術分野」、「背景技術」、「発明の概要」、又は以下の「発明を実施するための形態」で提示される、任意の明示又は黙示の理論によって拘束されることを意図するものではない。

本明細書に示される本主題は、高分解能パルス幅変調（ＰＷＭ）信号を生成するためのシステム及び方法に関する。より具体的には、本主題は、低クロック速度を使用して必要なデータ値を事前計算し、次いで、入力データに対して「微」調整を実行し、高クロック速度を使用して高分解能ＰＷＭ出力信号を生成することにより典型的なＰＷＭ発生器の能力を増加させることに関する。したがって、本システムは、低速でＰＷＭ特有の計算を行い、その結果、ビット幅及び分解能の増加した入力データ信号を処理する。本システムは、次いで、高速を使用してＰＷＭデータを調整し、したがって、ＰＷＭ出力信号の速度及び分解能を増加させる。このようにして、ＰＷＭ出力信号の分解能は、ＰＷＭ発生器の特定のハードウェアプラットフォーム実装の最大能力に依存しない。

本明細書では、１段階のＰＷＭ発生器性能限界を含むシステムが企図される。性能限界は、論理の複雑性及びシステムがその論理を実行できる最大周波数に基づいている。異なる実施は、システムの技術（例えば、ホスティングハードウェア）に応じて異なる限界を有する。限界周波数は、システムが、２つの段階、つまり（１）高クロック速度段階、及び（２）低クロック速度段階を使用することにより向上させる分解能に上限を設ける。高クロック速度段階のクロックドメイン周波数は、実施ハードウェアが実行できる最高周波数の手動測定を使用して、高クロック速度段階の最高速度を識別することにより定められ、最高速度は、高クロック速度段階に使用される。低クロック速度段階のクロックドメイン周波数は、ユーザの要件又は実施デバイスの限界を満たす必要に応じて、計算比率（例えば、１：２、１：４、１：８）を使用して計算される。かかる実施により、粗調整段階がサポートできる最高ＰＷＭ周波数において、最も微細なビット調整（すなわち、分解能）が可能になる。

本開示の様々な実施形態に関しては、特定の技術が使用される。パルス幅変調（ＰＷＭ）は、選択信号を使用してデバイスに供給された出力を制御可能にする（例えば、モータ出力制御）ために使用される変調技術である。高速の高分解能ＰＷＭ信号発生器クロックは、低速クロック信号及び高速クロック信号を同時に使用して、低速ドメインのＰＷＭデータセットを事前計算し、事前計算された高速ドメインのＰＷＭデータセットに対する微調整を実行する。典型的な高速クロック信号及び低速クロック信号は、適用される実施ハードウェアに基づいて様々であり、高速クロック信号及び低速クロック信号は、適用される比率を使用して相関している。高速クロック信号対低速クロック信号の比率は、システム設計の一部であり、ユーザが選択した実施は、高クロック速度と低クロック速度との任意の２のべき乗であり得る（例えば、１：２、１：４、１：８、１：１６）。

ここで図を参照すると、図１は、本開示の実施形態による高分解能パルス幅変調（ＰＷＭ）信号生成システム１００の機能ブロック図である。高分解能ＰＷＭ信号生成システム１００は、任意の所望のプラットフォームを使用して実施されてよいが、概ねフィールドプログラマブルゲートアレイ（ＦＰＧＡ）又は特定用途向け集積回路（ＡＳＩＣ）を使用して実施されるであろう。

高分解能ＰＷＭ信号生成システム１００は、少なくとも１つのプロセッサ１０２、システムメモリ１０４素子、クロック１０６、低速粗調整ＰＷＭモジュール１０８、高速微調整ＰＷＭモジュール１１０、及び高分解能ＰＷＭ出力発生器１１２を含んでよいが、これらに限定されない。実際、高分解能ＰＷＭ信号生成システム１００の様々な実施形態は、特定の用途に望ましいように、追加の、又は別の要素及び構成要素を含んでよい。高分解能ＰＷＭ信号生成システム１００のこれらの要素及び特徴は、互いに動作可能に関連付けられている、互いに結合されてよい、又は別の方法で所望の機能を支援する必要に応じて互いに協働するように構成されていてよく、具体的には、本明細書に記載するように高速の高分解能ＰＷＭ信号を提供する。図示しやすく、かつ明確にするために、図１では、これらの要素及び特徴に関する様々な物理的、電気的、及び論理的な結合及び相互接続は示されない。更に、当然のことながら、高分解能ＰＷＭ信号生成システム１００の実施形態は、所望の機能を支援するために協働する他の要素、モジュール、及び特徴を含むであろう。簡略化するために、図１は、以下で更に詳述する高速の高分解能ＰＷＭ信号生成機能に関連する特定の要素のみを示す。

少なくとも１つのプロセッサ１０２は、１つ以上の汎用プロセッサ、連想メモリ、デジタル信号プロセッサ、特定用途向け集積回路、フィールドプログラマブルゲートアレイ、任意の好適なプログラマブル論理デバイス、ディスクリートゲート若しくはトランジスタ論理、ディスクリートハードウェア構成要素、又は本明細書に記載の機能を実行するように設計されている任意の組み合わせを使用して実施されてよい、又は実行されてよい。具体的には、少なくとも１つのプロセッサ１０２は、１つ以上のマイクロプロセッサ、コントローラ、マイクロコントローラ、又は状態マシンとして実現されてよい。更に、少なくとも１つのプロセッサ１０２は、コンピューティングデバイスの組み合わせ、例えば、デジタル信号プロセッサとマイクロプロセッサとの組み合わせ、複数のマイクロプロセッサ、デジタル信号プロセッサコアと併せた１つ以上のマイクロプロセッサ、又は任意の他のかかる構成として実施されてよい。

少なくとも１つのプロセッサ１０２は、システムメモリ１０４に通信可能に結合されている。システムメモリ１０４は、パルス幅変調（ＰＷＭ）と関連付けられている、任意の取得された又は生成されたデータを格納するように構成されている。システムメモリ１０４は、実施形態に適切であるように、任意の数の装置、構成要素、又はモジュールを使用して実現されてよい。更に、高分解能ＰＷＭ信号生成システム１００は、特定の実施形態に適切であるように、組み込まれているシステムメモリ１０４、及び／又は動作可能に結合されているシステムメモリ１０４を含み得る。実際、システムメモリ１０４は、ＲＡＭメモリ、フラッシュメモリ、ＥＰＲＯＭメモリ、ＥＥＰＲＯＭメモリ、レジスタ、ハードディスク、リムーバブルディスク、又は当該技術分野において既知の記憶媒体の任意の他の形態として実現され得る。特定の実施形態では、システムメモリ１０４は、高分解能ＰＷＭ信号生成システム１００の機能を支援するためにも使用されてよい、ハードディスクを含む。システムメモリ１０４は、少なくとも１つのプロセッサ１０２がシステムメモリ１０４に対して情報を読み書きできるように、少なくとも１つのプロセッサ１０２に連結され得る。別の方法では、システムメモリ１０４は、少なくとも１つのプロセッサ１０２と一体であってよい。例として、少なくとも１つのプロセッサ１０２及びシステムメモリ１０４は、好適に設計された特定用途向け集積回路（ＡＳＩＣ）内に存在してよい。

クロック１０６は、高分解能ＰＷＭ信号生成システム１００に低速クロック信号及び高速クロック信号の両方を提供するように構成されている。高分解能ＰＷＭ信号生成システムの例示的実施形態は、単一クロックを使用して、高速クロック信号及び低速クロック信号を同期的に生成し、その結果、高速クロック信号と低速クロック信号との位相関系が固定される。しかし、当然のことながら、高分解能ＰＷＭ信号生成システムの他の実施形態は、固定された位相関係を使用して高速クロック信号及び低速クロック信号を生成するように構成されている、同期化された、２クロックシステムを使用してよい。したがって、クロック１０６は、２つのクロックを使用して実施されてよく、２つのクロックのうちの第１のクロックは高速クロック信号を提供し、２つのクロックのうちの第２のクロックは低速クロック信号を提供する。クロック１０６の１つの例示的実施形態は、４０ＭＨｚ及び３２０ＭＨｚを含むクロック周波数と、１０ビットの分解能と、を使用し、３つの「微細」ビット及び７つの「粗」ビットが存在する。この例では、１：８の関係が存在し、４０ＭＨｚｘ８＝３２０ＭＨｚである。１：８の比率は、「微細」ビットの数に対応する。つまり、２^３＝８である。この例示的関係は、例示的１０ビット入力における各「ステップ」について、結果として生じる、出力パルス幅の等しい増加又は減少が存在することを示す。換言すると、結果は、「０００００００１１１」（１０進数の７）から「００００００１０００」（１０進数の８）への結果と同一の「００００００００１０」（１０進数の２）から「００００００００１１」（１０進数の３）へという段階的変化である。当然のことながら、これらの実施例の両方の差分は「１」であるが、後者は、微細から粗境界に及ぶステップである。更に、「０００００００００１」の値（１０進数の１）は、パルス幅における有限増分を示す。「０００１００００１１」の値１０進数の６７）は、６７を乗じた同一の有限増分を示す。微細／粗分割に対するクロック関係は、ステップサイズ関係を維持するものである。当然のことながら、１：８比率を使用する本明細書に記載の例示的実施形態は、１つの考えられる実施に過ぎない。クロック１０６の他の実施形態は、特定用途向け集積回路（ＡＳＩＣ）又はフィールドプログラマブルゲートアレイ（ＦＰＧＡ）が１６×基本クロックの速度の速度で第２クロックを実行できるときに、１：１６比率（すなわち、２^４＝１６）を使用してよい。

低速粗調整ＰＷＭモジュール１０８は、低クロック速度（クロック１０６によって提供される）において「粗」データセットを事前計算するように構成されており、粗データセットは、高速クロックドメインで使用するために事前計算されて、高分解能ＰＷＭ出力信号を生成する。低速粗調整ＰＷＭモジュール１０８は、高分解能ＰＷＭ信号生成システム１００によって受信された入力ベクトルを分割するように機能する。２つの部分に分割されると、低速粗調整ＰＷＭモジュール１０８は、（ｉ）入力ベクトルの第１部分（すなわち、粗調整入力信号）を使用して典型的なＰＷＭ動作を実行し、（ｉｉ）入力ベクトルの第２部分（すなわち、微調整入力信号）をサーモメータコードセットに変換することにより、入力ベクトルの第２部分を修正する。事前計算された粗データセットは、典型的なＰＷＭ動作の結果（すなわち、粗調整ＰＷＭ出力信号）及びサーモメータコード（すなわち、修正された微調整入力信号）を含む。

高速微調整ＰＷＭモジュール１１０は、事前計算された粗データセットを使用し、高クロック速度を使用して高分解能ＰＷＭ出力信号を生成するように構成されている。高速微調整ＰＷＭモジュール１１０は、事前計算された粗データセットを使用して、２つの動作、すなわち、（１）入力サーモメータコードを使用したビットシフト、並びに（２）典型的なＰＷＭ動作出力（すなわち、粗調整ＰＷＭ出力信号）及びビットシフトされたサーモメータコードを使用した、論理動作（例えば、論理ＯＲ、論理ＡＮＤ）を実行する。高クロック速度を使用して、最小化された動作セットを実行することにより、高速微調整ＰＷＭモジュール１１０は、高分解能の高速ＰＷＭ出力信号を生成する。

実際、低速粗調整ＰＷＭモジュール１０８及び／又は高速微調整ＰＷＭモジュール１１０は、少なくとも１つのプロセッサ１０２を使用して（又はこれと協働して）実施されて、本明細書でより詳細に記載する機能及び動作を実行してよい。この点に関して言えば、低速粗調整ＰＷＭモジュール１０８及び／又は高速微調整ＰＷＭモジュール１１０は、好適に書き込まれた処理論理、アプリケーションプログラムコードなどとして実現されてよい。

高分解能ＰＷＭ出力発生器１１２は、高速微調整ＰＷＭモジュール１１０から１つ以上の入力／出力（Ｉ／Ｏ）デバイス、ポート、及び／又はＦＰＧＡ及び／又はＡＳＩＣ設計の一部として実装された他のハードウェア若しくは論理に高速の高分解能ＰＷＭ出力信号を送信する、又は他の方法で提供するように構成されている。

図２Ａ～２Ｂは、従来技術のパルス幅変調（ＰＷＭ）発生器２００及び従来技術のＰＷＭ発生器によって生成される典型的な波形２０２の図である。図２Ａは、典型的なＰＷＭ動作を実行する、従来技術のＰＷＭ発生器２００を示す。データ入力信号２０４が受信され、データ入力信号２０４は、変動データ（Ｎビットデータワード（Ｎ：０）２０６）である。従来技術のＰＷＭ発生器２００は、データワード（Ｎ：０）２０６を使用して典型的なＰＷＭ動作を実行し、典型的なＰＷＭ動作は、組み合わせ論理を使用して、Ｎビットコンパレータ動作２０８を実行し、増分カウンタ２１０を増加させることを含む。コンパレータ動作２０８及び増分カウンタ２１０動作の結果は、出力ＰＷＭ信号２１４を生成する、フリップフロップ２１２によって使用される。フリップフロップ２１２は、ポジティブクロックエッジのみでその値を変更できるクロックドデバイスである。クロックがポジティブエッジではないとき、フリップフロップは、現在の既存の値を保持する。コンパレータ動作２０８は、Ｎビットデータワード（Ｎ：０）２０６をカウンタ値と比較することを含む。Ｎビットデータワード（Ｎ：０）２０６がカウンタ値と等しくなると、次いで、フリップフロップ２１２はクリアされる。オーバーフローが生じると、カウンタは１にセットされる。

従来技術のＰＷＭ発生器２００に含まれる組み合わせ論理は、増分カウンタ２１０及びフリップフロップ２１２に一貫したクロック速度を使用し、出力ＰＷＭ信号２１４を生成する。Ｎビットデータワード（Ｎ：０）２０６を使用して典型的なＰＷＭ動作を実行するには、Ｎビットのそれぞれが単一クロックサイクル内で比較される。したがって、Ｎビットデータワード（Ｎ：０）２０６の分解能は、従来技術のＰＷＭ発生器２００のハードウェア実施能によって制限される。速度の増加（例えば、クロックサイクルの高速化）は、比較論理がより小さくなる、したがって、ＰＷＭ発生器２００の分解能を犠牲するように、増分カウンタ２１０のサイズの減少を要求する。増加した分解能（例えば、Ｎビットデータワード（Ｎ：０）２０６の増加したビット幅）は、クロック周波数の減少を要求する。これは、１クロックサイクルで実行される組み合わせ論理動作の量が増加するためである。

図２Ｂは、図２Ａの従来技術のＰＷＭ発生器２００によって生成される、典型的な波形２０２を示す。時間値２１８はｘ軸に沿って示され、ＰＷＭカウンタ値２１６はｙ軸に沿って示される。示されるように、典型的な波形２０２は、ＰＷＭ発生器２００の分解能に関連付けられている最大値に達するまで各クロックサイクルを増加させる増分カウンタ２１０によって提供される鋸歯状パターンを含む。

図３は、本開示の実施形態による高分解能ＰＷＭ信号生成システムの低速態様３００の図である。低速態様３００は、図１に示される低速粗調整ＰＷＭモジュール１０８を使用して実施され得ることに留意されたい。この点に関して言えば、低速態様３００は、低速粗調整ＰＷＭモジュール１０８の特定の要素及び構成要素をより詳細に示す。当然のことながら、コンパレータ３０６、増分カウンタ３０８、及びサーモメータコード発生器３１４、及び任意の対応する論理素子は、個々に、又は組み合わせて、特許請求される機能を実行するための例示的手段である。実際、高分解能ＰＷＭ信号生成システムの低速態様３００の実施形態は、特定の用途について所望されるように、追加の、又は別の要素及び構成要素を含んでよい。例えば、組み合わせ論理動作を実行するための追加構成要素（例えば、ルックアップテーブル（ＬＵＴ）、フリップフロップ、マルチプレクサ）は、本開示の範囲から逸脱することなく用いられてよい。

データ入力信号３０２が受信され、データ入力信号３０２は、Ｎビットデータワード（Ｎ：０）である。高分解能ＰＷＭ信号生成システムの低速態様３００は、データ入力信号３０２を２つのベクトル、すなわち粗調整入力信号（Ｎ：Ｍ）及び微調整入力信号（（Ｍ－１）：０）に分割する（すなわち、分ける）３０４。粗調整入力信号（Ｎ：Ｍ）は、Ｎ対Ｍのビットを含み、Ｎは、データワード（Ｎ：０）の第１ビットであり、Ｍは、データワード（Ｎ：０）が分割される、任意の他のデータワードのビットである。概して、分割位置は、（図１に関して前述したように）クロックドメインの遅速比率に依存し、Ｍは、高速クロックドメインと遅速クロックドメインとの間での２のべき乗比率である。微調整入力信号（（Ｍ－１）：０）は、Ｍ－１対データワード（Ｎ：０）の終端のビットを含む。

低速態様３００は、粗調整入力信号（Ｎ：Ｍ）を使用して典型的なＰＷＭ動作を実行し、典型的なＰＷＭ動作は、組み合わせ論理を使用して、コンパレータ動作３０６を実行し、増分カウンタ３０８を増加させることを含む。典型的なＰＷＭ動作は、図２Ａ～２Ｂに関して前述しており、ここでは重複して説明しない。コンパレータ３０６動作及び増分カウンタ３０８動作の結果は粗調整ＰＷＭ出力３１２であり、これは、高速ＰＷＭ論理態様によって後に使用されて、高分解能の高速ＰＷＭ出力信号を生成する（図４を参照）。

データ入力信号３０２（すなわち、データワード（Ｎ：０））が２つのベクトルに分割される３０４と、微調整入力信号（（Ｍ－１）：０）は、次いでサーモメータコード３１６に変換される３１４（すなわち、修正される）。サーモメータコード３１６は、２進数の１の増加する連続表現である。変換されると、サーモメータコード３１６は、高速ＰＷＭ論理態様によって後に使用されて、高分解能の高速ＰＷＭ出力信号を生成する（図４を参照）。サーモメータコード３１６は、高速クロックドメインシフトレジスタにロードされる事前計算された値であり、サーモメータコード３１６のビット幅は、高速クロックドメインから得られる、更なる分解能を示す。例えば、２のＭ乗（すなわち、２^Ｍ）の幅の立ち下がりエッジサーモメータコードを使用すると、（（Ｍ－１）：０）の２進値は、出力サーモメータコードワードで定められた数の１（例えば、２^Ｍの１）によって左寄せされる。これは、単純なルックアップテーブル又はデコードブロックである。立ち上がりエッジサーモメータコードを使用する例では、１の数は、代わりに右寄せされる。当然のことながら、適用される実施形態に基づいて、調整は立ち下がりエッジ信号、立ち上がりエッジ信号、又は両エッジに対して行われてよい。

したがって、粗調整ＰＷＭ出力３１２及びサーモメータコード３１６は、後に使用するために事前計算された粗データセットを構成する。低速態様３００は、実施ハードウェアが使用可能なビット幅よりも大きいビット幅を含むデータ入力信号３０２を使用して計算を実行して、ＰＷＭ出力信号を生成する。低速態様３００は、より高い分解能のデータ入力信号３０２に必要な計算を実行し、その結果、高速態様（図４に示される）は、高クロック速度で最小動作を実行でき、したがって、高分解能かつ高速のＰＷＭ出力信号を生成する。

図４は、本開示の実施形態による高分解能ＰＷＭ信号生成システムの高速態様４００の図である。高速態様４００は、図１に示される高速微調整ＰＷＭモジュール１１０を使用して実施され得ることに留意されたい。この点に関して言えば、高速態様４００は、高速微調整ＰＷＭモジュール１１０の特定の要素及び構成要素をより詳細に示す。当然のことながら、シフトレジスタ４０２、論理ＯＲゲート４０６、及び任意の対応する論理素子は、個々に、又は組み合わせて、特許請求される機能を実行するための例示的手段である。実際、高分解能ＰＷＭ信号生成システムの高速態様４００の実施形態は、特定の用途について所望されるように、追加の、又は別の要素及び構成要素を含んでよい。例えば、組み合わせ論理動作を実行するための追加構成要素（例えば、ルックアップテーブル（ＬＵＴ）、フリップフロップ、マルチプレクサ）は、本開示の範囲から逸脱することなく用いられてよい。

高速態様４００は、粗調整ＰＷＭ出力３１２及び修正された微調整入力信号３１６をデータ入力として受信する。高速態様４００は、粗調整ＰＷＭ出力３１２を使用して、立ち下がりエッジ検出４０４を行う。立ち下がりエッジＰＷＭの場合、立ち下がりエッジ検出４０４の出力が使用される。立ち下がりエッジ検出４０４の出力は、事前計算された立ち下がりエッジサーモメータコード値と共にシフトレジスタをロードするために使用される単一のクロックパルス信号である。立ち上がりエッジＰＷＭの場合、粗調整ＰＷＭ信号で立ち上がりエッジパルスを生成する立ち上がりエッジ検出ブロック（図示せず）が存在するであろう。立ち上がり／立ち下がりエッジ検出器は、単一のシングルフリップフロップ及び１つの２入力組み合わせゲートからなり、高速クロックドメインで使用するための高速をもたらす。高速態様４００は、修正された微調整入力信号３１６及び立ち下がりエッジの検出４０４の出力をシフトレジスタ４０２に対する入力として使用する。ここで、高速態様４００は、修正された微調整入力信号３１６のビットシフトを実行する。シフトレジスタの出力４０２は、ビットシフトされた微調整信号である。次いで、高速態様４００は、粗調整ＰＷＭ出力３１２及びビットシフトされた微調整信号を使用して論理動作（例えば、論理ＯＲ４０６）を実行し、高速の高分解能ＰＷＭ出力信号４０８を生成する。

高速クロック速度で動作するために、高速態様４００は、最小組み合わせ論理を使用する必要がある。示されるように、高分解能ＰＷＭ信号生成システムの高速態様４００は、低速態様から２つの事前計算された入力信号を受信し（図３を参照）、その結果、高速態様４００は、高クロック速度で最小動作を実行して、高速の高分解能ＰＷＭ出力信号を生成することができる。

図５は、本開示の実施形態による高分解能ＰＷＭ信号生成システムによって生成される典型的な波形のプロット５００の図である。高速クロック信号５０６は、実施ハードウェアが実行できる最高周波数の手動測定を使用して、高クロック速度段階の最高速度を識別することにより定められる信号を生成する任意のクロックを使用して実施されてよく、最高速度は、高クロック速度段階に使用される。低速クロック信号５０２は、ユーザの要件又は実施デバイスの制限を満たす必要に応じて、低クロック速度対高クロック速度の計算比率（例えば、１：２、１：４、１：８、１：１６）を使用して計算される信号を生成する任意のクロックを使用して実施されてよい。したがって、低速クロック信号５０２は、高速クロック信号５０６の「２のべき乗」の倍数に基づいている。粗調整パルス幅変調（ＰＷＭ）信号５０４は、図２Ａ～２Ｂに関して記載したように、典型的なＰＷＭ動作（例えば、コンパレータ動作、増分カウンタ動作）を実行する典型的なＰＷＭ発生器によって生成される。

高速の高分解能ＰＷＭ出力信号５０８は、拡張された立ち下がりエッジの形態で増加した分解能５１０を含む。このようにして、粗調整ＰＷＭ信号５０４は拡張されて、分解能を増加する。高分解能ＰＷＭ信号生成システムは、高速の高分解能ＰＷＭ出力信号を生成するために、低速クロックドメインで実行される高分解能動作の使用と、高速クロックドメインで実行される高速動作の使用と、を組み合わせる。高分解能ＰＷＭ信号生成システムは、出力パルスの立ち下がりエッジを拡張する（例えば、増加した分解能５１０）ことにより、又は出力パルスの立ち上がりエッジを拡張することにより、典型的なＰＷＭ出力信号（例えば、図２Ａ～２Ｂに関して記載したように、典型的なＰＷＭ動作によって生成されるＰＷＭ出力信号）の分解能を増加させる。

図１に関して前述したように、高分解能ＰＷＭ信号生成システムの例示的実施形態は、単一クロックを使用して、高速クロック信号及び低速クロック信号を同期的に生成し、その結果、高速クロック信号５０６と低速クロック信号５０２との位相関系が固定される。しかし、当然のことながら、高分解能ＰＷＭ信号生成システムの他の実施形態は、固定された位相関係を使用して高速クロック信号５０６及び低速クロック信号５０２を生成するように構成されている、同期化された、２クロックシステムを使用してよい。

図６は、本開示の実施形態による高分解能ＰＷＭ信号を生成するためのプロセス６００の一実施形態を示すフロー図である。最初に、プロセス６００は、システムメモリ素子に通信可能に結合されたプロセッサによって、低速クロック速度を使用して、粗調整ＰＷＭ出力信号及び修正された微調整入力信号を計算する（工程６０２）。低速クロック速度を使用して、粗調整ＰＷＭ出力信号及び修正された微調整入力信号を計算するための１つの好適な方法は、図７を参照して以下に記載する。ここでは、プロセス６００は、後に使用するために、データセット（例えば、粗調整ＰＷＭ出力信号、修正された微調整入力信号）を事前計算する。プロセス６００は低速クロック信号を使用して、実施ハードウェア（例えば、ＦＰＧＡ、ＡＳＩＣなど）が、より高い分解能のＰＷＭ出力信号の生成をもたらす、より高いビット幅を含むデータ値を使用した計算を実行できるようにする。その後の使用中、及び高速クロック信号の使用中、事前計算されたデータセットは、高速の高分解能ＰＷＭ出力信号の生成に使用される。

次に、プロセス６００は、プロセッサによって、修正された微調整入力信号に基づいて高速クロック速度を使用して、粗調整ＰＷＭ出力信号に対する微調整を実行する（工程６０４）。高速クロック速度を使用して、粗調整ＰＷＭ出力信号に対する微調整を実行するための１つの好適な方法は、図８を参照して以下に記載する。高クロック速度を使用して動作するために、プロセス６００は最小組み合わせ論理動作を実行する。最小組み合わせ論理動作は、（図３に関して前述した）クロック比率Ｍによって決定される。クロック比率Ｍが高いほど、プロセス６００で許可される組み合わせ論理は少ない。プロセス６００の例示的実施形態は、高速クロックドメインで２入力組み合わせ論理ゲートを使用する。より高いクロック比率Ｍは、高速ドメインにおける、より高速のクロック速度を示す。周波数が増加するにつれて、タイミングの閉鎖は困難になる。したがって、タイミングを閉鎖するために、より少ない論理が許可される。

次いで、プロセス６００は、プロセッサによって、微調整に基づいて、分解能の増加したＰＷＭ出力信号を生成する（工程６０６）。いくつかの実施形態では、プロセス６００は、粗調整ＰＷＭ出力信号、修正された微調整入力信号、及び微調整を使用して元のＰＷＭ出力信号のパルスの立ち下がりエッジを調整し、調整された立ち下がりエッジを生成し、分解能の増加したＰＷＭ出力信号は、調整された立ち下がりエッジを含む。いくつかの実施形態では、プロセス６００は、粗調整ＰＷＭ出力信号、修正された微調整入力信号、及び微調整を使用して元のＰＷＭ出力信号のパルスの立ち上がりエッジを調整し、調整された立ち上がりエッジを生成し、解能の増加したＰＷＭ出力信号は、調整された立ち上がりエッジを含む。

プロセス６００は、高速の高分解能ＰＷＭ出力信号を生成するために、低速クロックドメインで実行される高分解能動作の使用と、高速クロックドメインで実行される高速動作の使用と、を組み合わせる。プロセス６００は、出力パルスの立ち下がりエッジを拡張することにより、又は出力パルスの立ち上がりエッジを拡張することにより、典型的なＰＷＭ出力信号（例えば、図２Ａ～２Ｂに関して記載したように、典型的なＰＷＭ動作によって生成されるＰＷＭ出力信号）の分解能を増加させる。

図７は、本開示の実施形態による、低速クロック速度して粗調整ＰＷＭ出力信号及び修正された微調整入力信号を計算するためのプロセス７００の一実施形態を示すフロー図である。当然のことながら、図７に記載されるプロセス７００は、図６の説明で上述した工程６０２の一実施形態を示し、更なる詳細を含む。最初に、プロセス７００は、プロセッサによってデータ入力ベクトルを受信する（工程７０２）。データ入力ベクトルは、ＰＷＭ発生器に対する典型的な入力信号であり、低クロック速度に適したビット幅を含むＮビットデータワード（Ｎ：０）を含む。データ入力ベクトルが受信され、データ入力ベクトルは、図３に関して前述したように、Ｎビットデータワード（Ｎ：０）である。

次に、プロセス７００は、データ入力ベクトルを粗調整入力信号及び微調整入力信号に分割する（工程７０４）。ここでは、プロセスは、Ｎビットデータワード（Ｎ：０）を２つのベクトル、すなわち、粗調整入力信号（Ｎ：Ｍ）及び微調整入力信号（（Ｍ－１）：０）に分割する。粗調整入力信号（Ｎ：Ｍ）は、Ｎ対Ｍのビットを含み、Ｎは、データワード（Ｎ：０）の第１ビットであり、Ｍは、データワード（Ｎ：０）が分割される、任意の他のデータワードのビットである。微調整入力信号（（Ｍ－１）：０）は、Ｍ－１対データワード（Ｎ：０）の終端のビットを含む。プロセス７００は、高分解能ＰＷＭ信号生成システムの低速態様の一環として、データ入力信号（すなわち、データ入力ベクトル）を２つのベクトル、すなわち粗調整入力信号（Ｎ：Ｍ）及び微調整入力信号（（Ｍ－１）：０）に分割する（すなわち、分ける）。粗調整入力信号（Ｎ：Ｍ）は、Ｎ対Ｍのビットを含み、Ｎは、データワード（Ｎ：０）の第１ビットであり、Ｍは、データワード（Ｎ：０）が分割される、任意の他のデータワードのビットである。概して、分割位置は、（図１に関して前述したように）クロックドメインの遅速比率に依存し、Ｍは、高速クロックドメインと遅速クロックドメインとの間での２のべき乗比率である。微調整入力信号（（Ｍ－１）：０）は、Ｍ－１対データワード（Ｎ：０）の終端のビットを含む。

プロセス７００は、次いで、粗調整入力信号を使用して典型的なＰＷＭ動作を実行し、粗調整ＰＷＭ出力信号を生成する（工程７０６）。典型的なＰＷＭ動作には、粗調整入力信号を使用して、（図２Ａ～２Ｂに関して前述したように）コンパレータ動作及び増分カウンタ動作を実行することが挙げられる。典型的なＰＷＭ動作の結果は、粗調整ＰＷＭ出力信号である。低速態様は、粗調整入力信号（Ｎ：Ｍ）を使用して典型的なＰＷＭ動作を実行し、典型的なＰＷＭ動作は、組み合わせ論理を使用して、コンパレータ動作を実行し、増分カウンタを増加させることを含む。コンパレータ動作及び増分カウンタ動作の結果は粗調整ＰＷＭ出力であり、これは、高速ＰＷＭ論理態様によって後に使用されて高分解能の高速ＰＷＭ出力信号を生成する。

プロセス７００はまた、微調整入力信号をサーモメータコードセットに変換することにより微調整入力信号を修正して、修正された微調整入力信号を生成し、修正された微調整入力信号は、サーモメータコードセットを含む（工程７０８）。データ入力信号（すなわち、Ｎビットデータワード（Ｎ：０））が２つのベクトルに分割されると、微調整入力信号（（Ｍ－１）：０）は、次いでサーモメータコードに変換される又は修正される。サーモメータコードは、２進数の１の増加する連続表現であり、立ち下がりエッジサーモメータコードは、左寄せされた、２進数の１の増加する連続表現であり、立ち上がりエッジサーモメータコードは、右寄せされた、２進数の１の増加する連続表現である。

プロセス７００のいくつかの実施形態では、サーモメータコードセットは、ＰＷＭ出力信号の立ち下がりエッジを修正して、ＰＷＭ出力信号の分解能を増加させるために使用される、立ち下がりエッジサーモメータコードセットを含んでよい。プロセス７００のいくつかの実施形態では、サーモメータコードセットは、ＰＷＭ出力信号の立ち上がりエッジを修正して、ＰＷＭ出力信号の分解能を増加させるために使用される、立ち上がりエッジサーモメータコードセットを含んでよい。変換されると、サーモメータコードは、高速ＰＷＭ論理態様によって後に使用されて、高分解能の高速ＰＷＭ出力信号を生成する。

プロセス７００は低速クロック信号を使用して、後に使用するために粗データセットを事前計算し、事前計算された粗データセットは、粗調整ＰＷＭ出力及びサーモメータコードを含む。低速クロック信号は、実施ハードウェアハードウェアの制限によって示される高速クロック信号に基づいて、低クロック速度対高クロック速度の計算比率（例えば、１：２、１：４、１：８、１：１６）を使用して計算される。ここで、高速クロック信号は、実施ハードウェアが実行できる最高周波数の手動測定を使用して、高クロック速度段階の最高速度を識別することにより定められ、最高速度は、高クロック速度段階に使用される。

サーモメータコードは、２進数の１の増加する連続表現である。サーモメータコードは、高速クロックドメインシフトレジスタにロードされる事前計算された値であり、サーモメータコードのビット幅は、高速クロックドメインから得られる、更なる分解能を示す。例えば、２のＭ乗（すなわち、２^Ｍ）の幅の立ち下がりエッジサーモメータコードを使用すると、（（Ｍ－１）：０）の２進値は、出力サーモメータコードワードで定められた数の１（例えば、２^Ｍの１）によって左寄せされる。これは、単純なルックアップテーブル又はデコードブロックである。立ち上がりエッジサーモメータコードを使用する例では、１の数は、代わりに右寄せされる。当然のことながら、適用される実施形態に基づいて、調整は立ち下がりエッジ信号、立ち上がりエッジ信号、又は両エッジに対して行われてよい。

プロセス７００は、実施ハードウェアが使用可能なビット幅よりも大きいビット幅を含むデータ入力信号を使用して計算を実行して、ＰＷＭ出力信号を生成する。プロセス７００は、より高い分解能のデータ入力信号（すなわち、Ｎビットデータワード（Ｎ：０））に必要な計算を実行し、その結果、高速態様は、高クロック速度で最小動作を実行でき、したがって、高分解能かつ高速のＰＷＭ出力信号を生成する。

図８は、本開示の実施形態による、高速クロック速度を使用して、粗調整ＰＷＭ出力信号に対する微調整を実行するためのプロセス８００の一実施形態を示すフロー図である。当然のことながら、図８に記載されるプロセス８００は、図６の説明で上述した工程６０４の一実施形態を示し、更なる詳細を含む。

最初に、プロセス８００は粗調整ＰＷＭ出力信号及び修正された微調整入力信号を受信し、粗調整ＰＷＭ出力信号及び修正された微調整入力信号は、低速クロック速度を使用して事前計算された（工程８０２）。ここで、プロセス８００は、（１）粗調整ＰＷＭ出力、及び（２）修正された微調整入力信号をデータ入力として受信する。プロセス８００は、粗調整ＰＷＭ出力を使用して、立ち下がりエッジ検出を実行する。プロセス８００は、システムの高速態様の一環として、粗調整ＰＷＭ出力及び修正された微調整入力信号をデータ入力として受信する。高速態様は、粗調整ＰＷＭ出力を使用して、立ち下がりエッジ検出を実行する。立ち下がりエッジＰＷＭの場合、立ち下がりエッジ検出の出力が使用される。立ち下がりエッジ検出の出力は、事前計算された立ち下がりエッジサーモメータコード値と共にシフトレジスタをロードするために使用される単一のクロックパルス信号である。立ち上がりエッジＰＷＭの場合、粗調整ＰＷＭ信号で立ち上がりエッジパルスを生成する立ち上がりエッジ検出ブロック（図示せず）が存在するであろう。立ち上がり／立ち下がりエッジ検出器は、単一のシングルフリップフロップ及び１つの２入力組み合わせゲートからなり、高速クロックドメインで使用する高速をもたらす。

プロセス８００は、サーモメータコードセットを使用してビットシフトを実行し、ビットシフトされた微調整信号を生成する（工程８０４）。いくつかの実施形態では、ビットシフトは左シフトであり、いくつかの実施形態では、ビットシフトは右シフトである。プロセス８００は、概して、シフトレジスタを使用してビットシフトを実行する。プロセス８００は、修正された微調整入力信号及び立ち下がりエッジ検出の出力をシフトレジスタに対する入力として使用する。ここで、プロセス８００は、修正された微調整入力信号（すなわち、サーモメータコード）のビットシフトを実行する。

次に、プロセス８００は、粗調整ＰＷＭ出力信号及びビットシフトされた微調整信号を使用して論理動作を実行し、分解能が増加したＰＷＭ出力信号を生成する（工程８０６）。いくつかの実施形態では、論理動作は論理ＯＲ動作である。他の実施形態では、プロセス８００は論理ＡＮＤ動作を使用する。シフトレジスタの出力は、ビットシフトされた微調整信号である。プロセス８００は、次いで、粗調整ＰＷＭ出力及びビットシフトされた微調整信号を使用して論理動作（例えば、論理ＯＲ、論理ＡＮＤ）を実行し、高速の高分解能ＰＷＭ出力信号を生成する。高速クロック速度で動作するために、プロセス８００は、最小組み合わせ論理を使用する必要がある。高速クロック信号は、実施ハードウェアが実行できる最高周波数の手動測定を使用する、高クロック速度段階の最高速度であり、最高速度は、高クロック速度段階に使用される。プロセス８００は、低速態様から２つの事前計算された入力信号を受信し、その結果、プロセス８００は、高クロック速度で最小動作を実行して、高速の高分解能ＰＷＭ出力信号を生成できる。

プロセス６００～８００に関連して実行される様々なタスクは、ソフトウェア、ハードウェア、ファームウェア、又はこれらの任意の組み合わせによって実行されてよい。例示を目的として、プロセス６００～８００の前述の説明は、図１～５に関連して前述した要素を参照してよい。実際、プロセス６００～８００の一部は、前述のシステムの異なる要素によって実行されてよい。当然のことながら、プロセス６００～８００は、任意の数の追加タスク又は代替タスクを含んでよく、図６～８に示されるタスクは、図示された順序で実行される必要はなく、プロセス６００～８００は、本明細書に詳述されていない追加機能を有する、より包括的な手順又はプロセスに組み込まれてよい。更に、図６～８に示されるタスクのうちの１つ以上は、意図される機能全体がそのまま維持される限り、プロセス６００～８００の実施形態から省かれてよい。

技法及び技術は、本明細書において、様々な計算構成要素又はデバイスによって実行され得る動作、処理タスク、及び機能の象徴的表現を参照して、機能及び／又は論理ブロック構成要素の観点から説明されてよい。かかる動作、タスク、及び機能は、コンピュータで実行される、カスタマイズされる、ソフトウェアで実施される、又はコンピュータで実施されると称されることがある。実際、１つ以上のプロセッサデバイスは、システムメモリ内のメモリ位置にあるデータビットを示す電気信号の操作、並びに他の信号の処理によって、前述の動作、タスク、及び機能を実行できる。データビットが維持されるメモリ位置は、データビットに対応する特定の電気特性、磁気特性、光学特性、又は有機特性を有する物理位置である。当然のことながら、図に示される様々なブロック構成要素は、指定された機能を実行するように構成されている、任意の数のハードウェア、ソフトウェア、及び／又はファームウェア構成要素によって実現されてよい。例えば、あるシステム又は構成要素の実施形態は、１つ以上のマイクロプロセッサ又は他の制御デバイスの制御下で様々な機能を実行し得る、様々な集積回路構成要素、例えば、メモリ素子、デジタル信号処理素子、論理素子、ルックアップテーブルなどを用いてよい。

ソフトウェア又はファームウェアに実装されるとき、本明細書に記載のシステムの様々な要素は、本質的に、様々なタスクを実行するコードセグメント又は命令である。プログラム又はコードセグメントは、プロセッサ読み取り可能な媒体に格納され得る、又は伝送媒体又は通信路を介してキャリアウエーブ内で具現化されるコンピュータデータ信号によって伝送され得る。「コンピュータ読み取り可能な媒体」、「プロセッサ読み取り可能な媒体」、又は「マシン読み取り可能な媒体」は、情報を格納できる、又は転送できる任意の媒体を含んでよい。プロセッサ読み取り可能な媒体の例としては、電子回路、半導体メモリデバイス、ＲＯＭ、フラッシュメモリ、消去可能なＲＯＭ（ＥＲＯＭ）、フロッピーディスク、ＣＤ－ＲＯＭ、光ディスク、ハードディスク、光ファイバー媒体、高周波数（ＲＦ）リンクなどが挙げられる。コンピュータデータ信号には、電子ネットワークチャネル、光ファイバー、空気、電磁路、又はＲＦリンクなど伝送媒体を介して伝搬し得る任意の信号が挙げられてよい。コードセグメントは、インターネット、イントラネット、ＬＡＮなどコンピュータネットワークを介してダウンロードされてよい。

前述の説明は、要素又はノード又は特徴を共に「接続される」又は「結合される」と称している。本明細書で使用される場合、特に明記しない限り、「結合される」は、ある要素／ノード／又は特徴が、直接的に、又は間接的に別の要素／ノード／又は特徴に接合される（又は直接的に、若しくは間接的に通信する）ことを意味し、それは必ずしも機械的に行われない。同様に、特に明記しない限り、「接続される」は、ある要素／ノード／又は特徴が、直接的に別の要素／ノード／又は特徴に接合される（又は直接的に通信する）ことを意味し、それは必ずしも機械的に行われない。したがって、図１に示される概略図は、要素の１つの例示的構成を示すが、追加の介在要素、特徴、又は構成要素が、示されている主題の実施形態に存在してよい。

簡潔にするために、信号処理、データ伝送、ネットワーク制御、及びシステムの他の機能面（及びシステムの単独動作構成要素）に関連する従来技術は、本明細書において詳述されないことがある。更に、本明細書に含まれる様々な図面に示される接続線は、様々な要素間の例示的機能関係及び／又は物理的結合を示すことが意図される。本主題の実施形態には、多数の別の、又は追加の機能関係又は物理的接続が存在し得ることに留意されたい。

本明細書に記載の機能ユニットのいくつかは、その実施独立性を特に強調するために、「モジュール」と称されている。例えば、本明細書においてモジュールと称される機能は、全体的に、又は部分的に、カスタムＶＬＳＩ回路又はゲートアレイ、論理チップ、トランジスタ、又は他のディスクリート構成要素など市販の半導体を含むハードウェア回路として実施されてよい。モジュールはまた、フィールドプログラマブルゲートアレイ、プログラマブルアレイ論理、プログラマブル論理デバイスなどプログラマブルハードウェアデバイスで実施されてよい。モジュールはまた、様々な種類のプロセッサで実行するためのソフトウェアで実施されてよい。例えば、実行可能コードの識別されたモジュールは、例えば、オブジェクト、プロシージャ、又は関数として組織化され得るコンピュータ命令の１つ以上の物理又は論理モジュールを含んでよい。しかしながら、識別されるモジュールの実行可能なものは、物理的に同位置に配置される必要はないものの、論理的に結合されるとモジュールを構成し、モジュールに定められた目的を達成する、異なる位置に格納されている、異種の命令を含んでよい。実際、実行可能コードのモジュールは、単一の命令又は多数の命令であってよく、更には、いくつかの異なるコードセグメント、異なるプログラム、及びいくつかのメモリデバイスに分散していてもよい。同様に、動作データは、任意の好適な形態で具体化され、任意の好適な種類のデータ構造で組織化されてよい。動作データは、単一データセットとして収集されてよい、又は異なる記憶装置など異なる位置に分散されてよく、システム又はネットワーク上に、少なくとも部分的に、単に電気信号として存在してよい。

前述の「発明を実施するための形態」で、少なくとも１つの例示の実施形態が提示されてきたが、膨大な数の変更例が存在することを理解されたい。本明細書に記載の例示的実施形態は、いかなるようにも特許請求される主題の範囲、適用性、又は構成を制限することを意図しないことをまた理解されたい。むしろ、前述の「発明を実施するための形態」は、当業者らに記載の実施形態を実施するのに簡便なロードマップを提供するであろう。要素の機能及び構成において、本特許出願が出願された時点における周知の等価物及び予測可能な等価物を含む請求項によって定義される範囲から逸脱することなく、多様な変更がなされ得ることを理解されたい。

Claims (2)

1. システムメモリ素子に通信可能に結合されたプロセッサによってパルス幅変調（ＰＷＭ）信号を生成するための方法であって、
   前記プロセッサによってデータ入力ベクトルを受信することと、
   前記データ入力ベクトルを粗調整入力信号及び微調整入力信号に分割することと、
   前記プロセッサによって、
   前記粗調整入力信号を使用して典型的なＰＷＭ発生器動作を実行し、粗調整ＰＷＭ出力信号を生成することにより、低速クロック速度を使用して前記粗調整ＰＷＭ出力信号を計算することであって、
   前記典型的なＰＷＭ発生器動作は、前記粗調整入力信号を使用する、少なくともコンパレータ動作及び増分カウンタ動作を含んで、前記粗調整ＰＷＭ出力信号を生成する、ことと、
   前記プロセッサによって、
   前記微調整入力信号を１の増加する連続表現を含むサーモメータコードセットに変換することにより、前記微調整入力信号を修正して、前記修正された微調整入力信号を生成することであって、前記修正された微調整入力信号は前記サーモメータコードセットを含む、ことと、
   前記プロセッサによって、前記修正された微調整入力信号に基づいて、高速クロック速度を使用して前記粗調整ＰＷＭ出力信号に対する微調整を実行することと、
   前記プロセッサによって、前記微調整に基づいて、分解能の増加したＰＷＭ出力信号を生成することと、を含み、
   前記修正された微調整入力信号に基づいて、高速クロック速度を使用して前記粗調整ＰＷＭ出力信号に対する微調整を実行することは、
   前記粗調整ＰＷＭ出力信号及び前記修正された微調整入力信号を受信することであって、前記粗調整ＰＷＭ出力信号及び前記修正された微調整入力信号は、前記低速クロック速度を使用して事前計算された、ことと、
   論理右シフト又は論理左シフトを実行することにより前記微調整入力信号の１ビットをシフトして、ビットシフトされた微調整信号を生成することと、
   前記粗調整ＰＷＭ出力信号及び前記ビットシフトされた微調整信号を使用して論理ＯＲ動作を実行し、前記分解能の増加したＰＷＭ出力信号を生成することと、を含む、方法。
2. 前記微調整入力信号を修正して、前記修正された微調整入力信号を生成することは、
   前記微調整入力信号を、前記１の増加する連続表現を含む立ち下がりエッジサーモメータコードセット、又は前記１の増加する連続表現を含む立ち上がりエッジサーモメータコードセットに変換することを更に含み、
   前記修正された微調整入力信号は、前記立ち下がりエッジサーモメータコードセット又は前記立ち上がりエッジサーモメータコードセットを含む、請求項１に記載の方法。

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