JP7376459B2

JP7376459B2 - 伝送回路

Info

Publication number: JP7376459B2
Application number: JP2020198222A
Authority: JP
Inventors: 友也依田
Original assignee: Nihon Dempa Kogyo Co Ltd
Current assignee: Nihon Dempa Kogyo Co Ltd
Priority date: 2020-11-30
Filing date: 2020-11-30
Publication date: 2023-11-08
Anticipated expiration: 2040-11-30
Also published as: JP2022086294A

Description

本発明は、伝送回路に関する。

ＨＰＳ（Hard Processor System）とＦＰＧＡ（Field Programmable Gate Array）とを接続して使用する方法が知られている（例えば、非特許文献１を参照）。

日本アルテラ株式会社，「ＡＸＩバスとＦＰＧＡインターコネクト」，［online］，［令和２年１０月７日検索］，インターネット＜URL:https://www.aps-web.jp/wp-data/wp-content/uploads/2019/12/mag-altera-v11-technote.pdf＞

ＨＰＳとＦＰＧＡを用いてシリアルデータをパラレルデータに変換する回路を構成する場合、ＨＰＳとＦＰＧＡとは、ブリッジ回路を用いてデータを送受信する。ＨＰＳが有する送信側ブリッジからＦＰＧＡが有する受信側ブリッジに複数のバイトデータから構成されるデータを送信した場合、受信側ブリッジからバイトデータを出力する順序が一定でないという場合がある。このような場合、受信側ブリッジの後段の回路において、正しい順序で複数のバイトデータを取得できないという問題があった。

そこで、本発明はこれらの点に鑑みてなされたものであり、正しい順序でデータを出力できる伝送回路を提供することを目的とする。

本発明の態様に係る伝送回路は、ＨＰＳ（Hard Processor System）部とＦＰＧＡ（Field Programmable Gate Array）部とを備える伝送回路であって、前記ＨＰＳ部は、ＣＰＵと送信側ブリッジとを有しており、前記ＦＰＧＡ部は、受信側ブリッジとデュアルポートＲＡＭとカウンタとを有しており、前記ＣＰＵは、受信したシリアルデータをパラレルデータに変換した第１ビット幅のデータを、前記第１ビット幅のデータに関連付けられたライトアドレスとともに出力し、前記送信側ブリッジは、前記ＣＰＵから受けた前記第１ビット幅のデータを、前記第１ビット幅よりも長い第２ビット幅のデータに変換して、前記第２ビット幅のデータと前記ライトアドレスとを前記受信側ブリッジに送信し、前記受信側ブリッジは、前記送信側ブリッジから受信した前記第２ビット幅のデータを前記第１ビット幅の単位で前記ライトアドレスが示す前記デュアルポートＲＡＭのアドレスに書き込み、前記カウンタは、リードアドレスを生成して前記デュアルポートＲＡＭに入力するとともに、前記デュアルポートＲＡＭが出力するデータを外部回路が受け取るために使用するクロックを前記外部回路に出力し、前記デュアルポートＲＡＭは、前記リードアドレスが示す前記デュアルポートＲＡＭのアドレスに記憶したデータを、前記第１ビット幅の単位で外部回路に出力する。

前記カウンタは、前記デュアルポートＲＡＭの記憶領域の全てに前記データが記憶されていることを条件として、前記リードアドレスを前記デュアルポートＲＡＭに入力するとともに、前記クロックを前記外部回路に出力してもよい。

前記カウンタは、前記クロックとともに、前記デュアルポートＲＡＭが前記データを出力する期間を示すチップセレクト信号と、前記デュアルポートＲＡＭが出力する前記データの終端を示すエンド信号とを出力してもよい。

本発明によれば、正しい順序でデータを出力できるという効果を奏する。

本実施形態に係る伝送回路１０の構成を示す図である。送信側ブリッジ１３３がパラレルデータのデータ幅を変換する動作を説明するための図である。伝送回路１０の外部出力信号の一例を説明するための図である。変形例に係る伝送回路１０の構成を示す図である。

［伝送回路１０の構成］
図１は、本実施形態に係る伝送回路１０の構成を示す図である。伝送回路１０は、出力回路１が出力したシリアルデータをパラレルデータに変換し、変換したパラレルデータを入力回路２に出力する回路である。

図１に示すように、伝送回路１０は、ＨＰＳ部１１とＦＰＧＡ部１２とを備える。ＨＰＳ部１１は、入力部１３１とＣＰＵ（Central Processing Unit）１３２と送信側ブリッジ１３３とを有する。ＦＰＧＡ部１２は、受信側ブリッジ１３４とデュアルポートＲＡＭ（Random Access Memory）１３５とカウンタ１３６と出力部１３７とを有する。

入力部１３１は、例えばＬＡＮ（Local Area Network）コントローラである。入力部１３１は、出力回路１が出力したシリアルデータを受信する。入力部１３１は、受信したシリアルデータをＣＰＵ１３２に出力する。

ＣＰＵ１３２は、プログラムを実行することにより伝送回路１０を制御するプロセッサである。ＣＰＵ１３２は、入力部１３１が受信したシリアルデータをパラレルデータに変換し、変換したパラレルデータに関連付けられたライトアドレスを生成する。ライトアドレスは、例えばパラレルデータに変換したデータの順序に合わせて昇順になるように生成されるアドレスである。

ＣＰＵ１３２は、受信したシリアルデータをパラレルデータに変換した第１ビット幅のデータを、第１ビット幅に関連付けられたライトアドレスとともに出力する。第１ビット幅は、送信側ブリッジ１３３が受けることが可能なビット幅であり、例えば８ビットである。

送信側ブリッジ１３３は、ＨＰＳ部１１がＦＰＧＡ部１２にデータを送信するためのバスブリッジである。送信側ブリッジ１３３は、ＣＰＵ１３２が出力したパラレルデータのビット幅を変換する。送信側ブリッジ１３３は、ＣＰＵ１３２から受けた第１ビット幅のデータを、第１ビット幅よりも長い第２ビット幅のデータに変換して、第２ビット幅のデータとライトアドレスとを受信側ブリッジ１３４に送信する。第２ビット幅は、送信側ブリッジ１３３と受信側ブリッジ１３４との間のバスのデータ幅であり、例えば３２ビットである。

図２は、送信側ブリッジ１３３がパラレルデータのデータ幅を変換する動作を説明するための図である。図２（ａ）は、送信側ブリッジ１３３がＣＰＵ１３２から受けた第１ビット幅のデータを示している。図２（ｂ）は、送信側ブリッジ１３３が受けた第１ビット幅のデータを第２ビット幅に変換したデータを示している。

ＣＰＵ１３２は、受信した３２ビットのシリアルデータを、図２（ａ）に示す第１ビット幅（８ビットの幅）のパラレルデータであるデータＤ（Ｄ１～Ｄ４）に変換する。送信側ブリッジ１３３は、図２（ｂ）に示す、第１ビット幅である８ビットと第２ビット幅である３２ビットとの差である２４ビットの拡張データを生成する。拡張データの値は任意であり、例えば値が０のデータである。送信側ブリッジ１３３は、生成した拡張データを用いることにより、複数のデータＤそれぞれを第２ビット幅のパラレルデータであるデータＥ（Ｅ１～Ｅ４）に変換する。

送信側ブリッジ１３３は、データＥそれぞれとＣＰＵ１３２が出力したライトアドレスとを関連付けて受信側ブリッジ１３４に送信する。送信側ブリッジ１３３は、例えば、データＥ１と、データＥ１に含まれるデータＤ１に関連付けられたライトアドレスと、を関連付けて受信側ブリッジ１３４に送信する。

受信側ブリッジ１３４は、ＨＰＳ部１１が送信したデータを受信するためのバスブリッジである。受信側ブリッジ１３４は、送信側ブリッジ１３３が出力したパラレルデータをデュアルポートＲＡＭ１３５に書き込む。受信側ブリッジ１３４は、送信側ブリッジ１３３から受信した第２ビット幅のデータを第１ビット幅の単位でライトアドレスが示すデュアルポートＲＡＭ１３５のアドレスに書き込む。

受信側ブリッジ１３４は、例えば図２（ｂ）に示すデータＥ１を、データＥ１に含まれるデータＤ１に関連付けられたライトアドレスが示すデュアルポートＲＡＭ１３５のアドレスに書き込む。このように、デュアルポートＲＡＭ１３５にライトアドレスを用いて書き込むことで、送信側ブリッジ１３３がデータを送信した順序とデュアルポートＲＡＭ１３５のアドレスの順序とは一致する。

その結果、送信側ブリッジ１３３がデータを送信した順序と受信側ブリッジ１３４がデュアルポートＲＡＭ１３５にデータを書き込む順序とが異なる場合であっても、受信側ブリッジ１３４は、デュアルポートＲＡＭ１３５に正しい順序でデータを書き込むことができる。

デュアルポートＲＡＭ１３５は、受信側ブリッジ１３４がデータを書き込むポートと出力部１３７にデータを出力するポートとを有するＲＡＭである。デュアルポートＲＡＭ１３５は、カウンタ１３６が生成したリードアドレスが示すデュアルポートＲＡＭ１３５のアドレスに記憶したデータを、第１ビット幅の単位で外部回路に出力する。リードアドレスは、例えばデュアルポートＲＡＭの最初のアドレスから昇順になるように生成されるアドレスである。外部回路は、例えば入力回路２である。デュアルポートＲＡＭ１３５は、出力部１３７を介してデータを出力する。

このように、デュアルポートＲＡＭ１３５に記憶されたデータを、リードアドレスを用いて出力することで、デュアルポートＲＡＭ１３５は、送信側ブリッジ１３３がデータを送信した順序と同じ順序で外部回路にデータを出力することができる。その結果、伝送回路１０は、出力回路１が出力したデータの順序と同じ順序で入力回路２にデータを送信することができる。

カウンタ１３６は、リードアドレスを生成するためのカウンタ回路を備える。カウンタ１３６は、リードアドレスを生成してデュアルポートＲＡＭ１３５に入力するとともに、デュアルポートＲＡＭ１３５が出力するデータを外部回路が受け取るために使用するクロックを外部回路に出力する。カウンタ１３６は、出力部１３７を介してクロックを出力する。このように、カウンタ１３６がクロックを出力することで、外部回路は、クロックを生成しなくてもデータを取得できる。

カウンタ１３６は、クロックとともに、デュアルポートＲＡＭ１３５がデータを出力する期間を示すチップセレクト信号と、デュアルポートＲＡＭ１３５が出力するデータの終端を示すエンド信号とを出力してもよい。カウンタ１３６は、出力部１３７を介してチップセレクト信号とエンド信号とを出力する。

図３は、伝送回路１０の外部出力信号の一例を説明するための図である。伝送回路１０は、出力データ、チップセレクト信号、エンド信号及びクロックを出力する。出力データは、デュアルポートＲＡＭ１３５が出力した複数の第１ビット幅のデータである。図３においては、デュアルポートＲＡＭ１３５に記憶されたＮ個の第１ビット幅のデータを出力する。カウンタ１３６が出力するクロックは、例えば伝送回路１０が動作している時刻において連続して出力されている。

時刻Ｔ１において、デュアルポートＲＡＭ１３５は、出力データの最初のデータであるデータ０の出力を開始する。カウンタ１３６は、データ０の出力の開始とともに、チップセレクト信号のレベルをロウレベルからハイレベルに変化させる。時刻Ｔ２において、デュアルポートＲＡＭ１３５は、出力データの終端のデータであるデータＮ－１の出力を開始する。カウンタ１３６は、データＮ－１の出力の開始とともに、エンド信号のレベルをロウレベルからハイレベルに変化させる。

時刻Ｔ３において、デュアルポートＲＡＭ１３５は、データの出力を終了する。カウンタ１３６は、データの出力の終了とともに、チップセレクト信号及びエンド信号をハイレベルからロウレベルに変化させる。このように動作することで、伝送回路１０の後段の外部回路は、伝送回路１０がデータの出力を開始する時刻及び終了する時刻を検出することができる。

図１に戻って、カウンタ１３６は、デュアルポートＲＡＭ１３５の記憶領域の全てにデータが記憶されていることを条件として、リードアドレスをデュアルポートＲＡＭに入力するとともに、クロックを外部回路に出力してもよい。例えば、デュアルポートＲＡＭ１３５の記憶容量がＮバイトであり、Ｎバイトのうち１バイト毎にアドレスが関連付けられている場合、カウンタ１３６は、カウンタ回路を０からＮ－１まで動作させる。

このように動作することで、カウンタ１３６は、リードアドレスを容易に生成することができる。さらに、データを出力する時刻にのみクロックを出力することで、後段の外部回路は、チップセレクト信号及びエンド信号を取得せずにデータが出力されている時刻を検出することができる。

出力部１３７は、例えばＬＶＤＳ（Low Voltage Differential Signaling）トランスミッタである。出力部１３７は、例えばデュアルポートＲＡＭ１３５が出力した第１ビット幅のデータとカウンタ１３６が出力したクロック、チップセレクト信号及びエンド信号とを外部回路である入力回路２に出力する。

［変形例］
以上の説明においては、ＣＰＵ１３２が生成したライトアドレスが示すデュアルポートＲＡＭ１３５のアドレスにデータを書き込み、カウンタ１３６が生成したリードアドレスが示すデュアルポートＲＡＭ１３５のアドレスに記憶されたデータを出力した。これに対して、伝送回路１０は、デュアルポートＲＡＭ１３５に置き換えてＦＩＦＯ（First In, First Out）バッファを用いてもよい。

図４は、変形例に係る伝送回路１０の構成を示す図である。図４に示す伝送回路１０は、ＦＩＦＯ１３８を有する点で図１に示す伝送回路１０と異なり、他の点において同じである。ＦＩＦＯ１３８は、例えばＦＩＦＯバッファである。ＦＩＦＯ１３８は、受信側ブリッジ１３４が出力したデータを記憶する。ＦＩＦＯ１３８は、データを記憶した順序と同じ順序で出力部１３７にデータを出力する。

ＦＩＦＯ１３８を用いる場合、送信側ブリッジ１３３は、例えば複数のデータＤそれぞれにおいてトランザクションを発生させることにより、複数のデータＤを受信側ブリッジ１３４に送信する。このように複数のデータＤを一度に送信せずに、データＤを１つ送信する度にトランザクションを終了させることで、受信側ブリッジ１３４は、正しい順序でデータをＦＩＦＯ１３８に書き込むことができる。その結果、伝送回路１０は、データとアドレスとを関連付けて伝送しない場合であっても、正しい順序でデータを出力できる。

［伝送回路１０による効果］
以上説明したように、伝送回路１０は、シリアルデータをパラレルデータに変換した第１ビット幅のデータと第１ビット幅のデータに関連付けられたライトアドレスを出力するＣＰＵ１３２と、第１ビット幅のパラレルデータを第２ビット幅のパラレルデータに変換する送信側ブリッジ１３３と、ライトアドレスが示すデュアルポートＲＡＭ１３５のアドレスに第２ビット幅のデータを第１ビット幅の単位で書き込む受信側ブリッジ１３４と、リードアドレスを生成してデュアルポートＲＡＭ１３５に入力するカウンタ１３６と、を有する。

そして、デュアルポートＲＡＭ１３５が、リードアドレスが示すデュアルポートＲＡＭのアドレスに記憶したデータを、第１ビット幅の単位で外部回路に出力することで、伝送回路１０は、送信側ブリッジ１３３が送信したデータの順序と受信側ブリッジ１３４がデュアルポートＲＡＭ１３５に書き込む順序とが異なる場合であっても、正しい順序のデータを後段の外部回路に出力できる。

以上、本発明を実施の形態を用いて説明したが、本発明の技術的範囲は上記実施の形態に記載の範囲には限定されず、その要旨の範囲内で種々の変形及び変更が可能である。例えば、装置の全部又は一部は、任意の単位で機能的又は物理的に分散・統合して構成することができる。また、複数の実施の形態の任意の組み合わせによって生じる新たな実施の形態も、本発明の実施の形態に含まれる。組み合わせによって生じる新たな実施の形態の効果は、もとの実施の形態の効果を併せ持つ。

１出力回路
２入力回路
１０伝送回路
１１ＨＰＳ部
１２ＦＰＧＡ部
１３１入力部
１３２ＣＰＵ
１３３送信側ブリッジ
１３４受信側ブリッジ
１３５デュアルポートＲＡＭ
１３６カウンタ
１３７出力部
１３８ＦＩＦＯ

Claims

ＨＰＳ（Hard Processor System）部とＦＰＧＡ（Field Programmable Gate Array）部とを備える伝送回路であって、
前記ＨＰＳ部は、ＣＰＵと送信側ブリッジとを有しており、
前記ＦＰＧＡ部は、受信側ブリッジとデュアルポートＲＡＭとカウンタとを有しており、
前記ＣＰＵは、受信したシリアルデータをパラレルデータに変換した第１ビット幅のデータを、前記第１ビット幅のデータに関連付けられたライトアドレスとともに出力し、
前記送信側ブリッジは、前記ＣＰＵから受けた前記第１ビット幅のデータを、前記第１ビット幅よりも長い第２ビット幅のデータに変換して、前記第２ビット幅のデータと前記ライトアドレスとを前記受信側ブリッジに送信し、
前記受信側ブリッジは、前記送信側ブリッジから受信した前記第２ビット幅のデータを前記第１ビット幅の単位で前記ライトアドレスが示す前記デュアルポートＲＡＭのアドレスに書き込み、
前記カウンタは、リードアドレスを生成して前記デュアルポートＲＡＭに入力するとともに、前記デュアルポートＲＡＭが出力するデータを外部回路が受け取るために使用するクロックを前記外部回路に出力し、
前記デュアルポートＲＡＭは、前記リードアドレスが示す前記デュアルポートＲＡＭのアドレスに記憶したデータを、前記第１ビット幅の単位で外部回路に出力する、
伝送回路。
前記カウンタは、前記デュアルポートＲＡＭの記憶領域の全てに前記データが記憶されていることを条件として、前記リードアドレスを前記デュアルポートＲＡＭに入力するとともに、前記クロックを前記外部回路に出力する、
請求項１に記載の伝送回路。
前記カウンタは、前記クロックとともに、前記デュアルポートＲＡＭが前記データを出力する期間を示すチップセレクト信号と、前記デュアルポートＲＡＭが出力する前記データの終端を示すエンド信号とを出力する、
請求項１又は２に記載の伝送回路。