JP7374170B2 - シフトレジスタ単位回路、ゲート駆動回路、表示装置及び駆動方法 - Google Patents
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Claims (21)
- 表示入力信号を受信するための表示入力端を有し、1フレームの画像を表示する1つの周期の表示期間中に、表示入力信号に基づいて、第1ノードに表示出力制御信号を提供するように構成される第1入力サブ回路と、
ブランク制御ノードを充電するためのブランク入力信号を受信するためのブランク入力端を有し、前記1つの周期のブランク期間中に、前記ブランク入力信号に基づいて、前記第1ノードにブランク出力制御信号を提供するように構成される第2入力サブ回路と、
前記第1ノードの制御下で混合出力信号を出力するための出力端を有するように構成された出力サブ回路であって、前記混合出力信号は、前記表示期間中の前記表示出力制御信号の制御下の表示出力信号、及び前記1つの周期の前記ブランク期間中の前記ブランク出力制御信号の制御下のブランク出力信号である、出力サブ回路と、を備えるシフトレジスタ単位回路であって、
前記第2入力サブ回路は、ブランク制御信号に基づいて前記第1ノードに前記ブランク出力制御信号を提供するように構成された分離サブ回路を含み、
前記分離サブ回路は、前記第1ノードと前記ブランク制御ノードとの間に設定され、前記第1ノードと前記ブランク制御ノードとの間の相互干渉を防止するように構成される、
シフトレジスタ単位回路。 - 前記第1ノードと前記ブランク制御ノードとの間の分離を維持するように、前記分離サブ回路に動作電圧レベルを提供するように構成された漏れ防止サブ回路をさらに備える、請求項1に記載のシフトレジスタ単位回路。
- 前記第2入力サブ回路は、
前記ブランク入力信号に基づいて前記ブランク制御ノードを充電する充電サブ回路と、
前記ブランク制御ノードに接続された一端を有すると共に、前記ブランク入力信号に基づいて前記ブランク制御信号を記憶するように構成された記憶サブ回路とを含む、
請求項2に記載のシフトレジスタ単位回路。 - 前記充電サブ回路は、前記ブランク入力端に接続された第1端、第2クロック信号線に接続された制御端、及び前記ブランク制御ノードに接続された第2端を有する充電トランジスタを含み、
前記記憶サブ回路は、前記ブランク制御ノードに接続された第1端を有する第1キャパシタを含み、
前記分離サブ回路は、第1分離トランジスタ及び第2分離トランジスタを含み、前記第1分離トランジスタは、第3クロック信号線に接続された第1端、前記ブランク制御ノードに接続された制御端を有し、前記第2分離トランジスタは、前記第1分離トランジスタの第2端に接続された第1端、前記第1ノードに接続された第2端、及び前記第3クロック信号線に接続された制御端を有する、
請求項3に記載のシフトレジスタ単位回路。 - 前記分離サブ回路は、前記第2分離トランジスタと直列結合され、第1クロック信号線に接続された制御端を有する第3分離トランジスタをさらに含み、前記第1クロック信号線は、前記第3クロック信号線に提供された電圧レベルよりも低い電圧レベルを提供する、請求項4に記載のシフトレジスタ単位回路。
- 前記漏れ防止サブ回路は、
前記第1ノードに接続された制御端、高電圧信号を提供する高電圧信号線に接続された第2端、及び漏れ防止ノードに接続された第1端を有する第1漏れ防止トランジスタであって、前記第1漏れ防止トランジスタは、前記第1ノードの制御下で前記高電圧信号線からの前記高電圧信号を前記漏れ防止ノードに提供するように構成される、第1漏れ防止トランジスタと、
第1クロック信号線又は前記第3クロック信号線に接続された制御端、前記第1ノードに接続された第1端、及び前記漏れ防止ノードに接続された第2端を有する第2漏れ防止トランジスタであって、前記漏れ防止ノードは、さらに前記第2分離トランジスタの前記第2端に接続される、第2漏れ防止トランジスタとを含む、
請求項4に記載のシフトレジスタ単位回路。 - 前記漏れ防止サブ回路は、前記第1ノードの制御下で前記第2分離トランジスタの前記第2端に前記動作電圧レベルを提供するように構成される、請求項6に記載のシフトレジスタ単位回路。
- 前記表示期間中に前記表示出力信号を出力した後、リセット信号線から提供される表示リセット信号の制御下で前記第1ノードをリセットするように構成された表示リセットサブ回路をさらに含む、請求項1に記載のシフトレジスタ単位回路。
- 前記1つの周期の前記ブランク期間が終了する前に、第2ブランクリセット信号の制御下で前記第1ノードをリセットするように構成されたブランクリセットサブ回路をさらに備え、前記第2ブランクリセット信号は、ブランクリセット信号線から提供される、請求項8に記載のシフトレジスタ単位回路。
- 前記出力サブ回路は、少なくとも1つのシフト信号出力端及び少なくとも1つの画素信号出力端を含む、請求項1に記載のシフトレジスタ単位回路。
- 前記第1ノードの制御下で第2ノードの電圧レベルを制御するように構成された第1制御サブ回路と、
前記第2ノードの制御下で前記第1ノード及び前記出力端の電圧レベルをターンオフ電圧レベルにプルダウンするように構成された第2制御サブ回路とをさらに備える、
請求項9に記載のシフトレジスタ単位回路。 - 前記充電サブ回路は、高電圧信号線VDDに接続された第1端、前記ブランク入力端に接続された制御端、及び前記ブランク制御ノードに接続された第2端を有する充電トランジスタを含み、
前記記憶サブ回路は、前記ブランク制御ノードに接続された第1端を有する第1キャパシタを含み、
前記分離サブ回路は、第1分離トランジスタ及び第2分離トランジスタを含み、前記第1分離トランジスタは、前記高電圧信号線VDDに接続された第1端、前記ブランク制御ノードに接続された制御端を有し、前記第2分離トランジスタは、前記第1分離トランジスタの第2端に接続された第1端、前記第1ノードに接続された第2端、及び第1クロック信号線に接続された制御端を有する、請求項3に記載のシフトレジスタ単位回路。 - 前記第1入力サブ回路は、前記第1ノードに接続された第1端、及び前記表示入力端に接続された第2端及び/又は制御端を有する第1表示入力トランジスタを含み、
前記出力サブ回路は、出力トランジスタと出力キャパシタを含み、前記出力トランジスタは、駆動信号を提供する第4クロック信号線に接続された第1端、前記出力端に接続された第2端、及び前記第1ノードに接続された制御端を有し、前記出力キャパシタは、前記第1ノードに接続された第1端、及び前記出力端に接続された第2端を有する、
請求項1に記載のシフトレジスタ単位回路。 - 前記表示リセットサブ回路は、第1ノードに接続された第1端、前記表示リセット信号を提供する表示リセット端に接続された制御端、及びターンオフ電圧レベルを提供する第1信号線に接続された第2端を有する表示リセットトランジスタを含む、請求項8に記載のシフトレジスタ単位回路。
- 前記ブランクリセットサブ回路は、第1ノードに接続された第1端、前記ブランクリセット信号線に接続された制御端、及びターンオフ電圧レベルを提供する第1信号線に接続された第2端を有するブランクリセットトランジスタを含む、請求項9に記載のシフトレジスタ単位回路。
- 前記第1制御サブ回路は、第1制御トランジスタ及び第2制御トランジスタを含み、前記第1制御トランジスタは、第1プルダウン制御信号線に共通接続された第1端と制御端、及び前記第2ノードに接続された第2端を有し、前記第2制御トランジスタは、前記第2ノードに接続された第1端、前記第1ノードに接続された制御端、及びターンオフ電圧レベルを提供する第1信号線に接続された第2端を有し、
前記第2制御サブ回路は、第1プルダウントランジスタ及び第2プルダウントランジスタを含み、前記第1プルダウントランジスタは、前記第1ノードに接続された第1端、前記第2ノードに接続された制御端、及び前記ターンオフ電圧レベルを提供する前記第1信号線に接続された第2端を有し、前記第2プルダウントランジスタは、前記出力端に接続された第1端、前記第2ノードに接続された制御端、及び前記ターンオフ電圧レベルを提供する前記第1信号線に接続された第2端を有する、
請求項11に記載のシフトレジスタ単位回路。 - 直列にカスケード接続されたN段のシフトレジスタ単位回路を含むゲート駆動回路であって、前記シフトレジスタ単位回路のそれぞれ1つは、請求項1~16のいずれかに記載のシフトレジスタ単位回路と同様である、ゲート駆動回路において、
第i段のシフトレジスタ単位回路は、第(i-1)段のシフトレジスタ単位回路の出力端に接続された表示入力端、及び前記第(i-1)段のシフトレジスタ単位回路の表示リセット端に接続された出力端を含み、Nは2より大きい整数であり、iはN以下の正の整数であり、
第1段のシフトレジスタ単位回路は、表示信号線に接続された表示入力端、及びブランク信号線に接続されたブランク入力端を含み、
第N段のシフトレジスタ単位回路は、リセット信号線に結合された表示リセット端を含む、
ゲート駆動回路。 - 請求項17に記載のゲート駆動回路及びN本のゲート線を備える表示装置であって、第i本のゲート線は前記第i段のシフトレジスタ単位回路の出力端に接続して第i個の表示出力信号を受信し、Nは2より大きい整数であり、iはN以下の正の整数である、表示装置。
- 請求項1~16のいずれか1項に記載のシフトレジスタ単位回路を駆動する方法であって、
1フレームの画像を表示する1つの周期の表示期間中に、
第1制御期間中に、前記シフトレジスタ単位回路の第1入力サブ回路を介して、前記シフトレジスタ単位回路の第1ノードに表示出力制御信号を提供するステップと、
第1出力期間中に、前記第1ノードにおける前記表示出力制御信号の制御下で、前記シフトレジスタ単位回路の出力サブ回路を介して表示出力信号を出力するステップと、を含み、
1フレームの画像を表示する1つの周期のブランク期間中に、
第1制御期間中に、シフトレジスタ単位回路の第2入力サブ回路を介して、ブランク制御信号に基づいて分離サブ回路を介して前記第1ノードにブランク出力制御信号を提供するステップと、
前記第1ノードと前記ブランク制御ノードとの間の分離を維持するように、前記分離サブ回路に動作電圧レベルを提供するステップと、
第2出力期間中に、前記第1ノードでのブランク出力制御信号の制御下で、前記出力サブ回路を介してブランク出力信号を出力するステップとを含む、方法。 - 前記第1出力期間後の表示リセット期間中に、前記シフトレジスタ単位回路における表示リセット端からの表示リセット信号の制御下で前記第1ノードをリセットするステップをさらに含む、請求項19に記載の方法。
- 前記ブランク期間後の第2ブランクリセット期間中に、第2ブランクリセット信号の制御下で前記第1ノードをリセットするステップを含む、請求項20に記載の方法。
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