JP7358042B2 - 光電変換装置、カメラ、移動体、および、信号処理装置 - Google Patents

Description

本発明は光電変換装置、カメラ、移動体、および、信号処理装置に関する。

被写体の動きを検出する機能を備えた撮像装置が提案されている。非特許文献１に記載の撮像装置は、画素アレイを複数の画素ブロックに分割し、画素ブロック内の信号を加算（あるいはビニング）して読み出すことにより、動き検出期間における消費電力低減を図っている。被写体の動きが検知されると、撮像装置はより解像度の高い画像を出力する。すなわち、非特許文献１には、イベントドリブン型のイメージセンサが開示されている。

Ｏ． Ｋｕｍａｇａｉ， ｅｔ ａｌ． "Ａ １／４－ｉｎｃｈ ３．９Ｍｐｉｘｅｌ Ｌｏｗ－Ｐｏｗｅｒ Ｅｖｅｎｔ－Ｄｒｉｖｅｎ Ｂａｃｋ－Ｉｌｌｕｍｉｎａｔｅｄ Ｓｔａｃｋｅｄ ＣＭＯＳ Ｉｍａｇｅ Ｓｅｎｓｏｒ" ＩＳＳＣＣ Ｄｉｇ． Ｔｅｃｈ． Ｐａｐｅｒｓ， ｐｐ． ８６－８８， Ｆｅｂ ２０１８．

非特許文献１に記載の技術によれば、ビニングは、複数の出力線を接続するスイッチ、および、画素のフローティングディフュージョンノード（以下、ＦＤノード）を接続するスイッチによって行われる。しかしながら、動体検知において、ビニング動作でだけでは十分に消費電力を低減することが困難な場合がある。

上記の課題に鑑み、本発明は、光電変換装置、特にイベントドリブン型のイメージセンサにおいて、消費電力を低減することを目的とする。

実施例の光電変換装置は、複数の画素と、前記複数の画素から出力された信号に対してアナログデジタル変換を行う信号処理回路と、信号が読み出される画素を選択するための選択信号を供給する走査回路と、少なくとも２つの画素の信号を加算することによって生成される第１信号を前記信号処理回路へ入力する第１モードと、前記少なくとも２つの画素の信号のそれぞれを第２信号として個別に前記信号処理回路へ入力する第２モードと、を切り替えるスイッチ部と、を備え、前記第１モードにおいて、前記信号が読み出される画素からの前記信号の出力開始から終了までの第１の期間が、前記第２モードにおいて、前記信号が読み出される画素からの前記信号の出力開始から終了までの第２の期間より短い。

別の実施例の光電変換装置は、複数の画素と、前記複数の画素から出力された信号に対してアナログデジタル変換を行う信号処理回路と、少なくとも２つの画素の信号を加算することによって生成される第１信号を前記信号処理回路へ入力する第１モードと、前記少なくとも２つの画素の信号のそれぞれを第２信号として個別に前記信号処理回路へ入力する第２モードと、を切り替えるスイッチ部と、を備え、前記第１モードにおいて、１つの前記第１信号を処理するために前記信号処理回路が行う読み出し動作が、第１回数の前記アナログデジタル変換を含み、前記第２モードにおいて、１つの前記第２信号を処理するために前記信号処理回路が行う読み出し動作が、前記第１回数よりも多い第２回数の前記アナログデジタル変換を含み、前記複数の画素のそれぞれは、光電変換によって生じた電荷に基づく信号を受ける入力ノードと、前記入力ノードを電源電圧にリセットするためのリセット部と、を含み、前記第１モードにおいて、前記少なくとも２つの画素のいずれかが、前記光電変換によって生じた電荷に基づく信号が前記入力ノードに入力された状態で、前記第１信号を出力し、前記第２モードにおいて、前記少なくとも２つの画素のそれぞれが、前記入力ノードが電源電圧にリセットされた状態で、リセットレベル信号を出力し、さらに、光電変換によって生じた電荷に基づく前記信号が前記入力ノードに入力された状態で、前記第２信号を出力し、前記第１モードにおいて、１つの前記第１信号を処理するために前記信号処理回路が行う前記読み出し動作は、前記リセットレベル信号に対するアナログデジタル変換を含まず、前記第２モードにおいて、１つの前記第２信号を処理するために前記信号処理回路が行う前記読み出し動作は、前記リセットレベル信号に対するアナログデジタル変換と、前記第２信号に対するアナログデジタル変換と、を含む。

実施例の信号処理装置は、入力された信号に対してアナログデジタル変換を行う信号処理回路と、信号が読み出される画素を選択するための選択信号を供給する走査回路と、を備え、前記信号処理回路は、少なくとも２つの信号を加算することによって生成される第１信号が前記信号処理回路へ入力される第１モードと、前記少なくとも２つの信号のそれぞれが第２信号として個別に前記信号処理回路へ入力される第２モードとを有し、前記第１モードにおいて、前記信号が読み出される画素からの前記信号の出力開始から終了までの期間に対応する第１のアナログデジタル変換期間が、前記第２モードにおいて、前記信号が読み出される画素からの前記信号の出力開始から終了までの期間に対応する第２のアナログデジタル変換期間より短い。

別の実施例の信号処理装置は、入力された信号に対してアナログデジタル変換を行う信号処理回路を備え、前記信号処理回路は、少なくとも２つの信号を加算することによって生成される第１信号が前記信号処理回路へ入力される第１モードと、前記少なくとも２つの信号のそれぞれが第２信号として個別に前記信号処理回路へ入力される第２モードとを有し、前記複数の画素のそれぞれは、光電変換によって生じた電荷に基づく信号を受ける入力ノードと、前記入力ノードを電源電圧にリセットするためのリセット部と、を含み、前記第１モードにおいて、前記少なくとも２つの画素のいずれかが、前記光電変換によって生じた電荷に基づく信号が前記入力ノードに入力された状態で、前記第１信号を出力し、前記第２モードにおいて、前記少なくとも２つの画素のそれぞれが、前記入力ノードが電源電圧にリセットされた状態で、リセットレベル信号を出力し、さらに、光電変換によって生じた電荷に基づく前記信号が前記入力ノードに入力された状態で、前記第２信号を出力し、前記第１モードにおいて、１つの前記第１信号を処理するために前記信号処理回路が行う読み出し動作は、前記リセットレベル信号に対するアナログデジタル変換を含まず、前記第２モードにおいて、前記信号処理回路が行う読み出し動作は、前記リセットレベル信号に対するアナログデジタル変換と、前記第２信号に対するアナログデジタル変換と、を含む。

本発明によれば、消費電力を低減することができる。

実施例１に関わる光電変換装置の模式図。 実施例１に関わる画素の等価回路図。 実施例１に関わる比較回路の等価回路図。 実施例１に関わる光電変換装置の駆動を模式的に示すタイミングチャート図。 実施例２に関わる光電変換装置の駆動を模式的に示すタイミングチャート図。 実施例３に関わる光電変換装置の駆動を模式的に示すタイミングチャート図。 実施例４に関わる光電変換装置の駆動を模式的に示すタイミングチャート図。 実施例５に関わる光電変換装置の模式図。 実施例５に関わる画素の等価回路図。 カメラの実施例のブロック図。 移動体の実施例のブロック図。

以下では、本発明の実施例について図面を用いて詳細に説明する。本発明は以下に説明される実施例のみに限定されない。本発明の趣旨を超えない範囲で以下に説明される実施例の一部の構成が変更された変形例も、本発明の実施例である。また、以下のいずれかの実施例の一部の構成を、他の実施例に追加した例、あるいは他の実施例の一部の構成と置換した例も本発明の実施例である。

図１の回路ブロック図を参照して、第１の実施例に係る光電変換装置を説明する。本実施例の光電変換装置は、被写体の撮像を行うイメージセンサＩＭ１である。イメージセンサＩＭ１は、あるいは、撮像装置とも呼ばれる。

図１は、イメージセンサＩＭ１の構成要素を模式的に示している。行列状に配置された複数の画素１００によって画素アレイ１０１が構成される。複数の画素１００は複数の列を構成するように配置される。図１は、一例として、４行３列に配列された画素１００を有する画素アレイ１０１を示している。画素アレイ１０１における複数の画素１００の配置ならびに数は、これに限られない。

各画素１００は、入射光に応じた画素信号を生成する。画素１００へ光が入射すると、光電変換によって電荷が生じる。画素信号は、光電変換によって生じた電荷に基づく信号である。画素１００の内部で処理されている信号、および、画素１００から出力された信号の両方を、画素信号と呼ぶ。また、画素１００は、光電変換によって生じた電荷に基づく信号（画素信号）とは別に信号を生成しうる。例えば、画素１００は、リセットされた状態に基づくリセットレベル信号を生成する。画素信号とリセットレベル信号とは、それが生成されたときの画素１００の状態に応じて区別される。

なお、画素信号およびリセットレベル信号は、画素１００から出力されたあと、いくつかの回路ブロックを経由する。その各段階において、画素信号およびリセットレベル信号を、総称して、別の名前で呼ぶことがある。

同じ行に属する複数の画素１００は、１つまたは複数の駆動線に共通に接続される。１つの画素１００が複数の被制御素子を含む場合、１つの行に対して対応する数の駆動線が配される。垂直走査回路１０３が、駆動線を通じて画素１００に、画素１００の動作を制御するための制御信号を供給する。

複数の列に対応して、複数の出力線が配される。例えば、１つの列に１つの出力線が配される。この場合、１つの列を構成する複数の画素１００は、１つの出力線１０２に共通に接続される。あるいは、１つの列に複数の出力線が配される。この場合、１つの列を構成する複数の画素１００の一部は、複数の出力線の１つに接続され、一方、同じ列を構成する複数の画素１００の他の一部は、複数の出力線の他の１つに接続される。

本実施例の信号処理回路は、複数の列回路１０４を含む。出力線１０２は列回路１０４に接続される。出力線１０２を通じて列回路１０４に供給される信号を垂直線信号Ｖｖｌと呼ぶ。

列回路１０４は、定電流回路１０５、比較回路１０７、メモリ部１０９を含む。定電流回路１０５は、画素１００の一部とあわせてソースフォロア回路を構成する。ソースフォロア回路は、画素１００の状態に応じた信号（画素信号やリセットレベル信号）を垂直線信号Ｖｖｌとして、出力線１０２へ出力する。

出力線１０２は比較回路１０７に接続され、垂直線信号Ｖｖｌが比較回路１０７に供給される。比較回路１０７には、垂直線信号Ｖｖｌのほかに、参照信号発生回路１０６から参照信号Ｖｒが供給される。参照信号発生回路１０６は、制御回路１１２からの指示に応じて、参照信号Ｖｒとしてランプ信号を出力する。ランプ信号とは、時間の経過に対して一定の比率で変化する信号である。

比較回路１０７は、垂直線信号Ｖｖｌと参照信号Ｖｒとを比較し、その比較結果に応じた比較信号Ｖｃｍｐをメモリ部１０９に供給する。一例として、本実施例の比較回路１０７は、垂直線信号Ｖｖｌが参照信号Ｖｒよりも小さい場合に比較信号ＶｃｍｐをＬレベルとし、垂直線信号Ｖｖｌが参照信号Ｖｒよりも大きい場合に比較信号ＶｃｍｐをＨレベルとする。

メモリ部１０９には、カウンタ１０８からカウント信号ＣＮＴが供給される。カウンタ１０８は、制御回路１１２からの指示に応じて、カウント信号ＣＮＴが表すカウント値を時間の経過とともにカウントアップする。メモリ部１０９は、参照信号発生回路１０６がランプ信号を供給し始めた時点のカウント値と、比較信号Ｖｃｍｐのレベルが切り替わった時点のカウント値との差分を保持する。

すなわち、参照信号発生回路１０６と、比較回路１０７と、カウンタ１０８と、メモリ部１０９とによって、垂直線信号Ｖｖｌをデジタル値に変換するアナログデジタル変換が行われる。各列回路１０４は、アナログデジタル変換器として、比較回路１０７を含んでいる。さらに、各列回路１０４がカウンタ１０８を含んでいてもよい。

本実施例では、メモリ部１０９は、メモリ１０９Ｓと、メモリ１０９Ｎとを含む。メモリ１０９Ｓ及びメモリ１０９Ｎはそれぞれ、参照信号発生回路１０６がランプ信号を供給し始めた時点のカウント値と、比較信号Ｖｃｍｐのレベルが切り替わった時点のカウント値との差分を保持する。

メモリ１０９Ｎは、画素１００がリセットされた後の垂直線信号Ｖｖｌ（リセットレベル信号）に対応するデジタル値を保持する。また、メモリ１０９Ｓは、画素１００において画素信号が読み出されている状態の垂直線信号Ｖｖｌに対応するデジタル値を保持する。

水平走査回路１１０は、複数のメモリ部１０９からデジタル値を順次、出力回路１１１に読み出す。出力回路１１１は、メモリ部１０９から読み出されたデジタル値に基づいて、画素信号に対応するデジタル信号Ｄを生成し、デジタル信号ＤをイメージセンサＩＭ１の外部へ出力する。制御回路１１２は、イメージセンサＩＭ１の各構成要素に対して制御信号を供給することによって、各構成要素の動作を制御する。

図２を参照して、イメージセンサＩＭ１の画素１００の構成について説明する。図２は、画素１００の等価回路図である。

画素１００はフォトダイオードＰＤ、増幅トランジスタＭＳＦ、転送トランジスタＭＴＸ、リセットトランジスタＭＲＳ、選択トランジスタＭＳＥＬを含む。フォトダイオードＰＤは、画素１００への入射光に応じた電荷を発生し、この電荷を蓄積する。転送トランジスタＭＴＸ、リセットトランジスタＭＲＳ、選択トランジスタＭＳＥＬは、それぞれ垂直走査回路１０３から供給される制御信号ＰＴＸ、ＰＲＳ、ＰＳＥＬによって導通状態または非導通状態となるように制御される。増幅トランジスタＭＳＦのゲートは、フローティングディフュージョンノード（以下、ＦＤノード）に接続される。増幅トランジスタＭＳＦのソースは選択トランジスタＭＳＥＬを介して出力線１０２に接続される。

制御信号ＰＲＳがＨレベルになると、リセットトランジスタＭＲＳが導通状態となり、ＦＤノードが電源電圧ＶＤＤに接続される。このとき、ＦＤノードの電圧がリセットされている状態になる。その後、リセットトランジスタＭＲＳが非導通状態になると、ＦＤノードの電圧がリセットされた状態になる。このとき、画素１００はリセットされた状態であるという。制御信号ＰＴＸがＨレベルになると、転送トランジスタＭＴＸが導通状態になり、フォトダイオードＰＤに蓄積された電荷、即ち画素信号がＦＤノードに転送される。制御信号ＰＳＥＬがＨレベルになると、選択トランジスタＭＳＥＬが導通状態となり、図１の定電流回路１０５から出力線１０２を介して増幅トランジスタＭＳＦに電流が供給される。つまり、増幅トランジスタＭＳＦと定電流回路１０５がソースフォロア回路を構成し、画素の状態に対応した信号を垂直線信号Ｖｖｌとして出力する。例えば、ＦＤノードの電圧がリセットされた状態では、画素１００からリセットレベル信号が出力される。また、ＦＤノードに光電変換により生じた電荷が転送された状態では、画素１００は光電変換により生じた電荷に基づく信号、つまり、画素信号を出力する。

本実施例において、ＦＤノードは、光電変換により生じた電荷に基づく信号を受ける入力ノードである。リセットトランジスタＭＲＳは、当該入力ノードをリセットするリセット部である。

図３を参照して、比較回路１０７の構成について説明する。図３は、比較回路１０７の等価回路図である。

本実施例の比較回路１０７は、差動増幅器を用いて構成される。比較回路１０７は、Ｎチャネル型のＭＯＳトランジスタＮＭ１～ＮＭ４を含む。トランジスタＮＭ１は電流源である。トランジスタＮＭ１のゲートには、バイアス電圧ｂｉａｓが供給される。トランジスタＮＭ１のソースは接地ノードに接続される。トランジスタＮＭ２、および、トランジスタＮＭ３は、差動増幅器の入力トランジスタである。

トランジスタＮＭ４のソースは、トランジスタＮＭ１のドレインに接続される。また、トランジスタＮＭ４のドレインは、トランジスタＮＭ２のソース、および、トランジスタＮＭ３のソースに接続されている。トランジスタＮＭ４のゲートには、制御信号ｃｏｍｐ＿ｅｎが供給される。制御信号ｃｏｍｐ＿ｅｎがハイレベルのとき、トランジスタＮＭ４が導通し、比較回路１０７が動作状態となる。一方、制御信号ｃｏｍｐ＿ｅｎがローレベルのときは、トランジスタＮＭ４が非導通となり、比較回路が非動作状態となる。

比較回路１０７は、Ｐチャネル型のＭＯＳトランジスタＰＭ１～ＰＭ４を含む。トランジスタＰＭ１、および、トランジスタＰＭ２は、カレントミラー回路を構成する。トランジスタＰＭ３、および、トランジスタＰＭ４は、それぞれ、対応する入力トランジスタのゲートとドレインとの間を短絡するスイッチ素子である。制御信号ＰＣＦＢが、トランジスタＰＭ３、ＰＭ４を制御する。

ノードＶｉｎは、出力線１０２が接続される。出力線１０２の垂直線信号Ｖｖｌが、容量素子Ｃ１を介して、ノードＶｘに入力される。容量素子Ｃ１を信号入力容量と呼ぶ。ノードＶｒａｍｐには、参照信号発生回路１０６からの参照信号Ｖｒが与えられる。参照信号Ｖｒは、容量素子Ｃ２を介して、トランジスタＮＭ３のゲートに入力される。

次に、本実施例のイメージセンサＩＭ１の動作について説明する。イメージセンサＩＭ１の動作は、制御回路１１２がイメージセンサＩＭ１の各構成要素の動作を制御することによって行われる。図４～図６は、それぞれ、各構成要素を制御するための制御信号のタイミングチャートを模式的に示している。また、図４～図６は、それぞれ、イメージセンサＩＭ１が出力する信号の信号値を模式的に示している。

画素１００の動作は、制御回路１１２が垂直走査回路１０３を制御することによって行われる。メモリ部１０９から出力回路１１１へのデジタル値の読出しは、制御回路１１２が水平走査回路１１０を制御することによって行われる。

本実施例のイメージセンサＩＭ１は、通常の撮像を行う撮像モードと、被写体の動きを検知するための動作検知モードと、を有する。撮像モードでは、少なくとも２つの画素１００の画素信号のそれぞれが、個別に列回路１０４へ入力される。動作検知モードでは、同じ少なくとも２つの画素１００の画素信号を加算することによって生成される信号が、列回路１０４へ入力される。

ここで、複数の信号の加算とは、複数の信号の加算、複数の信号値の平均化、および、複数の信号のビニング（ｂｉｎｎｉｎｇ）を少なくとも含む信号処理である。また、イメージセンサＩＭ１は、２つのモードを切り替えるためのスイッチ部を含む。加算動作およびスイッチ部については、後に詳細に説明する。また、各モードの用途は、撮像や動体検知に限られない。イメージセンサＩＭ１は、少なくとも２つの信号を加算するモードと、当該少なくとも２つの信号を個別に読み出すモードを備えていればよい。

まず、図４を参照して、撮像モードにおける画素信号の読み出し動作について説明する。画素信号の読み出し動作とは、１つの画素１００から画素信号を出力し、当該画素信号に対応するデジタル値をメモリ部１０９に保持する動作のことである。典型的には、１フレームにおいて読み出すべき画素１００の各々に対して、１回の画素信号の読み出し動作が行われる。以下では、１回の画素信号の読み出し動作を説明する。基本的には、同じ行を構成する複数の画素１００に対して、図４に説明される動作が同時に行われる。

図４の時刻ｔ０から時刻ｔ７の期間を、１行の読み出しに対応した１Ｈ期間と呼ぶ。イメージセンサＩＭ１は、画素アレイ１０１を構成する複数の画素行のそれぞれに対して、図４の１Ｈ期間に示される動作を行うことによって、画素アレイ１０１から１フレームに用いられる画素信号を読み出す。

垂直走査回路１０３は、図４に示す１Ｈ期間を通じて、画素信号の読み出し動作の対象の画素１００に供給する制御信号ＰＳＥＬをＨレベルに維持し、一方、他の画素１００に供給する制御信号ＰＳＥＬをＬレベルに維持する。これにより、画素信号の読み出し動作の対象の画素１００が選択される。

時刻ｔ０で画素信号の読み出し動作が開始されると、垂直走査回路１０３は、画素信号の読み出し動作の対象の画素１００の制御信号ＰＲＳをＨレベルからＬレベルにする。これによって、画素１００は、リセットされている状態から、リセットされた状態（リセット状態）になる。図４において、垂直線信号Ｖｖｌ１はリセットされている状態の画素１００に対応する出力線１０２の信号値である。図４において、垂直線信号Ｖｖｌ２はリセット状態にある画素１００に対応する出力線１０２の値（画素リセット時垂直線信号）である。すなわち、垂直線信号Ｖｖｌ２はリセットレベル信号を表している。画素１００がリセットされた状態になると、出力線１０２の信号値は、垂直線信号Ｖｖｌ１から垂直線信号Ｖｖｌ２に変化する。

出力線１０２が垂直線信号Ｖｖｌ２に静定した後、時刻ｔ１で参照信号発生回路１０６の出力は、制御回路１１２からの指示に応じて変化し、オフセット電圧Ｖｒｏｆに設定される。その後、制御信号ＰＣＦＢがＨレベルになり、比較回路１０７の入出力端子はほぼ同電圧となる。

参照信号発生回路１０６は、制御回路１１２からの指示に応じて、変化開始電圧Ｖｒｉｎｉにリセットされた後、時刻ｔ２で参照信号Ｖｒとしてランプ信号を供給し始める。言い換えると、参照信号発生回路１０６は、参照信号Ｖｒの値を時間の経過に対して一定の比率で変化させ始める。

これと同時に、カウンタ１０８は、制御回路１１２からの指示に応じて、出力するカウント値をゼロからカウントアップし始める。参照信号Ｖｒがオフセット電圧Ｖｒｏｆを下回り、比較信号ＶｃｍｐがＬレベルからＨレベルに切り替わると、メモリ１０９Ｎは、その時点のカウンタ１０８からのカウント値を保持する。このカウント値は、リセットレベル信号をＡＤ変換したデジタル値に対応する。以下、このＡＤ変換をＮ変換と呼び、Ｎ変換で保持されるデジタル値をＮと呼ぶ。

図４のカウント（メモリＮ）のＨレベルは、メモリ１０９Ｎにおけるカウント値が変化している状態、Ｌレベルはメモリ１０９Ｎにおけるカウント値が変化していない状態を表現している。

時刻ｔ２でカウンタ１０８のカウントアップに応じて変化を開始（Ｈレベル）し、比較信号ＶｃｍｐがＬレベルからＨレベルに切り替わる時刻にカウント値を保持するために変化を停止する（Ｌレベル）。

Ｎ変換の終了時刻である時刻ｔ３で参照信号発生回路１０６は、制御回路１１２からの指示に応じて、変化開始電圧Ｖｒｉｎｉにリセットされる。

その後、垂直走査回路１０３は、時刻ｔ４から時刻ｔ５の期間で制御信号ＰＴＸを一時的にＨレベルにすることによって、フォトダイオードＰＤに蓄積された電荷、即ち画素信号をＦＤノードに転送する。それに応じて、出力線１０２の信号値は、垂直線信号Ｖｖｌ２から垂直線信号Ｖｖｌ３に変化する。すなわち、画素信号が画素１００から出力線１０２に出力される。

リセット信号を表す垂直線信号Ｖｖｌ２から画素信号を表す垂直線信号Ｖｖｌ３への変化量をΔＶｖｌで表す。変化量ΔＶｖｌは画素１００への入射光量に応じた値となる。

出力線１０２が垂直線信号Ｖｖｌ３に十分に静定した後、時刻ｔ６で参照信号発生回路１０６は、制御回路１１２からの指示に応じて、参照信号Ｖｒとしてランプ信号を供給し始める。イメージセンサＩＭ１は、リセットレベル信号に対応する垂直線信号Ｖｖｌ２に対してＡＤ変換を行ったのと同様に、画素信号に対応する垂直線信号Ｖｖｌ３に対してＡＤ変換を行う。メモリ１０９Ｓは、画素読み出し時垂直線信号をＡＤ変換したデジタル値を保持する。以下、このＡＤ変換をＳ変換と呼び、Ｓ変換で保持されるデジタル値をＳと呼ぶ。

以上の動作によって、リセットレベル信号をＡＤ変換して得られたデジタル値Ｎがメモリ１０９Ｎに保持され、画素信号をＡＤ変換して得られたデジタル値Ｓがメモリ１０９Ｓに保持される。その後、メモリ１０９Ｓに保持される値Ｓからメモリ１０９Ｎに保持される値の差分演算を出力回路１１１で行うことによりフォトダイオードＰＤに蓄積された電荷に応じたデジタル信号Ｄを生成する。

以上が、通常の撮像を行う撮像モードにおいて、１つの画素１００から１つの画素信号を１回読み出すための動作である。

次に、図５を参照して、被写体の動きを検知する動作検知モードにおける画素信号の読み出し動作について説明する。

基本的に、動作検知モードにおける画素信号の読み出し動作は、撮像モードにおける画素信号の読み出し動作と同様の部分を含む。図４の撮像モードと図５の動体検知モードとの差異は、動体検知モードでは、図４の時刻ｔ２から時刻ｔ４までの動作、つまり、リセットレベル信号に対してＡＤ変換が行われないことである。それ以外の動作は、図４と同じである。具体的に、図５を参照して説明すると、時刻ｔ０から時刻ｔ１までの動作は、図４と同じである。時刻ｔ１で比較回路１０７をオフセット電圧Ｖｒｏｆに設定した後、図４の時刻ｔ４以降の動作が行われる。

このように、動作検知モードにおいて、１つの画素信号を処理するために列回路１０４が行う読み出し動作は、１回のＡＤ変換のみを含む。これに対して、撮像モードにおいて、１つの画素信号を個別に処理するために列回路１０４が行う読み出し動作は、２回のＡＤ変換を含む。すなわち、撮像モードにおけるＡＤ変換の回数（第２回数）が、動作検知モードにおけるＡＤ変換の回数（第１回数）より多い。

また、ＡＤ変換の回数の違いに応じて、動作検知モードにおける１Ｈ期間は、撮像モードにおける１Ｈ期間よりも短い。上述の通り、１Ｈ期間は、１つの画素信号を処理するために列回路１０４が行う読み出し動作の開始から終了までの期間である。つまり、加算された画素信号を処理するために列回路１０４が行う読み出し動作の開始から終了までの期間（第１の期間）が、１つの画素信号を個別に処理するために列回路１０４が行う読み出し動作の開始から終了までの期間（第２の期間）より短い。

したがって、動体検知モードの読み出し動作では、比較回路１０７が動作する期間を短縮することが可能である。結果として、消費電力を低減することが可能である。ＡＤ変換を行わない期間は、制御信号ｃｏｍｐ＿ｅｎをローレベルにすることで、比較回路１０７を非動作状態して、消費電力を低減することが可能である。あるいは、トランジスタＮＭ１が電流を流さない程度に、バイアス電圧ｂｉａｓを下げることで、比較回路１０７を非動作状態にすることが可能である。

なお、ＡＤ変換の回数の違い、および、読み出し動作の期間の違いは、それぞれが独立に消費電力の低減の効果に寄与している。したがって、イメージセンサＩＭ１がいずれか一方の特徴だけを備えていれば、消費電力を低減することが可能である。例えば、図５の動体検知モードの読み出し動作は、図４の時刻ｔ２から時刻ｔ４に相当する長さの期間の待機動作を含んでいてもよい。この場合、２つのモードにおいて読み出し動作が行われる期間の長さは同じである。それでも、ＡＤ変換の回数が少ないため、動体検知モードでは、消費電力を低減することが可能である。

本実施例の動体検知モードの読み出し動作ではＮ変換が行われない。そのため、画像においてノイズが生じる可能性がある。例えば、比較信号ＶｃｍｐがＬレベルからＨレベルに切り替わってからメモリ１０９Ｓがカウント値を保持するまでの遅延が除去されない。この遅延は比較回路１０７毎に異なるため、画像においては縦筋となる。しかし、動作検知モードにおいては、被写体の変化を検知することが目的であるため、ある程度のノイズを許容することが可能である。したがって、一部のアプリケーションにおいては、本実施例のイメージセンサＩＭ１は特に有用である。

続いて、本実施例のイメージセンサＩＭ１の動作の他の例について説明する。まず、撮像モードの動作は、図４で説明したものと同じである。以下、動体検知モードにおける画素信号の読み出し動作を説明する。図６は、図５と同様に、動体検知モードにおける画素信号の読み出し動作のタイミングチャートを模式的に示している。

図６に示された画素信号の読み出し動作は、図５に示された画素信号の読み出し動作と同じ動作を含む。図６においては、時刻ｔ０から時刻ｔ１の期間、時刻ｔ４から時刻ｔ５の期間、時刻ｔ５から時刻ｔ６の期間が、それぞれ、図５（および図４）の対応する期間と比較して短い。

時刻ｔ０から時刻ｔ１の期間が短縮されたことで、リセットレベル信号を表す垂直線信号Ｖｖｌ２が静定する前に、比較回路１０７の出力がオフセット電圧Ｖｒｏｆに設定される。これにより、１Ｈ期間を短縮することで消費電力を低減することが可能である。

時刻ｔ４から時刻ｔ５の期間が短縮されたことで、フォトダイオードＰＤの電荷を転送する動作が短縮される。また、時刻ｔ５から時刻ｔ６の期間が短縮されたことで、画素信号を表す垂直線信号Ｖｖｌ３が制定する前に、画素信号に対するＡＤ変換が開始される。これらの構成によっても、１Ｈ期間を短縮することができ、結果として、消費電力を低減することが可能である。

これらの期間の短縮により、画像にノイズが生じる可能性がある。例えば、比較回路１０７の入出力端子がほぼ同電圧となる時に、出力線１０２の垂直線信号Ｖｖｌ２が十分に静定していない場合がある。これはＡＤ変換の結果が垂直線信号Ｖｖｌに対してオフセットを含むことにつながる。あるいは、フォトダイオードＰＤの電荷の全部を転送する前に、電荷の転送動作が終了する場合がある。

しかし、複数の画素１００の画素信号を加算する場合には、これらのノイズは、画質に影響しないことが多い。画素信号の加算に伴い、ノイズ成分も加算される。個々の画素１００や列回路のノイズにはばらつきがある。しかし、それらのノイズを加算すると、加算した結果は平均値に収束する。つまり、画像全体にほぼ均一にノイズ成分が重畳される。結果として、ノイズ感を低減することが可能である。あるいは、複数の画像の差分を取得する場合、各画像にほぼ同量だけ重畳されるノイズ成分はキャンセルすることができる。

なお、本実施例では、制御信号ＰＴＸがＨレベルである期間を短縮すること、すなわち、制御信号ＰＴＸのパルス信号のパルス幅を短くすることで、１Ｈ期間を短縮している。他の制御信号が含むパルス信号のパルス幅を短くして１Ｈ期間を短縮してもよい。

また、図６に示された動体検知モードの読み出し動作の例は、図５に示された画素信号の読み出し動作の一部が短縮された動作に対応する。他にも、動体検知モードの読み出し動作として、図４に示された画素信号の読み出し動作において、一部の期間を短縮してもよい。例えば、図４において、時刻ｔ０から時刻ｔ１の期間、時刻ｔ１から時刻ｔ２の期間、時刻ｔ４から時刻ｔ５の期間、時刻ｔ５から時刻ｔ６の期間を、それぞれ、短縮することができる。この場合、撮像モードにおけるＡＤ変換の回数と、動作検知モードにおけるＡＤ変換の回数とは同じである。しかし、動作検知モードにおける１Ｈ期間は、撮像モードにおける１Ｈ期間よりも短い。結果として、動体検知モードでは、消費電力を低減することが可能である。

続いて、本実施例のイメージセンサＩＭ１の動作の他の例について説明する。まず、撮像モードの動作は、図４で説明したものと同じである。以下、動体検知モードにおける画素信号の読み出し動作を説明する。図７は、図５および図６と同様に、動作検知モードにおける画素信号の読み出し動作のタイミングチャートを模式的に示している。

図７に示された画素信号の読み出し動作は、図５に示された画素信号の読み出し動作と同じ動作を含む。図７においては、時刻ｔ６から時刻ｔ７の期間が、図５（および図４）の時刻ｔ６から時刻ｔ７の期間と比較して短い。

動体検知モードでのＡＤ変換の期間を、撮像モードでのＡＤ変換の期間よりも短く設定している。そのために、動体検知モードでは、列回路１０４は第１周波数のクロック信号に基づいて、画素信号に対するＡＤ変換を行う。そして、撮像モードでは、列回路１０４は第１周波数より低い第２周波数のクロック信号に基づいて、画素信号に対するＡＤ変換を行う。

動体検知モードでは、高い周波数のクロック信号に基づいてＡＤ変換が行われるため、参照信号Ｖｒの信号値の、時間の経過に対する変化の比率が大きい。そのため、参照信号Ｖｒのリニアリティの影響を受けて画質が低下する場合がある。しかし、高い周波数のクロック信号が用いられるため、ＡＤ変換が費やす時間（時刻ｔ６から時刻ｔ７）を短縮することができる。結果として、消費電力を低減することが可能である。

以上に説明した動作では、ＡＤ変換の回数、または、１Ｈ期間の長さ、あるいは、その両方が、撮像モードと動体検知モードとで異なる。このような構成の他にも、列回路１０４に供給する電流を小さくすることで、消費電力を低減することができる。具体的には、動作検知モードにおいて、定電流回路１０５あるいは比較回路１０７の電流値を小さくする。

撮像モードと動体検知モードとで動作を変えることは、イメージセンサＩＭ１の制御が複雑化する可能性がある。これに対して、電流値を変更することは、バイアス電圧を変更するなどの方法で、比較的に簡単に行うことが可能である。

次に、複数の画素信号を加算するための構成、ならびに、動体検知モードと撮像モードとを切り替える手段について説明する。

図１が示すように、本実施例のイメージセンサＩＭ１は、スイッチ素子１１４を含む。スイッチ素子１１４は、２つの出力線１０２を接続する。便宜的に、１つのスイッチ素子１１４に接続された２つの出力線１０２を、第１の出力線１０２、および、第２の出力線１０２と呼ぶ。動体検知モードにおいて、スイッチ素子１１４はオン状態（導通状態）に制御される。撮像モードにおいて、スイッチ素子１１４はオフ状態（非導通状態）に制御される。

スイッチ素子１１４がオン状態の時に、第１の出力線１０２に接続された（第１の）画素１００の画素信号、および、第２の出力線１０２に接続された（第２の）画素１００の画素信号が同時に出力される。これにより、２つの画素１００の画素信号が加算される。具体的には、２つの出力線１０２の垂直線信号Ｖｖｌが、第１の画素１００の画素信号の信号値と第２の画素１００の画素信号の信号値との平均値に対応した信号値を持つ。

加算によって生成された信号は、第１の出力線１０２に接続された（第１の）列回路１０４、および、第２の出力線１０２に接続された（第２の）列回路１０４の、少なくとも一方に入力される。２つの列回路１０４の一方を動作させ、他方に供給する電流を止めるまたは小さくすることで、画素信号の読み出し動作における消費電力を低減することができる。

一方、撮像モードにおいては、スイッチ素子１１４がオフ状態の時に、第１の出力線１０２に接続された（第１の）画素１００の画素信号、および、第２の出力線１０２に接続された（第２の）画素１００の画素信号が同時に出力される。それぞれの画素信号は、対応する列回路１０４に個別に入力される。

このように、スイッチ素子１１４は、複数の画素信号を加算するための加算手段であり、また、動体検知モードと撮像モードとを切り替えるスイッチ部である。

スイッチ素子１１４は、互いに異なる画素列に属する２つの画素１００から出力された画素信号を加算する。すなわち、スイッチ素子１１４は、出力線１０２において行方向の加算を行う。これに対して、同じ画素列に属する複数の画素１００からの画素信号を加算してもよい。そのためには、同じ画素列に属する複数の画素１００において同時に選択トランジスタＭＳＥＬをオン状態に制御する。これにより、出力線１０２において列方向の加算を行うことができる。この場合、選択トランジスタＭＳＥＬを制御する垂直走査回路１０３が、動体検知モードと撮像モードとを切り替えるスイッチ部として機能する。

出力線１０２における行方向の加算と列方向の加算とは適宜組み合わせて用いられる。あるいは、スイッチ素子１１４を有していないイメージセンサの実施例においては、出力線１０２における列方向の加算だけが行われる。

画素信号を加算する別の手段として、画素内での加算が行われる。図８の回路ブロック図を参照して、変形例に係るイメージセンサＩＭ２の構成について説明する。

図１に示されたイメージセンサＩＭ１に対して、図８が示す通り、イメージセンサＩＭ２は複数の画素１００を接続する画素接続素子１１３をさらに備えている。そのほかの構成、および、動作は、イメージセンサＩＭ１と同じである。

図８では、複数の画素接続素子１１３のそれぞれは、上下方向（列方向）に隣り合って並んだ２つの画素１００を接続している。さらに、異なる画素列に属する２つの画素１００を接続する画素接続素子１１３が配されてもよい。便宜的に、１つの画素接続素子１１３によって接続された２つの画素１００を、第１の画素１００、および、第２の画素１００と呼ぶ。

図９を参照して、図８の画素１００の回路構成例について説明する。本実施例の画素接続素子１１３は、加算トランジスタＭＡＤＤによって構成される。加算トランジスタＭＡＤＤのソースは、ある画素１００のＦＤノードに接続される。加算トランジスタＭＡＤＤのドレインは、他の画素１００のＦＤノードに接続される。加算トランジスタＭＡＤＤは、垂直走査回路１０３から供給される制御信号ＰＡＤＤによって導通状態（オン状態）または非導通状態（オフ状態）となるように制御される。動体検知モードにおいて、加算トランジスタＭＡＤＤはオン状態（導通状態）に制御される。撮像モードにおいて、加算トランジスタＭＡＤＤはオフ状態（非導通状態）に制御される。

加算トランジスタＭＡＤＤがオン状態の時に、第１の画素１００、および、第２の画素１００の両方で、同時に、信号電荷の転送が行われる。これにより、第１の画素１００で発生した電荷と、第２の画素１００で発生した電荷とが、ＦＤノードにおいて加算される。結果として、２つの画素１００の画素信号が加算される。加算によって生成された信号は、第１の画素１００、および、第２の画素１００の少なくとも一方から、出力線１０２に出力される。これにより、画像のデータ量を減らすことができ、消費電力を低減することが可能である。

一方、撮像モードにおいては、加算トランジスタＭＡＤＤがオフ状態の時に、第１の画素１００の画素信号の読み出し動作、および、第２の画素１００の画素信号の読み出し動作が順に行われる。そして、それぞれの画素信号は、対応する列回路１０４に個別に入力される。

このように、画素接続素子１１３は、複数の画素信号を加算するための加算手段であり、また、動体検知モードと撮像モードとを切り替えるスイッチ部である。なお、この変形例においても、スイッチ素子１１４は行方向の加算を行う。スイッチ素子１１４は、出力線１０２において画素信号の加算を行う。一方、画素接続素子１１３は、画素１００の内部（例えばＦＤノード）において、画素信号の加算を行う。

画素信号の加算は他の方法で実現することもできる。例えば、行方向の平均化を比較器の信号入力容量で実現することもできる。この場合でも、一部の比較回路１０７をパワーダウンして、消費電力を低減することができる。

また、本実施例では、複数の画素１００の画素信号が加算されることに加えて、間引きによって画像のデータ量を減らすことで消費電力を低減することも可能である。

最後に、動体検知の動作例として、動体検知モードと撮像モードの切り替えについて説明する。監視カメラなどへの搭載に適したイベントドリブン型のイメージセンサでは、動体検知モードでの消費電力を低減することが好ましい。

消費電力低減のために、本実施例のイメージセンサＩＭ１およびＩＭ２は、動体検知モードでは省電力の駆動を行い、動体検知後に通常の撮像モードに移行する。具体的には、動体検知モードで得られる第１画像と第２画像との差分を取得する。取得した差分が閾値より大きいことを検知したことに応じて、制御回路１１２は動体検知モードから撮像モードに切り替わるようにスイッチ部を制御する。このとき、動体検知モードにおいて上述の画素信号の読み出し動作（図５～図７）が行われるため、消費電力を低減することができる。

また、本実施例のイメージセンサＩＭ１およびＩＭ２は、動体検知モードでの動作中に、被写体の動きに関わらず撮像モードに定期的に切り替えることができる。具体的には、動体検知モードで得られる複数の画像のそれぞれについて前の画像との差分を取得する。差分が閾値より小さいことを連続で検知した回数が所定の値に達したことに応じて、制御回路１１２は動体検知モードから撮像モードに切り替わるようにスイッチ部を制御する。

以上に説明した構成により、動体検知モードにおいて消費電力を低減しながらも、定期的に、あるいは、動体を検知したことに応じて、解像度の高い画像を取得することができる。

カメラシステムの実施例について説明する。カメラシステムとして、デジタルスチルカメラ、デジタルカムコーダ、監視カメラ、カメラヘッド、複写機、ファックス、携帯電話、車載カメラ、観測衛星などがあげられる。図１０に、カメラシステムの例として監視カメラのブロック図を示す。

図１０において、１００１はレンズの保護のためのバリアである。１００２は被写体の光学像を撮像装置１００４に結像させるレンズである。１００３はレンズ１００２を通った光量を可変するための絞りである。撮像装置１００４には、上述の各実施例で説明した光電変換装置が用いられる。

１００７は撮像装置１００４より出力された画素信号に対して、補正やデータ圧縮などの処理を行い、画像信号を取得する信号処理部である。そして、図１０において、１００８は撮像装置１００４および信号処理部１００７に、各種タイミング信号を出力するタイミング発生部、１００９はカメラ全体を制御する全体制御部である。１０１０は画像データを一時的に記憶する為のフレームメモリ部である。１０１１は記録媒体に記録または読み出しを行うためのインターフェース部である。１０１２は撮像データの記録または読み出しを行う為の半導体メモリ等の着脱可能な記録媒体である。１０１３は外部コンピュータ等と通信する為のインターフェース部である。

なお、カメラシステムは少なくとも撮像装置１００４と、撮像装置１００４に被写体からの光を結像するレンズ１００２とを有すればよい。

以上に説明した通り、カメラシステムの実施例において、撮像装置１００４には、上述の各実施例の光電変換装置が用いられる。このような構成によれば、カメラシステムの消費電力を低減することができる。

移動体の実施例について説明する。本実施例の移動体は、車載カメラを備えた自動車である。図１１（ａ）は、自動車１００の外観と主な内部構造を模式的に示している。自動車１００は、撮像装置１０２、撮像システム用集積回路（ＡＳＩＣ：Ａｐｐｌｉｃａｔｉｏｎ Ｓｐｅｃｉｆｉｃ Ｉｎｔｅｇｒａｔｅｄ Ｃｉｒｃｕｉｔ）１０３、警報装置１１２、主制御部１１３を備える。

撮像装置１０２は、上述の実施例で説明したいずれかの光電変換装置が用いられる。警報装置１１２は、撮像システム、車両センサ、制御ユニットなどから異常を示す信号を受けたときに、運転手へ向けて警告を行う。主制御部１１３は、撮像システム、車両センサ、制御ユニットなどの動作を統括的に制御する。なお、自動車１００が主制御部１１３を備えていなくてもよい。この場合、撮像システム、車両センサ、制御ユニットが個別に通信インターフェースを有して、それぞれが通信ネットワークを介して制御信号の送受を行う（例えばＣＡＮ規格）。

図１１（ｂ）は、自動車１００のシステム構成を示すブロック図である。自動車１００は、第１の撮像装置１０２と第２の撮像装置１０２を含む。つまり、本実施例の車載カメラはステレオカメラである。撮像装置１０２には、光学部１１４により被写体像が結像される。撮像装置１０２から出力された画素信号は、画像前処理部１１５によって処理され、そして、撮像システム用集積回路１０３に伝達される。画像前処理部１１５は、Ｓ－Ｎ演算や、同期信号付加などの処理を行う。

撮像システム用集積回路１０３は、画像処理部１０４、メモリ１０５、光学測距部１０６、視差演算部１０７、物体認知部１０８、異常検出部１０９、および、外部インターフェース（Ｉ／Ｆ）部１１６を備える。画像処理部１０４は、画素信号を処理して画像信号を生成する。また、画像処理部１０４は、画像信号の補正や異常画素の補完を行う。メモリ１０５は、画像信号を一時的に保持する。また、メモリ１０５は、既知の撮像装置１０２の異常画素の位置を記憶していてもよい。光学測距部１０６は、画像信号を用いて被写体の合焦または測距を行う。視差演算部１０７は、視差画像の被写体照合（ステレオマッチング）を行う。物体認知部１０８は、画像信号を解析して、自動車、人物、標識、道路などの被写体の認知を行う。異常検出部１０９は、撮像装置１０２の故障、あるいは、誤動作を検知する。異常検出部１０９は、故障や誤動作を検知した場合には、主制御部１１３へ異常を検知したことを示す信号を送る。外部Ｉ／Ｆ部１１６は、撮像システム用集積回路１０３の各部と、主制御部１１３あるいは種々の制御ユニット等との間での情報の授受を仲介する。

自動車１００は、車両情報取得部１１０および運転支援部１１１を含む。車両情報取得部１１０は、速度・加速度センサ、角速度センサ、舵角センサ、測距レーダ、圧力センサなどの車両センサを含む。

運転支援部１１１は、衝突判定部を含む。衝突判定部は、光学測距部１０６、視差演算部１０７、物体認知部１０８からの情報に基づいて、物体との衝突可能性があるか否かを判定する。光学測距部１０６や視差演算部１０７は、対象物までの距離情報を取得する距離情報取得手段の一例である。すなわち、距離情報とは、視差、デフォーカス量、対象物までの距離等に関する情報である。衝突判定部はこれらの距離情報のいずれかを用いて、衝突可能性を判定してもよい。距離情報取得手段は、専用に設計されたハードウェアによって実現されてもよいし、ソフトウェアモジュールによって実現されてもよい。

運転支援部１１１が他の物体と衝突しないように自動車１００を制御する例を説明したが、他の車両に追従して自動運転する制御や、車線からはみ出さないように自動運転する制御などにも適用可能である。

自動車１００は、さらに、エアバッグ、アクセル、ブレーキ、ステアリング、トランスミッション等の走行に用いられる駆動部を具備する。また、自動車１００は、それらの制御ユニットを含む。制御ユニットは、主制御部１１３の制御信号に基づいて、対応する駆動部を制御する。

以上に説明した通り、自動車の実施例において、撮像装置１０２には、上述の実施例のいずれかの光電変換装置が用いられる。このような構成によれば、消費電力を低減することができる。

ＩＭ１ イメージセンサ
ＩＭ２ イメージセンサ
１００ 画素
１０１ 画素アレイ
１０２ 出力線
１０３ 垂直走査回路
１０４ 列回路
１０５ 定電流回路
１０６ 参照信号発生回路
１０７ 比較回路
１０８ カウンタ
１０９ メモリ部
１０９Ｓ メモリ
１０９Ｎ メモリ
１１０ 水平走査回路
１１１ 出力回路
１１２ 制御回路
１１３ 画素接続素子
１１４ スイッチ素子

Claims (28)

1. 複数の画素と、
   前記複数の画素から出力された信号に対してアナログデジタル変換を行う信号処理回路と、
   信号が読み出される画素を選択するための選択信号を供給する走査回路と、
   少なくとも２つの画素の信号を加算することによって生成される第１信号を前記信号処理回路へ入力する第１モードと、前記少なくとも２つの画素の信号のそれぞれを第２信号として個別に前記信号処理回路へ入力する第２モードと、を切り替えるスイッチ部と、を備え、
   前記第１モードにおいて、前記信号が読み出される画素からの前記信号の出力開始から終了までの第１の期間が、前記第２モードにおいて、前記信号が読み出される画素からの前記信号の出力開始から終了までの第２の期間より短い、
   ことを特徴とする光電変換装置。
2. 前記第１モードにおいて、前記複数の画素または前記信号処理回路を制御するための制御信号は第１のパルス幅のパルス信号を含み、
   前記第２モードにおいて、前記制御信号は前記第１のパルス幅より長い第２のパルス幅のパルス信号を含む、
   ことを特徴とする請求項１に記載の光電変換装置。
3. 前記第１モードにおいて、前記信号処理回路は第１周波数のクロック信号に基づいてアナログデジタル変換を行い、
   前記第２モードにおいて、前記信号処理回路は前記第１周波数より低い第２周波数のクロック信号に基づいてアナログデジタル変換を行う、
   ことを特徴とする請求項１または請求項２に記載の光電変換装置。
4. 前記第１モードにおいて、１つの前記第１信号を処理するために前記信号処理回路が行う読み出し動作が、第１回数の前記アナログデジタル変換を含み、
   前記第２モードにおいて、１つの前記第２信号を処理するために前記信号処理回路が行う読み出し動作が、前記第１回数よりも多い第２回数の前記アナログデジタル変換を含む、
   ことを特徴とする請求項１乃至請求項３のいずれか一項に記載の光電変換装置。
5. 前記複数の画素のそれぞれは、光電変換によって生じた電荷に基づく信号を受ける入力ノードと、前記入力ノードをリセットするためのリセット部と、を含み、
   前記第１モードにおいて、前記少なくとも２つの画素のいずれかが、前記光電変換によって生じた電荷に基づく信号が前記入力ノードに入力された状態で、前記第１信号を出力し、
   前記第２モードにおいて、前記少なくとも２つの画素のそれぞれが、前記入力ノードがリセットされた状態で、リセットレベル信号を出力し、さらに、光電変換によって生じた電荷に基づく前記信号が前記入力ノードに入力された状態で、前記第２信号を出力し、
   前記第２モードにおいて、１つの前記第２信号を処理するために前記信号処理回路が行う前記読み出し動作は、前記リセットレベル信号に対するアナログデジタル変換と、前記第２信号に対するアナログデジタル変換と、を含む、
   ことを特徴とする請求項４に記載の光電変換装置。
6. 前記複数の画素は複数の列を構成するように配列され、
   前記信号処理回路は、それぞれがアナログデジタル変換器を含む複数の列回路を有し、
   前記第１モードにおいて、前記第１信号は前記複数の列回路の少なくとも１つに入力され、
   前記第２モードにおいて、前記少なくとも２つの画素からの前記第２信号は、前記複数の列回路のうちの２つの列回路に個別に入力される、
   ことを特徴とする請求項１乃至請求項５のいずれか一項に記載の光電変換装置。
7. 前記複数の列に対応した複数の出力線を備え、
   前記スイッチ部は前記複数の出力線の２つを接続する第１スイッチ素子を含み、
   前記第１スイッチ素子がオン状態となることで、前記第１信号が生成され、
   前記第１スイッチ素子がオフ状態のとき、前記少なくとも２つの画素からの前記第２信号が、前記２つの列回路に個別に入力される、
   ことを特徴とする請求項６に記載の光電変換装置。
8. 前記複数の画素のそれぞれは、光電変換によって生じた電荷に基づく信号を受ける入力ノードを含み、
   前記スイッチ部は、前記少なくとも２つの画素の前記入力ノードを接続する第２スイッチ素子を含み、
   前記第２スイッチ素子がオン状態となることで、前記第１信号が生成され、
   前記第２スイッチ素子がオフ状態のとき、前記少なくとも２つの画素からの前記第２信号が、前記信号処理回路に個別に入力される、
   ことを特徴とする請求項１乃至請求項５のいずれか一項に記載の光電変換装置。
9. 前記複数の画素のそれぞれは、光電変換によって生じた電荷に基づく信号を受ける入力ノードを含み、
   前記複数の画素は複数の列を構成するように配列され、
   前記複数の列に配された複数の画素は列ごとに複数の出力線のそれぞれに接続され、
   前記信号処理回路は、それぞれがアナログデジタル変換器を含む複数の列回路を有し、
   前記スイッチ部は、前記複数の出力線の２つを接続する第１スイッチ素子と、前記少なくとも２つの画素の前記入力ノードを接続する第２スイッチ素子と、を含み、
   前記第１モードにおいて、前記第１スイッチ素子および前記第２スイッチ素子の両方がオン状態となることで、前記第１信号が生成され、かつ、前記第１信号は前記複数の列回路の少なくとも１つに入力され、
   前記第２モードにおいて、前記第１スイッチ素子がオフ状態のとき、前記少なくとも２つの画素からの前記第２信号が、前記信号処理回路に個別に入力される、
   ことを特徴とする請求項１乃至請求項５のいずれか一項に記載の光電変換装置。
10. 前記第１モードで得られる第１画像と第２画像との差分を取得し、前記差分が閾値より大きいことを検知したことに応じて、前記第１モードから前記第２モードに切り替える制御部を備える、
    ことを特徴とする請求項１乃至請求項９のいずれか一項に記載の光電変換装置。
11. 前記第１モードで得られる複数の画像のそれぞれについて前の画像との差分を取得し、前記差分が閾値より小さいことを連続で検知した回数が所定の値に達したことに応じて、前記第１モードから前記第２モードに切り替える制御部を備える、
    ことを特徴とする請求項１乃至請求項１０のいずれか一項に記載の光電変換装置。
12. 複数の画素と、
    前記複数の画素から出力された信号に対してアナログデジタル変換を行う信号処理回路と、
    少なくとも２つの画素の信号を加算することによって生成される第１信号を前記信号処理回路へ入力する第１モードと、前記少なくとも２つの画素の信号のそれぞれを第２信号として個別に前記信号処理回路へ入力する第２モードと、を切り替えるスイッチ部と、を備え、
    前記複数の画素のそれぞれは、光電変換によって生じた電荷に基づく信号を受ける入力ノードと、前記入力ノードを電源電圧にリセットするためのリセット部と、を含み、
    前記第１モードにおいて、前記少なくとも２つの画素のいずれかが、前記光電変換によって生じた電荷に基づく信号が前記入力ノードに入力された状態で、前記第１信号を出力し、
    前記第２モードにおいて、前記少なくとも２つの画素のそれぞれが、前記入力ノードが電源電圧にリセットされた状態で、リセットレベル信号を出力し、さらに、光電変換によって生じた電荷に基づく前記信号が前記入力ノードに入力された状態で、前記第２信号を出力し、
    前記第１モードにおいて、１つの前記第１信号を処理するために前記信号処理回路が行う読み出し動作は、前記リセットレベル信号に対するアナログデジタル変換を含まず、
    前記第２モードにおいて、前記信号処理回路が行う読み出し動作は、前記リセットレベル信号に対するアナログデジタル変換と、前記第２信号に対するアナログデジタル変換と、を含む
    ことを特徴とする光電変換装置。
13. 複数の画素と、
    前記複数の画素から出力された信号に対してアナログデジタル変換を行う信号処理回路と、
    少なくとも２つの画素の信号を加算することによって生成される第１信号を前記信号処理回路へ入力する第１モードと、前記少なくとも２つの画素の信号のそれぞれを第２信号として個別に前記信号処理回路へ入力する第２モードと、を切り替えるスイッチ部と、を備え、
    前記スイッチ部は、前記第１モードでの駆動中に動体を検知すると、前記第１モードから前記第２モードへの切り替えを行い、
    前記第１モードにおいて、１つの前記第１信号を処理するために前記信号処理回路が行う読み出し動作が、第１回数の前記アナログデジタル変換を含み、
    前記第２モードにおいて、１つの前記第２信号を処理するために前記信号処理回路が行う読み出し動作が、前記第１回数よりも多い第２回数の前記アナログデジタル変換を含む、
    ことを特徴とする光電変換装置。
14. 前記第１モードで撮像された第１の画像と、前記第２モードで撮像された第２の画像と、の差分が所定の閾値よりも大きい場合に前記動体と判定することを特徴とする請求項１３に記載の光電変換装置。
15. 前記第１モードにおいて、前記複数の画素または前記信号処理回路を制御するための制御信号は第１のパルス幅のパルス信号を含み、
    前記第２モードにおいて、前記制御信号は前記第１のパルス幅より長い第２のパルス幅のパルス信号を含む、
    ことを特徴とする請求項１２乃至請求項１４のいずれか一項に記載の光電変換装置。
16. 前記第１モードにおいて、前記信号処理回路は第１周波数のクロック信号に基づいてアナログデジタル変換を行い、
    前記第２モードにおいて、前記信号処理回路は前記第１周波数より低い第２周波数のクロック信号に基づいてアナログデジタル変換を行う、
    ことを特徴とする請求項１２乃至請求項１５のいずれか一項に記載の光電変換装置。
17. 前記複数の画素は複数の列を構成するように配列され、
    前記信号処理回路は、それぞれがアナログデジタル変換器を含む複数の列回路を有し、
    前記第１モードにおいて、前記第１信号は前記複数の列回路の少なくとも１つに入力され、
    前記第２モードにおいて、前記少なくとも２つの画素からの前記第２信号は、前記複数の列回路のうちの２つの列回路に個別に入力される、
    ことを特徴とする請求項１２乃至請求項１６のいずれか一項に記載の光電変換装置。
18. 前記複数の列に対応した複数の出力線を備え、
    前記スイッチ部は前記複数の出力線の２つを接続する第１スイッチ素子を含み、
    前記第１スイッチ素子がオン状態となることで、前記第１信号が生成され、
    前記第１スイッチ素子がオフ状態のとき、前記少なくとも２つの画素からの前記第２信号が、前記２つの列回路に個別に入力される、
    ことを特徴とする請求項１７に記載の光電変換装置。
19. 前記複数の画素は複数の列を構成するように配列され、
    前記信号処理回路は、それぞれがアナログデジタル変換器を含む複数の列回路を有し、
    前記第１モードにおいて、前記第１信号は前記複数の列回路の少なくとも１つに入力され、
    前記第２モードにおいて、前記少なくとも２つの画素からの前記第２信号は、前記複数の列回路のうちの２つの列回路に個別に入力され、
    前記第１回数、および、前記第２回数は、それぞれ、１つの前記列回路の行うアナログデジタル変換の回数である、
    ことを特徴とする請求項１３に記載の光電変換装置。
20. 前記複数の画素のそれぞれは、光電変換によって生じた電荷に基づく信号を受ける入力ノードを含み、
    前記スイッチ部は、前記少なくとも２つの画素の前記入力ノードを接続する第２スイッチ素子を含み、
    前記第２スイッチ素子がオン状態となることで、前記第１信号が生成され、
    前記第２スイッチ素子がオフ状態のとき、前記少なくとも２つの画素からの前記第２信号が、前記信号処理回路に個別に入力される、
    ことを特徴とする請求項１２乃至請求項１６のいずれか一項に記載の光電変換装置。
21. 前記複数の画素のそれぞれは、光電変換によって生じた電荷に基づく信号を受ける入力ノードを含み、
    前記複数の画素は複数の列を構成するように配列され、
    前記複数の列に配された複数の画素は列ごとに複数の出力線のそれぞれに接続され、
    前記信号処理回路は、それぞれがアナログデジタル変換器を含む複数の列回路を有し、
    前記スイッチ部は、前記複数の出力線の２つを接続する第１スイッチ素子と、前記少なくとも２つの画素の前記入力ノードを接続する第２スイッチ素子と、を含み、
    前記第１モードにおいて、前記第１スイッチ素子および前記第２スイッチ素子の両方がオン状態となることで、前記第１信号が生成され、かつ、前記第１信号は前記複数の列回路の少なくとも１つに入力され、
    前記第２モードにおいて、前記第１スイッチ素子がオフ状態のとき、前記少なくとも２つの画素からの前記第２信号が、前記信号処理回路に個別に入力される、
    ことを特徴とする請求項１２乃至請求項１６のいずれか一項に記載の光電変換装置。
22. 前記第１モードで得られる第１画像と第２画像との差分を取得し、前記差分が閾値より大きいことを検知したことに応じて、前記第１モードから前記第２モードに切り替える制御部を備える、
    ことを特徴とする請求項１２乃至請求項２１のいずれか一項に記載の光電変換装置。
23. 前記第１モードで得られる複数の画像のそれぞれについて前の画像との差分を取得し、前記差分が閾値より小さいことを連続で検知した回数が所定の値に達したことに応じて、前記第１モードから前記第２モードに切り替える制御部を備える、
    ことを特徴とする請求項１２乃至請求項２２のいずれか一項に記載の光電変換装置。
24. 請求項１乃至請求項２３のいずれか一項に記載の光電変換装置と、
    前記光電変換装置に被写体からの光を結像するための光学部と、を備える、
    ことを特徴とするカメラ。
25. 移動体であって、
    請求項２４に記載のカメラと、
    前記カメラによって取得された画像信号に基づいて前記移動体を制御する制御手段と、を有する、
    ことを特徴とする移動体。
26. 入力された信号に対してアナログデジタル変換を行う信号処理回路と、
    信号が読み出される画素を選択するための選択信号を供給する走査回路と、を備え、
    前記信号処理回路は、少なくとも２つの信号を加算することによって生成される第１信号が前記信号処理回路へ入力される第１モードと、前記少なくとも２つの信号のそれぞれが第２信号として個別に前記信号処理回路へ入力される第２モードとを有し、
    前記第１モードにおいて、前記信号が読み出される画素からの前記信号の出力開始から終了までの期間に対応する第１のアナログデジタル変換期間が、前記第２モードにおいて、前記信号が読み出される画素からの前記信号の出力開始から終了までの期間に対応する第２のアナログデジタル変換期間より短い、
    ことを特徴とする信号処理装置。
27. 複数の画素から入力された信号に対してアナログデジタル変換を行う信号処理回路を備え、
    前記信号処理回路は、少なくとも２つの信号を加算することによって生成される第１信号が前記信号処理回路へ入力される第１モードと、前記少なくとも２つの信号のそれぞれが第２信号として個別に前記信号処理回路へ入力される第２モードとを有し、
    前記複数の画素のそれぞれは、光電変換によって生じた電荷に基づく信号を受ける入力ノードと、前記入力ノードを電源電圧にリセットするためのリセット部と、を含み、
    前記第１モードにおいて、前記少なくとも２つの画素のいずれかが、前記光電変換によって生じた電荷に基づく信号が前記入力ノードに入力された状態で、前記第１信号を出力し、
    前記第２モードにおいて、前記少なくとも２つの画素のそれぞれが、前記入力ノードが電源電圧にリセットされた状態で、リセットレベル信号を出力し、さらに、光電変換によって生じた電荷に基づく前記信号が前記入力ノードに入力された状態で、前記第２信号を出力し、
    前記第１モードにおいて、１つの前記第１信号を処理するために前記信号処理回路が行う読み出し動作は、前記リセットレベル信号に対するアナログデジタル変換を含まず、
    前記第２モードにおいて、前記信号処理回路が行う読み出し動作は、前記リセットレベル信号に対するアナログデジタル変換と、前記第２信号に対するアナログデジタル変換と、を含む
    ことを特徴とする信号処理装置。
28. 入力された信号に対してアナログデジタル変換を行う信号処理回路を備え、
    前記信号処理回路は、少なくとも２つの画素の信号を加算することによって生成される第１信号を前記信号処理回路へ入力する第１モードと、前記少なくとも２つの画素の信号のそれぞれを第２信号として個別に前記信号処理回路へ入力する第２モードと、を有し、
    前記第１モードでの駆動中に動体を検知すると、前記第１モードから前記第２モードへの切り替えを行い、
    前記第１モードにおいて、１つの前記第１信号を処理するために前記信号処理回路が行う読み出し動作が、第１回数の前記アナログデジタル変換を含み、
    前記第２モードにおいて、１つの前記第２信号を処理するために前記信号処理回路が行う読み出し動作が、前記第１回数よりも多い第２回数の前記アナログデジタル変換を含む、
    ことを特徴とする信号処理装置。

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