JP7342648B2 - Electro-optical devices and electronic equipment - Google Patents

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Description

本発明は、電気光学装置および電子機器に関する。 The present invention relates to an electro-optical device and an electronic device.

プロジェクター等の電子機器には、一般的に、画素ごとに光学的特性を変更可能な液晶装置等の電気光学装置が用いられる。特許文献1には、複数の画素電極が形成されるTFT(Thin Film Transistor)基板と、共通電極を有する対向基板と、これら2個の基板に挟まれる液晶とを備える。また、特許文献1には、2個の基板間のギャップを規定する柱状のスペーサーが開示される。当該スペーサーは、画素電極上に形成される。 2. Description of the Related Art Electronic devices such as projectors generally use electro-optical devices such as liquid crystal devices that can change optical characteristics for each pixel. Patent Document 1 includes a TFT (Thin Film Transistor) substrate on which a plurality of pixel electrodes are formed, a counter substrate having a common electrode, and a liquid crystal sandwiched between these two substrates. Further, Patent Document 1 discloses a columnar spacer that defines a gap between two substrates. The spacer is formed on the pixel electrode.

特開2001-5006号公報Japanese Patent Application Publication No. 2001-5006

特許文献1では、平面視で画素電極に包含される領域のみにスペーサーが配置される。このため、従来では、画素電極に対するスペーサーの密着性を十分に得ようとすると、画素電極上におけるスペーサーが占める面積の割合が大きくなり、開口率が低下してしまう。よって、開口率の低下を抑制しつつ、スペーサーによって2個の基板間の距離の安定化を図ることが難しいという課題がある。 In Patent Document 1, a spacer is arranged only in a region included in a pixel electrode in a plan view. For this reason, conventionally, when attempting to obtain sufficient adhesion of the spacer to the pixel electrode, the proportion of the area occupied by the spacer on the pixel electrode increases, resulting in a decrease in the aperture ratio. Therefore, there is a problem in that it is difficult to stabilize the distance between the two substrates using a spacer while suppressing a decrease in the aperture ratio.

本発明の電気光学装置の一態様は、複数の絶縁層を含む積層体と、画素電極と、前記画素電極とコンタクトホールを介して接続される中継電極と、を有する第1基板と、共通電極を有する第2基板と、前記画素電極と前記共通電極との間に配置された電気光学層と、前記画素電極と前記共通電極との間の距離を規定し、平面視において前記コンタクトホールと重なる位置に配置されたスペーサーと、前記画素電極と前記スペーサーとの間に配置され、平面視において前記コンタクトホールと重なる位置に配置された保護部と、を備え、前記スペーサーは、前記第1基板の厚さ方向からみて前記画素電極および前記保護部に重なる第1部分と、前記厚さ方向からみて前記画素電極に重ならない第2部分と、を有し、前記保護部は、前記画素電極側から順に配置された金属酸化物膜、絶縁膜および遮光膜を有する

One embodiment of the electro-optical device of the present invention includes a first substrate including a laminate including a plurality of insulating layers, a pixel electrode, a relay electrode connected to the pixel electrode via a contact hole, and a common electrode. an electro-optical layer disposed between the pixel electrode and the common electrode, defining a distance between the pixel electrode and the common electrode , and overlapping the contact hole in a plan view. a spacer disposed at a position above the first substrate; and a protection section disposed between the pixel electrode and the spacer and at a position overlapping the contact hole in a plan view, the spacer being disposed at a position above the first substrate. a first portion that overlaps the pixel electrode and the protective portion when viewed from the thickness direction, and a second portion that does not overlap the pixel electrode when viewed from the thickness direction , and the protective portion is located on the pixel electrode side. A metal oxide film, an insulating film, and a light shielding film are arranged in this order .

好適な実施形態に係る電気光学装置の平面図である。1 is a plan view of an electro-optical device according to a preferred embodiment. 図1に示す電気光学装置の断面図である。2 is a cross-sectional view of the electro-optical device shown in FIG. 1. FIG. 素子基板の電気的な構成を示す等価回路図である。FIG. 3 is an equivalent circuit diagram showing the electrical configuration of the element substrate. 電気光学装置の一部を示す断面図である。FIG. 2 is a cross-sectional view showing a part of the electro-optical device. 素子基板の一部を示す平面図である。FIG. 3 is a plan view showing a part of the element substrate. 図5中のC-C線断面である。This is a cross section taken along the line CC in FIG. 5. 保護層等を形成する方法を説明するための図である。FIG. 3 is a diagram for explaining a method of forming a protective layer and the like. 第1凹部を形成する方法を説明するための断面図である。FIG. 3 is a cross-sectional view for explaining a method of forming a first recess. スペーサーの製造方法について説明するための断面図である。FIG. 3 is a cross-sectional view for explaining a method for manufacturing a spacer. スペーサーの製造方法について説明するための断面図である。FIG. 3 is a cross-sectional view for explaining a method for manufacturing a spacer. 電子機器の一例であるパーソナルコンピューターを示す斜視図である。1 is a perspective view showing a personal computer that is an example of an electronic device. 電子機器の一例であるスマートフォンを示す平面図である。FIG. 1 is a plan view showing a smartphone, which is an example of an electronic device. 電子機器の一例であるプロジェクターを示す模式図である。FIG. 1 is a schematic diagram showing a projector that is an example of an electronic device.

以下、添付図面を参照しながら本発明に係る好適な実施形態を説明する。なお、図面において各部の寸法または縮尺は実際と適宜に異なり、理解を容易にするために模式的に示す部分もある。また、本発明の範囲は、以下の説明において特に本発明を限定する旨の記載がない限り、これらの形態に限られない。 Hereinafter, preferred embodiments of the present invention will be described with reference to the accompanying drawings. In the drawings, the dimensions or scale of each part may differ from the actual size, and some parts are shown schematically to facilitate understanding. Further, the scope of the present invention is not limited to these forms unless there is a statement that specifically limits the present invention in the following description.

1.電気光学装置
本発明の電気光学装置の一例として、アクティブマトリクス方式の液晶装置を例に説明する。
1. Electro-Optical Device As an example of the electro-optical device of the present invention, an active matrix liquid crystal device will be described as an example.

1A.基本構成
図1は、第1実施形態に係る電気光学装置100の平面図である。図2は、図1に示す電気光学装置100の断面図である。なお、図1では、対向基板4の図示を省略する。また、以下では、説明の便宜上、互いに直交するX軸、Y軸およびZ軸を適宜用いて説明する。また、X軸に沿う一方向をX1方向といい、X1方向とは反対の方向をX2方向という。同様に、Y軸に沿う一方向をY1方向といい、Y1方向とは反対の方向をY2方向という。Z軸に沿う一方向をZ1方向といい、Z1方向とは反対の方向をZ2方向という。
1A. Basic Configuration FIG. 1 is a plan view of an electro-optical device 100 according to the first embodiment. FIG. 2 is a cross-sectional view of the electro-optical device 100 shown in FIG. 1. Note that in FIG. 1, illustration of the counter substrate 4 is omitted. Further, in the following description, for convenience of explanation, the X-axis, Y-axis, and Z-axis, which are orthogonal to each other, will be used as appropriate. Further, one direction along the X axis is referred to as the X1 direction, and a direction opposite to the X1 direction is referred to as the X2 direction. Similarly, one direction along the Y axis is referred to as the Y1 direction, and the direction opposite to the Y1 direction is referred to as the Y2 direction. One direction along the Z axis is referred to as the Z1 direction, and the direction opposite to the Z1 direction is referred to as the Z2 direction.

図1および図2に示す電気光学装置100は、透過型の液晶装置である。図2に示すように、電気光学装置100は、透光性を有する素子基板2と、透光性を有する対向基板4と、複数のスペーサー51と、枠状のシール部材8と、液晶層9とを有する。素子基板2は「第1基板」の例示であり、対向基板4は「第2基板」の例示であり、液晶層9は「電気光学層」の例示である。シール部材8は、素子基板2と対向基板4との間に配置される。液晶層9は、素子基板2、対向基板4およびシール部材8によって囲まれる領域内に配置される。素子基板2、液晶層9および対向基板4は、Z軸に沿って並ぶ。以下では、Z1方向またはZ2方向からみることを「平面視」と言う。 The electro-optical device 100 shown in FIGS. 1 and 2 is a transmissive liquid crystal device. As shown in FIG. 2, the electro-optical device 100 includes a light-transmitting element substrate 2, a light-transmitting counter substrate 4, a plurality of spacers 51, a frame-shaped sealing member 8, and a liquid crystal layer 9. and has. The element substrate 2 is an example of a "first substrate," the counter substrate 4 is an example of a "second substrate," and the liquid crystal layer 9 is an example of an "electro-optic layer." The seal member 8 is arranged between the element substrate 2 and the counter substrate 4. The liquid crystal layer 9 is arranged within a region surrounded by the element substrate 2, the counter substrate 4, and the seal member 8. The element substrate 2, liquid crystal layer 9, and counter substrate 4 are arranged along the Z axis. Hereinafter, viewing from the Z1 direction or the Z2 direction will be referred to as "planar view."

本実施形態の電気光学装置100では、光は、例えば素子基板2に入射し、液晶層9を透過して対向基板4から出射される。なお、光は、対向基板4に入射し、液晶層9を透過して素子基板2から出射されてもよい。当該光は可視光である。「透光性」とは、可視光に対する透過性を意味し、好ましくは可視光の透過率が50%以上であることをいう。また、図1に示す電気光学装置100は平面視で四角形状をなすが、電気光学装置100の平面視での形状は、これに限定されず、例えば円形であってもよい。 In the electro-optical device 100 of this embodiment, light is incident on, for example, the element substrate 2, transmitted through the liquid crystal layer 9, and emitted from the counter substrate 4. Note that the light may be incident on the counter substrate 4, transmitted through the liquid crystal layer 9, and emitted from the element substrate 2. The light is visible light. "Translucency" means transparency to visible light, and preferably means that the transmittance of visible light is 50% or more. Furthermore, although the electro-optical device 100 shown in FIG. 1 has a rectangular shape in a plan view, the shape of the electro-optic device 100 in a plan view is not limited to this, and may be circular, for example.

図2に示すように、素子基板2は、第1基材21と積層体22と複数の画素電極26と第1配向膜29とを有する。積層体22の厚さ方向、すなわち積層方向は、Z1方向またはZ2方向と同一である。素子基板2が有する第1基材21の表面はX-Y平面に平行である。第1基材21は、透光性および絶縁性を有する平板で構成される。第1基材21の材料は、例えば、ガラスまたは石英である。積層体22は、透光性および絶縁性を有する。なお、図2では図示しないが、積層体22には、複数の配線等が配置される。各画素電極26は、透光性を有する。各画素電極26の材料は、例えば、ITO(Indium Tin Oxide)またはIZO(Indium Zinc Oxide)等の透明導電材料である。また、図示しないが、素子基板2は、平面視で、複数の画素電極26を囲むように配置される複数のダミー画素電極を有してもよい。当該各ダミー画素電極は、画像の表示に寄与しない電極である。また、第1配向膜29は、素子基板2において最も液晶層9側に位置しており、液晶層9の液晶分子を配向させる。第1配向膜29の材料は、例えば、ポリイミドおよび酸化ケイ素である。 As shown in FIG. 2, the element substrate 2 includes a first base material 21, a laminate 22, a plurality of pixel electrodes 26, and a first alignment film 29. The thickness direction of the laminate 22, ie, the lamination direction, is the same as the Z1 direction or the Z2 direction. The surface of the first base material 21 of the element substrate 2 is parallel to the XY plane. The first base material 21 is composed of a flat plate having translucency and insulation properties. The material of the first base material 21 is, for example, glass or quartz. The laminate 22 has translucency and insulation properties. Although not shown in FIG. 2, a plurality of wirings and the like are arranged in the stacked body 22. Each pixel electrode 26 has translucency. The material of each pixel electrode 26 is, for example, a transparent conductive material such as ITO (Indium Tin Oxide) or IZO (Indium Zinc Oxide). Further, although not shown, the element substrate 2 may include a plurality of dummy pixel electrodes arranged so as to surround the plurality of pixel electrodes 26 in plan view. Each dummy pixel electrode is an electrode that does not contribute to displaying an image. Further, the first alignment film 29 is located closest to the liquid crystal layer 9 in the element substrate 2, and aligns the liquid crystal molecules of the liquid crystal layer 9. The material of the first alignment film 29 is, for example, polyimide and silicon oxide.

図2に示すように、複数のスペーサー51は、積層体22と対向基板4との間に配置される。なお、各スペーサー51および素子基板2のそれぞれについては、後で説明する。 As shown in FIG. 2, the plurality of spacers 51 are arranged between the stacked body 22 and the counter substrate 4. Note that each spacer 51 and element substrate 2 will be explained later.

図2に示すように、対向基板4は、第2基材41と絶縁膜42と共通電極45と第2配向膜46とを有する。第2基材41、絶縁膜42、共通電極45および第2配向膜46は、この順に並ぶ。第2配向膜46が最も液晶層9側に位置する。絶縁膜42、共通電極45および第2配向膜46のそれぞれは、平面視で第2基材41のほぼ全域と重なる。第2基材41は、透光性および絶縁性を有する平板で構成される。第2基材41の材料は、例えば、ガラスまたは石英である。絶縁膜42の材料は、例えば、酸化ケイ素等の透光性および絶縁性を有するケイ素系の無機材料である。共通電極45は、図示しない導通用電極を介して素子基板2に電気的に接続される。共通電極45には、例えば固定電位が印加される。共通電極45の材料は、例えば、ITOまたはIZO等の透明導電材料である。第2配向膜46は、液晶層9の液晶分子を配向させる。第2配向膜46の材料は、例えば、ポリイミドおよび酸化ケイ素である。 As shown in FIG. 2, the counter substrate 4 includes a second base material 41, an insulating film 42, a common electrode 45, and a second alignment film 46. The second base material 41, the insulating film 42, the common electrode 45, and the second alignment film 46 are arranged in this order. The second alignment film 46 is located closest to the liquid crystal layer 9 side. Each of the insulating film 42, the common electrode 45, and the second alignment film 46 overlaps almost the entire area of the second base material 41 in plan view. The second base material 41 is composed of a flat plate having translucency and insulation properties. The material of the second base material 41 is, for example, glass or quartz. The material of the insulating film 42 is, for example, a silicon-based inorganic material, such as silicon oxide, having light-transmitting and insulating properties. The common electrode 45 is electrically connected to the element substrate 2 via a conduction electrode (not shown). For example, a fixed potential is applied to the common electrode 45. The material of the common electrode 45 is, for example, a transparent conductive material such as ITO or IZO. The second alignment film 46 aligns the liquid crystal molecules of the liquid crystal layer 9. The material of the second alignment film 46 is, for example, polyimide and silicon oxide.

シール部材8は、例えば、エポキシ樹脂等の各種の硬化性樹脂を含む接着剤を用いて形成される。シール部材8は、素子基板2および対向基板4のそれぞれに対して固着される。 The seal member 8 is formed using, for example, an adhesive containing various curable resins such as epoxy resin. The seal member 8 is fixed to each of the element substrate 2 and the counter substrate 4.

液晶層9は、正または負の誘電異方性を有する液晶分子を含む。液晶層9は、液晶分子が第1配向膜29および第2配向膜46の双方に接するように素子基板2および対向基板4によって挟持される。液晶層9は、複数の画素電極26と共通電極45との間に配置され、電界に応じて光学的特性が変化する。具体的には、液晶層9が有する液晶分子の配向は、液晶層9に印加される電圧に応じて変化する。 Liquid crystal layer 9 includes liquid crystal molecules having positive or negative dielectric anisotropy. The liquid crystal layer 9 is sandwiched between the element substrate 2 and the counter substrate 4 such that the liquid crystal molecules are in contact with both the first alignment film 29 and the second alignment film 46. The liquid crystal layer 9 is arranged between the plurality of pixel electrodes 26 and the common electrode 45, and its optical characteristics change depending on the electric field. Specifically, the orientation of liquid crystal molecules in the liquid crystal layer 9 changes depending on the voltage applied to the liquid crystal layer 9.

図1に示すように、素子基板2は、複数の走査線駆動回路11と、データ線駆動回路12と、複数の外部端子14と、複数の引回配線15とを有する。複数の引回配線15のそれぞれは、複数の外部端子14のうちのいずれかに接続される。各外部端子14は、図示しない配線基板に接続される。当該配線基板を介して、素子基板2に各種信号が入力される。また、複数の引回配線15のそれぞれは、走査線駆動回路11またはデータ線駆動回路12に接続される。 As shown in FIG. 1, the element substrate 2 includes a plurality of scanning line drive circuits 11, a data line drive circuit 12, a plurality of external terminals 14, and a plurality of routing wiring lines 15. Each of the plurality of lead wiring lines 15 is connected to one of the plurality of external terminals 14. Each external terminal 14 is connected to a wiring board (not shown). Various signals are input to the element board 2 via the wiring board. Further, each of the plurality of lead wiring lines 15 is connected to the scanning line drive circuit 11 or the data line drive circuit 12.

以上の構成の電気光学装置100は、画像を表示する表示領域A10と、平面視で、表示領域A10を囲む周辺領域A20とを有する。表示領域A10は、行列状に配列される複数の画素Pを有する。複数の画素Pには、複数の画素電極26が1対1で配置される。周辺領域A20には、走査線駆動回路11およびデータ線駆動回路12等が配置される。 The electro-optical device 100 configured as described above includes a display area A10 that displays an image, and a peripheral area A20 that surrounds the display area A10 in plan view. The display area A10 has a plurality of pixels P arranged in a matrix. A plurality of pixel electrodes 26 are arranged in a one-to-one ratio in the plurality of pixels P. In the peripheral region A20, the scanning line drive circuit 11, the data line drive circuit 12, etc. are arranged.

1B.電気的な構成
図3は、素子基板2の電気的な構成を示す等価回路図である。図3に示すように、素子基板2は、複数のトランジスター23と、n本の走査線244と、m本のデータ線246と、n本の容量線245と、複数の蓄積容量240とを有する。これらは、図2の積層体22に配置される。なお、nおよびmのそれぞれは2以上の整数である。また、複数のトランジスター23は、複数の画素電極26に1対1で配置される。各トランジスター23は、例えばスイッチング素子として機能するTFTである。各トランジスター23は、ゲート、ソースおよびドレインを含む。
1B. Electrical Configuration FIG. 3 is an equivalent circuit diagram showing the electrical configuration of the element substrate 2. As shown in FIG. 3, the element substrate 2 includes a plurality of transistors 23, n scanning lines 244, m data lines 246, n capacitor lines 245, and a plurality of storage capacitors 240. . These are arranged in the stack 22 of FIG. Note that each of n and m is an integer of 2 or more. Further, the plurality of transistors 23 are arranged one-to-one on the plurality of pixel electrodes 26. Each transistor 23 is, for example, a TFT that functions as a switching element. Each transistor 23 includes a gate, a source, and a drain.

n本の走査線244のそれぞれはX軸に沿って延在し、n本の走査線244はY軸に沿って等間隔で並ぶ。n本の走査線244のそれぞれは、全てのトランジスター23のうちの幾つかのトランジスター23のそれぞれのゲートに電気的に接続される。また、n本の走査線244は、図1に示す走査線駆動回路11に電気的に接続される。1~n本の走査線244には、走査線駆動回路11から走査信号G1、G2、…、およびGnが線順次で供給される。 Each of the n scanning lines 244 extends along the X-axis, and the n scanning lines 244 are arranged at regular intervals along the Y-axis. Each of the n scanning lines 244 is electrically connected to the respective gates of some transistors 23 among all the transistors 23. Further, the n scanning lines 244 are electrically connected to the scanning line drive circuit 11 shown in FIG. Scanning signals G1, G2, . . . , and Gn are supplied line-sequentially from the scanning line drive circuit 11 to the 1 to n scanning lines 244.

図3に示すm本のデータ線246のそれぞれはY軸に沿って延在し、m本のデータ線246はX軸に沿って等間隔で並ぶ。m本のデータ線246のそれぞれは、全てのトランジスター23のうちの幾つかのトランジスター23のそれぞれのソースに電気的に接続される。また、m本のデータ線246は、図1に示すデータ線駆動回路12に電気的に接続される。1~m本のデータ線246には、データ線駆動回路12から画像信号S1、S2、…、およびSmが並行に供給される。 Each of the m data lines 246 shown in FIG. 3 extends along the Y-axis, and the m data lines 246 are arranged at regular intervals along the X-axis. Each of the m data lines 246 is electrically connected to the respective sources of some transistors 23 among all the transistors 23. Furthermore, the m data lines 246 are electrically connected to the data line drive circuit 12 shown in FIG. Image signals S1, S2, . . . , and Sm are supplied in parallel from the data line drive circuit 12 to the 1 to m data lines 246.

図3に示すn本の走査線244とm本のデータ線246とは、互いに絶縁され、平面視で格子状をなす。隣り合う2個の走査線244と隣り合う2個のデータ線246とで囲まれる領域が画素Pに対応する。各画素電極26には、対応するトランジスター23のドレインが電気的に接続される。 The n scanning lines 244 and m data lines 246 shown in FIG. 3 are insulated from each other and form a lattice shape in plan view. A region surrounded by two adjacent scanning lines 244 and two adjacent data lines 246 corresponds to a pixel P. Each pixel electrode 26 is electrically connected to the drain of the corresponding transistor 23.

n本の容量線245のそれぞれはX軸に沿って延在し、n本の容量線245はY軸に沿って等間隔で並ぶ。また、n本の容量線245は、m本のデータ線246およびn本の走査線244と絶縁され、これらに対して離間して形成される。各容量線245には、例えばグランド電位等の固定電位が印加される。また、n本の容量線245のそれぞれは、全ての蓄積容量240のうちの幾つかの蓄積容量240に電気的に接続される。複数の蓄積容量240は、複数の画素電極26に1対1で電気的に接続される。また、複数の蓄積容量240は、複数のトランジスター23のドレインに1対1で電気的に接続される。各蓄積容量240は、画素電極26の電位を保持するための容量素子である。 Each of the n capacitive lines 245 extends along the X-axis, and the n capacitive lines 245 are arranged at regular intervals along the Y-axis. Further, the n capacitor lines 245 are insulated from the m data lines 246 and the n scan lines 244, and are formed apart from them. A fixed potential, such as a ground potential, is applied to each capacitor line 245, for example. Further, each of the n capacitor lines 245 is electrically connected to some of all the storage capacitors 240. The plurality of storage capacitors 240 are electrically connected to the plurality of pixel electrodes 26 on a one-to-one basis. Furthermore, the plurality of storage capacitors 240 are electrically connected to the drains of the plurality of transistors 23 on a one-to-one basis. Each storage capacitor 240 is a capacitive element for holding the potential of the pixel electrode 26.

走査信号G1、G2、…、およびGnが順次アクティブとなり、n本の走査線244が順次選択されると、選択される走査線244に接続されるトランジスター23がオン状態となる。すると、m本のデータ線246を介して表示すべき階調に応じた大きさの画像信号S1、S2、…、およびSmが、選択される走査線244に対応する画素Pに取り込まれ、画素電極26に印加される。これにより、各画素電極26と図2に示す対向基板4が有する共通電極45との間に形成される液晶容量に、表示すべき階調に応じた電圧が印加され、印加される電圧に応じて液晶分子の配向が変化する。また、蓄積容量240によって、印加される電圧が保持される。このような液晶分子の配向の変化によって光が変調され、階調表示が可能となる。 When the scanning signals G1, G2, . . . , and Gn are sequentially activated and n scanning lines 244 are sequentially selected, the transistor 23 connected to the selected scanning line 244 is turned on. Then, image signals S1, S2, ..., and Sm of sizes corresponding to the gradation to be displayed are taken in through the m data lines 246 to the pixel P corresponding to the selected scanning line 244, and the pixel applied to electrode 26. As a result, a voltage corresponding to the gradation to be displayed is applied to the liquid crystal capacitor formed between each pixel electrode 26 and the common electrode 45 of the counter substrate 4 shown in FIG. The orientation of liquid crystal molecules changes. Further, the applied voltage is held by the storage capacitor 240. Light is modulated by such changes in the orientation of liquid crystal molecules, making it possible to display gradations.

1C.素子基板2
図4は、電気光学装置100の一部を示す断面図である。図4に示すように、素子基板2は、第1基材21と、積層体22と、吸湿膜25と、複数の画素電極26と、コート層28と、第1配向膜29と、を有する。積層体22と吸湿膜25と複数の画素電極26とコート層28と第1配向膜29とは、この順に第1基材21から積層される。また、積層体22とコート層28との間には、複数のスペーサー51が配置される。また、図4では図示しないが、素子基板2は、複数の保護部30を有する。複数の保護部30は図6を参照しつつ後で説明する。なお、以下の説明では、Z1方向を上方とし、Z2方向を下方として説明する。
1C. Element substrate 2
FIG. 4 is a cross-sectional view showing a part of the electro-optical device 100. As shown in FIG. 4, the element substrate 2 includes a first base material 21, a laminate 22, a moisture absorption film 25, a plurality of pixel electrodes 26, a coating layer 28, and a first alignment film 29. . The laminate 22, the moisture absorbing film 25, the plurality of pixel electrodes 26, the coating layer 28, and the first alignment film 29 are laminated in this order starting from the first base material 21. Furthermore, a plurality of spacers 51 are arranged between the laminate 22 and the coating layer 28. Further, although not shown in FIG. 4, the element substrate 2 has a plurality of protection parts 30. The plurality of protection parts 30 will be explained later with reference to FIG. In the following description, the Z1 direction is assumed to be upward and the Z2 direction is assumed to be downward.

図4に示すように、第1基材21上には、積層体22が配置される。積層体22は、複数の絶縁層221、222、223、および224を有する。絶縁層221、222、223、および224は、この順に第1基材21から複数の画素電極26に向かって積層される。なお、積層体22が有する層数は、4個に限定されず任意である。例えば、当該層数は、各種の配線の配置に応じて適宜設定される。 As shown in FIG. 4, a laminate 22 is arranged on the first base material 21. Laminated body 22 has a plurality of insulating layers 221, 222, 223, and 224. The insulating layers 221, 222, 223, and 224 are laminated in this order from the first base material 21 toward the plurality of pixel electrodes 26. Note that the number of layers that the laminate 22 has is not limited to four, but is arbitrary. For example, the number of layers is appropriately set depending on the arrangement of various wirings.

積層体22には、複数の遮光部241、複数のトランジスター23、および複数の中継電極249が配置される。なお、図4では、各遮光部241、各トランジスター23、および各中継電極249のそれぞれは、模式的に示される。また、図4では図示しないが、積層体22には、図3に示す配線等が配置される。具体的には、積層体22には、前述の複数の走査線244、複数の容量線245、複数のデータ線246および複数の蓄積容量240が配置される。 A plurality of light shielding parts 241, a plurality of transistors 23, and a plurality of relay electrodes 249 are arranged in the laminate 22. Note that in FIG. 4, each light shielding portion 241, each transistor 23, and each relay electrode 249 are each schematically shown. Further, although not shown in FIG. 4, the wiring shown in FIG. 3 and the like are arranged in the stacked body 22. Specifically, in the stacked body 22, the plurality of scanning lines 244, the plurality of capacitor lines 245, the plurality of data lines 246, and the plurality of storage capacitors 240 described above are arranged.

図4に示すように、絶縁層221と絶縁層222との間には、複数の遮光部241が配置される。複数の遮光部241は、複数のトランジスター23に1対1で配置される。各遮光部241は、対応するトランジスター23への光の入射を遮断する。各遮光部241の材料は、特に限定されないが、例えばタングステン等の金属である。なお、複数の遮光部241は、第1基材21に配置されてもよい。また、複数の遮光部241は省略されてもよい。 As shown in FIG. 4, a plurality of light shielding parts 241 are arranged between the insulating layer 221 and the insulating layer 222. The plurality of light shielding parts 241 are arranged on a one-to-one basis for the plurality of transistors 23. Each light blocking section 241 blocks light from entering the corresponding transistor 23. The material of each light shielding part 241 is not particularly limited, but is, for example, a metal such as tungsten. Note that the plurality of light shielding parts 241 may be arranged on the first base material 21. Further, the plurality of light shielding parts 241 may be omitted.

絶縁層222と絶縁層223との間には、複数のトランジスター23が配置される。各トランジスター23は、図示しないが、半導体層、ゲート電極およびゲート絶縁層を有する。当該半導体層は、ソース領域、ドレイン領域およびチャネル領域を有する。半導体層は、例えば、ポリシリコンで形成される。半導体層のうちのチャネル領域を除く領域には、導電性を高める不純物がドープされる。また、当該ゲート電極は、例えば、ポリシリコンに導電性を高める不純物がドープされることにより形成される。当該ゲート電極は、金属、金属シリサイドおよび金属化合物等の導電性を有する材料で形成されてもよい。 A plurality of transistors 23 are arranged between the insulating layer 222 and the insulating layer 223. Although not shown, each transistor 23 includes a semiconductor layer, a gate electrode, and a gate insulating layer. The semiconductor layer has a source region, a drain region, and a channel region. The semiconductor layer is made of polysilicon, for example. A region of the semiconductor layer other than the channel region is doped with an impurity that increases conductivity. Further, the gate electrode is formed, for example, by doping polysilicon with an impurity that increases conductivity. The gate electrode may be formed of a conductive material such as metal, metal silicide, and metal compound.

絶縁層223と絶縁層224との間には、複数の中継電極249が配置される。複数の中継電極249は、複数のトランジスター23に1対1で配置される。各中継電極249は、対応するトランジスター23のドレインに電気的に接続される。また、複数の中継電極249は、複数の画素電極26に1対1で配置される。各中継電極249は、トランジスター23と画素電極26とを電気的に中継する。また、絶縁層224は、複数の第1凹部2241を有する。各第1凹部2241上には、スペーサー51が配置される。 A plurality of relay electrodes 249 are arranged between the insulating layer 223 and the insulating layer 224. The plurality of relay electrodes 249 are arranged one-to-one on the plurality of transistors 23. Each relay electrode 249 is electrically connected to the drain of the corresponding transistor 23. Furthermore, the plurality of relay electrodes 249 are arranged one-to-one on the plurality of pixel electrodes 26. Each relay electrode 249 electrically relays between the transistor 23 and the pixel electrode 26. Further, the insulating layer 224 has a plurality of first recesses 2241. A spacer 51 is arranged on each first recess 2241.

各中継電極249の材料は、例えば、金属、金属窒化物、または金属シリサイドである。当該金属としては、タングステン(W)、チタン(Ti)、クロム(Cr)、鉄(Fe)およびアルミニウム(Al)等が挙げられる。また、図4で図示していない各配線の材料も、例えば、当該金属、金属、金属窒化物、または金属シリサイドである。特に、アルミニウムが含まれることで、配線の低抵抗化を図ることができる。また、図示しないが、積層体22に配置される各配線の配置は、任意である。例えば、トランジスター23よりも上方に各配線が配置されてもよいし、トランジスター23の下方に各配線が配置されてもよい。 The material of each relay electrode 249 is, for example, metal, metal nitride, or metal silicide. Examples of such metals include tungsten (W), titanium (Ti), chromium (Cr), iron (Fe), and aluminum (Al). Further, the material of each wiring not shown in FIG. 4 is also, for example, the metal, metal, metal nitride, or metal silicide. In particular, by including aluminum, the resistance of the wiring can be reduced. Further, although not shown, the arrangement of each wiring arranged in the stacked body 22 is arbitrary. For example, each wiring may be arranged above the transistor 23, or each wiring may be arranged below the transistor 23.

絶縁層221~224の各材料は、例えば、酸化ケイ素および酸窒化ケイ素等のケイ素を含む無機材料である。当該無機材料であることで、樹脂材料である場合に比べ、光学特性に優れるとともに充分に薄い層が形成され易い。また、絶縁層221~224は、互いに同一材料で構成されてもよいし、異なる材料で構成されてもよい。ただし、同一材料であることで、積層体22の形成が容易であり、かつ、界面反射が抑制される。 Each material of the insulating layers 221 to 224 is, for example, an inorganic material containing silicon such as silicon oxide and silicon oxynitride. By using the inorganic material, it has excellent optical properties and can easily form a sufficiently thin layer compared to a resin material. Further, the insulating layers 221 to 224 may be made of the same material or may be made of different materials. However, by using the same material, it is easy to form the laminate 22, and interfacial reflection is suppressed.

図4に示すように、積層体22上には、吸湿膜25が配置される。吸湿膜25は、吸湿性を有し、液晶層9に混入した水分を吸着する。吸湿膜25は、例えば、BSG(Borosilicate Glass)等の透光性および吸湿性を有する無機材料で構成される。なお、吸湿膜25は適宜省略してもよい。 As shown in FIG. 4, a moisture absorbing film 25 is arranged on the laminate 22. The hygroscopic film 25 has hygroscopic properties and adsorbs moisture mixed into the liquid crystal layer 9. The hygroscopic film 25 is made of an inorganic material having translucency and hygroscopicity, such as BSG (Borosilicate Glass), for example. Note that the moisture absorption film 25 may be omitted as appropriate.

吸湿膜25上には、複数の画素電極26が配置される。複数の画素電極26上には、透光性および絶縁性のコート層28が配置される。コート層28は、複数の画素電極26に接触する。また、コート層28は、複数のスペーサー51を覆う。コート層28の材料は、例えば、酸化ケイ素および酸窒化ケイ素等のケイ素を含む無機材料である。なお、コート層28は適宜省略してもよい。 A plurality of pixel electrodes 26 are arranged on the moisture absorption film 25. A light-transmitting and insulating coating layer 28 is arranged on the plurality of pixel electrodes 26 . The coat layer 28 contacts the plurality of pixel electrodes 26 . Further, the coat layer 28 covers the plurality of spacers 51. The material of the coat layer 28 is, for example, an inorganic material containing silicon such as silicon oxide and silicon oxynitride. Note that the coat layer 28 may be omitted as appropriate.

コート層28上には、第1配向膜29が配置される。第1配向膜29は、コート層28に接触する。第1配向膜29の下層にコート層28が配置されることで、画素電極26のうち第1配向膜29で覆われてない部分が生じることが抑制される。よって、コート層28が存在することで、第1配向膜29の均一性を高めることができる。 A first alignment film 29 is arranged on the coat layer 28 . The first alignment film 29 contacts the coating layer 28 . By disposing the coat layer 28 under the first alignment film 29, it is possible to suppress the formation of a portion of the pixel electrode 26 that is not covered with the first alignment film 29. Therefore, the presence of the coat layer 28 can improve the uniformity of the first alignment film 29.

本実施形態では、第1配向膜29のうち各スペーサー51上に位置する部分が対向基板4に接触する。なお、コート層28および第1配向膜29は、複数の画素電極26上に少なくとも配置されていればよい。よって、コート層28および第1配向膜29は、各スペーサー51を覆ってなくてもよい。この場合、各スペーサー51は、対向基板4に直接的に接触してもよい。 In this embodiment, a portion of the first alignment film 29 located on each spacer 51 contacts the counter substrate 4 . Note that the coat layer 28 and the first alignment film 29 only need to be disposed at least on the plurality of pixel electrodes 26. Therefore, the coat layer 28 and the first alignment film 29 do not need to cover each spacer 51. In this case, each spacer 51 may directly contact the counter substrate 4.

図5は、素子基板2の一部を示す平面図である。図4は、図5中のC-C線断面に相当する。なお、説明の便宜上、各中継電極249にドットパターンを付している。各画素電極26に斜線パターンを付している。また、図5では、コート層28および第1配向膜29の図示が省略される。 FIG. 5 is a plan view showing a part of the element substrate 2. As shown in FIG. FIG. 4 corresponds to a cross section taken along line CC in FIG. Note that for convenience of explanation, a dot pattern is attached to each relay electrode 249. Each pixel electrode 26 is provided with a diagonal line pattern. Further, in FIG. 5, illustration of the coat layer 28 and the first alignment film 29 is omitted.

図4および図5に示すように、素子基板2は、光が透過する複数の透光領域A11と、光を遮断する配線領域A12とを有する。複数の透光領域A11は、行列状に配置される。複数の透光領域A11のそれぞれは、平面視でほぼ四角形状をなす。各透光領域A11には、画素電極26が設けられる。各透光領域A11は、画像の表示に寄与する領域である。配線領域A12は、平面視で格子状をなし、透光領域A11を囲む。配線領域A12には、前述の複数の中継電極249、複数の走査線244、複数のデータ線246、および複数の容量線245が設けられる。また、配線領域A12には、図示しないが、前述した複数のトランジスター23、および複数の蓄積容量240が配置される。 As shown in FIGS. 4 and 5, the element substrate 2 has a plurality of light-transmitting areas A11 through which light passes, and a wiring area A12 that blocks light. The plurality of transparent areas A11 are arranged in a matrix. Each of the plurality of transparent regions A11 has a substantially rectangular shape in plan view. A pixel electrode 26 is provided in each light-transmitting area A11. Each light-transmitting area A11 is an area that contributes to displaying an image. The wiring area A12 has a grid shape in plan view and surrounds the light-transmitting area A11. In the wiring area A12, the plurality of relay electrodes 249, the plurality of scanning lines 244, the plurality of data lines 246, and the plurality of capacitance lines 245 described above are provided. Furthermore, although not shown, the plurality of transistors 23 and the plurality of storage capacitors 240 described above are arranged in the wiring region A12.

1D.スペーサー51およびその近傍の構成
図4および図5に示すように、複数のスペーサー51は、複数の中継電極249に1対1で配置される。また、複数のスペーサー51は、複数の画素電極26に1対1で配置される。例えば、図5に示すように、複数のスペーサー51のうちの任意の1個のスペーサー51であるスペーサー51aは、当該スペーサー51aに対して図5中の右斜め上に位置する画素電極26に対応して配置される。また、スペーサー51aは、平面視で当該スペーサー51aに重なる中継電極249に対応する。
1D. Configuration of spacers 51 and their vicinity As shown in FIGS. 4 and 5, the plurality of spacers 51 are arranged one-to-one on the plurality of relay electrodes 249. Further, the plurality of spacers 51 are arranged one-to-one on the plurality of pixel electrodes 26. For example, as shown in FIG. 5, a spacer 51a, which is an arbitrary spacer 51 among the plurality of spacers 51, corresponds to the pixel electrode 26 located diagonally above and to the right in FIG. 5 with respect to the spacer 51a. will be placed. Further, the spacer 51a corresponds to the relay electrode 249 that overlaps the spacer 51a in plan view.

図4に示すように、各スペーサー51は、柱状であり、素子基板2から対向基板4に向かってZ1方向に沿って突出する。各スペーサー51は、素子基板2と対向基板4との間の距離を規定する。具体的には、各スペーサー51は、対応する画素電極26と共通電極45との間の距離を規定する。別の見方をすれば、各スペーサー51は、液晶層9の厚さを規定する。また、前述のように、スペーサー51は画素電極26ごとに配置される。このため、画素Pごとで、素子基板2と対向基板4との間の距離のバラつきを低減することができる。また、複数の画素P間での当該距離の差を低減することができる。 As shown in FIG. 4, each spacer 51 is columnar and protrudes from the element substrate 2 toward the counter substrate 4 along the Z1 direction. Each spacer 51 defines the distance between the element substrate 2 and the counter substrate 4. Specifically, each spacer 51 defines the distance between the corresponding pixel electrode 26 and the common electrode 45. Viewed from another perspective, each spacer 51 defines the thickness of the liquid crystal layer 9. Further, as described above, the spacer 51 is arranged for each pixel electrode 26. Therefore, variations in the distance between the element substrate 2 and the counter substrate 4 can be reduced for each pixel P. Further, the difference in distance between the plurality of pixels P can be reduced.

各スペーサー51の材料は、特に限定されないが、無機材料であることが好ましい。別の言い方をすれば、各スペーサー51は樹脂材料を含まないことが好ましい。各スペーサー51が樹脂材料を含まないことで、液晶層9中に樹脂成分が侵入するおそれが回避される。このため、有機汚染による誤作動等の不具合の発生を防ぐことができる。また、無機材料で構成されることで、有機材料で構成される場合に比べ、各スペーサー51の寸法精度を高めることができ、かつ経時的な寸法変化を生じ難くすることができる。よって、長期にわたって、素子基板2と対向基板4との間の距離の安定化を図ることができる。 The material of each spacer 51 is not particularly limited, but is preferably an inorganic material. In other words, each spacer 51 preferably does not contain a resin material. Since each spacer 51 does not contain a resin material, the possibility that a resin component will enter into the liquid crystal layer 9 is avoided. Therefore, it is possible to prevent malfunctions such as malfunctions due to organic contamination. In addition, by being made of an inorganic material, the dimensional accuracy of each spacer 51 can be improved and dimensional changes over time can be made less likely to occur, compared to the case of being made of an organic material. Therefore, the distance between the element substrate 2 and the counter substrate 4 can be stabilized over a long period of time.

各スペーサー51を構成する無機材料は、特に限定されないが、例えば、酸化ケイ素、または酸窒化ケイ素であることが好ましい。窒化ケイ素および酸窒化ケイ素を含むことで、例えばドライエッチングにより寸法精度の高いスペーサー51を容易に製造することができる。なお、製造方法については後で説明する。また、無機材料の中でも、酸化ケイ素であることで、各スペーサー51を、特に容易に、かつ寸法精度高く製造することができる。 The inorganic material constituting each spacer 51 is not particularly limited, but is preferably silicon oxide or silicon oxynitride, for example. By containing silicon nitride and silicon oxynitride, the spacer 51 with high dimensional accuracy can be easily manufactured by, for example, dry etching. Note that the manufacturing method will be explained later. Further, among inorganic materials, silicon oxide allows each spacer 51 to be manufactured particularly easily and with high dimensional accuracy.

なお、各スペーサー51は、複数層で形成されてもよい。その場合、当該複数層は、互いに異なる材料であってもよいし、同一材料でもよい。よって、各スペーサー51は、複数種の無機材料を含んでもよい。また、各スペーサー51は、樹脂材料を含んでもよい。 Note that each spacer 51 may be formed of multiple layers. In that case, the plurality of layers may be made of different materials or may be made of the same material. Therefore, each spacer 51 may include multiple types of inorganic materials. Further, each spacer 51 may include a resin material.

図5に示すように、各スペーサー51の平面視での形状は、四角形である。なお、当該形状は、例えば、四角形以外の多角形、または円形であってもよい。また、図5に示す各スペーサー51の平面視での形状は、X軸に沿った方向を長手方向とする四角形であるが、Y軸に沿った方向を長手方向とする四角形であってもよい。 As shown in FIG. 5, each spacer 51 has a rectangular shape in plan view. Note that the shape may be, for example, a polygon other than a quadrangle or a circle. Further, the shape of each spacer 51 shown in FIG. 5 in plan view is a rectangle whose longitudinal direction is along the X-axis, but it may also be a rectangle whose longitudinal direction is along the Y-axis. .

また、各スペーサー51は、平面視で、走査線244とデータ線246との交差する部分に重なる。また、各スペーサー51の一部は、平面視で、対応する中継電極249に重なる。また、複数のスペーサー51は、複数の第1凹部2241に1対1で配置される。各第1凹部2241は、平面視で、画素電極26に重ならず、各種の配線に重なる。つまり、第1凹部2241は、画像の表示に寄与しない部分に形成される。また、各第1凹部2241は、平面視で、対応するスペーサー51の外縁と重ならず、当該スペーサー51の中心と重なる。 Furthermore, each spacer 51 overlaps the intersection of the scanning line 244 and the data line 246 in plan view. Furthermore, a portion of each spacer 51 overlaps the corresponding relay electrode 249 in plan view. Furthermore, the plurality of spacers 51 are arranged one-to-one in the plurality of first recesses 2241. In plan view, each first recess 2241 does not overlap the pixel electrode 26 but overlaps various wirings. In other words, the first recess 2241 is formed in a portion that does not contribute to image display. Moreover, each first recess 2241 does not overlap with the outer edge of the corresponding spacer 51 in plan view, but overlaps with the center of the spacer 51.

また、各スペーサー51の一部は、平面視で、対応する画素電極26に重なる。具体的には、各スペーサー51は、平面視で、対応する画素電極26に重なる第1部分P1と、当該画素電極26に重ならない第2部分P2と、を有する。例えば、スペーサー51aは、当該スペーサー51aに対して図5中の右斜め上に位置する画素電極26に重なる第1部分P1と、当該画素電極26に重ならない第2部分P2とを有する。第2部分P2は、平面視で配線に重なる。 Furthermore, a portion of each spacer 51 overlaps the corresponding pixel electrode 26 in plan view. Specifically, each spacer 51 has a first portion P1 that overlaps with the corresponding pixel electrode 26 and a second portion P2 that does not overlap with the corresponding pixel electrode 26 in plan view. For example, the spacer 51a has a first portion P1 that overlaps the pixel electrode 26 located diagonally above and to the right in FIG. 5 with respect to the spacer 51a, and a second portion P2 that does not overlap the pixel electrode 26. The second portion P2 overlaps the wiring in plan view.

スペーサー51aが第1部分P1および第2部分P2を有することで、スペーサー51aが第1部分P1のみで構成される場合に比べ、スペーサー51aが平面視で画素電極26に重なる領域を拡大させずに、スペーサー51aの配置面積を大きくすることができる。配置面積が大きくなることで、スぺ-サ-51aの安定性が向上する。また、スペーサー51aの素子基板2に対する密着性が向上する。よって、開口率の低下を抑制しつつ、スペーサー51aと素子基板2との密着性を高めることができる。このため、スペーサー51aが素子基板2から剥離することが抑制されるので、スペーサー51aによって素子基板2と対向基板4との間の距離の安定性を高めることができる。 Since the spacer 51a has the first portion P1 and the second portion P2, the area where the spacer 51a overlaps the pixel electrode 26 in plan view is not enlarged, compared to the case where the spacer 51a is composed of only the first portion P1. , the arrangement area of the spacer 51a can be increased. By increasing the arrangement area, the stability of the spacer 51a is improved. Further, the adhesion of the spacer 51a to the element substrate 2 is improved. Therefore, it is possible to improve the adhesion between the spacer 51a and the element substrate 2 while suppressing a decrease in the aperture ratio. Therefore, separation of the spacer 51a from the element substrate 2 is suppressed, so that the stability of the distance between the element substrate 2 and the counter substrate 4 can be improved by the spacer 51a.

なお、全てのスペーサー51が、第1部分P1および第2部分P2を有さなくてもよい。ただし、全てのスペーサー51が第1部分P1および第2部分P2を有することが好ましい。これにより、素子基板2と対向基板4との間の距離の安定性を特に高めることができる。また、画素Pごとに当該距離の安定性にバラつきが生じることを抑制することができる。 Note that all the spacers 51 do not need to have the first portion P1 and the second portion P2. However, it is preferable that all the spacers 51 have a first portion P1 and a second portion P2. Thereby, the stability of the distance between the element substrate 2 and the counter substrate 4 can be particularly improved. Further, it is possible to suppress variations in the stability of the distance for each pixel P.

また、各スペーサー51が平面視で画素電極26に重なる第1部分P1を有することで、第1部分P1を有さない場合に比べ、画素Pの高密度化を図ることができる。図5に示す例では、各スペーサー51は、平面視で、4個の画素電極26に重なる。このため、画素Pの高密度化をさらに効果的に図ることができる。よって、電気光学装置100の高解像度化を図ることができる。 Furthermore, since each spacer 51 has the first portion P1 that overlaps the pixel electrode 26 in a plan view, it is possible to increase the density of the pixels P compared to the case where the spacer 51 does not have the first portion P1. In the example shown in FIG. 5, each spacer 51 overlaps four pixel electrodes 26 in plan view. Therefore, it is possible to further effectively increase the density of the pixels P. Therefore, the resolution of the electro-optical device 100 can be increased.

図6は、図5中のC-C線断面である。図6では、複数のスペーサー51のうちの任意のスペーサー51aが図示される。以下では、スペーサー51aおよびそれに関連する要素を中心に説明する。 FIG. 6 is a cross section taken along line CC in FIG. In FIG. 6, an arbitrary spacer 51a among the plurality of spacers 51 is illustrated. Below, the spacer 51a and elements related thereto will be mainly explained.

図6に示すように、スペーサー51aの第2部分P2は、積層体22に接触する。ここで、積層体22は、スペーサー51aを構成する無機材料を含むことが好ましい。当該無機材料を含むことで、含まない場合に比べ、第2部分P2と積層体22との密着性を高めることができる。このため、スペーサー51aが素子基板2から剥離することをより効果的に抑制することができる。 As shown in FIG. 6, the second portion P2 of the spacer 51a contacts the laminate 22. Here, it is preferable that the laminate 22 includes an inorganic material forming the spacer 51a. By including the inorganic material, the adhesion between the second portion P2 and the laminate 22 can be improved compared to a case where the inorganic material is not included. Therefore, separation of the spacer 51a from the element substrate 2 can be more effectively suppressed.

具体的には、第2部分P2は、積層体22が有する第1凹部2241の表面に接触する。第2部分P2の一部は、第1凹部2241内に配置される。すなわち、積層体22は、スペーサー51aの一部が配置される第1凹部2241を有する。第1凹部2241は、絶縁層224の上面に形成される窪みである。また、第2部分P2は、吸湿膜25を貫通している。第2部分P2の一部が第1凹部2241に配置されることで、第2部分P2が平坦面上に配置される場合に比べ、スペーサー51aと積層体22との密着性を高めることができる。また、スペーサー51aが第1凹部2241に配置されることで、平坦面上に配置される場合に比べ、スペーサー51aを安定させることができる。このようなことから、スペーサー51aの素子基板2からの剥離をより効果的に抑制することができる。 Specifically, the second portion P2 contacts the surface of the first recess 2241 that the laminate 22 has. A portion of the second portion P2 is disposed within the first recess 2241. That is, the laminate 22 has a first recess 2241 in which a part of the spacer 51a is placed. The first recess 2241 is a depression formed on the upper surface of the insulating layer 224. Further, the second portion P2 penetrates the moisture absorption film 25. By disposing a part of the second portion P2 in the first recess 2241, the adhesion between the spacer 51a and the laminate 22 can be improved compared to the case where the second portion P2 is disposed on a flat surface. . Further, by disposing the spacer 51a in the first recess 2241, the spacer 51a can be made more stable than when disposed on a flat surface. For this reason, separation of the spacer 51a from the element substrate 2 can be more effectively suppressed.

図6に示すように、第2部分P2は、先端面511を有する。先端面511は、スペーサー51aの積層体22と接触する面とは反対の面である。当該先端面511は、第2凹部5111を有する。第2凹部5111は、先端面511に形成される窪みである。第2凹部5111の表面は、第1凹部2241の表面の形状に沿って形成される。よって、図示しないが、第2凹部5111は、平面視で第1凹部2241に重なる。先端面511のうち第2凹部5111を除く部分は、素子基板2と対向基板4との距離を規定する。また、図示では、コート層28および第1配向膜29のそれぞれは、第2凹部5111の表面に沿って形成されるが、第2凹部5111の内部を埋めるよう形成されてもよい。埋めるよう形成されることで、対向基板4に対してスペーサー51aをより安定させることができる。 As shown in FIG. 6, the second portion P2 has a tip surface 511. The tip surface 511 is a surface opposite to the surface of the spacer 51a that contacts the stacked body 22. The tip surface 511 has a second recess 5111. The second recess 5111 is a depression formed in the distal end surface 511. The surface of the second recess 5111 is formed along the shape of the surface of the first recess 2241. Therefore, although not shown, the second recess 5111 overlaps the first recess 2241 in plan view. A portion of the tip surface 511 excluding the second recess 5111 defines the distance between the element substrate 2 and the counter substrate 4. Further, in the illustration, each of the coat layer 28 and the first alignment film 29 is formed along the surface of the second recess 5111, but may be formed so as to fill the inside of the second recess 5111. By forming the spacer 51a to be buried, the spacer 51a can be made more stable with respect to the counter substrate 4.

図6に示すように、スペーサー51aの第2部分P2が積層体22に接触していることに対して、スペーサー51aの第1部分P1は、積層体22に接触していない。第1部分P1と積層体22との間には、吸湿膜25、画素電極26、および保護部30が配置される。なお、素子基板2が有する複数の保護部30は、複数のスペーサー51に1対1で配置される。図6では、複数の保護部30のうちスペーサー51aに対応する保護部30が図示される。 As shown in FIG. 6, the second portion P2 of the spacer 51a is in contact with the laminate 22, whereas the first portion P1 of the spacer 51a is not in contact with the laminate 22. A moisture absorption film 25, a pixel electrode 26, and a protection section 30 are arranged between the first portion P1 and the laminate 22. Note that the plurality of protection parts 30 included in the element substrate 2 are arranged on the plurality of spacers 51 on a one-to-one basis. In FIG. 6, a protection part 30 corresponding to the spacer 51a among the plurality of protection parts 30 is illustrated.

積層体22のうちスペーサー51aと平面視で重なる部分には、コンタクトホール2240が形成される。なお、積層体22は、複数のコンタクトホール2240を有しており、複数のコンタクトホール2240は、複数のスペーサー51aに1対1で形成される。 A contact hole 2240 is formed in a portion of the stacked body 22 that overlaps the spacer 51a in plan view. Note that the stacked body 22 has a plurality of contact holes 2240, and the plurality of contact holes 2240 are formed one to one in the plurality of spacers 51a.

画素電極26の一部は、コンタクトホール2240に配置される。コンタクトホール2240は、絶縁層224に存在する孔である。図6に示すように、画素電極26は、コンタクトホール2240を形成する壁面に沿って配置されるコンタクト部260を有する。コンタクト部260は中継電極249に接続される。なお、画素電極26は、コンタクトホール2240を埋めるメタルプラグによって中継電極249に接続されてもよい。 A portion of the pixel electrode 26 is placed in the contact hole 2240. Contact hole 2240 is a hole existing in insulating layer 224. As shown in FIG. 6, the pixel electrode 26 has a contact portion 260 arranged along a wall surface forming a contact hole 2240. Contact portion 260 is connected to relay electrode 249. Note that the pixel electrode 26 may be connected to the relay electrode 249 by a metal plug filling the contact hole 2240.

画素電極26のコンタクト部260上には、保護部30が配置される。よって、保護部30は、画素電極26とスペーサー51aとの間に配置される。保護部30は、画素電極26の材料、およびスペーサー51aの材料とは異なる材料で構成される膜を含む。このため、例えば、スペーサー51aの製造時に、画素電極26および積層体22を保護することができる。また、スペーサー51aに含まれる無機材料の種類によっては、スペーサー51aが画素電極26に接触していると、スペーサー51aが画素電極26の結晶性に影響を与えるおそれがある。しかし、画素電極26を保護する保護部30が配置されることで、当該影響が生じるおそれを抑制することができる。 A protection portion 30 is arranged on the contact portion 260 of the pixel electrode 26 . Therefore, the protection part 30 is arranged between the pixel electrode 26 and the spacer 51a. The protection part 30 includes a film made of a material different from that of the pixel electrode 26 and the material of the spacer 51a. Therefore, for example, the pixel electrode 26 and the laminate 22 can be protected when manufacturing the spacer 51a. Further, depending on the type of inorganic material contained in the spacer 51a, if the spacer 51a is in contact with the pixel electrode 26, the spacer 51a may affect the crystallinity of the pixel electrode 26. However, by arranging the protection part 30 that protects the pixel electrode 26, it is possible to suppress the possibility that this effect will occur.

具体的には、保護部30は、金属酸化物膜31、絶縁膜32および遮光膜33を有する。金属酸化物膜31、絶縁膜32および遮光膜33は、この順に画素電極26から配置される。 Specifically, the protection section 30 includes a metal oxide film 31, an insulating film 32, and a light shielding film 33. The metal oxide film 31, the insulating film 32, and the light shielding film 33 are arranged in this order from the pixel electrode 26.

金属酸化物膜31の材料は、スペーサー51aを構成する無機材料、および画素電極26の材料と異なる。かかる金属酸化物膜31が存在することで、スペーサー51aの製造時に、画素電極26を保護することができる。よって、製造時に、画素電極26が損傷することを抑制することができる。 The material of the metal oxide film 31 is different from the inorganic material forming the spacer 51a and the material of the pixel electrode 26. The presence of the metal oxide film 31 allows the pixel electrode 26 to be protected during the manufacture of the spacer 51a. Therefore, it is possible to suppress damage to the pixel electrode 26 during manufacturing.

具体的には、金属酸化物膜31の材料は、例えば、酸化アルミニウム(Al)または酸化ハフニウム(HfO)である。当該材料で構成されることで、他の材料で構成される場合に比べ、スペーサー51aの製造時に、画素電極26をより効果的に保護することができる。特に、画素電極26の材料がITO等の透明導電材料であり、かつスペーサー51aの材料が酸化ケイ素または酸窒化ケイ素である場合、金属酸化物膜31によって画素電極26を特に好適に保護することができる。 Specifically, the material of the metal oxide film 31 is, for example, aluminum oxide (Al 2 O 3 ) or hafnium oxide (HfO 2 ). By being made of this material, the pixel electrode 26 can be more effectively protected during the manufacture of the spacer 51a, compared to the case where it is made of other materials. In particular, when the material of the pixel electrode 26 is a transparent conductive material such as ITO and the material of the spacer 51a is silicon oxide or silicon oxynitride, the pixel electrode 26 can be particularly suitably protected by the metal oxide film 31. can.

金属酸化物膜31上には、絶縁膜32が配置される。絶縁膜32は、二酸化ケイ素等の酸化ケイ素、または酸窒化ケイ素を含むことが好ましく、酸化ケイ素で構成されることがより好ましい。 An insulating film 32 is arranged on the metal oxide film 31. The insulating film 32 preferably contains silicon oxide such as silicon dioxide, or silicon oxynitride, and is more preferably composed of silicon oxide.

絶縁膜32上には、遮光性を有する遮光膜33が配置される。したがって、保護部30は、遮光性を有する遮光膜33を有する。遮光膜33の材料は、スペーサー51aを構成する無機材料、および画素電極26の材料と異なる。かかる遮光膜33が存在することで、スペーサー51aが透光性を有する場合、スペーサー51aが導光路として機能することが抑制される。このため、ある画素Pにおける光が他の画素Pに侵入してしまい、コントラストが低下することを抑制することができる。なお、本明細書において、遮光性とは、可視光に対する遮光性を意味し、好ましくは、可視光の透過率が50%未満であることをいい、より好ましくは、10%以下であることをいう。また、遮光膜33が存在することで、スペーサー51aの製造時に、画素電極26を保護することができる。 A light shielding film 33 having a light shielding property is arranged on the insulating film 32. Therefore, the protection part 30 includes a light shielding film 33 having a light shielding property. The material of the light shielding film 33 is different from the inorganic material forming the spacer 51a and the material of the pixel electrode 26. The presence of such a light shielding film 33 prevents the spacer 51a from functioning as a light guide when the spacer 51a has translucency. Therefore, it is possible to prevent light from a certain pixel P from penetrating into another pixel P and reducing the contrast. In addition, in this specification, the light-shielding property means the light-shielding property against visible light, and preferably means that the transmittance of visible light is less than 50%, and more preferably 10% or less. say. Furthermore, the presence of the light shielding film 33 allows the pixel electrode 26 to be protected during the manufacture of the spacer 51a.

遮光膜33の材料は、例えば、窒化チタン(TiN)等の金属、または窒化ケイ素(SiN)である。かかる材料で構成されることで、スペーサー51aが導光路として機能することを特に効果的に抑制することができる。また、遮光膜33が窒化ケイ素であることで、金属を用いずにスペーサー51aを形成することができる。このため、金属が液晶層9に侵入することによる液晶層9の劣化が抑制される。それゆえ、電気光学装置100の長寿命化を図ることができる。 The material of the light shielding film 33 is, for example, metal such as titanium nitride (TiN) or silicon nitride (SiN). By being made of such a material, it is possible to particularly effectively prevent the spacer 51a from functioning as a light guide. Furthermore, since the light shielding film 33 is made of silicon nitride, the spacer 51a can be formed without using metal. Therefore, deterioration of the liquid crystal layer 9 due to metal entering the liquid crystal layer 9 is suppressed. Therefore, the life of the electro-optical device 100 can be extended.

また、前述の絶縁膜32が画素電極26と遮光膜33との間に配置されるので、遮光膜33は、画素電極26に接触しない。このため、遮光膜33が金属を含んでいても、遮光膜33の影響によって画素電極26の結晶性が変わることを抑制することができる。また、金属酸化物膜31、絶縁膜32および遮光膜33は、前述のコート層28によって覆われる。このため、遮光膜33が金属を含む場合であっても、金属が液晶層9に侵入することによる液晶層9の劣化が抑制される。このため、電気光学装置100の長寿命化を図ることができる。 Furthermore, since the aforementioned insulating film 32 is disposed between the pixel electrode 26 and the light shielding film 33, the light shielding film 33 does not contact the pixel electrode 26. Therefore, even if the light shielding film 33 contains metal, it is possible to suppress changes in the crystallinity of the pixel electrode 26 due to the influence of the light shielding film 33. Further, the metal oxide film 31, the insulating film 32, and the light shielding film 33 are covered with the aforementioned coating layer 28. Therefore, even if the light shielding film 33 contains metal, deterioration of the liquid crystal layer 9 due to metal entering the liquid crystal layer 9 is suppressed. Therefore, the life of the electro-optical device 100 can be extended.

なお、保護部30を構成する各膜のうちのいずれかは省略されてもよい。例えば金属酸化物膜31は省略されてもよい。また、保護部30は、金属酸化物膜31、絶縁膜32および遮光膜33以外の膜を有してもよい。 Note that any one of the films constituting the protection section 30 may be omitted. For example, the metal oxide film 31 may be omitted. Furthermore, the protection section 30 may include a film other than the metal oxide film 31, the insulating film 32, and the light shielding film 33.

1E.スペーサー51の製造方法
以下、複数のスペーサー51の製造方法、およびそれに関連する要素の製造方法を説明する。図7は、保護層30x等を形成する方法を説明するための図である。なお、以下では、スペーサー51aを代表して説明する。
1E. Method for manufacturing spacers 51 Hereinafter, a method for manufacturing a plurality of spacers 51 and a method for manufacturing elements related thereto will be described. FIG. 7 is a diagram for explaining a method of forming the protective layer 30x and the like. In addition, below, the spacer 51a will be explained as a representative.

まず、図7に示すように、例えばエッチングにより、積層体22にコンタクトホール2240が形成される。なお、絶縁層221~224は、それぞれ、例えば熱酸化またはCVD(chemical vapor deposition)法等で形成される。また、中継電極249および各種の配線のそれぞれは、例えば、スパッタリング法または蒸着法により金属膜が形成された後、当該金属膜に対してレジストマスクを用いたエッチングが行なわれることにより形成される。 First, as shown in FIG. 7, a contact hole 2240 is formed in the stacked body 22 by, for example, etching. Note that the insulating layers 221 to 224 are each formed by, for example, thermal oxidation or chemical vapor deposition (CVD) method. Further, the relay electrode 249 and each of the various wirings are formed by, for example, forming a metal film by sputtering or vapor deposition, and then etching the metal film using a resist mask.

次に、例えばCVD法により、積層体22上に吸湿膜25が形成される。次に、吸湿膜25上に複数の画素電極26が形成される。例えば、透明電極材料で構成される層がCVD法またはPVD法により形成され、その後、当該層がマスクを用いてパターニングされる。これにより、複数の画素電極26が形成される。各画素電極26の一部は、コンタクトホール2240に配置される。よって、コンタクト部260を有する画素電極26が形成される。 Next, a moisture absorption film 25 is formed on the laminate 22 by, for example, a CVD method. Next, a plurality of pixel electrodes 26 are formed on the moisture absorption film 25. For example, a layer made of a transparent electrode material is formed by a CVD method or a PVD method, and then the layer is patterned using a mask. As a result, a plurality of pixel electrodes 26 are formed. A portion of each pixel electrode 26 is placed in the contact hole 2240. Thus, a pixel electrode 26 having a contact portion 260 is formed.

次に、例えばCVD法により、複数の画素電極26上に金属酸化物膜31xが形成される。金属酸化物膜31xは、後の工程を経て、複数の金属酸化物膜31になる。金属酸化物膜31xの材料は、例えば、酸化アルミニウムまたは酸化ハフニウムである。次に、例えばプラズマCVD法により、絶縁膜32xが形成される。絶縁膜32xは、後の工程を経て、複数の絶縁膜32になる。絶縁膜32xの材料は、例えば、酸化ケイ素、または酸窒化ケイ素である。次に、例えばスパッタリング法または蒸着法により、絶縁膜32x上に遮光膜33xが形成される。遮光膜33xは、後の工程を経て、複数の遮光膜33になる。遮光膜33xの材料は、例えば、窒化チタン等の金属、または窒化ケイ素である。以上により、金属酸化物膜31x、絶縁膜32x、および遮光膜33xを含む保護層30xが形成される。 Next, a metal oxide film 31x is formed on the plurality of pixel electrodes 26 by, for example, a CVD method. The metal oxide film 31x becomes a plurality of metal oxide films 31 through subsequent steps. The material of the metal oxide film 31x is, for example, aluminum oxide or hafnium oxide. Next, an insulating film 32x is formed by, for example, a plasma CVD method. The insulating film 32x becomes a plurality of insulating films 32 through a later process. The material of the insulating film 32x is, for example, silicon oxide or silicon oxynitride. Next, a light shielding film 33x is formed on the insulating film 32x by, for example, a sputtering method or a vapor deposition method. The light shielding film 33x becomes a plurality of light shielding films 33 through a later process. The material of the light shielding film 33x is, for example, metal such as titanium nitride or silicon nitride. Through the above steps, a protective layer 30x including a metal oxide film 31x, an insulating film 32x, and a light shielding film 33x is formed.

図8は、第1凹部2241を形成する方法を説明するための断面図である。次に、図8に示すように、例えばレジストマスクを用いたエッチングにより、保護層30x、吸湿膜25、および積層体22の各一部が除去される。当該除去により、積層体22には、第1凹部2241が形成される。また、遮光膜33x、絶縁膜32x、金属酸化物膜31x、および吸湿膜25のそれぞれには、平面視で第1凹部2241に重なる貫通孔が形成される。 FIG. 8 is a cross-sectional view for explaining a method of forming the first recess 2241. Next, as shown in FIG. 8, portions of the protective layer 30x, the moisture absorption film 25, and the laminate 22 are removed, for example, by etching using a resist mask. As a result of this removal, a first recess 2241 is formed in the stacked body 22 . In addition, a through hole is formed in each of the light shielding film 33x, the insulating film 32x, the metal oxide film 31x, and the moisture absorbing film 25 so as to overlap the first recess 2241 in a plan view.

例えば、遮光膜33x、絶縁膜32x、金属酸化物膜31x、吸湿膜25、および積層体22の各一部の除去は、1個のレジストマスクを用いて、一括でまたは複数回に分けて行われる。当該レジストマスクは、例えば、第1凹部2241の平面視での形状に対応する開口を有する。具体的には例えば、遮光膜33x、絶縁膜32x、金属酸化物膜31x、吸湿膜25、および積層体22の各一部は、八フッ化シクロブタン(C)、酸素(O2)およびアルゴン(Ar)を含むエッチングガスを用いたエッチングにより除去される。なお、遮光膜33x、絶縁膜32x、金属酸化物膜31x、および吸湿膜25の各材料に応じて、上記エッチングガス以外のエッチングガス等が、適宜用いられる。 For example, parts of the light shielding film 33x, the insulating film 32x, the metal oxide film 31x, the moisture absorption film 25, and the stacked body 22 are removed all at once or in multiple steps using one resist mask. be exposed. The resist mask has, for example, an opening corresponding to the shape of the first recess 2241 in a plan view. Specifically, for example, each part of the light shielding film 33x, the insulating film 32x, the metal oxide film 31x, the moisture absorption film 25, and the laminate 22 is made of cyclobutane octafluoride (C 4 F 8 ), oxygen (O2), and It is removed by etching using an etching gas containing argon (Ar). Note that an etching gas other than the above etching gas is used as appropriate depending on the materials of the light shielding film 33x, the insulating film 32x, the metal oxide film 31x, and the moisture absorption film 25.

なお、積層体22の各一部の除去では、積層体22に配置される配線をエッチングストッパーとして利用してもよい。 Note that in removing each part of the stacked body 22, the wiring arranged in the stacked body 22 may be used as an etching stopper.

図9は、複数のスペーサー51aの製造方法について説明するための断面図である。次に、図9に示すように、積層体22上および保護層30x上に、スペーサー51aを形成するための材料を含む材料層51xが形成される。材料層51xは、後の工程で、複数のスペーサー51になる。例えばプラズマCVDにより、例えば無機材料を含む材料層51xが形成される。材料層51xは、コンタクトホール2240内および第1凹部2241内を埋めるように形成される。 FIG. 9 is a cross-sectional view for explaining a method of manufacturing a plurality of spacers 51a. Next, as shown in FIG. 9, a material layer 51x containing a material for forming the spacer 51a is formed on the laminate 22 and the protective layer 30x. The material layer 51x becomes a plurality of spacers 51 in a later process. A material layer 51x containing, for example, an inorganic material is formed by, for example, plasma CVD. The material layer 51x is formed to fill the contact hole 2240 and the first recess 2241.

図10は、複数のスペーサー51aの製造方法について説明するための断面図である。次に、例えばレジストマスクを用いたエッチングにより、材料層51x、遮光膜33x、絶縁膜32x、および金属酸化物膜31xの各一部が除去される。材料層51xの一部が除去されることにより、図10に示すスペーサー51aを含む複数のスペーサー51が形成される。また、遮光膜33xの一部が除去されることで、複数の遮光膜33が形成される。絶縁膜32xの一部が除去されることで、複数の絶縁膜32が形成される。金属酸化物膜31xの一部が除去されることにより、複数の金属酸化物膜31が形成される。 FIG. 10 is a cross-sectional view for explaining a method of manufacturing a plurality of spacers 51a. Next, a portion of each of the material layer 51x, the light shielding film 33x, the insulating film 32x, and the metal oxide film 31x is removed by etching using a resist mask, for example. By removing a portion of the material layer 51x, a plurality of spacers 51 including the spacer 51a shown in FIG. 10 are formed. Further, by removing a portion of the light shielding film 33x, a plurality of light shielding films 33 are formed. By removing a portion of the insulating film 32x, a plurality of insulating films 32 are formed. A plurality of metal oxide films 31 are formed by removing a portion of the metal oxide film 31x.

例えば、材料層51x、遮光膜33x、および絶縁膜32xの各一部の除去は、1個のレジストマスクを用いて、一括でまたは複数回に分けて行われる。当該レジストマスクは、例えば、平面視で、複数のスペーサー51aを除く形状に対応する開口を有する。 For example, parts of the material layer 51x, the light shielding film 33x, and the insulating film 32x are removed all at once or in multiple steps using one resist mask. The resist mask has, for example, an opening corresponding to the shape excluding the plurality of spacers 51a in plan view.

具体的には例えば、材料層51xの一部は、例えば、八フッ化シクロブタン(C)、酸素(O2)およびアルゴン(Ar)を含むエッチングガスを用いたエッチングにより除去される。この除去の際、遮光膜33xは、エッチングストッパーとして機能する。また、例えば、遮光膜33xおよび絶縁膜32xの各一部は、例えば、四フッ化メタン(CF4)および酸素(O2)を含むエッチングガスを用いたケミカルドライエッチングにより除去される。この除去の際、金属酸化物膜31xは、エッチングストッパーとして機能する。また、遮光膜33xおよび絶縁膜32xの各一部を除去した後、レジストマスクが除去される。その後、金属酸化物膜31xの一部が除去される。この除去では、積層体22の材料のエッチングレートが金属酸化物膜31xの材料のエッチングレートよりも速いエッチング液等が用いられる。具体的には、金属酸化物膜31xの一部の除去では、フッ酸が用いられる。例えば、積層体22が酸化ケイ素で構成され、金属酸化物膜31xが酸化アルミニウムで構成される場合、フッ酸が用いられることで、金属酸化物膜31xのみを効率よく除去することができる。 Specifically, for example, a part of the material layer 51x is removed by etching using an etching gas containing, for example, cyclobutane octafluoride (C 4 F 8 ), oxygen (O 2 ), and argon (Ar). During this removal, the light shielding film 33x functions as an etching stopper. Further, for example, a portion of each of the light shielding film 33x and the insulating film 32x is removed by chemical dry etching using an etching gas containing tetrafluoromethane (CF4) and oxygen (O2), for example. During this removal, the metal oxide film 31x functions as an etching stopper. Further, after removing a portion of the light shielding film 33x and the insulating film 32x, the resist mask is removed. After that, a portion of the metal oxide film 31x is removed. In this removal, an etching solution or the like is used in which the etching rate of the material of the stacked body 22 is higher than the etching rate of the material of the metal oxide film 31x. Specifically, hydrofluoric acid is used to remove a portion of the metal oxide film 31x. For example, when the stacked body 22 is made of silicon oxide and the metal oxide film 31x is made of aluminum oxide, only the metal oxide film 31x can be efficiently removed by using hydrofluoric acid.

また、材料層51x、遮光膜33x、絶縁膜32x、および金属酸化物膜31xの各一部の除去では、エッチングは、Z2方向に進む垂直方向に進行するとともに、Z方向と交差する方向にも進行する。つまり、遮光膜33の側壁、絶縁膜32の側壁、および金属酸化物膜31xの側壁のそれぞれがサイドエッチングより除去される。具体的には、平面視で、遮光膜33のうちスペーサー51aの外縁と重なる部分と、絶縁膜32のうちスペーサー51aの外縁と重なる部分と、金属酸化物膜31xののうちスペーサー51aの外縁と重なる部分が、サイドエッチングにより除去される。 In addition, when removing a portion of the material layer 51x, the light shielding film 33x, the insulating film 32x, and the metal oxide film 31x, etching progresses in the vertical direction in the Z2 direction, and also in the direction crossing the Z direction. proceed. That is, the side walls of the light shielding film 33, the side walls of the insulating film 32, and the side walls of the metal oxide film 31x are each removed by side etching. Specifically, in plan view, a portion of the light shielding film 33 that overlaps with the outer edge of the spacer 51a, a portion of the insulating film 32 that overlaps with the outer edge of the spacer 51a, and a portion of the metal oxide film 31x that overlaps with the outer edge of the spacer 51a. The overlapping portion is removed by side etching.

ここで、スペーサー51aは、積層体22に接触する第2部分P2を有する。つまり、スペーサー51aと積層体22との間の領域全てに、遮光膜33x、絶縁膜32x、および金属酸化物膜31xは存在していない。スペーサー51aが第2部分P2を有することで、スペーサー51aが積層体22に接触する部分を有さない場合に比べ、スペーサー51aが積層体22から剥離し難くなる。特に、材料層51x、遮光膜33x、絶縁膜32x、および金属酸化物膜31xで互いに異なる材料が含まれると、互いの界面でサイドエッチングが進行し易い。このため、スペーサー51aが第2部分P2を有することで、サイドエッチングの影響があっても、スペーサー51aが積層体22から剥離し難くなる。 Here, the spacer 51a has a second portion P2 that contacts the laminate 22. That is, the light shielding film 33x, the insulating film 32x, and the metal oxide film 31x are not present in the entire region between the spacer 51a and the stacked body 22. Since the spacer 51a has the second portion P2, the spacer 51a is less likely to peel off from the laminate 22 than when the spacer 51a does not have a portion that contacts the laminate 22. In particular, when the material layer 51x, the light shielding film 33x, the insulating film 32x, and the metal oxide film 31x contain different materials, side etching tends to proceed at their interfaces. Therefore, since the spacer 51a has the second portion P2, the spacer 51a becomes difficult to peel off from the laminate 22 even under the influence of side etching.

以上のような方法により、無機材料で構成されるスペーサー51aを特に簡単かつ確実に製造することができる。また、スペーサー51aの製造において、画素電極26が損傷することを特に効果的に抑制することができる。また、スペーサー51aが積層体22から剥離することを抑制することができる。 By the method described above, the spacer 51a made of an inorganic material can be manufactured particularly easily and reliably. Further, in manufacturing the spacer 51a, damage to the pixel electrode 26 can be particularly effectively suppressed. Moreover, it is possible to suppress the spacer 51a from peeling off from the laminate 22.

また、図示しないが、スペーサー51aが形成させた後、スペーサー51aを覆うようにコート層28が形成される。コート層28は、例えばALD(Atomic Layer Deposition)法により形成される。コート層28の形成では、適宜、蒸着源に対して画素電極26の表面が斜めに配置される。これにより、画素電極26の表面だけでなく、スペーサー51aの壁面にコート層28を好適に形成することができる。コート層28は、例えばケイ素を含む無機材料で形成される。特に、二酸化ケイ素等の酸化ケイ素で形成されることで、ALD法により、均質で充分に薄いコート層28を形成することができる。 Although not shown, after the spacers 51a are formed, the coat layer 28 is formed to cover the spacers 51a. The coat layer 28 is formed by, for example, an ALD (Atomic Layer Deposition) method. In forming the coat layer 28, the surface of the pixel electrode 26 is appropriately arranged obliquely with respect to the vapor deposition source. Thereby, the coating layer 28 can be suitably formed not only on the surface of the pixel electrode 26 but also on the wall surface of the spacer 51a. The coat layer 28 is formed of an inorganic material containing silicon, for example. In particular, by forming the coating layer 28 from silicon oxide such as silicon dioxide, a homogeneous and sufficiently thin coating layer 28 can be formed by the ALD method.

また、図示しないが、コート層28が形成された後、コート層28上に、酸化ケイ素等を含む膜を斜方蒸着されることにより第1配向膜29が形成される。コート層28上に第1配向膜29が形成されることで、コート層28が無い場合に比べ、画素電極26およびスペーサー51あに対する第1配向膜29の密着性を高めることができる。密着性を高めるためには、コート層28と第1配向膜29とは同一の材料を含むことが特に好ましい。なお、第1配向膜29の形成においても、コート層28の形成と同様に、適宜、蒸着源に対して画素電極26の表面が斜めに配置される。 Although not shown, after the coat layer 28 is formed, a first alignment film 29 is formed by obliquely depositing a film containing silicon oxide or the like on the coat layer 28 . By forming the first alignment film 29 on the coat layer 28, the adhesion of the first alignment film 29 to the pixel electrode 26 and the spacer 51 can be improved compared to the case where the coat layer 28 is not provided. In order to improve adhesion, it is particularly preferable that the coat layer 28 and the first alignment film 29 contain the same material. Note that in the formation of the first alignment film 29 as well, similarly to the formation of the coat layer 28, the surface of the pixel electrode 26 is appropriately arranged obliquely with respect to the vapor deposition source.

2.変形例
以上に例示した実施形態は多様に変形され得る。前述の実施形態に適用され得る具体的な変形の態様を以下に例示する。以下の例示から任意に選択された2以上の態様は、相互に矛盾しない範囲で適宜に併合され得る。
2. Modifications The embodiments illustrated above can be modified in various ways. Specific modifications that can be applied to the above-described embodiments are illustrated below. Two or more aspects arbitrarily selected from the examples below may be combined as appropriate to the extent that they do not contradict each other.

前述の実施形態では、スペーサー51aは、積層体22に接触する。しかし、スペーサー51aと積層体22との間には任意の層が介在していてもよい。その場合、当該層は、スペーサー51aと積層体22との密着性向上のために、スペーサー51aの材料と同一材料を含むことが好ましい。加えて、当該層は、積層体22の材料と同一材料を含むことが好ましい。 In the embodiment described above, the spacer 51a contacts the stack 22. However, an arbitrary layer may be interposed between the spacer 51a and the laminate 22. In that case, the layer preferably contains the same material as the spacer 51a in order to improve the adhesion between the spacer 51a and the laminate 22. In addition, the layer preferably includes the same material as the material of the laminate 22.

前述の実施形態では、スペーサー51aの第1部分P1は画素電極26と離間する。しかし、第1部分P1は画素電極26の一部と接触してもよい。 In the embodiment described above, the first portion P1 of the spacer 51a is spaced apart from the pixel electrode 26. However, the first portion P1 may be in contact with a portion of the pixel electrode 26.

前述の実施形態では、積層体22の第1凹部2241の表面は平滑である。しかし、第1凹部2241の表面は、粗面であってもよい。別の見方をすれば、積層体22のスペーサー51aとの接触面は、粗面であってもよい。粗面であることで、平滑な面である場合に比べ、積層体22とスペーサー51aとの密着性をより高めることができる。 In the embodiment described above, the surface of the first recess 2241 of the laminate 22 is smooth. However, the surface of the first recess 2241 may be a rough surface. From another perspective, the contact surface of the laminate 22 with the spacer 51a may be a rough surface. By having a rough surface, the adhesion between the laminate 22 and the spacer 51a can be further improved compared to a smooth surface.

複数のスペーサー51は、複数の画素電極26に1対1で配置される。しかし、例えば、2個以上の画素電極26に対して1個のスペーサー51が配置されてもよい。また、1個の画素電極26に対して2個以上のスペーサー51が配置されてもよい。 The plurality of spacers 51 are arranged one-to-one on the plurality of pixel electrodes 26. However, for example, one spacer 51 may be arranged for two or more pixel electrodes 26. Further, two or more spacers 51 may be arranged for one pixel electrode 26.

前述の実施形態では、積層体22、複数の画素電極26、および金属酸化物膜31は、この順に並ぶ。しかし、積層体22、金属酸化物膜31、および複数の画素電極26は、この順に並んでもよい。すなわち、金属酸化物膜31は、画素電極26と吸湿膜25との間に位置してもよい。この場合、金属酸化物膜31は酸化アルミニウムを含むことが好ましい。酸化アルミニウムを含むことで、金属酸化物膜31によって、積層体22の屈折率と画素電極26の屈折率との差を低減することができる。このため、積層体22と画素電極26との間における界面反射を低減することができる。具体的には、積層体22が酸化ケイ素で構成され、画素電極26がITOで構成される場合、金属酸化物膜31における屈折率は、積層体22における屈折率よりも高く、かつ画素電極26における屈折率よりも低い。つまり、積層体22、金属酸化物膜31および画素電極26の各屈折率は、この順に高くなる。それゆえ、金属酸化物膜31が設けられていない場合に比べ、積層体22と画素電極26との間における界面反射を抑制することができる。よって、光の利用効率の低下を抑制することができる。なお、本実施形態では、積層体22上に吸湿膜25が設けられるが、吸湿膜25、金属酸化物膜31および画素電極26の各屈折率もこの順に高くなる。 In the embodiment described above, the stacked body 22, the plurality of pixel electrodes 26, and the metal oxide film 31 are arranged in this order. However, the stacked body 22, the metal oxide film 31, and the plurality of pixel electrodes 26 may be arranged in this order. That is, the metal oxide film 31 may be located between the pixel electrode 26 and the moisture absorption film 25. In this case, the metal oxide film 31 preferably contains aluminum oxide. By including aluminum oxide, the metal oxide film 31 can reduce the difference between the refractive index of the stacked body 22 and the refractive index of the pixel electrode 26. Therefore, interface reflection between the stacked body 22 and the pixel electrode 26 can be reduced. Specifically, when the laminate 22 is made of silicon oxide and the pixel electrode 26 is made of ITO, the refractive index of the metal oxide film 31 is higher than the refractive index of the laminate 22, and the pixel electrode 26 is made of ITO. lower than the refractive index at That is, the refractive indexes of the stacked body 22, the metal oxide film 31, and the pixel electrode 26 increase in this order. Therefore, interfacial reflection between the stacked body 22 and the pixel electrode 26 can be suppressed compared to the case where the metal oxide film 31 is not provided. Therefore, a decrease in light utilization efficiency can be suppressed. In this embodiment, the moisture absorbing film 25 is provided on the laminate 22, but the refractive indexes of the moisture absorbing film 25, the metal oxide film 31, and the pixel electrode 26 also increase in this order.

前述の実施形態では、トランジスター23はTFTである場合を例に説明したが、トランジスター23はTFTに限定されず、例えば、MOSFET(metal-oxide-semiconductor field-effect transistor)であってもよい。 In the above embodiment, the transistor 23 is a TFT, but the transistor 23 is not limited to a TFT, and may be a MOSFET (metal-oxide-semiconductor field-effect transistor), for example.

前述の実施形態では、アクティブマトリクス方式の電気光学装置100が例示されるが、これに限定されず、電気光学装置の駆動方式は、例えば、パッシブマトリクス方式等でもよい。 Although the electro-optical device 100 of an active matrix type is illustrated in the above-described embodiment, the driving method of the electro-optical device is not limited thereto, and may be, for example, a passive matrix type.

3.電子機器
電気光学装置100は、各種電子機器に用いることができる。
3. Electronic Device The electro-optical device 100 can be used in various electronic devices.

図11は、電子機器の一例であるパーソナルコンピューター2000を示す斜視図である。パーソナルコンピューター2000は、各種の画像を表示する電気光学装置100と、電源スイッチ2001およびキーボード2002が設置される本体部2010と、制御部2003と、を有する。制御部2003は、例えばプロセッサーおよびメモリーを含み、電気光学装置100の動作を制御する。 FIG. 11 is a perspective view showing a personal computer 2000, which is an example of an electronic device. The personal computer 2000 includes an electro-optical device 100 that displays various images, a main body section 2010 in which a power switch 2001 and a keyboard 2002 are installed, and a control section 2003. The control unit 2003 includes, for example, a processor and a memory, and controls the operation of the electro-optical device 100.

図12は、電子機器の一例であるスマートフォン3000を示す平面図である。スマートフォン3000は、操作ボタン3001と、各種の画像を表示する電気光学装置100と、制御部3002と、を有する。操作ボタン3001の操作に応じて電気光学装置100に表示される画面内容が変更される。制御部3002は、例えばプロセッサーおよびメモリーを含み、電気光学装置100の動作を制御する。 FIG. 12 is a plan view showing a smartphone 3000, which is an example of an electronic device. The smartphone 3000 includes an operation button 3001, an electro-optical device 100 that displays various images, and a control unit 3002. The screen content displayed on the electro-optical device 100 is changed in accordance with the operation of the operation button 3001. The control unit 3002 includes, for example, a processor and a memory, and controls the operation of the electro-optical device 100.

図13は、電子機器の一例であるプロジェクターを示す模式図である。投射型表示装置4000は、例えば、3板式のプロジェクターである。電気光学装置1rは、赤色の表示色に対応する電気光学装置100であり、電気光学装置1gは、緑の表示色に対応する電気光学装置100であり、電気光学装置1bは、青色の表示色に対応する電気光学装置100である。すなわち、投射型表示装置4000は、赤、緑および青の表示色に各々対応する3個の電気光学装置1r、1g、1bを有する。制御部4005は、例えばプロセッサーおよびメモリーを含み、電気光学装置100の動作を制御する。 FIG. 13 is a schematic diagram showing a projector that is an example of an electronic device. The projection display device 4000 is, for example, a three-panel projector. The electro-optical device 1r is an electro-optical device 100 corresponding to a red display color, the electro-optical device 1g is an electro-optical device 100 corresponding to a green display color, and the electro-optical device 1b is an electro-optical device 100 corresponding to a blue display color. This is an electro-optical device 100 corresponding to. That is, the projection display device 4000 includes three electro-optical devices 1r, 1g, and 1b corresponding to red, green, and blue display colors, respectively. The control unit 4005 includes, for example, a processor and a memory, and controls the operation of the electro-optical device 100.

照明光学系4001は、光源である照明装置4002からの出射光のうち赤色成分rを電気光学装置1rに供給し、緑色成分gを電気光学装置1gに供給し、青色成分bを電気光学装置1bに供給する。各電気光学装置1r、1g、1bは、照明光学系4001から供給される各単色光を表示画像に応じて変調するライトバルブ等の光変調器として機能する。投射光学系4003は、各電気光学装置1r、1g、1bからの出射光を合成して投射面4004に投射する。 The illumination optical system 4001 supplies the red component r of the light emitted from the illumination device 4002, which is a light source, to the electro-optical device 1r, the green component g to the electro-optical device 1g, and the blue component b to the electro-optical device 1b. supply to. Each of the electro-optical devices 1r, 1g, and 1b functions as a light modulator such as a light valve that modulates each monochromatic light supplied from the illumination optical system 4001 according to a displayed image. A projection optical system 4003 combines the light emitted from each electro-optical device 1r, 1g, and 1b and projects the combined light onto a projection surface 4004.

以上の電子機器は、前述の電気光学装置100と、制御部2003、3002または4005と、を備える。電気光学装置100は、前述のように開口率の低下が抑制され、かつ、素子基板2と対向基板4との間の距離の安定化が図られている。このため、パーソナルコンピューター2000、スマートフォン3000または投射型表示装置4000の表示品質を高めることができる。 The above electronic device includes the electro-optical device 100 described above and a control section 2003, 3002, or 4005. As described above, in the electro-optical device 100, a decrease in the aperture ratio is suppressed, and the distance between the element substrate 2 and the counter substrate 4 is stabilized. Therefore, the display quality of the personal computer 2000, smartphone 3000, or projection display device 4000 can be improved.

なお、本発明の電気光学装置が適用される電子機器としては、例示した機器に限定されず、例えば、PDA(Personal Digital Assistants)、デジタルスチルカメラ、テレビ、ビデオカメラ、カーナビゲーション装置、車載用の表示器、電子手帳、電子ペーパー、電卓、ワードプロセッサー、ワークステーション、テレビ電話、およびPOS(Point of sale)端末等が挙げられる。さらに、本発明が適用される電子機器としては、プリンター、スキャナー、複写機、ビデオプレーヤー、またはタッチパネルを備えた機器等が挙げられる。 Note that electronic devices to which the electro-optical device of the present invention is applied are not limited to the exemplified devices, but include, for example, PDAs (Personal Digital Assistants), digital still cameras, televisions, video cameras, car navigation devices, and in-vehicle devices. Examples include displays, electronic notebooks, electronic paper, calculators, word processors, workstations, videophones, and POS (Point of Sale) terminals. Further, examples of electronic devices to which the present invention is applied include printers, scanners, copiers, video players, devices equipped with touch panels, and the like.

以上、好適な実施形態に基づいて本発明を説明したが、本発明は前述の実施形態に限定されない。また、本発明の各部の構成は、前述の実施形態の同様の機能を発揮する任意の構成に置換でき、また、任意の構成を付加できる。 Although the present invention has been described above based on the preferred embodiments, the present invention is not limited to the above-described embodiments. Further, the configuration of each part of the present invention can be replaced with any configuration that performs the same function as in the above-described embodiment, or any configuration can be added.

また、前述した説明では、本発明の電気光学装置の一例として液晶装置について説明したが、本発明の電気光学装置はこれに限定されない。例えば、本発明の電気光学装置は、イメージセンサー等にも適用することができる。また、例えば、有機EL(electro luminescence)、無機ELまたは発光ポリマー等の発光素子を用いた表示パネルに対しても前述の実施形態と同様に本発明が適用され得る。また、着色された液体と当該液体に分散された白色の粒子とを含むマイクロカプセルを用いた電気泳動表示パネルに対しても前述の実施形態と同様に本発明が適用され得る。 Further, in the above description, a liquid crystal device was described as an example of the electro-optical device of the present invention, but the electro-optical device of the present invention is not limited to this. For example, the electro-optical device of the present invention can be applied to an image sensor, etc. Further, the present invention can be applied to a display panel using a light emitting element such as an organic EL (electro luminescence), an inorganic EL, or a light emitting polymer, in the same manner as in the above-described embodiments. Further, the present invention can also be applied to an electrophoretic display panel using microcapsules containing a colored liquid and white particles dispersed in the liquid, in the same manner as in the above-described embodiments.

2…素子基板、4…対向基板、8…シール部材、9…液晶層、11…走査線駆動回路、12…データ線駆動回路、14…外部端子、15…引回配線、21…第1基材、22…積層体、23…トランジスター、25…吸湿膜、26…画素電極、28…コート層、29…第1配向膜、30…保護部、31…金属酸化物膜、32…絶縁膜、33…遮光膜、41…第2基材、42…絶縁膜、45…共通電極、46…第2配向膜、51…スペーサー、51a…スペーサー、100…電気光学装置、221…絶縁層、222…絶縁層、223…絶縁層、224…絶縁層、240…蓄積容量、241…遮光部、244…走査線、245…容量線、246…データ線、249…中継電極、260…コンタクト部、511…先端面、2240…コンタクトホール、2241…第1凹部、5111…第2凹部、A10…表示領域、A11…透光領域、A12…配線領域、A20…周辺領域、P…画素、P1…第1部分、P2…第2部分。 2...Element substrate, 4...Counter substrate, 8...Sealing member, 9...Liquid crystal layer, 11...Scanning line drive circuit, 12...Data line drive circuit, 14...External terminal, 15...Leading wiring, 21...First group Material, 22... Laminate, 23... Transistor, 25... Moisture absorbing film, 26... Pixel electrode, 28... Coating layer, 29... First alignment film, 30... Protective part, 31... Metal oxide film, 32... Insulating film, 33... Light shielding film, 41... Second base material, 42... Insulating film, 45... Common electrode, 46... Second alignment film, 51... Spacer, 51a... Spacer, 100... Electro-optical device, 221... Insulating layer, 222... Insulating layer, 223... Insulating layer, 224... Insulating layer, 240... Storage capacitor, 241... Light blocking section, 244... Scanning line, 245... Capacitance line, 246... Data line, 249... Relay electrode, 260... Contact section, 511... Tip surface, 2240...Contact hole, 2241...First recess, 5111...Second recess, A10...Display area, A11...Transparent area, A12...Wiring area, A20...Peripheral area, P...Pixel, P1...First portion , P2...second part.

Claims (8)

複数の絶縁層を含む積層体と、画素電極と、前記画素電極とコンタクトホールを介して接続される中継電極と、を有する第1基板と、
共通電極を有する第2基板と、
前記画素電極と前記共通電極との間に配置された電気光学層と、
前記画素電極と前記共通電極との間の距離を規定し、平面視において前記コンタクトホールと重なる位置に配置されたスペーサーと、
前記画素電極と前記スペーサーとの間に配置され、平面視において前記コンタクトホールと重なる位置に配置された保護部と、を備え、
前記スペーサーは、前記第1基板の厚さ方向からみて前記画素電極および前記保護部に重なる第1部分と、前記厚さ方向からみて前記画素電極に重ならない第2部分と、を有し、
前記保護部は、前記画素電極側から順に配置された金属酸化物膜、絶縁膜および遮光膜を有することを特徴とする電気光学装置。
a first substrate having a laminate including a plurality of insulating layers, a pixel electrode, and a relay electrode connected to the pixel electrode via a contact hole ;
a second substrate having a common electrode;
an electro-optic layer disposed between the pixel electrode and the common electrode;
a spacer that defines a distance between the pixel electrode and the common electrode and is disposed at a position overlapping the contact hole in plan view ;
a protective portion disposed between the pixel electrode and the spacer , and disposed at a position overlapping the contact hole in a plan view ;
The spacer has a first portion that overlaps the pixel electrode and the protection portion when viewed from the thickness direction of the first substrate, and a second portion that does not overlap the pixel electrode when viewed from the thickness direction,
The electro -optical device is characterized in that the protection portion includes a metal oxide film, an insulating film, and a light shielding film arranged in this order from the pixel electrode side .
前記保護部の一部は、前記コンタクトホール内に配置されている請求項1に記載の電気光学装置。The electro-optical device according to claim 1, wherein a portion of the protection portion is disposed within the contact hole. 前記スペーサーは、無機材料で構成される請求項1に記載の電気光学装置。 The electro-optical device according to claim 1, wherein the spacer is made of an inorganic material. 前記積層体は、前記無機材料を含み、
前記第2部分は、前記積層体に接触する請求項に記載の電気光学装置。
The laminate includes the inorganic material,
The electro-optical device according to claim 3 , wherein the second portion contacts the laminate.
前記無機材料は、酸化ケイ素、または酸窒化ケイ素である請求項3または4に記載の電気光学装置。 5. The electro-optical device according to claim 3, wherein the inorganic material is silicon oxide or silicon oxynitride. 前記積層体は、前記第2部分の一部が配置される第1凹部を有する請求項1からのいずれか1項に記載の電気光学装置。 6. The electro-optical device according to claim 1, wherein the laminate has a first recess in which a part of the second portion is disposed. 前記スペーサーは、先端面を有し、
前記先端面は、第2凹部を有する請求項1からのいずれか1項に記載の電気光学装置。
The spacer has a tip surface,
7. The electro-optical device according to claim 1, wherein the tip surface has a second recess.
請求項1からのいずれか1項に記載の電気光学装置と、
前記電気光学装置の動作を制御する制御部と、を有することを特徴とする電子機器。
The electro-optical device according to any one of claims 1 to 7 ,
An electronic device comprising: a control section that controls the operation of the electro-optical device.
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