JP7321802B2 - 基板処理方法 - Google Patents

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Description

本発明は基板処理方法に関する。
プロセス成膜後、特に高パワー低温プロセスにおいては、Ｓｉ基板が陰極であるサセプタに張り付くことがある。高周波(RF)電力によってプラズマを生じさせて成膜すると、Ｓｉ基板に電荷がチャージされ、サセプタとＳｉ基板が静電的に引き合い両者が張り付くと考えられている。
基板がサセプタに張り付いている場合、サセプタピンを基板の裏面に接触させて基板を持ち上げようとすると、基板がサセプタから無理やり剥がされることとなり基板に大きな力がかかる。基板に及ぶ大きな力は、基板ズレによる搬送エラーを発生させたり、サセプタピン又は基板にダメージを及ぼしたりする。
特開平３－４４４７２号公報
基板がサセプタへ張り付くことを抑制するためには、基板の電荷量に応じて適切なプラズマ後処理を行い、基板の電荷量を低下させる必要がある。つまり、基板の電荷量に応じた除電が必要である。基板の電荷量はプラズマ処理の内容によって変化する。例えば、成膜時のプラズマ照射時間又はパワーによって基板の電荷量が変化する。
本発明は、上述のような課題を解決するためになされたもので、基板の電荷量を低下させて基板がサセプタに張り付くことを抑制できる基板処理方法を提供することを目的とする。
本願の発明に係る基板処理方法は、サセプタの上に設けられた基板にプラズマ処理を施すことと、該サセプタに対向するＲＦ電極に予め定められた除電時間だけ電力を印加してプラズマを生じさせることで、該基板の電荷量を減少させることと、サセプタピンを該サセプタの上面から突出させて該サセプタピンで該基板を持ち上げつつ、該ＲＦ電極の自己バイアス電圧を測定することと、制御部により、該自己バイアス電圧が正の値であるときは該除電時間を短くし、該自己バイアス電圧が負の値であるときは該除電時間を長くすることと、を備えたことを特徴とする。
本発明のその他の特徴は以下に明らかにする。
本発明によれば、基板の電荷量を低下させて基板がサセプタに張り付くことを抑制できる。
基板処理装置の構成例を示す図である。 サセプタを下に動かしたことを示す図である。 サセプタをさらに下に動かしたことを示す図である。 基板処理方法の例を示すフローチャートである。 除電の際のＲＦパワーの印加例を示す図である。 自己バイアス電圧の例を示す図である。 基板の張り付き有無とVdc amplitudeの関係を示す図である。 第２時間の長さとVdc amplitudeの関係を例示する図である。 別の例に係る基板処理方法のフローチャートである。
実施の形態に係る基板処理方法について図面を参照して説明する。同じ又は対応する構成要素には同じ符号を付し、説明の繰り返しを省略する場合がある。
実施の形態．
図１は基板処理装置の構成例を示す図である。チャンバ１０の中にはサセプタ１２が設けられている。サセプタ１２の上に処理対象となる基板１３を設けることができる。基板１３は例えばＳｉウエハである。サセプタ１２は駆動部１４によって上下動させることができる。駆動部１４は、ＴＭＣ（Transfer Module Controller）１６を介してＵＰＣ（unique platform controller）１８からの指令を受け、その指令に応じてサセプタ１２を上下動させる。サセプタ１２にはサセプタ１２の振動を検知する振動センサ２０が取り付けられている。
サセプタピン２１は、例えばチャンバ１０に固定され、基板１３を搬送するときに基板１３を支持するものである。サセプタ１２が高い位置にあるときはサセプタ１２の上面よりも下にサセプタピン２１があり、サセプタ１２が低い位置にあるときはサセプタ１２の上面よりも上にサセプタピン２１が突出する。
サセプタ１２の上にはＲＦ電極３０が設けられている。ＲＦ電極３０は例えば環状に形成された排気ダクト３２の上に設けることができる。ＲＦ電極３０がサセプタ１２に対向して設けられたことで、平行平板構造が提供されている。ＲＦ電極３０には貫通孔が設けられている。例えば成膜用のガスが充填されたガス源４２から、マスフローコントローラ４０で流量制御されたガスが、ＲＦ電極３０の貫通孔を介して基板１３の上に提供される。ＲＦ電極３０には、整合回路３４を介してＲＦジェネレータ３６が接続されている。ＵＰＣ１８から指令を受けたＰＭＣ（Process Module Controller）３８が、ＲＦジェネレータ３６とマスフローコントローラ４０を制御する。
このように、図１の基板処理装置はプラズマ処理装置として構成することができる。プラズマ処理は、例えば基板に成膜したり、基板の膜を改質したり、基板の一部をエッチングしたりする処理である。
図２は、駆動部１４によって図１の場合と比べてサセプタ１２を下に動かしたことを示す図である。サセプタ１２を下に下げると、サセプタピン２１が基板１３の裏面に接触する。図３は、駆動部１４によってさらにサセプタ１２を下に動かしたことを示す図である。このとき、サセプタ１２は基板１３から離れ、サセプタピン２１だけで基板１３が支持される。基板１３とサセプタ１２の間に搬送用アームを挿入して、搬送用アームを上昇させることで搬送用アームによって基板１３を支持し、基板１３の搬送を可能とする。
図４は、基板処理方法の例を示すフローチャートである。この例では、まず、ブロックＢ１にて、サセプタ１２の上に設けられた基板１３にプラズマ処理を施す。プラズマ処理では、例えば、ＲＦ電極３０とサセプタ１２の間に反応ガスを供給しつつ、ＲＦ電極３０に交流電力を印加することでプラズマを生じさせ基板１３に成膜する。プラズマを用いた他の処理を行ってもよい。このプラズマ処理によって基板１３に電荷がチャージされる。
次いで、ブロックＢ２において基板の電荷量を減少させる。この処理は除電ということもある。ここでは、ＲＦ電極３０に予め定められた除電時間だけ電力を印加してプラズマを生じさせることで、基板１３の電荷量を減少させる。供給するガスは不活性ガスでも反応ガスでもよい。例えば、除電のために提供するプラズマは不活性ガスプラズマとすることができる。なお、除電という言葉は、完全に電荷を無くすことだけでなく、電荷量を低下させることを含む。
図５は、除電の際のＲＦパワーの印加例を示す図である。除電時間は、例えば第１時間Ｔ１、第２時間Ｔ２及び第３時間Ｔ３を含む。第１時間Ｔ１は時刻ｔ０から時刻ｔ１までの時間である。第１時間Ｔ１はＲＦ電極３０に電力を印加してプラズマを生じさせる時間である。第１時間Ｔ１はプラズマが安定するまでの任意の時間とすることができる。第１時間Ｔ１は例えば３秒である。
第２時間Ｔ２は時刻ｔ１から時刻ｔ２までの時間である。第２時間Ｔ２では、予め定められた第１レートでＲＦ電極３０のパワーを低下させる。例えば１４０ＶのＲＦパワーを２０秒で１１０Ｖまで低下させる。第３時間Ｔ３は時刻ｔ２から時刻ｔ３までの時間である。第３時間Ｔ３は、予め定められた第２レートでＲＦ電極３０のパワーを０まで低下させる。例えば１１０ＶのＲＦパワーを５秒で０Ｖまで低下させる。上述の３つのステップによりＲＦパワーを変化させながらプラズマ照射を行うことで、基板１３の電荷量を減少させることができる。ＲＦパワーを別の方法で変化させてもよい。
次いで、ブロックＢ３において、サセプタピン２１をサセプタ１２の上面から突出させてサセプタピン２１で基板１３を持ち上げる。そして、この基板１３の持ち上げの瞬間を含む一定の期間においてＲＦ電極３０の自己バイアス電圧を測定する。
自己バイアス電圧について説明する。まず、ＲＦ電極３０に印加される交流電圧の最大電圧と最小電圧の差は、ＶＰＰ（Volt peak to peak）として知られている。このＶＰＰは高周波のプラズマを扱う上でプロセスの監視等に用いることができる。具体的には、整合回路３４にＶＰＰセンサを設けて、そのＶＰＰセンサで得られたＶＰＰの値をＵＰＣ１８などで監視することができる。そして、ＶＰＰの中間点となる電圧を自己バイアス電圧又はＶｄｃ（Volt Direct Current）という。例えば、ＲＦ電源で使用する整合回路にブロッキングコンデンサを設けることで、Ｖｄｃを生じさせることができる。自己バイアス電圧は、例えば成膜中にプラズマの様子を監視するために常時測定され、ＰＬＣロガー（PLC Logger）に保存される。成膜中の自己バイアス電圧は通常はマイナスである。
図６は、図４のブロックＢ３の処理において測定される自己バイアス電圧の例を示す図である。図６では、第２時間Ｔ２を２秒、１０秒、４０秒として除電した後にサセプタピン２１をサセプタ１２から突出させてサセプタピン２１で基板１３を持ち上げたときの自己バイアス電圧が示されている。例えば、第２時間Ｔ２を２秒として除電した後に自己バイアス電圧を測定すると、自己バイアス電圧が一時的に－０．７Ｖ程度まで低下する。ベース電圧からピーク電圧までの差はVdc amplitudeとして示されている。第２時間Ｔ２を１０秒として除電した後に自己バイアス電圧を測定すると、自己バイアス電圧が一時的に－０．２Ｖ程度まで低下する。第２時間Ｔ２を４０秒として除電した後に自己バイアス電圧を測定すると、自己バイアス電圧が一時的に０．６Ｖ程度まで上昇する。このように、第２時間Ｔ２の長さを調整することで、例えば成膜処理の対象となった基板１３の電荷量をコントロールできる。
サセプタピン２１で基板１３を持ち上げるときの自己バイアス電圧の変化量が大きいほど、基板１３の電荷量が大きい。言いかえれば、サセプタピン２１で基板１３を持ち上げるときの自己バイアス電圧の絶対値が大きいほど、基板１３はサセプタ１２に密着しており、基板１３の帯電量[C/m2]は大きい。基板１３がサセプタ１２に張り付くことの弊害を抑制するためには、除電により基板１３の電荷量を小さくして、サセプタピン２１で基板１３を持ち上げるときの自己バイアス電圧（Ｖｄｃ）を小さくするべきである。
図７は、基板の張り付き有無と、サセプタピン２１で基板１３を持ち上げるときのVdc amplitudeの関係を示す図である。横軸は、基板へのプラズマ処理の際に採用されたＲＦパワーを示す。縦軸はVdc amplitudeを示す。Vdc amplitudeは例えば図６に示されるように、サセプタピンで基板を持ち上げるときの自己バイアス電圧の変化量である。×で示された位置では、基板１３がサセプタ１２に張り付いて、サセプタピン２１による基板１３の持ち上げに伴いサセプタ１２が振動した。○で示された位置では、サセプタピン２１による基板１３の持ち上げに伴う振動は検知されなかった。サセプタ１２の振動は例えば図１の振動センサ２０で検知できる。
図７から、Vdc amplitudeが－１以下になると、基板１３がサセプタ１２に張り付きやすいことが分かる。図８は、第２時間Ｔ２の長さとVdc amplitudeの関係を例示する図である。第２時間Ｔ２を２０秒程度とすると、Vdc amplitudeがほぼゼロになるので、基板１３が十分に除電されていることが分かる。しかし、第２時間Ｔ２を２０秒より大きくしても小さくしてもVdc amplitudeの絶対値が大きくなる。図８の例では、第２時間Ｔ２の増加に伴い、Vdc amplitudeが負の値から正の値に変化していく。この場合、第２時間Ｔ２を２０秒より大きくしても小さくしても除電後に基板１３に有意な電荷が残る。
次いで、ブロックＢ４において、プロセスを終了させるか判定する。処理すべき基板がなければ、Ｙｅｓに進み処理を終了する。新たな基板を処理する必要があればＮｏに進む。
ブロックＢ４において、新たな基板を処理する必要があると判定された場合、ブロックＢ５へ処理を進める。ブロックＢ５では、ブロックＢ３で測定した自己バイアス電圧に応じて、必要に応じて除電時間を調整する。そのような調整は例えば制御部として機能するＵＰＣ１８によって行うことができる。例えば、制御部は、自己バイアス電圧が正の値であるときは除電時間を短くし、自己バイアス電圧が負の値であるときは除電時間を長くする。より具体的には、自己バイアス電圧が正の値であるときは第２時間Ｔ２を短くし、自己バイアス電圧が負の値であるときは第２時間Ｔ２を長くすることができる。調整後の除電時間は次の基板の除電に適用することができる。
サセプタピン２１で基板１３を持ち上げる際に測定された自己バイアス電圧が正の値であるときは、図８の例の場合、第２時間を短くする必要がある。他方、サセプタピン２１で基板１３を持ち上げる際に測定された自己バイアス電圧が負の値であるときは、図８の例の場合、第２時間Ｔ２を長くする必要がある。このように、制御部では、次の基板が十分除電されるように、次の基板に適用する第２時間Ｔ２を決める。ブロックＢ６において、上述の第２時間Ｔ２の調整が行われる。例えば、制御部の記憶部に記憶された第２時間Ｔ２を更新する。
その後、調整後の第２時間Ｔ２を利用して、前述の一連の処理が新しい基板に対して実施される。簡単に説明すると、新しい基板に対して、処理済の基板に施されたプラズマ処理と同じプラズマ処理を施すことで、新しい基板に電荷が生じる。そして、調整された第２時間Ｔ２を含む除電で新しい基板を除電することで、基板の電荷量を十分減少させることができる。そのため、基板がサセプタに張り付くことが抑制される。
図４に示す除電の要領は変更することができる。例えば、第２時間Ｔ２は第３時間Ｔ３より長いものとしたが、各段階の時間を変更することができる。逐次処理される基板に対して同じ内容のプラズマ処理が施される場合、調整後の第２時間Ｔ２を継続使用することができる。したがって、一旦第２時間Ｔ２を調整すれば、同じプラズマ処理が行われる限り、第２時間Ｔ２の調整を省略することができる。他方、すべての基板の処理において第２時間を調整したり、一定の周期で第２時間を調整したりすることで、精密に調整された第２時間を得ることができる。
この基板処理方法によれば、基板の処理が繰り返されるほど、例えば図８に示す除電時間とVdc amplitudeの関係を示すデータが蓄積されることになる。したがって、制御部は最新のデータだけを参照して除電時間を調整するのではなく、蓄積されたデータ全体を参照して除電時間を最適化することができる。このように、逐次得られる自己バイアス電圧のデータを用いることで、除電時間を最適化し、基板の電荷量を十分低下させることができる。
基板処理においてはレシピの変更が想定される。基板を処理するためのレシピの変更があった場合、制御部は、レシピに応じて除電時間を変更することができる。つまり、制御部はレシピ毎に除電時間を調整し、レシピ毎に調整された除電時間を保持及び使用することができる。
図７からプラズマ処理のプラズマパワーが大きいほど、基板がサセプタに張り付きやすいことが分かる。つまり、プラズマ処理のプラズマパワーが大きいほど、基板の電荷量が大きくなる。そこで、制御部は、プラズマ処理のプラズマパワーが大きいほど除電時間を長くすることができる。
図９は、他の例に係る基板処理方法のフローチャートである。まずブロックＢ１にて最適な除電時間の条件出しを行う。この条件出しでは、プラズマ処理と、除電処理と、自己バイアス電圧の測定と、を除電時間を変更して複数回行う。例えば、まず、サセプタ１２の上に設けられた第１基板にプラズマ処理を施す。次いで、ＲＦ電極３０に予め定められた除電時間だけ電力を印加して第１基板の電荷量を減少させる。次いで、サセプタ１２を下降させることで、サセプタピン２１をサセプタ１２の上面から突出させて、サセプタピン２１で第１基板を持ち上げ、そのときのＲＦ電極３０の自己バイアス電圧を測定する。その後、別の第１基板に対して、一連の処理を除電時間を変更して行う。これを繰り返して、除電時間とVdc amplitudeの関係を得る。例えば、図８のような除電時間とVdc amplitudeの関係を得る。
次いで、ブロックＢ２にて、第２基板に対し第１基板に対するプラズマ処理と同じプラズマ処理を施す。次いで、ブロックＢ３にて第２基板を除電する。この除電では、第１基板に対する複数回の自己バイアス電圧の測定で得られた自己バイアス電圧のうち絶対値が最小の自己バイアス電圧を与える除電時間だけ、ＲＦ電極３０に電力を印加する。例えば、自己バイアス電圧の絶対値が最小となる除電時間をブロックＢ１において選択しておき、選択された除電時間でブロックＢ３の除電を実施してもよい。
次いで、ブロックＢ４では、上述の処理で第２基板の電荷量を減少させた上で、第２基板をサセプタピン２１で持ち上げて、搬送アームで第２基板を搬送する。次いで、ブロックＢ５にて、基板のプロセスを終了するか判定する。基板の処理を継続する場合は、ブロックＢ６にてレシピの変更の有無を確認する。レシピ変更がなければ、ブロックＢ１で所得した除電時間を新たな基板に対して適用する。他方、レシピ変更がある場合は、ブロックＢ１に進み、変更後のレシピに対する最適な除電時間を求めるための条件出しを、上述した要領で行う。
例えば、第１基板はダミー基板であり、第２基板は製品基板である。除電時間におけるＲＦパワーの低下プロセスとして、例えば、図５で説明した第１時間と第２時間と第３時間を採用することができる。この例では第２時間は第３時間より長い。
基板１３をサセプタピン２１で持ち上げるタイミングにおけるＶｄｃ振幅を測定し、そのＶｄｃ振幅が０に近づくように、上述した方法とは異なる方法で除電時間を調整してもよい。たとえば、Ｖｄｃ振幅のデータをフィードバック制御あるいはフィードフォワード制御に利用することができる。除電時間を３つのステップによって構成したが、これを別の内容に変更してもよい。
基板処理装置の構成は、プラズマ処理が可能な任意の構成に変更することができる。基板処理装置として、例えばPEALD又はPECVD等の処理を行うプラズマアシスト成膜装置を用いることができる。
１０ チャンバ、 １２ サセプタ、 １３ 基板、 １４ 駆動部、 ２０ 振動センサ、 ２１ サセプタピン

Claims (10)

  1. サセプタの上に設けられた基板にプラズマ処理を施すことと、
    前記サセプタに対向するＲＦ電極に予め定められた除電時間だけ電力を印加してプラズマを生じさせることで、前記基板の電荷量を減少させることと、
    サセプタピンを前記サセプタの上面から突出させて前記サセプタピンで前記基板を持ち上げつつ、前記ＲＦ電極の自己バイアス電圧を測定することと、
    制御部により、前記自己バイアス電圧が正の値であるときは前記除電時間を短くし、前記自己バイアス電圧が負の値であるときは前記除電時間を長くすることと、を備えたことを特徴とする基板処理方法。
  2. 前記除電時間は、
    前記ＲＦ電極に電力を印加してプラズマを生じさせる第１時間と、
    前記第１時間の経過後に予め定められた第１レートで前記ＲＦ電極のパワーを低下させる第２時間と、
    前記第２時間の経過後に予め定められた第２レートで前記ＲＦ電極のパワーを０まで低下させる第３時間を含むことを特徴とする請求項１に記載の基板処理方法。
  3. 前記制御部は、前記自己バイアス電圧が正の値であるときは前記第２時間を短くし、前記自己バイアス電圧が負の値であるときは前記第２時間を長くすることを特徴とする請求項２に記載の基板処理方法。
  4. 前記第２時間は前記第３時間より長いことを特徴とする請求項２又は３に記載の基板処理方法。
  5. 前記制御部は、前記基板を処理するためのレシピに応じて前記除電時間を変更することを特徴とする請求項１から４のいずれか１項に記載の基板処理方法。
  6. 前記制御部は、前記プラズマ処理のプラズマパワーが大きいほど前記除電時間を長くすることを特徴とする請求項１から４のいずれか１項に記載の基板処理方法。
  7. サセプタの上に設けられた第１基板にプラズマ処理を施すことと、
    前記サセプタに対向するＲＦ電極に予め定められた除電時間だけ電力を印加して前記第１基板の電荷量を減少させることと、
    サセプタピンを前記サセプタの上面から突出させて、前記サセプタピンで前記第１基板を持ち上げたときの前記ＲＦ電極の自己バイアス電圧を測定することと、を前記除電時間を変更して複数回行い、
    前記サセプタの上に設けられた第２基板に前記第１基板に対するプラズマ処理と同じプラズマ処理を施すことと、
    複数回の前記自己バイアス電圧の測定で得られた前記自己バイアス電圧のうち絶対値が最小の自己バイアス電圧を与える前記除電時間だけ、前記ＲＦ電極に電力を印加して前記第２基板の電荷量を減少させることと、を備えたことを特徴とする基板処理方法。
  8. 前記第１基板はダミー基板であり、前記第２基板は製品基板であることを特徴とする請求項７に記載の基板処理方法。
  9. 前記除電時間は、
    前記ＲＦ電極に電力を印加してプラズマを生じさせる第１時間と、
    前記第１時間の経過後に予め定められた第１レートで前記ＲＦ電極のパワーを低下させる第２時間と、
    前記第２時間の経過後に予め定められた第２レートで前記ＲＦ電極のパワーを０まで低下させる第３時間を含むことを特徴とする請求項７に記載の基板処理方法。
  10. 前記第２時間は前記第３時間より長いことを特徴とする請求項９に記載の基板処理方法。
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