JP7296479B2 - アバランシェフォトダイオードアレイ - Google Patents

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Description

本願は、放射、特に電磁放射を検出するための、以下「ＡＰＤアレイ」と呼ぶ、シリコンアバランシェフォトダイオード（ＡＰＤ：avalanche photodiode）のマトリクス配置に関する。
アバランシェフォトダイオードは、信号の増幅のために電荷キャリアの衝突電離を利用する。アバランシェフォトダイオードは、光子を検出するためのセンサとして適用され、この光子は、そのエネルギを半導体結晶に伝達することによって電子正孔対を発生させる。可視域（紫外域から近赤外域まで）の光を検出するためには、シリコンからなる、いわゆるリーチスルーＡＰＤ（ＲＴ－ＡＰＤ：Reach-Through-APD）が特に適している、というのも、このダイオードでは、検出対象の光の波長に適合させた構造化されていない光入口窓の上のチップの裏側に光が当たるからである。図６は、一例として、ＲＴ－ＡＰＤの基本設計および電界分布を示している。
図７の左半分に、チップ表面に対して垂直である、１つのＡＰＤの断面が、概略的に示されている。通常はチップの表側とみなされる底側に、重くｎドープされたアノード領域６１が見えており、通常はチップの裏側とみなされる反対側のチップ表面に、重くｐドープされたカソード領域６２が見えている。弱くｐドープされたドリフト領域６３または純粋に真性の導電性を有するドリフト領域６３が、チップ基板の大部分を占めている。ドリフト領域６３は、非常に弱くドープされているので、結果として、動作中にアノードとカソードとの間に印加される逆電圧によって完全に空乏化される。その波長に応じて、チップの裏側（放射入口側）に入射した光子は、カソード領域６２のエリアまたはドリフト領域６３で変換される。センサ信号を発生させるためには、発生した（信号）電子が、ドリフト領域６３内の電界において、チップの表側のアノード領域６１に向かってドリフトする必要がある。ここで、信号の真性増幅は、ドリフト領域６３とアノード領域６１との間に配置された増倍層６４によって実現される。このような増倍層６４は、ドリフト領域６３よりも遥かに高いｐドーピングを有し、増倍層も、センサの動作中に逆電圧が印加されると完全に空乏化する。図７の右半分は、チップの表側および裏側を基準とした位置に対する電界強度の依存性を示す。より高いｐドーピングに起因して、ｐｎ接合に近い電界強度はドリフト領域における電界強度と比較して大幅に増加し、そのために、衝突電離によって信号電子の増倍が発生することで、真性増幅が実現される。
ＡＰＤを動作させる際には、基本的に２種類のモードとして比例モードとガイガー（Geiger）モードとが区別される。比例モードにおいて、印加される逆電圧は降伏電圧よりも低く、ガイガーモードにおいて、印加される逆電圧は降伏電圧よりも高い。本願は、出力信号が放射束に実質的に比例する比例モードで動作することになるＡＰＤを対象としている。
ＲＴ－ＡＰＤの具体的な変形として、いわゆるＳＬＩＫ－ＡＰＤがある。ここで、ＳＬＩＫは、super low ionization k factor (超低電離ｋファクタ）の略語であり、ｋファクタは、特定の電界強度における、電子電離レートに対する正孔電離レートの比率を示す。通常は、ｋファクタの値が低いことが好ましい、というのも、正孔によって生じる増倍は、ＡＰＤの過剰ノイズを大幅に悪化させるからである。そのため、比例モードで動作させるＡＰＤは、理想的には０のｋファクタを有する、すなわち、増幅は専ら電子の増倍に基づき正孔は寄与しない。シリコンのＲＴ－ＡＰＤでは、およそ０．０２まで低減されたｋファクタが実現され、およそ１桁分低いｋファクタはＳＬＩＫ－ＡＰＤで得ることができる。したがって、ＳＬＩＫ－ＡＰＤは、低ノイズを必要とする用途に特に好適である。これは、電界強度が小さいほどｋファクタも小さくなることを利用している。そのため、これは、利得の損失を補償するために、チップの表側および裏側に対して垂直な方向の幅が非常に大きく典型的にはおよそ１０μｍにわたることが可能な増倍層を有する。
衝突電離は確率論的なプロセスなので、このようなプロセスは、信号増幅におけるさらなるノイズ寄与につながり、これは英語では「excess noise（過剰ノイズ）」と表現される。そのため、ＡＰＤは、主として、非常に高速の検出器システム（信号提供時間がナノ秒範囲以下）において広帯域増幅器とともに使用され、ＡＰＤの過剰ノイズは、広帯域増幅器の高いホワイトノイズと比較すると、取るに足らないものである。入力容量が大きいセンサ素子を用いるシステムにおいて、または後続の増幅素子の性能が空間不足またはパワー要件が原因で制限されねばならないシステムにおいて、ＡＰＤを使用することも好都合である。典型的な例は、読出エレクトロニクスが統合されたマイクロエレクトロニクスチップがフリップチップ技術によりいわゆるバンプボンドでダイオードに接続されているダイオードアレイである。
イメージング検出器の場合、できる限り大きなエリアを良好な位置解像度で捉えるためには、小さなセンサピクセルを有するできる限り大きなイメージセルマトリクス（アレイ）が理想的である。これに適したシリコンｐｉｎダイオードアレイは、ピクセルサイズ（ｐ）を５０μｍの範囲としたおよそ１０平方センチメートルのサイズで製造することができる。このような検出器システムは、高エネルギ物理学および多様なシンクロトロン実験に首尾よく適用され、位置解像度は非常に良好である。これはｐ／√１２以上である。しかしながら、ｐｉｎダイオードは、ＡＰＤとは異なり、真性信号増幅がなく、弱いおよび／または高速の信号の検出は全く不可能である、または、可能にできるのは非常に精巧な読出増幅器のみである。特に問題なのは、必要な高品質の増幅器は、その空間およびパワー要件が原因で、何万個も読出チップ上に統合できないことである。たとえば、軟Ｘ線光子（軟Ｘ線）が発生するのは数百個の信号電子のみである。多くの用途にとって魅力的な、短いタイムスパンにおける利用可能な読出電子チップのノイズ（たとえば等価雑音電荷ＥＮＣ（equivalent noise charge)で表される）も、数百個の電子の場合なので、ｐｉｎダイオードアレイは、通常は非常に弱い信号の検出に適用することができない。
ＡＰＤはこの問題を解決するであろう。しかしながら、今のところ、ＡＰＤを小さなピクセル（イメージセル）を有する大きなアレイに配置することはできない。たとえば、この時点で市販されているＡＰＤアレイは、４×８ピクセルで受光エリアが１．６×１．６ｍｍ２である（Ｈａｍａｍａｔｓｕ（浜松）製品情報：https://www.hamamatsu.com/eu/en/product/type/S8550-02/index.html）。その本質的な理由は、（共通のカソードを有する）隣接したＡＰＤピクセルの重くｎドープされたアノード間の分離領域であり、電気的降伏を回避するためにはＡＰＤピクセルのアノードのエッジを比較的大きな保護構造で取囲まなければならないことにある。
ＡＰＤピクセルのエッジで降伏が生じる傾向は、ピクセルの高くｎドープされたアノードのエッジにおけるドーピングプロファイルの曲率の結果である。結果としてエッジでは電界線の密度が高くなり、十分な対応策がなければ、ピクセルのエッジにおいて、ピクセル内部よりも低い電圧でアバランシェ増幅が生じ、ＡＰＤの全体的な増幅特性が、そのエッジ領域に支配されることになる。周知の保護構造において、この影響は、エッジ領域における電界の強力な低減によって回避される。電荷キャリアの増倍は、ピクセルの内部のみで発生し、エッジ領域ではオフに切り替えられる。
そのため、ＡＰＤピクセルアレイにおいて個々の各ピクセルが保護絶縁領域を有する場合、ピクセルの感光領域間には反応しないデッド領域が存在するので、個々のピクセルの有効信号収集エリアは減少する。アノードのエリアは、アノード間の低感度のまたは反応しないエリアよりも大きくなければならず、そうすると、デッド領域がアレイ全体の電荷収集性能を支配することはなくなる。したがって、ピクセルは、位置解像度と引き換えに大きくなる。
通常、ＡＰＤセンサアレイのセンサピクセルの有効電荷収集エリアの制限は、開口率（fill factor）によって特徴付けられる。ここで、開口率は、全ピクセルエリアに対する感光ピクセルエリアの比率を示す。したがって、理想的なセンサアレイの開口率は１であろう。
ＳＬＩＫ－ＡＰＤの場合も、今のところ、ピクセル化されたセンサアレイについて申し分のない解決策は存在しない。
大学研究は、開口率が改善されたアバランシェダイオードアレイのアレイに取り組んでいる。ＬＧＡＤ（low gain avalanche detector（低利得アバランシェ検出器））と呼ばれるこのようなアレイは、ストライプ状のまたはピクセル化されたダイオードの配置を有する。主な応用分野は、たとえば高エネルギ物理実験における電離された粒子の検出である。今のところ以下の２つのアプローチがある。
従来のＬＧＡＤはＲＴ－ＡＰＤを使用する（N. Moffat et al., "Low Gain Avalanche Detectors (LGAD) for Particle Physics and Synchrotron Applications", Journal of Instrumentation, Volume 13, March 2018参照）。開口率は保護構造を最小にすることで改善されるはずである。反転されたＬＧＡＤ（G. Pellegrini et al., "Recent Technological Developments on LGAD and iLGAD Detectors for Tracking and Timing Applications, arXiv.org>physics>arXiv:1511.07175）において、セグメント化されるのは、アノードではなくｐドープされたカソードである。したがって、アノードおよび増倍層はアレイ全体で均一になるように設計することができ、保護構造は省略できるので、開口率は１に等しくなる。しかしながら、このコンセプトの短所は、粒子の検出のみに適しており光検出器としては適していないことである。ピクセル検出器の読出チップが位置するカソード側を構造化して金属被覆する必要があるので、これは光入口窓としてはもはや適さない。アノード側を光入口窓として使用する場合、アノードにおいて変換された光子は全く増幅されず、増倍層で変換が生じた場合、増幅は変換の深さに応じて変化する。そのため、反転されたＬＧＡＤは、粒子の検出にしか適用できない、または、せいぜい近赤外領域に適用できるだけである。
フリップチップ技術は、センサアレイと読出エレクトロニクスとの間の接合技術として既に説明した通りである。このプロセスにおいて、センサとエレクトロニクスとは、別々のウェハ上に異なる半導体技術で製造され、その後、チップごとにまたはウェハごとに、バンプボンドまたはマイクロはんだ接続で、たとえば固液相互拡散接合（Ｓｌｉｄ：solid-liquid interdiffusion）で、コンタクト形成される。より新しい開発がさらに一歩先に進んでいる。ＳＯＩＰＩＸ技術（たとえば、T. Gg. Tsuru et al., "Development and Performance of Kyoto's X-Ray Astronomical SOI Pixel (SOIPIX) Sensor", arXiv.org>astro-ph>arXiv:1408.4556v1参照）では、薄い単結晶シリコン層が、キャリア基板としても機能するセンサピクセルウェハ上に、ＳＯＩ法（シリコン・オン・インシュレータ）によって与えられる。続いて、読出エレクトロニクスがＣＭＯＳトランジスタとして薄い単結晶シリコン層に統合される。ここで、センサピクセルを有するキャリア基板と、読出エレクトロニクスを有する薄い単結晶シリコン層とは、二酸化シリコンからなる絶縁層によって相互に分離される。センサピクセルの読出電極を、対応するＣＭＯＳ増幅器に接続するために、コンタクト開口がエッチングにより二酸化シリコン層に形成される。ＳＯＩＰＩＸ技術のさらに他の詳細は、引用した文献から得られる。ＳＯＩＰＩＸ技術は、ピクセルが非常に小さいコンパクトな検出器システムを、費用対効果が高いやり方で製造することが可能である。しかしながら、今までは、ｐｉｎダイオードアレイのみがセンサとして使用されている。上記短所が原因で、ＡＰＤアレイの使用は考慮されない。
上記問題に鑑み、本発明の目的は、高い開口率で良好な位置解像度を有するＡＰＤアレイを提供することである。
この目的は、請求項１および請求項９に記載のアバランシェフォトダイオードアレイによって達成される。本発明のさらに他の発展形態は従属請求項に示される。
本発明のさらに他の特徴および有用性は、添付の図面に基づいた実施形態の説明から明らかになるであろう。
アバランシェフォトダイオードアレイの主面に対して垂直な、第１の実施形態のアバランシェフォトダイオードアレイの詳細の断面図を、概略的に示す図である。 アバランシェフォトダイオードアレイの主面に対して垂直な、第２の実施形態のアバランシェフォトダイオードアレイの詳細の断面図を、概略的に示す図である。 アバランシェフォトダイオードアレイの主面に対して垂直な、第２の実施形態の変形のアバランシェフォトダイオードアレイの詳細の断面図を、概略的に示す図である。 第２の実施形態のアバランシェフォトダイオードアレイを製造するときの可能な手法を説明するために、アバランシェフォトダイオードアレイの主面に対して垂直な、第２の実施形態のアバランシェフォトダイオードアレイの詳細の断面図を、概略的に示す図である。 ＳＯＩＰＩＸ技術に従う読出エレクトロニクスに対する本発明に係るＡＰＤアレイのモノリシック接続の概略図を、一例として示す図である。 本発明に係る具体例としてのＡＰＤアレイの詳細を、第１の主面１０１の平面図で示す図である。 動作時のチップの表側および裏側に垂直なリーチスルーアバランシェフォトダイオードの基本構成および電界強度分布を概略的に示す図である。
第１の実施形態
図１は、第１の実施形態のアバランシェフォトダイオードアレイの主面に対して垂直な断面を概略的に示す。この断面において、第１の主面１０１（チップの表側またはチップの上側）と第２の主面１０２（チップの裏側またはチップの底側）とを有する半導体基板１００（たとえば高オーミックシリコン基板）が見えており、この半導体基板にアバランシェフォトダイオードアレイが形成される。一例として示されるリーチスルーアバランシェフォトダイオードアレイの一部に、２つのアノード領域１からなる２つの近隣ピクセル（イメージセル）が、これらの２つのアノード領域を相互に分離するピクセル絶縁領域７とともに示されており、この図面の２つのピクセルは、ピクセル絶縁領域を均等に共有している。したがって、各ピクセルは、アノード領域１と、このアノード領域と隣接するピクセルとの境界を定めるピクセル絶縁領域の２分の１とを含む。たとえば、二次形式のアノード領域の場合、すべてのピクセル絶縁領域７が合わさって、図６に示されるような交差格子を形成し、図６は、ＡＰＤアレイの詳細を、第１の主面１０１の平面図で示している。ＡＰＤアレイではすべてのピクセル絶縁領域７を相互に接続してすべてのアノード領域１を相互に絶縁する必要があることは、自明である。図６に示される交差格子の「交差部」におけるピクセル絶縁領域７の設計は、たとえば、上記定義に従うピクセル絶縁領域７の設計に類似している。
このアレイのエッジにおいて、エッジピクセルの挙動とアレイ中央のピクセルの挙動との違いが大きくなり過ぎないようにするために、対策を講じる必要がある。特に、この場所に適切な保護構造（ガードリング等）を制御された電界低減のために設けて、この位置における望ましくない電荷キャリアの発生を回避しなければならない。上記対策は、当該技術では十分に知られており、特に本発明はアレイのエッジの適切な設計に着眼している訳ではないので、本明細書では詳細に説明しない。
図１において、双方のアノード領域１はチップの表側または第１の主面１０１に形成されているが、チップの裏側または第２の主面１０２にはｐドープされたカソード領域３が形成されており、この領域を以下では放射入口側領域３とも呼ぶ、というのも、第２の主面１０２は動作中放射入口窓５であるからである。カソード領域３は、好ましくはＡＰＤアレイの全エリアにわたって延びているべきであるが、そうであっても、この全エリアにわたって均一でなければならないということではない。たとえば、カソード領域３が、ＡＰＤアレイのエッジのみに形成され、カソード電極（図１において参照番号１５で示される）によって覆われた場合にオーミックコンタクトを形成することも考えられる。残りのエリアでは、カソード領域を、放射変換の量子効率を最適にするために非常に平坦なカソード領域になるように形成してもよい。また、図面には示されていないが、量子効率を改善するためにさらに他の光学被覆層が第２の主面１０２上にあってもよい。
参照番号４は、弱くｐドープされたまたはｎドープされたまたは純粋に真性の導電ドリフト領域４を示し、参照符号２はｐドープされた増倍層を示す。ＳＬＩＫにおいて、ドリフト領域は、ＲＴ－ＡＰＤよりも低オーミックであろう、というのも、後者の場合、ドリフト領域の少なくとも一部が増倍層の機能を引き継ぐからである。
図１から直接明らかになる訳ではないが、本発明の好ましい実装形態において、増倍層２は、ＡＰＤアレイの全エリアにわたって第１の主面１０１に平行な面に延在している。そのため、できる限り均質の増幅を、ＡＰＤアレイ全体で第１の主面１０１に平行な面において提供することができる。さらに好ましくは、増倍層２は、アノード領域１およびピクセル絶縁領域７の下方においてできる限り均質に延在している。そのため、第１の主面１０１に平行な面における増倍層２のドーピングのばらつきに起因して第１の主面１０１に平行な面における電界のばらつきが生じることが回避されるが、このような電界のばらつきは増幅の不均質性につながるものである。
主表面に垂直な方向において増倍層２の上方に、ｎドープされた電界低減層９が、アノード領域１およびピクセル絶縁領域７の下方に配置されている。増倍層２の場合と同じく、好ましい実装形態において、電界低減層９は、ＡＰＤアレイの全エリアにわたって第１の主面１０１に平行な面に延在している。同じように、好ましくは、電界低減層９は、アノード領域１およびピクセル絶縁領域７の下方においてできる限り均質に延在する。
ＡＰＤアレイ全体において均質の増幅を提供するためには、ｎドープされたアノード領域１の下方およびピクセル絶縁領域７の下方の電界の横方向分布ができる限り均質であることが必要である。この目的は、大きな面積を有する中間アノードのように作用する電界低減層９の存在によって達成される。ＡＰＤアレイの動作において完全に空乏化される電界低減層９が、電界を、キャリア増倍の開始時よりも遥かに小さな値まで低減するので、電界低減層９は、アノード領域のエッジにおいてもピクセル絶縁領域７においても電界の大幅な低減を提供する。そのため、ピクセルのエッジにおける降伏が回避され、長期安定性が改善される、というのも、高エネルギ（「ホット」）電荷キャリアが半導体絶縁体界面において絶縁体に注入されるのが回避されるからである。
ピクセル絶縁領域７の設計にはさまざまな可能性があり、その各々は、上記電界低減層９と組み合わせて適用することができる。
図１からわかるように、ｐドープされたストップ領域８が、ピクセル絶縁領域７において第１の主面１０１に形成されている。このようなストップ領域は、ｎドープされたアノード領域１を横方向において互いに絶縁する役割を果たす。このようなストップ領域８により、シリコン－二酸化シリコンの界面における正の固定電荷に起因して形成される電子層がアノード領域１を互いに接続することを防止する（ここでは半導体基板はアノード側においてフィールド酸化物の形態の絶縁層で覆われると仮定する）。
図１ではストップ領域８がアノード領域１から距離を置いた場所にある（ストップ領域８とアノード領域１との間の中間空間の上方に絶縁層６がある）が、これに代えてまたはこれに加えて、ｐドーピングを２つのアノード領域１の間のピクセル絶縁領域７全体に形成することもできる。後者の手法を「ｐスプレー絶縁」と呼ぶが、その理由は、この場合、ｐドーピングは、アノードの高ｎドーピングよりも桁違いで弱いので、第１の主面１０１の大きなエリアに構造化されていない状態で導入できるからである。ストップ領域８が存在する場合と比較すると、この手法は特に、ストップ領域８とアノード領域１との間の中間空間が省略されそれに応じてピクセル絶縁領域７の幅が小さくなるという利点を有する。
アノード領域１の相互絶縁のさらに他の可能性として、２つのアノード領域１の間のピクセル絶縁領域７に、ストップ領域８またはｐスプレー絶縁の代わりに、ＭＯＳ絶縁構造を挿入することが挙げられる。実際、このようなＭＯＳ絶縁構造は、２つのアノード領域１の間のピクセル絶縁領域７の一部のみに形成して隣接するアノード領域の相互の絶縁を保証するようにすれば十分である（たとえば交差格子の形態の二次アノード領域１の場合）。しかしながら、当然、ＭＯＳ絶縁構造はピクセル絶縁領域７の全体を占めていてもよい。
先に述べたＭＯＳ絶縁構造は、第１の主面１０１の上方に、（絶縁層によって半導体基板から分離された）導電性絶縁制御層が配置されるように構成されている。アノード領域を基準とする電位が、導電性絶縁制御層に印加される。この電位は、正の固定電荷に起因してシリコン－二酸化シリコンの界面に形成される電子蓄積層を空乏化させることができ、その結果アノード領域１は相互に絶縁される。
発明者らは、ピクセル絶縁領域７の設計のさらに他の可能性を認識した。ストップ領域８を形成するときおよびスプレー絶縁を形成するときには、ｐドーピングの代わりにｎドーピングを用いることが可能である。これは、アノード領域１を相互に接続する電子層が実際のところ回避されるので、最初は不合理のように見える。しかしながら、発明者らは、動作時にアノード領域１とカソード領域３との間に印加される逆電圧によって生成される増倍層の負の空間電荷が、ピクセル絶縁領域７内の半導体の完全な空乏をもたらすことを認識した。したがって、実際、上述の３つの追加の絶縁手段はなくてもよい。しかしながら、ｎドーピングを上記ＭＯＳ絶縁構造と組み合わせることは、その電位により、この技術が引き起こすドーピングばらつきに対して反応するためには、または、ピクセル絶縁領域下方のアバランシェ増幅のより正確な調整を実現するためには、好都合となり得る。しかしながら、上記逆電圧のみによってピクセル絶縁領域７の半導体を完全に空乏化すると、アノード領域に対する電位の低下が生じ、結果として電界が不均質になるので、ピクセル絶縁領域７の下方の増幅が小さくなり、このことは、これらの位置で信号がより小さくなることを意味する。ここで、ｎドーピングをピクセル絶縁領域に導入することにより、電界の不均質性を阻止することが可能である。どのドーピングパラメータを具体的に選択すべきかは、増倍層２のドーピングパラメータ、電界低減層９のドーピングパラメータ、および動作時に印加される逆電圧に応じて決まり、個々のケースにおいて当業者がデバイスシミュレーションによって容易に見出すことができる。
以下、発明のＡＰＤアレイを製造するための工程の概要を述べるが、明確に記載されないステップは、先行技術で周知のＡＰＤアレイの製造に適用されるステップと同一または同様である。
カソード領域３を形成するために、アクセプタ（たとえばホウ素）を、通常は高オーミックの半導体基板（たとえば２ｋＯｈｍ-ｃｍ）の第２の主面（したがって裏側）において導入する。反対側の第１の主面において、アノード領域１を、ドナー（たとえばＡｓまたはＰ）を高ドーズ量で導入することによって形成する。いずれの場合も、好ましくは注入によって導入すべきである。ドーズ量は、（使用されるメタライゼーションに応じて）コンタクトとの間にオーミック接合を形成できるようなものでなければならない。多くの場合において、そのためには、ドーズ量は１０１４／ｃｍ２と１０１６／ｃｍ２との間でなければならない。図面において、参照番号１５は、一般的に、その機能的目的またはその位置とは関係なく、コンタクトを示す。既に述べたように、カソード領域３において、コンタクト領域の外部に対し異なるドーズ量を、特により低いドーズ量（たとえば１０１２／ｃｍ２）を選択することも可能である。吸収長が短い光子の、すなわちＵＶ範囲の光または軟Ｘ線の高い検出効率を実現するためには、ホウ素をシリコンに直接注入することに加えて、カソードの形成を実現する技術の他の可能性もある。このような可能性は「薄型入口窓」という用語でカバーされる。たとえば、高いボロン濃度を有する非常に薄いシリコンエピタキシャル層を成長させること、または純ボロン層のエピタキシャル成長、またはこれも高いボロン濃度を有する非常に薄いポリシリコン層の堆積は、周知である。本発明は、カソード領域の特定の技術的実施形態に限定されない。
増倍層２は、たとえば、ｐドープされたエピタキシャル層で形成することができる。ここで、エピタキシャル層の厚さ（たとえば２～５０μｍ）は、選択されたドーピング（たとえば１０１４／ｃｍ３と５・１０１５／ｃｍ３との間）に応じて決まり、ドーピングが高いほど低くなるはずである。
増倍層を形成する方法は、ＡＰＤアレイを動作させるときの電界分布に対してある効果を有する。
増倍層２の、たとえばエピタキシャル層の内側の、一定のｐドーピングは、結果として、増倍層２とｎドープされた電界低減層９との接合部において最大になる電界の線形増加を引き起こす。しかしながら、このような不均質な縦方向の電界分布は、結果として不十分なｋファクタおよび過剰ノイズの増加につながり、その理由として、正孔が、増倍に、少なくとも電界最大値において、多大に寄与することが挙げられる。より均質な縦方向の電界は、高エネルギのイオン注入によって増倍層２を形成することで実現できる。このような場合にｐドーピングが濃度最大値とｎドープされた層９との間で大幅に減少する場合、この領域における縦方向の電界はほぼ一定である。
増倍層２がたとえば高エネルギのボロン注入によって形成される場合、ドーズ量はカソード領域３のドーズ量よりも少なくなければならない。増倍層２は第１の主面１０１により近いので、注入は、第１の主面１０１において、たとえば、５００ｋｅＶと１２ＭｅＶとの間のエネルギおよび１０１２／ｃｍ２と４・１０１２／ｃｍ２との間のドーズ量で実施される。
注入の最大の部分が深いほど、すなわち第１の主面から遠いほど、増倍層はより大きく延在し、特定の増幅を実現するためにより低い電界を設定することができる。一方、電界強度が小さい場合、ｋファクタが小さくなるので、ＳＬＩＫ－ＡＰＤと同様、過剰ノイズが小さくなる。
電界低減層９も（たとえばＰの）イオン注入によって導入することができ、この注入は第１の主面１０１において高エネルギで実行される。エネルギは、電界低減層９が第１の主面１０１の側で増倍層２に隣接するように設定しなければならない（たとえば４００ｋｅＶと１ＭｅＶとの間）。好ましくは、ドーズ量は、アノード領域１の形成のためのドーズ量よりも２～３桁少なく、たとえば、７・１０１１／ｃｍ２と３・１２１２／ｃｍ２との間である。ここで、ドーズ量は、電界が大部分電界低減層９において低減されるように設定されるが、この層はセンサ動作において空乏化されたままである。
第２の実施形態
図２に示される発明のＡＰＤアレイの第２の実施形態の断面図は、図１の断面図と非常によく似ている。具体的には、同一の参照番号は図１と同一の特徴を示す。第２の実施形態が第１の実施形態と異なる点は、ピクセル絶縁領域の実装形態にあり、よって、ピクセル絶縁領域を図２では異なる参照番号７０で示す。
第１の実施形態に関して述べたアノード領域１間のｐドープ領域、すなわち、ストップ領域８またはｐスプレー絶縁は、開口率に悪影響を与える可能性がある。ｎドープされたアノード領域１とｐドープされた領域との間のダイオードは、アノード領域を相互に分離するために逆バイアスされなければならないので、ｐドープされた領域の電位は、隣接するアノード領域１の電位よりも大きな負となる。その結果、ｐドープされた領域の下方に位置する増倍層２の部分の電位はより大きな負となる。結果として、この部分における電界したがって増幅は、小さくなる。同じことが上記ＭＯＳ絶縁領域にも言える。したがって、ＡＰＤアレイ全体の増幅は、たとえ電界低減層９が不均質性を打ち消すことができたとしても、もはや均質ではない。
用途によっては、増幅の均質性はそれほど重要ではない役割しか果たさない。特に、アノード領域１の寸法および面積がそれぞれ、それほど小さくない、すなわちピクセル絶縁領域の幅および面積に対して大きい場合、ピクセル絶縁領域で発生する信号損失は無視できることが多い。したがって、そのような用途の場合、第１の実施形態との関連で説明したピクセル絶縁領域を使用することができる。一方、高い位置解像度、したがって小さなピクセルまたは十分な開口率が必要な用途がある。たとえば、分光法において、ピクセルの境界における信号損失は問題である。第２の実施形態のＡＰＤアレイはこれらの用途に特に適している。
図２に示されるように、第２の実施形態では、半導体基板１００のピクセル絶縁領域７０に、リセスまたは凹部２０が形成される。このリセス２０は、絶縁体６で、たとえばＳｉＯ２で充填される。ＡＰＤアレイの動作中にリセス２０の下方の領域が完全に空乏化されると、アノード領域１は十分に相互に絶縁されることになる。リセス２０の底側における、絶縁体６と半導体基板１００との間の界面１０はしたがって、動作中にアノード領域１の下方の領域が空乏化される深さに位置する。したがって、空乏化されていないアノード領域１は、界面１０の深さ位置よりも高い位置にある、すなわち、第１の主面１０１により近いはずである。電位と電荷キャリア密度との間には指数関数的関係があるので、アノード領域１に対する電位差が１Ｖよりも遥かに小さいことは、既に、界面１０における寄生電子チャネルを抑制するのに十分である。しかしながら、均質的な増幅を提供するためには、界面１０における電位が過剰に負であってはならない。
好ましくは、ピクセル絶縁領域７０の幅を小さくする必要がある。そうすると、界面１０と、空乏化された半導体内でそれに対して横方向に隣接する、アノード領域１の下方の領域との間の電位差が、小さく保たれて、均質な電荷収集および増幅をもたらす。同時に、これは、ピクセル絶縁領域の面積比率を小さく保ち、このことも、開口率に好影響を与える。狭いピクセル絶縁領域のさらに他の利点は、Ｓｉ－ＳｉＯ２界面１０で発生する表面リーク電流の比率が小さく保たれることである。具体的には、表面発生電流の正孔の比率も、増倍層２において増幅され、特にノイズを高める。
第２の実施形態の好ましい実装形態において、界面１０の電位は、絶縁体６の表面上の（たとえば金属またはポリシリコンからなる）導電性制御層１１により、ＭＯＳ効果によって調整される。界面を、アノード領域１の下方の隣接する半導体層の中まで延長する（すなわち第１の主面に平行な）仮想の線に沿って、電位がほぼ一定になるように調整される場合も、半導体表面に平行な電位分布および電界分布は、非常に均質的になり、結果として、ＡＰＤアレイ全体で非常に均一的な増幅となる。そうすると、アノード領域の間に位置し各アノード領域を取囲む導電性制御層１１は、格子を形成することになり、これは、ＡＰＤアレイのエッジにおいて好ましくは固定電位に設定することができる。
第２の実施形態のさらに好ましい実装形態が図３に示される。ここでは、導電性制御層１１の代わりにまたはそれに加えて、ｎドープされた界面ドーピング層１２が界面１０の直下に存在する。ここで、背景にある発想は、ＭＯＳ構造の金属コンタクトにおける電圧を、ＭＯＳ構造のキャパシタンスを介して界面電荷に変換できる、ということである。動作時に、アノード領域とカソード領域との間に逆電圧が印加されると、界面ドーピング層１２も空乏化される。図２に示される設計に対する利点は、制御層格子がないのでアノード領域１と制御層１１との間に寄生容量も存在しない点である。
通常、界面１０における電位は、導電性制御層１１により、より正確かつより柔軟なやり方で調整することができる。図３に示されるように導電性制御層１１を界面ドーピング層１２と組み合わせることは、導電性制御層１１に印加すべき必要電圧が低減される場合に、好都合となり得る。
アバランシェ増倍によって発生する電荷キャリアは、増倍層における空間電荷を、特に、電子および正孔が電界によって分離された後に、変更する。電子は、近くのアノードに高速でドリフトし、その後は空間電荷に寄与しない。正孔は、移動度がわずかに小さく、カソードまでより長い行程をドリフトすることになる。これが空間電荷に対してより大きな影響を与える。これらは、短時間の間、増倍層に位置するアクセプタの負の空間電荷を補償し、したがって、ＡＰＤの電界および増幅を低減する。形状に起因して、アノード領域の下方およびピクセル絶縁領域の下方において発生した電荷キャリアの容量性結合はわずかに異なる。その理由は、固定電位のアノード領域と増倍層との間の距離が、増倍層と導電性制御層との間の距離よりも小さいことにある。これは、二酸化シリコンと比較してシリコンの相対誘電率が大きいことによって支援される。結果として、発生した電荷キャリアに起因する増倍層内の電位変化および電界強度変化は、アノードの下方において、ピクセル絶縁領域の下方よりもわずかに小さくなる。このような空間電荷効果は、導電性制御層１１により、増倍層における電界が制御層における正の電圧によってわずかに増大されることで、修正することができる。
図２および図３の各々で電界低減層９が示されているものの、このような電界低減層９は第２の実施形態のＡＰＤアレイに必ずしも存在する必要はない。第２の実施形態がもたらす改善された開口率という利点は、電界低減層９がなくても既に実現されている。しかしながら、第１および第２の実施形態の組み合わせにおいて、したがって第２の実施形態に係る例で電界低減層９が存在する場合において、当然、一層大きな利点を実現することができる、たとえば、電界低減層９によりもたらされるＡＰＤアレイのエリアにわたるより均質な増幅を実現することができる。
第１の主面１０１に対する界面１０の深さの増大は、マイクロエレクトロニクスで周知の局所酸化プロセス（ＬＯＣＯＳ）で、技術的に実現することができる。ＬＯＣＯＳプロセスを使用する場合、酸化物の厚さがアノード領域１のエッジから増大し界面１０を徐々に深くする（図２）周知のバーズピーク領域が生じることになる。それに対応して、導電性制御層１１の電位の界面１０へのリーチスルーが変化する。これは、ＬＯＣＯＳ層のエッジ領域において、その中央よりも顕著である。この変化は、増倍層２に伝搬し、結果としてその場所の電界の不均一性が小さくなる。このような不均質性は、追加の絶縁層をＬＯＣＯＳ層の上に設けて厚さの相対的な違いを一様にすることで、減少させることができる。絶縁体６の厚さの違いを一様にするための、代替のおよび追加の可能性は、図２に示されるように明確な平坦化工程によって平坦な面を形成することである。界面１０への導電性制御層１１の電位のリーチスルーの適合性を改善するために、厚さが最大の絶縁体６の部分を薄くすることも可能である（図２には示されていない）。これにより、増倍層２への制御層１１の電位のリーチスルーが増大することで、上記空間電荷効果の影響も減じられる。
上記技術的手段は、個々にまたは任意の組み合わせでも適用することができ、界面ドーピング層１２の使用と組み合わせることができる。また、これらはＬＯＣＯＳプロセスの使用と結び付けられていない。たとえば、界面１０を、ＬＯＣＯＳプロセスに代えてまたはＬＯＣＯＳプロセスと組み合わせたエッチングプロセスによって、深くすることも可能である。（たとえば３・１０１１／ｃｍ２と１０１２／ｃｍ２との間のドーズ量での注入によって）局所酸化する前に浅いリンドーピングをピクセル絶縁領域７０に導入すると、シリコン－二酸化シリコン界面１０におけるリンの分離挙動に起因して、ドーパントが半導体内に移動してそこで界面ドーピング層１２を形成することになる。
この技術的プロセスの費用対効果をより高めるために、電界低減層９を、ｎドープされた界面ドーピング層１２とそれに横方向に隣接するアノード領域１のドーピングの末端とから組み立てることも可能である。この場合、ｎドープされた電界低減層９は、高くドープされたアノード領域１から完全に分離されていない。そのドーピングは徐々に変化してアノードのドーピングになる可能性がある。これは、アノードドーピングの低くドープされた末端１ａで形成することもでき、横方向に変化して界面層１２のドーピングになる可能性がある（図４）。そうすると、アノードの低くドープされた末端１ａおよび界面ドーピング層１２が合わさって、電界低減層９を形成する。このような手法の利点は、ｎドープされた層９が、イオン注入によるプロセス工程で形成されるのではなく、アノード領域１からの拡散によって、および、ピクセル絶縁領域７０における局所酸化中の界面ドーピング層１２の上記移動によって、形成される点である。したがって、電界低減層９の形成中に生じるシリコン結晶の損傷は完全に回避される。誤解を避けるために、ここでは、ＡＰＤアレイの動作において完全に空乏化される、アノードドーピングの末端１ａは、アノード領域１の一部とみなされないことを、強調しておく。
導電性制御層１１における電圧の設定および／または界面ドーピング層１２のドーピングパラメータの設定に加えて、界面１０における電位を、したがって増幅の均一性を制御する、さらに他の技術的可能性がある。界面１０と、それに横方向に隣接する領域との間の電位差は、より深いＳｉＯ２－Ｓｉ界面（より厚いＬＯＣＯＳ層）によって、またはより浅いアノードドーピング（リンではなくヒ素のドーピング）によって、低減することができる。これら２つの手段はいずれも、アノード領域１の下方のＳｉＯ２－Ｓｉ界面の高さにおいて、より大きな負の電位をもたらし、それにより、増倍層２における均質的な横方向電界を調整するためのマージンを拡大し、同時に、隣接するアノード領域１の電気的絶縁を保証する。
この発明のＡＰＤアレイの動作にとっては、発生する電界強度がそれほど高くないことが好都合である。このような場合、界面１０では正孔電流の増幅が生じないまたは小さな増幅しか生じないであろう。よって、ＳＬＩＫ－ＡＰＤアレイは本発明の好ましい実施形態である。
隣接するピクセルの信号の総和がダイオードの裏側における光信号の入射位置とは無関係であるときに存在する、位置とは無関係の均一な増幅は、ｐｉｎダイオードアレイで使用される非常に小さなピクセルを実現することも可能にする。
増倍領域およびカソード領域は、第１の実施形態と技術的に同じやり方で実現できる。また、ピクセル絶縁領域に関連しない、第１の実施形態に関するすべての記載は、第２の実施形態にも同じように当てはまる。
さらに他の変形
現在使用されている現代のｐｉｎダイオードアレイは、フリップチップ技術によって、読出エレクトロニクスに直接接続される。最小ピクセルサイズは、およそ５０μｍ×５０μｍの範囲内である。一方、この制限は、現在この範囲内にある隣接するバンプボンド間の最小距離に起因する。一方、これは、読出チップにおけるトランジスタ回路の面積要件に起因する。マイクロエレクトロニクスではより一層の微細化の傾向が続くと予想されるので、一層小さいピクセルを求める要求が予測される。
過去数年間において、読出エレクトロニクスがＳＯＩ技術（シリコン・オン・インシュレータ（silicon on insulator））によってセンサにモノリシックに接続されている検出器システムが開発された。この場合、比較すると高額でより大きな空間を必要とするバンプボンド技術は不要である。今までは、ＳＯＩＰＩＸとして知られている従来のｐｉｎダイオードアレイがこの技術に使用されてきた。そのため、本発明に関して、従来のｐｉｎダイオードアレイをＡＰＤアレイに置き換えるという発想が生じた。したがって、このような手法を用いると、ＡＰＤアレイを含む検出器の応用分野を、改善された時間分解能およびより高い感度により、拡大することができる。この発明のＡＰＤアレイと組み合わせたＳＯＰＩＸ技術の用途は特に好都合である、なぜなら、空間またはパワー要求がより小さいより簡素な増幅器を、ＡＰＤアレイの真性増幅によって使用することができ、たとえば改善された位置解像度のためにより小さなピクセルを実現できるからである。また、本発明は、より小さなピクセルを有するＡＰＤアレイの実現を可能にすることで、これを、ＳＯＰＩＸ技術と組み合わせるのにより魅力的なものにする。
一例として、図５は、ＳＯＩＰＩＸ技術に従う読出エレクトロニクスと発明のＡＰＤアレイとのモノリシック接続の概略図を示す。ここで、アノード領域１は、ＳＯＩ層（または第２の半導体基板）１３に形成された読出増幅器（詳細には示されていない）の入力と、コンタクト１５を介して接続されており、第１の半導体基板１００および第２の半導体基板１３は、絶縁層１０６によって互いに分離されている。絶縁層１０６は、リセス２０を充填する上記絶縁層６とともに、一工程で形成することができ、特に、これらの絶縁層は同一材料（たとえばＳｉＯ２）からなるものであってもよい。
上記導電性制御層１１は、界面１０の電位を容量制御するドープされたシリコン層１４として、ＳＯＩ層１３に統合することができる。これに代えて、導電性制御層を、ポリシリコンまたは金属電極として形成してもよい。ＳＯＩエレクトロニクス内の非常に薄い酸化物は絶縁耐力が限られているので、導電性制御層１４に対する制御電圧は、あったとしても、数ボルトの範囲にすぎない。ここで、制御電圧を、ＳＯＩエレクトロニクスに適した範囲内にシフトさせるには界面ドーピング層１２を使用することが有効である。
本発明は、個々のアノード領域の特定の形状に限定される訳ではない。これらのアノード領域は、たとえば二次形状または矩形形状を有していてもよい。ＡＰＤアレイ内の異なる位置における異なるアノード形状および／またはアノードサイズも考えられ、これは、通常は、ピクセルの異なる形状およびサイズになる。
上記説明から明らかなように、第２の実施形態に係る可能な設計の各々は、第１の実施形態に係る可能な設計の各々と組み合わせることができる。
さらに、本発明が対象としているＡＰＤピクセルアレイでは、相互に分離されたアノード領域１からピクセル構造が得られ、個々のダイオードのカソードのすべてが互いに接続され、アレイ全体が均質で構造化されていないカソード領域３を有することは、明らかである。第２の主面１０２に形成されたカソード領域３にピクセル構造がないことは好都合である、というのも、本発明のＡＰＤピクセルアレイにおいて、放射は、検出における放射入口側である第２の主面１０２に入射するからである。
最後に言及すべきこととして、本発明は、特にシリコンベースのＡＰＤアレイに適用することができ、好ましくは電磁放射の検出に適したリーチスルーＡＰＤまたはＳＬＩＫ－ＡＰＤに適用することができることが挙げられる。本発明のＡＰＤアレイは、特に、可視光線、ＵＶ放射、または１００ｅＶと５ｋｅＶとの間のＸ線光子のエネルギを有するＸ線の検出に使用することができる。検出が可能な総波長範囲は、第２の主面における放射入口窓の構成に応じて決まる。上記放射の範囲は、波長に変換した場合、およそ０．２ｎｍ～７００ｎｍの範囲を含む。
センサ動作において、上記ＡＰＤピクセルアレイは、カソード領域３とアノード領域１との間に逆電圧を印加することで、場合に応じて、カソード領域３とアノード領域１との間の、カソード領域３およびアノード領域１自体を除く半導体全体が、および、ピクセル絶縁領域７内のｐストップ領域８またはｐスプレー領域が、空乏化されるように、実質的に動作する。
参照番号
１－アノード領域（ｎ＋ドープされている）－空乏化されない
１ａ－アノード（１）の低くドープされた末端－空乏化される
２－増倍層（ｐドープされている）
３－カソード領域（ｐ＋ドープされている）
４－ドリフト領域（弱くドープされている）
５－光入口窓
６－絶縁層（好ましくはＳｉＯ２）
７－ピクセル絶縁領域
８－ｐドーピング（ｐストップ）
９－ｎドープされた電界低減層（空乏化される）
１０－リセス２０の底部であり絶縁層６と半導体基板１００との間の界面でもある
１１－導電性制御層
１２－絶縁領域７０内のｎドープされ空乏化された界面ドーピング層
１３－読出エレクトロニクスが統合された第２の半導体基板－ＳＯＩ層
１４－第２の半導体基板１３に統合された導電性制御層
１５－コンタクト
２０－リセス
７０－ピクセル絶縁領域
１００－半導体基板
１０１－第１の主面
１０２－第２の主面

Claims (19)

  1. 電磁放射を検出するためのアバランシェフォトダイオードアレイであって、前記アバランシェフォトダイオードアレイは、
    相互に対向している第１の主面（１０１）と第２の主面（１０２）とを含む半導体基板（１００）と、
    前記第１の主面（１０１）に形成されピクセル絶縁領域（７）によって相互に分離された複数のｎドープされたアノード領域（１）と、
    前記アノード領域の反対側にある前記第２の主面（１０２）に配置されたｐドープされたカソード領域（３）と、
    前記複数のアノード領域（１）と前記カソード領域（３）との間のドリフト領域（４）と、を備え、
    前記複数のアノード領域（１）の下方、前記ピクセル絶縁領域（７）の下方および前記ドリフト領域（４）の上方にｐドープされた増倍層（２）が配置され、
    前記複数のアノード領域（１）の下方、前記ピクセル絶縁領域（７）の下方および前記増倍層（２）の上方にｎドープされた電界低減層（９）が配置されたこと、を特徴とする、アバランシェフォトダイオードアレイ。
  2. ｐドープされた半導体領域が、２つのアノード領域（１）の間に位置するピクセル絶縁領域（７）における前記第１の主面（１０１）に形成されている、請求項１に記載のアバランシェフォトダイオードアレイ。
  3. 前記ｐドープされた半導体領域は、隣接する前記アノード領域（１）から距離を置いた場所にある、請求項２に記載のアバランシェフォトダイオードアレイ。
  4. ｎドープされた半導体領域が、２つのアノード領域（１）の間のピクセル絶縁領域（７）における前記第１の主面（１０１）に形成されている、請求項１に記載のアバランシェフォトダイオードアレイ。
  5. ピクセル絶縁領域（７０）が、２つのアノード領域の間における前記第１の主面（１０１）に形成され、前記ピクセル絶縁領域に、前記第１の主面（１）から前記半導体基板の深さの中に延びるリセス（２０）が存在する、請求項１に記載のアバランシェフォトダイオードアレイ。
  6. 前記リセス（２０）の少なくとも底部（１０）が絶縁体（６）で覆われている、請求項５に記載のアバランシェフォトダイオードアレイ。
  7. 前記リセス（２０）の全体が前記絶縁体（６）で充填されている、請求項５に記載のアバランシェフォトダイオードアレイ。
  8. 前記底部（１０）の反対側における、前記絶縁体の頂部の上に、電位制御電極（１１）が形成されている、請求項６または７に記載のアバランシェフォトダイオードアレイ。
  9. ｎドープされた界面ドーピング層（１２）が、前記リセス（２０）の前記底部（１０）の下方において前記絶縁体（６）と直に隣接するように配置されている、請求項６から８のいずれか１項に記載のアバランシェフォトダイオードアレイ。
  10. 電磁放射を検出するためのアバランシェフォトダイオードアレイであって、前記アバランシェフォトダイオードアレイは、
    相互に対向している第１の主面（１０１）と第２の主面（１０２）とを含む半導体基板（１００）と、
    前記第１の主面（１０１）に形成されピクセル絶縁領域（７０）によって相互に分離された複数のｎドープされたアノード領域（１）と、
    前記アノード領域（１）の反対側にある前記第２の主面（１０１）に配置されたｐドープされたカソード領域（３）と、
    前記複数のアノード領域（１）と前記カソード領域（３）との間のドリフト領域（４）と、を備え、
    前記複数のアノード領域（１）の下方、前記ピクセル絶縁領域（７０）の下方および前記ドリフト領域（４）の上方にｐドープされた増倍層（２）が配置され、
    前記ピクセル絶縁領域（７０）の各々が、前記第１の主面（１０１）から前記半導体基板の深さの中に延びるリセス（２０）を含むことを特徴とする、アバランシェフォトダイオードアレイ。
  11. ｎドープされた電界低減層（９）が、前記複数のアノード領域（１）の下方および前記ピクセル絶縁領域（７）の下方であって、前記ｐドープされた増倍層（２）の上方に、配置されている、請求項１０に記載のアバランシェフォトダイオードアレイ。
  12. 前記リセス（２０）の少なくとも底部（１０）が絶縁体（６）で覆われている、請求項１０または１１に記載のアバランシェフォトダイオードアレイ。
  13. 前記リセス（２０）の全体が前記絶縁体（６）で充填されている、請求項１０または１１に記載のアバランシェフォトダイオードアレイ。
  14. 前記底部（１０）の反対側における、前記絶縁体の頂部に、電位制御電極（１１）が形成されている、請求項１２または１３に記載のアバランシェフォトダイオードアレイ。
  15. ｎドープされた界面ドーピング層（１２）が、前記リセス（２０）の前記底部（１０）の下方において前記絶縁体（６）と直に隣接するように配置されている、請求項１２または１４に記載のアバランシェフォトダイオードアレイ。
  16. 前記第１の主面（１０１）は、第２の半導体基板（１３）に絶縁層（１０６）を介して接続され、前記複数のアノード領域（１）の各々は、前記第２の半導体基板に形成された読出増幅器アレイのそれぞれの各ピクセルに、前記絶縁層（１０６）を通して電気的に接続される、請求項１から１５のいずれか１項に記載のアバランシェフォトダイオードアレイ。
  17. 請求項５から８または１０から１４のいずれか１項に記載のアバランシェフォトダイオードアレイを製造する方法であって、前記リセス（２０）は、ＬＯＣＯＳ技術による前記半導体基板（１００）の局所酸化によって形成される、方法。
  18. 前記局所酸化を実行する前に、前記半導体基板（１００）の局所酸化すべき位置に、ドナーを、３・１０１１／ｃｍ２と１０１２／ｃｍ２との間のドーズ量で、局所酸化すべき位置に、導入する、請求項１７に記載の方法。
  19. 請求項９または１５に記載のアバランシェフォトダイオードアレイを製造する方法であって、前記リセス（２０）は、ＬＯＣＯＳ技術による前記半導体基板（１００）の局所酸化によって形成され、
    前記局所酸化を実行する前に、前記半導体基板（１００）の局所酸化すべき位置に、ドナーを、３・１０ １１ ／ｃｍ ２ と１０ １２ ／ｃｍ ２ との間のドーズ量で、局所酸化すべき位置に、導入し、
    ｎドープされた電界低減層（９）を、前記複数のアノード領域（１）と前記ピクセル絶縁領域（７，７０）との下方および前記増倍層（２）の上方に、拡散工程を実行することによって形成し、前記拡散工程により、前記アノード領域に導入されていたドーパントが、半導体基板内に拡散し、拡散した前記ドーパントが、前記電界低減層（９）を前記界面ドーピング層（１２）とともに形成する、方法。
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