CN117894809A - 像素探测单元、探测器及其制备方法 - Google Patents
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Abstract
本申请属于半导体器件技术领域，具体涉及一种像素探测单元、探测器及其制备方法。该像素探测单元包括将硅基探测单元与薄膜晶体管集成在一起以使硅基探测单元的读出端连接薄膜晶体管的栅极以调控薄膜晶体管的开关状态。本申请设计的像素探测单元改善了信号的可靠性、准确性及可测性。在该基础上，还简化了系统设计和制造过程，减少了组件数量和连接电路，增加了器件自身的成品良率。
Description
技术领域
本申请属于半导体技术领域，具体涉及一种像素探测单元、探测器及其制备方法。
背景技术
像素探测器目前是加速器高能物理实验上主流的顶点探测器。探测带电粒子的像素探测单元一般包含两部分，一部分是灵敏区，即传感器，带电粒子穿过它时通过电离产生电子空穴对；另一部分是读出电子学，通常是集成电路形式，对灵敏区收集的电荷进行放大、成形、甄别等处理，并将处理后的信号送到外部电子学进行触发与数据采集。然后现有的像素探测器仍存在结构复杂，性能不够理想等问题。
发明内容
本申请的技术目的是至少解决了现有像素探测器器结构比较复杂，性能还有待改善的问题。
该目的是通过以下技术方案实现的：
第一方面，本申请提供了一种像素探测单元，包含：
硅基探测单元：具备读出端；
薄膜晶体管：包含栅极；
所述读出端连接所述栅极以调控所述薄膜晶体管的开关状态。
本申请设计的像素探测单元包括将硅基探测单元与薄膜晶体管集成在一起以使硅基探测单元的读出端连接薄膜晶体管的栅极。当入射光或粒子(比如X射线，质子，中子，重离子等)进入硅基探测单元后在耗尽区内产生电子-空穴对，进一步在偏置电压影响下，电子将被电场拉到n极而空穴将被拉到p极。由于载流子带有电荷，它们在电场中的移动将导致电子或空穴在电极位置的累计而在读出端中产生一个可测量的电压信号。该电压信号随着入射光或粒子的改变而改变，且该电压信号施加到栅极上形成电场，薄膜晶体管内形成导电通道，使得薄膜晶体管中源极和漏极之间的电流可以流动进而实现了薄膜晶体管的开关闭合状态。
本申请中硅基探测单元内形成的电流值一般比较小在纳安级别，该纳安级别的电流值在薄膜晶体管中被放大至毫安级别，进而提高了信号增益。与此同时，薄膜晶体管自身的噪声并不大，而增益的信号在后续信号传输过程中对噪声的变化幅度影响小，提高了信号与噪声的比值，从而改善了信号的可靠性、准确性及可测性。与此同时，本申请硅基探测单元的组成及结构更简单，增加了器件自身的成品良率。
在本申请的一些实施方式中，所述薄膜晶体管还包括源极与漏极，及位于所述源极、所述漏极之间的沟道层；
优选地，所述沟道层与所述栅极之间设有绝缘层；
优选地，所述栅极位于所述沟道层的一侧。
在本申请的一些实施方式中，所述硅基探测单元包含PD型探测单元、LGAD探测单元、SiPM探测单元、APD探测单元中的任一种。
在本申请的一些实施方式中，所述硅基探测单元包含硅基体，沿所述硅基体厚度方向的两端分别设有第一掺杂区与第二掺杂区，所述第一掺杂区与所述第二掺杂区的掺杂类型不同；
优选地，所述第一掺杂区包含p型掺杂以构成所述读出端；
优选地，所述第二掺杂区包含n型掺杂以配合导电金属形成电极。
在本申请的一些实施方式中，所述像素探测单元包括叠置在一起的：
硅基体：具备读出端和电极，所述电极和所述读出端沿所述硅基体厚度方向的两端分别设置；
栅极：连接所述读出端；
源极和漏极：位于所述栅极两侧；
沟道层：位于所述源极与所述漏极之间且连接所述源极与所述漏极；
绝缘层：用于隔绝所述栅极与所述沟道层；
钝化层：形成于所述源极、所述漏极与所述沟道层的同一侧表面。
在本申请的一些实施方式中，所述沟道层的厚度小于所述源极的厚度和/或所述漏极的厚度。
在本申请的一些实施方式中，所述栅极具备台阶状侧面，所述台阶状侧面沿所述栅极的厚度方向分布。
在本申请的一些实施方式中，所述栅极、所述源极、所述漏极的材质各自独立地包含Mo、ITO、Al、Cu、W、Ti中的任一种；
所述沟道层的材质包含铟镓锌氧化物、铟锌氧化物、铟钨氧化物、氧化锌、铟铝锌氧化物或多晶硅的任一种；
所述绝缘层与所述钝化层的材质各自独立的包含氧化硅、氮化硅中的任一种。
本申请的第二方面是提供一种像素探测器，包括第一方面所述的像素探测单元以阵列形式排布。
本申请的第三方面是提供一种像素探测单元的制备方法，包括如下过程：
提供硅基体；
沿所述硅基体厚度方向的一端形成读出端；
在所述读出端的一侧表面制备形成薄膜晶体管，所述薄膜晶体管包含栅极；
所述读出端连接所述栅极以调控所述薄膜晶体管的开关状态。
在本申请的一些实施方式中，在所述读出端的一侧表面制备形成薄膜晶体管包含：
在所述读出端的一侧表面生长形成栅极；
在所述栅极表面生长绝缘层以覆盖所述栅极；
在所述绝缘层的中央位置生长沟道层；
刻蚀掉所述沟道层外周的部分绝缘层以形成沟槽；
在所述沟槽内生长形成源极和漏极；
在所述源极、所述漏极与所述沟道层的同一侧表面生钝化层以覆盖所述源极、所述漏极与所述沟道层。
本申请设计的像素探测单元还简化了系统设计和制造过程，减少了组件数量和连接电路，使器件自身的成品良率增加。因此本申请设计的像素探测单元用于制成电子设备在航空航天、深空探测、宇宙探索、重大物理实验、医学、X射线成像、军事工业等领域具备较好应用前景。
附图说明
通过阅读下文优选实施方式的详细描述，各种其他的优点和益处对于本领域普通技术人员将变得清楚明了。附图仅用于示出优选实施方式的目的，而并不认为是对本申请的限制。而且在整个附图中，用相同的附图标记表示相同的部件。在附图中：
图1示意性地示出了现有技术中一种像素探测器的结构示意图；
图2示意性地示出了现有技术中另一种像素探测器的结构示意图；
图3示意性地示出了根据本申请实施方式的像素探测单元的结构示意图；
图4示意性地示出了图3中像素探测单元的部分电路连接关系示意图；
图5示意性地示出了图3中像素探测单元的结构示意图；
图6示意性地示出了图5中薄膜晶体管的结构示意图。
图7示意性地示出了根据本申请实施方式的像素探测单元的部分工艺流程图。
附图中各标号表示如下：
1000、像素探测单元；
100、硅基探测单元；101、读出端；102、第一掺杂区；110、硅基体；103、第二掺杂区；104、导电金属；120、电极；
200、薄膜晶体管；210、栅极；220、绝缘层；230、源极；240、漏极；250、沟道层；260、钝化层；
231、源极顶面； 232、源极底面；
241、漏极顶面； 242、漏极底面；
251、沟道层顶面； 252、沟道层底面；
210a、栅极侧边；
坐标轴x方向：像素探测单元的长度或宽度方向；
坐标轴z方向：像素探测单元的厚度方向。
具体实施方式
现有技术中，根据灵敏区与读出电子学的分布，像素探测器可以分为两类：一类是复合式像素探测器(hybird pixel)，其灵敏区与电子学分别集成在独立的硅片上，再通过触点邦定(bump-bond)的技术复合成探测器单元；如说明书附图图1，复合式像素探测器的结构增加了它的材料厚度，触点邦定的技术工艺复杂，制作成本高，限制了成品率。另一类是单片或半单片式像素探测器(monolithic pixel)，其灵敏区和电子学集成在同一个硅片上。如说明书附图图2，单片式像素结构简单，可以具有更好的空间分辨和更小的材料厚度，但是由于单片式探测器电子学读出方式类似于电荷耦合器(charge coupledetector，CCD)成像，都是加上行选择的帧读出，限制了信号读出速度。
如何提供一种结构相对简单，性能稳定且可靠性高的探测器，是本领域技术人员需要解决的技术问题。
为解决上述技术问题，本申请公开了一种像素探测单元、探测器及其制备方法。该像素探测单元将硅基探测单元与薄膜晶体管集成在一起以使硅基探测单元的读出端连接薄膜晶体管的栅极。
本申请中硅基探测单元内形成的电流值一般比较小在纳安级别，该纳安级别的电流值在薄膜晶体管中被放大至毫安级别，进而提高了信号增益。与此同时，薄膜晶体管自身的噪声并不大，而增益的信号在后续信号传输过程中对噪声的变化幅度影响小，提高了信号与噪声的比值，从而改善了信号的可靠性、准确性及可测性。在该基础上，本申请设计的像素探测单元还简化了系统设计和制造过程，减少了组件数量和连接电路，使器件自身的成品良率增加。因此本申请设计的像素探测单元制成电子设备在航空航天、深空探测、宇宙探索、重大物理实验、医学、X射线成像、军事工业等领域具备较好应用前景。
以下，将参照附图来描述本申请的实施例。但是应该理解，这些描述只是示例性的，而并非要限制本申请的范围。此外，在以下说明中，省略了对公知结构和技术的描述，以避免不必要地混淆本申请的概念。
在附图中示出了根据本申请实施例的各种结构示意图。这些图并非是按比例绘制的，其中为了清楚表达的目的，放大了某些细节，并且可能省略了某些细节。图中所示出的各种区域、层的形状以及它们之间的相对大小、位置关系仅是示例性的，实际中可能由于制造公差或技术限制而有所偏差，并且本领域技术人员根据实际所需可以另外设计具有不同形状、大小、相对位置的区域/层。
在本申请的上下文中，当将一层/元件称作位于另一层/元件“上”时，该层/元件可以直接位于该另一层/元件上，或者它们之间可以存在居中层/元件。另外，如果在一种朝向中一层/元件位于另一层/元件“上”，那么当调转朝向时，该层/元件可以位于该另一层/元件“下”。
本申请为实现上述技术效果的第一方面是公开了一种像素探测单元，如图3示意，该像素探测单元1000包含硅基探测单元100与薄膜晶体管200，其中，硅基探测单元100具备读出端101，薄膜晶体管200包含栅极210，该读出端101连接栅极210以调控薄膜晶体管200的开关状态。
本申请中的硅基探测单元包含本领域常规的任意形式的硅基探测单元，比如本领域常用的硅基探测单元包含二极管探测器(PD)探测单元、硅光电倍增管(SiPM)探测单元、雪崩探测器(APD)单元和低增益雪崩探测器(LGAD)单元。其中，硅光电倍增管(SiPM)具有出色的时间分辨率，但其增益对温度和反向偏压敏感，工作时的串扰较大且具有高噪声和低抗辐照性，使其无法适用于强辐照环境。雪崩探测器(APD)具有良好的抗辐照性和时间分辨率，但由于APD的增益较大，在工作时产生的噪声和暗电流也相对较大。低增益雪崩探测器(LGAD)结合了二者优点，具有适度的增益，不需要淬灭电路，与标准pin相比具有较好的抗辐照性，并且具有三者之中最低的时间分辨率(～40ps)，成为时间探测器的优良选择。本申请可以根据实际的应用环境或应用要求等选择适宜的硅基探测单元。无论是哪种硅基探测单元，其均具备读出端。该读出端能够收集到可测量的电压信号，且该可测量的电压信号方便施加至薄膜晶体管的栅极中。
本申请中的薄膜晶体管包含了本领域常规的任意形式的薄膜晶体管，其主要用于控制硅基探测单元的导通状态。
如图4示意，本申请设计的像素探测单元将硅基探测单元与薄膜晶体管集成在一起以使硅基探测单元的读出端连接薄膜晶体管的栅极。当入射光或粒子(比如X射线，质子，中子，重离子等)进入硅基探测单元后在耗尽区内产生电子-空穴对，进一步在偏置电压影响下，电子将被电场拉到n极而空穴将被拉到p极。由于载流子带有电荷，它们在电场中的移动将导致电子或空穴在电极位置的累计而在读出端中产生一个可测量的电压信号。该电压信号随着入射光或粒子的改变而改变，且该电压信号施加到栅极上形成电场，薄膜晶体管内形成导电通道，使得薄膜晶体管中源极和漏极之间的电流可以流动进而实现了薄膜晶体管的开关闭合状态。
在本申请的一些实施例中，薄膜晶体管还包括源极与漏极，及位于源极、漏极之间的沟道层。
本申请中的沟道层内导通电流，其受栅极控制。
在本申请的一些实施例中，沟道层与栅极之间设有绝缘层，以隔绝开源极、漏极与栅极。
在本申请的一些实施例中，栅极位于沟道层的一侧，以方便栅极对沟道层的控制。
在本申请的一些实施例中，硅基探测单元包含硅基体，沿硅基体厚度方向的两端分别设有第一掺杂区与第二掺杂区，第一掺杂区与第二掺杂区的掺杂类型不同。
本申请中，第一掺杂区与第二掺杂区的掺杂类型不同包含了二者掺杂后形成的类型不同。
在本申请的一些实施例中，第一掺杂区包含p型掺杂以构成读出端。
在本申请的一些实施例中，第二掺杂区包含n型掺杂以配合导电金属形成电极。
在本申请的一些实施例中，第一掺杂区的p型掺杂为重度掺杂，掺杂浓度为3×1018 ～21。
在本申请的一些实施例中，第一掺杂区还连接增益区，其中，增益区位于第一掺杂区一侧以实现适度的增益，增益区的掺杂类型可以根据实际需求进行灵活调整。
在本申请的一些实施例中，第二掺杂区的n型掺杂为重度掺杂，掺杂浓度为1×1017 ～19。
在本申请的一些实施例中，栅极、源极、漏极的材质各自独立地包含Mo、ITO、Al、Cu、W、Ti中的任一种；
在本申请的一些实施例中，沟道层的材质包含铟镓锌氧化物、铟锌氧化物、铟钨氧化物、氧化锌、铟铝锌氧化物或多晶硅的任一种；
在本申请的一些实施例中，绝缘层与钝化层的材质各自独立的包含氧化硅、氮化硅中的任一种。
本申请中，对硅基探测单元的电极施加偏置电压，带电荷的载流子在电场中的移动将导致电子或空穴在电极位置的累计而在读出端中产生一个可测量的电压信号。该电压信号施加到栅极上形成电场，薄膜晶体管内形成导电通道，使得薄膜晶体管中源极和漏极之间的电流可以流动进而实现了薄膜晶体管的开关闭合状态。
在本申请的一些实施方式中公开了一种像素探测单元的结构示意图，如5所示，像素探测单元1000包括叠置在一起的硅基体110、栅极210、源极230、漏极240、沟道层250、绝缘层220与钝化层260。其中，硅基体110具备读出端101和电极120，电极120和读出端101沿硅基体110厚度方向的两端分别设置；读出端101连接栅极210以实现读出端收集的电压信号施加到栅极上形成电场。栅极210的两侧设有源极230与漏极240，源极230与漏极240之间还设有沟道层250，该沟道层250的两端分别连接源极230、漏极240，故对源极230或漏极240施加电场时，电流可在源极与漏极之间流动。此外，在栅极210与沟道层250之间还设有绝缘层220，而在源极230、漏极240与沟道层250的同一侧表面上还设有钝化层260。
在本申请的一些实施例中，沟道层的厚度小于源极和/或漏极的厚度。结合图6可知，源极230具备源极顶面231及源极底面232，源极顶面231与源极底面232之间的距离为源极的厚度，漏极240具备漏极顶面241与漏极底面242，其中漏极顶面241与漏极底面242之间的距离为漏极的厚度，沟道层250具备沟道层顶面251与沟道层底面252，其中，沟道层顶面251与沟道层底面252之间的距离为沟道层的厚度。结合图6可知，在本申请的一些实施例中，源极的厚度等于漏极的厚度，且均高于沟道层的厚度，从而方便实现内部电流导通的技术目的。
在本申请的一些实施例中，栅极具备台阶状侧面，台阶状侧面沿栅极的厚度方向分布。结合图6可知，台阶状侧面包含但不限于图210a示意的具体结构。
本申请的第二方面是提供一种像素探测器，包括第一方面所述的像素探测单元以阵列形式排布。该阵列形式包含但不限于M×N的矩阵或其他方式。
本申请的第三方面是提供一种像素探测单元的制备方法，包括如下过程：
提供硅基体；
沿硅基体厚度方向的一端形成读出端；
在读出端的一侧表面制备形成薄膜晶体管，薄膜晶体管包含栅极；
读出端连接栅极以调控薄膜晶体管的开关状态。
在本申请的一些实施方式中，在读出端的一侧表面制备形成薄膜晶体管包含：
在所述读出端的一侧表面生长形成栅极；
在所述栅极表面生长绝缘层以覆盖所述栅极；
在所述绝缘层的中央位置生长沟道层；
刻蚀掉所述沟道层外周的部分绝缘层以形成沟槽；
在所述沟槽内生长形成源极和漏极；
在所述源极、所述漏极与所述沟道层的同一侧表面生钝化层以覆盖所述源极、所述漏极与所述沟道层。
本申请中的硅基体选自超纯高阻硅、外延硅或SOI中的任意一种，这里的纯高阻硅、外延硅或SOI涉及到的具体材质包含本领域任意常规形式，本申请不作赘述。硅基体的形状包含但不限于圆柱体、椭圆柱体或方体等等。
本申请中将硅基探测单元与薄膜晶体管集成在一起的方式包含了在硅基体沉积形成薄膜晶体管的栅极、源极、漏极等。该沉积方式包含但不限于物理气相沉积、化学气相沉积或原子层沉积等等。
本申请中的刻蚀工艺包含了可以采用典型的光刻和刻蚀结合的方式，包括掩膜、曝光、显影等工序，也可以采用其他气体刻蚀、等离子体刻蚀等手段。
为更好的解释本申请的制备方法，下面结合说明书附图图7进行详细阐述。
结合图7可知，本申请设计的图6示意的像素探测单元的制备方法包括如下步骤：
(1a)提供基体；
(1b)沿基体厚度方向的上下端表面生长形成绝缘层；
(1c)完全刻蚀去掉沿基体厚度方向一端的绝缘层，对余下一端绝缘层进行刻蚀形成沟槽；
(1d)向沟槽进行离子注入以形成第一掺杂区；
(1e)在步骤(1c)中完全刻蚀去掉绝缘层的基体厚度方向一端继续生长形成新的绝缘层；对该新的绝缘层进行离子注入以形成第二掺杂区；刻蚀掉第二掺杂区周围的绝缘层；沿第一掺杂区上方的沟槽继续生长部分绝缘层以减小沟槽除厚度方向的尺寸；
(1f)在第二掺杂区上沿远离基体设置的表面生长导电金属，第二掺杂区与导电金属构成电极；可以对该电极施加偏置电压以进一步促进电子与空穴的位移运动；
(1g)在步骤(1e)形成的沟槽内沉积形成栅极；
(1h)在栅极上方覆盖绝缘层；
(1i)在绝缘层的中央位置生长沟道层；
(1j)对沟道层两侧的绝缘层进行刻蚀以形成新的沟槽；
(1k)在新的沟槽内分别沉积形成源极和漏极；
(1l)在源极、漏极与沟道层的同一侧表面生长钝化层，该钝化层覆盖源极、漏极与沟道层。
综上所述，本申请设计的像素探测单元改善了信号的可靠性、准确性及可测性。在该基础上，还简化了系统设计和制造过程，减少了组件数量和连接电路，使器件自身的成品良率增加。
应理解的是，文中使用的术语仅出于描述特定示例实施方式的目的，而无意于进行限制。除非上下文另外明确地指出，否则如文中使用的单数形式“一”、“一个”以及“所述”也可以表示包括复数形式。术语“包括”、“包含”、“含有”以及“具有”是包含性的，并且因此指明所陈述的特征、步骤、操作、元件和/或部件的存在，但并不排除存在或者添加一个或多个其它特征、步骤、操作、元件、部件、和/或它们的组合。文中描述的方法步骤、过程、以及操作不解释为必须要求它们以所描述或说明的特定顺序执行，除非明确指出执行顺序。还应当理解，可以使用另外或者替代的步骤。以上所述，仅为本申请较佳的具体实施方式，但本申请的保护范围并不局限于此，任何熟悉本技术领域的技术人员在本申请揭露的技术范围内，可轻易想到的变化或替换，都应涵盖在本申请的保护范围之内。因此，本申请的保护范围应以权利要求的保护范围为准。
Claims (10)
1.一种像素探测单元，其特征在于，包含：
硅基探测单元：具备读出端；
薄膜晶体管：包含栅极；
所述读出端连接所述栅极以调控所述薄膜晶体管的开关状态。
2.根据权利要求1所述的像素探测单元，其特征在于，所述薄膜晶体管还包括源极与漏极，及位于所述源极、所述漏极之间的沟道层；
优选地，所述沟道层与所述栅极之间设有绝缘层；
优选地，所述栅极位于所述沟道层的一侧。
3.根据权利要求1～2中任一项所述的像素探测单元，其特征在于，所述硅基探测单元包含PD型探测单元、LGAD探测单元、SiPM探测单元、APD探测单元中的任一种；
优选地，所述硅基探测单元包含硅基体，沿所述硅基体厚度方向的两端分别设有第一掺杂区与第二掺杂区，所述第一掺杂区与所述第二掺杂区的掺杂类型不同；
优选地，所述第一掺杂区包含p型掺杂以构成所述读出端；
优选地，所述第二掺杂区包含n型掺杂以配合导电金属形成电极。
4.根据权利要求1～2中任一项所述的像素探测单元，其特征在于，所述像素探测单元包括叠置在一起的：
硅基体：具备读出端和电极，所述电极和所述读出端沿所述硅基体厚度方向的两端分别设置；
栅极：连接所述读出端；
源极和漏极：位于所述栅极两侧；
沟道层：位于所述源极与所述漏极之间且连接所述源极与所述漏极；
绝缘层：用于隔绝所述栅极与所述沟道层；
钝化层：形成于所述源极、所述漏极与所述沟道层的同一侧表面。
5.根据权利要求4所述的像素探测单元，其特征在于，所述沟道层的厚度小于所述源极的厚度和/或所述漏极的厚度。
6.根据权利要求4所述的像素探测单元，其特征在于，所述栅极具备台阶状侧面，所述台阶状侧面沿所述栅极的厚度方向分布。
7.根据权利要求4所述的像素探测单元，其特征在于，所述栅极、所述源极、所述漏极的材质各自独立地包含Mo、ITO、Al、Cu、W、Ti中的任一种；
所述沟道层的材质包含铟镓锌氧化物、铟锌氧化物、铟钨氧化物、氧化锌、铟铝锌氧化物或多晶硅的任一种；
所述绝缘层与所述钝化层的材质各自独立的包含氧化硅、氮化硅中的任一种。
8.一种像素探测器，其特征在于：包括权利要求1～7中任一项所述的像素探测单元以阵列形式排布。
9.一种像素探测单元的制备方法，其特征在于：包括如下过程：
提供硅基体；
沿所述硅基体厚度方向的一端形成读出端；
在所述读出端的一侧表面制备形成薄膜晶体管，所述薄膜晶体管包含栅极；
所述读出端连接所述栅极以调控所述薄膜晶体管的开关状态。
10.根据权利要求9所述的制备方法，其特征在于：在所述读出端的一侧表面制备形成薄膜晶体管包含：
在所述读出端的一侧表面生长形成栅极；
在所述栅极表面生长绝缘层以覆盖所述栅极；
在所述绝缘层的中央位置生长沟道层；
刻蚀掉所述沟道层外周的部分绝缘层以形成沟槽；
在所述沟槽内生长形成源极和漏极；
在所述源极、所述漏极与所述沟道层的同一侧表面生钝化层以覆盖所述源极、所述漏极与所述沟道层。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN202311640729.0A CN117894809A (zh) | 2023-12-01 | 2023-12-01 | 像素探测单元、探测器及其制备方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN202311640729.0A CN117894809A (zh) | 2023-12-01 | 2023-12-01 | 像素探测单元、探测器及其制备方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| CN117894809A true CN117894809A (zh) | 2024-04-16 |
Family
ID=90649842
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN202311640729.0A Pending CN117894809A (zh) | 2023-12-01 | 2023-12-01 | 像素探测单元、探测器及其制备方法 |
Country Status (1)
| Country | Link |
|---|---|
| CN (1) | CN117894809A (zh) |
-
2023
- 2023-12-01 CN CN202311640729.0A patent/CN117894809A/zh active Pending
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