JP7281256B2 - 信号入力回路 - Google Patents

Description

本開示は、信号入力回路に関する。

従来、入力信号に対して任意の処理を施す信号入力回路が知られている。

例えば、特許文献１には、スイッチの個数を増やさずに、電気長が短くなる回路構成とし、回路の共振周波数をより高域にすることにより広帯域化を図り得る広帯域減衰回路が開示されている。

特開２００１－３４５６５９号公報

従来の信号入力回路では、複数の抵抗及びコンデンサを実装する必要がある。また、回路において直流的に接続されている部分が存在すると高電圧が印加する恐れがあり、回路部品としてサイズの大きい高耐圧部品を使用する必要がある。加えて、沿面距離を確保する必要があり、回路の小型化が妨げられる。

配線パターンの配線長が長くなるほど配線パターンに発生する寄生素子の影響は大きくなる。より具体的には、配線長が長くなるほど寄生インダクタンスは大きくなり、配線長に比例して面積が大きくなるほど寄生容量は大きくなる。これら２つのパラメータにより発生する共振点の共振周波数は低下し、回路の広帯域化が妨げられる。

特許文献１に記載の広帯域減衰回路は、これらの課題を十分に解決するものではなかった。

本開示は、小型化及び広帯域化に効果的に寄与できる信号入力回路を提供することを目的とする。

幾つかの実施形態に係る信号入力回路は、入力信号を、直流及び低周波数成分の少なくとも一方を含む第１信号と、前記第１信号よりも高い周波数成分を含む交流信号とに分離する第１分離部と、前記交流信号を、前記第１信号よりも高い周波数成分を含む第２信号と、前記第２信号よりも高い周波数成分を含む第３信号とに分離する第２分離部と、前記第１分離部によって分離された前記第１信号を増幅する増幅器を含む調整部と、前記調整部から出力された前記第１信号と、前記第２分離部によって分離された前記第２信号及び前記第３信号とを合成する合成部と、を備える。このような信号入力回路によれば、小型化及び広帯域化に効果的に寄与できる。より具体的には、信号入力回路では、後述するとおり回路に用いられる部品において、高耐圧部品の数が低減する。これにより、部品のサイズが小さくなり、回路サイズを小さくすることができる。結果として、回路の電気長が短くなり、広帯域化が容易になる。

一実施形態に係る信号入力回路は、前記第１分離部によって分離された前記第１信号に対して、前記合成部によって合成された前記入力信号に含まれる前記第１信号をフィードバックするフィードバック部をさらに備えてもよい。このように、信号入力回路がフィードバック部を備えることで、調整部に用いられる増幅器として高帯域なものを用いれば、帯域の異なる信号を合成する際の調整が容易となる。さらに、調整部に用いられる増幅器として直流誤差が小さいものを用いれば、回路全体の直流誤差が低減する。

一実施形態に係る信号入力回路において、前記調整部に含まれる前記増幅器は、前記フィードバック部に基づき反転増幅器として動作するオペアンプと、前記オペアンプの出力側にベースが接続されている第１バイポーラ型トランジスタとを含んでもよい。

一実施形態に係る信号入力回路は、前記第２分離部によって分離された前記第２信号を増幅する第１増幅部をさらに備えてもよい。

一実施形態に係る信号入力回路は、前記第２分離部によって分離された前記第３信号を増幅する第２増幅部と、前記第２増幅部を含み、前記合成部によって合成された前記入力信号に含まれる前記第１信号及び前記第２信号を、前記第２分離部によって分離された前記第３信号と共に前記第２増幅部を介して前記第１増幅部にフィードバックするブートストラップ部と、をさらに備えてもよい。このように、信号入力回路がブートストラップ部を備えることで、回路の入力容量を高域まで安定して低く維持することが可能である。

一実施形態に係る信号入力回路において、前記第１増幅部は、ＦＥＴ型トランジスタを含み、前記第２増幅部は、第２バイポーラ型トランジスタを含み、前記ＦＥＴ型トランジスタのドレイン側と前記第２バイポーラ型トランジスタのエミッタ側とが接続されていてもよい。

一実施形態に係る信号入力回路において、前記第２分離部は、前記ＦＥＴ型トランジスタのゲート側に直列接続されているダンピング抵抗を含んでもよい。これにより、共振に基づく発振及び周波数特性におけるピークの発生が抑制される。

一実施形態に係る信号入力回路において、前記調整部は、前記第１分離部によって分離された前記第１信号の増幅比又は減衰比を調整してもよい。これにより、信号入力回路は、第１分離部によって分離された第１信号の信号強度を調整可能である。

一実施形態に係る信号入力回路は、前記第１分離部によって分離された前記交流信号の減衰比を調整する減衰部をさらに備えてもよい。これにより、信号入力回路は、交流信号の信号強度を調整可能である。

一実施形態に係る信号入力回路において、前記減衰部は、第１スイッチ及び第２スイッチと、第１コンデンサ、第２コンデンサ、及び第３コンデンサとを含み、前記第１スイッチの一方の出力側は、前記第１コンデンサに直列接続され、前記第１スイッチの他方の出力側は、前記第２コンデンサ及び前記第３コンデンサによって構成される容量分圧回路に直列接続され、前記第１コンデンサの出力側と前記容量分圧回路の出力側とがそれぞれ前記第２スイッチに直列接続されていてもよい。

一実施形態に係る信号入力回路において、前記調整部は、前記減衰部における前記減衰比に基づいて、前記第１分離部によって分離された前記第１信号の増幅比又は減衰比を調整してもよい。これにより、調整部は、第１分離部によって分離され、減衰部から出力された交流信号の信号強度に合わせて、第１信号の信号強度を調整可能である。したがって、信号入力回路は、広帯域にわたってフラットな周波数特性を実現できる。

本開示によれば、小型化及び広帯域化に効果的に寄与できる信号入力回路を提供可能である。

一実施形態に係る信号入力回路の構成の概略を例示的に示す第１ブロック図である。 一実施形態に係る信号入力回路の具体例を示す、図１に対応させた回路図である。 図２の信号入力回路の構成を機能ごとにより詳細に示す第２ブロック図である。 一実施形態に係る信号入力回路の具体例を示す、図３に対応させた回路図である。 図４の信号入力回路の構成の一部を省略した回路図である。 図５の信号入力回路における中域及び高域経路のみを示す回路図である。 図５の信号入力回路における低域経路のみを示す回路図である。 パッシブプローブとオシロスコープとを接続した場合の回路図である。 図４の減衰部の第１変形例を示す回路図である。 図４の減衰部の第２変形例を示す回路図である。 ５０Ω系及び１ＭΩ系の回路を並列させたオシロスコープ入力回路を示す回路図である。 従来のオシロスコープにおけるアナログデジタル変換回路までの入力回路を簡略的に示すブロック図である。 図１２の入力回路における減衰部及びバッファアンプ部を詳細に示す回路図である。 図１３のバッファアンプ部を広帯域化する従来のブートストラップ回路を示す回路図である。

図１２乃至図１４を参照しながら従来技術の背景及び問題点について説明する。

図１２は、従来のオシロスコープにおけるアナログデジタル変換回路（ＡＤＣ）までの入力回路を簡略的に示すブロック図である。図１２を参照すると、一般的に、このような入力回路は、入力信号を減衰させる減衰部と、入力信号を増幅するバッファアンプ部と、入力信号をさらに電圧増幅する可変増幅部（ＶＧＡ：Ｖａｒｉａｂｌｅ Ｇａｉｎ Ａｍｐｌｉｆｉｅｒ）とを有する。

図１３は、図１２の入力回路における減衰部及びバッファアンプ部を詳細に示す回路図である。図１３を参照すると、減衰部は、オシロスコープの機種によって異なる減衰比及び段数を有し、数種類の減衰比に切り替え可能な構成を有する。バッファアンプ部は、入力信号に対してハイインピーダンスを実現するために、ＦＥＴ型トランジスタＱ１をトップに配置する構成を有する。バッファアンプ部は、ソースフォロア回路及び後段のエミッタフォロア回路によって入力信号を電流増幅し、入力信号に対するインピーダンス変換を行う。なお、後段のエミッタフォロア回路の段数は、オシロスコープの機種によって異なる。入力信号に対するインピーダンス変換後、入力信号は、その信号レベルがＶＧＡによって正規化された状態で、ＡＤＣへと入力される。

図１３の減衰部において、スルーパス以外の所定の減衰比を有する経路には、合計４つのスイッチが配置される。図では簡略化して減衰部の構成が示されているが、減衰比を調整するために、実際には複数の抵抗及びコンデンサが減衰部において実装される。さらに、減衰部の入力部分とＦＥＴ型トランジスタＱ１の入力部分とは直流的に接続されており、これらの間に高電圧が印加する恐れがある。したがって、減衰部において、サイズの大きい高耐圧部品を回路部品として使用する必要がある。加えて、沿面距離を確保する必要があり、減衰部の入力部分からＦＥＴ型トランジスタＱ１の入力部分までの回路部品の実装面積が増大する。これにより、回路の小型化が妨げられる。

回路部品の実装面積が大きいほど配線パターンの配線長は長くなる。配線長が長くなるほど配線パターンに発生する寄生素子の影響は大きくなる。配線パターンの寄生素子は、寄生インダクタンスＬ及び寄生容量Ｃを有する。配線長が長くなるほど寄生インダクタンスＬは大きくなり、配線長に比例して面積が大きくなるほど寄生容量Ｃは大きくなる。これら２つのパラメータにより共振点が発生し、その共振周波数はｆ＝１／（２π（ＬＣ）^1/2）で表される。Ｌ及びＣの値が大きいほど共振周波数が低下し、回路の高周波数特性が制限される。

図１４は、図１３のバッファアンプ部を広帯域化する従来のブートストラップ回路を示す回路図である。図１３のバッファアンプ部において、入力信号の周波数が高くなると、ＦＥＴ型トランジスタＱ１のゲート及びドレイン間の寄生容量の影響により入力インピーダンスが下がり高域のゲインが低下する。結果として、広帯域化が妨げられる。既知な対策として、例えば図１４に示すブートストラップ回路が考案されている。

図１４に示すブートストラップ回路では、ＦＥＴ型トランジスタＱ１のソースからの出力を、バイポーラ型トランジスタＱ４を経由してＦＥＴ型トランジスタＱ１のドレインにフィードバックすることで、ＦＥＴ型トランジスタＱ１のゲート及びドレイン間の交流的な電位差が小さくなる。したがって、ＦＥＴ型トランジスタＱ１のゲート及びドレイン間に流れる電流が低減し、ゲート及びドレイン間の寄生容量の影響が低減する。これにより、ブートストラップ回路を有さない場合と比較して、回路の高周波数特性が向上する。

しかしながら、ドレインにフィードバックする信号はＦＥＴ型トランジスタＱ１を一度通過した信号であり、最低でもＦＥＴ型トランジスタＱ１の応答速度分の遅れが生じる。したがって、ＦＥＴ型トランジスタＱ１の応答速度が追い付かなくなる高域では、ブートストラップの効果が低減する。

加えて、高域ではゲート及びソース間の寄生容量の影響が現れる。ＦＥＴ型トランジスタＱ１の応答速度で追従できる周波数領域ではゲートとソースとは交流的に同電位となるため、ゲート及びソース間の寄生容量の影響はほとんど現れない。しかしながら、周波数が上がりＦＥＴ型トランジスタＱ１の応答速度で追従できなくなると、ゲート及びソース間に交流的な電位差が生じる。

ＦＥＴ型トランジスタＱ１の出力には、ＦＥＴ型トランジスタＱ１自身が出力する信号ｔ１、及びＦＥＴ型トランジスタＱ１を通過せずゲート及びソース間の寄生容量を有する寄生素子を経由する信号ｔ２の２種類が含まれる。ＦＥＴ型トランジスタＱ１の応答速度が不足する高域の場合、先に信号ｔ２が出力され、遅れて信号ｔ１が順に出力される。また、ＦＥＴ型トランジスタＱ１の出力インピーダンスは、ゲート及びソース間の寄生容量に基づくインピーダンスよりも小さいため、信号ｔ１のレベルは、信号ｔ２のレベルよりも大きくなる。したがって、ソースの電位は増大し、ゲート及びソース間の寄生容量を有する寄生素子にチャージされた電荷が入力側に流れる。これにより、共振に基づく発振及び周波数特性におけるピークが発生する等の影響が現れるだけでなく、場合によっては負性抵抗の特性が生じる恐れがある。

以上のように、広帯域の回路を実現するためには、寄生素子の影響を低減するために回路サイズを極力小さくすることが重要である。オシロスコープ等、入力電圧範囲の広い製品では、サイズの大きい高耐圧部品を使用する必要があり、沿面距離の確保が要求されるため、回路の小型化が困難となる。加えて、ハイインピーダンス入力を実現するためにバッファアンプ部において用いられるＦＥＴ型トランジスタＱ１について、寄生容量による帯域の制限及び発振の問題等が生じやすい。

本開示は、小型化及び広帯域化に効果的に寄与できる信号入力回路を提供することを目的とする。本開示の一実施形態に係る信号入力回路は、高電圧が印加する部分を低減し、回路サイズを小さくすることで、広帯域で基板設計の容易な減衰部を有すると共に、高域まで安定して低容量なバッファアンプ部を有する。以下では、添付図面を参照しながら本開示の一実施形態について主に説明する。

図１は、一実施形態に係る信号入力回路１の構成の概略を例示的に示す第１ブロック図である。図１を参照すると、信号入力回路１は、入力信号を、直流及び低周波数成分の少なくとも一方を含む第１信号Ｔ１と、第１信号Ｔ１よりも高い周波数成分を含む交流信号ＴＡＣとに分離する。信号入力回路１は、例えば、第１信号Ｔ１を減衰させる低域減衰部Ａ１と、交流信号ＴＡＣを減衰させる高域減衰部Ａ２とを有する。信号入力回路１は、第１信号Ｔ１と交流信号ＴＡＣとを再度合成する。信号入力回路１は、入力信号を電流増幅するバッファアンプ部ＢＡをさらに有する。

図２は、一実施形態に係る信号入力回路１の具体例を示す、図１に対応させた回路図である。図２を参照すると、信号入力回路１では、例えば、低域減衰部Ａ１、高域減衰部Ａ２、及びバッファアンプ部ＢＡが一体的に構成されている。

図３は、図２の信号入力回路１の構成を機能ごとにより詳細に示す第２ブロック図である。図３に示す第２ブロック図では、信号入力回路１の構成の各機能が、図１の第１ブロック図よりもさらに詳細に分割された状態で示されている。

図３を参照すると、信号入力回路１は、第１分離部１１と、減衰部１２と、第２分離部１３と、第１増幅部１４と、ブートストラップ部１５と、第２増幅部１５ａと、調整部１６と、合成部１７と、第３増幅部１８と、フィードバック部１９と、を有する。

第１分離部１１は、入力信号を、第１信号Ｔ１と交流信号ＴＡＣとに分離する。減衰部１２は、第１分離部１１によって分離された交流信号ＴＡＣを減衰させる。減衰部１２は、第１分離部１１によって分離された交流信号ＴＡＣの減衰比を調整する。

第２分離部１３は、減衰部１２の出力側に接続され、減衰部１２によって信号強度が減衰した交流信号ＴＡＣをさらに２つの信号に分離する。より具体的には、第２分離部１３は、交流信号ＴＡＣを、第１信号Ｔ１よりも高い周波数成分を含む第２信号Ｔ２と、第２信号Ｔ２よりも高い周波数成分を含む第３信号Ｔ３とに分離する。第１増幅部１４は、第２分離部１３の一方の出力側に接続され、第２分離部１３によって分離された第２信号Ｔ２を増幅する。同様に、第２増幅部１５ａは、第２分離部１３の他方の出力側に接続され、第２分離部１３によって分離された第３信号Ｔ３を増幅する。

調整部１６は、第１分離部１１によって分離された第１信号Ｔ１を増幅する増幅器を有し、第１信号Ｔ１の増幅比又は減衰比を調整する。すなわち、調整部１６は、第１信号Ｔ１の信号強度を調整する。調整部１６は、減衰部１２における交流信号ＴＡＣの減衰比に基づいて、第１分離部１１によって分離された第１信号Ｔ１の増幅比又は減衰比を調整する。合成部１７は、第１分離部１１によって分離され調整部１６から出力された第１信号Ｔ１と、第２分離部１３によって分離され第１増幅部１４から出力された第２信号Ｔ２と、第２分離部１３によって分離され第２増幅部１５ａから出力された第３信号Ｔ３とを合成する。

第３増幅部１８は、合成部１７の出力側に接続され、合成部１７によって合成された入力信号をさらに増幅する。ブートストラップ部１５は、第２増幅部１５ａを含み、合成部１７によって合成された入力信号に含まれる第１信号Ｔ１及び第２信号Ｔ２を、第２分離部１３によって分離された第３信号Ｔ３と共に第２増幅部１５ａを介して第１増幅部１４にフィードバックする。フィードバック部１９は、第１分離部１１によって分離され、調整部１６において信号強度が調整されている第１信号Ｔ１に対して、合成部１７によって合成された入力信号に含まれる第１信号Ｔ１をフィードバックする。

図４は、一実施形態に係る信号入力回路１の具体例を示す、図３に対応させた回路図である。図４に示す信号入力回路１の構成は、図２に示す信号入力回路１の構成と同一であるが、機能ブロックを示す破線の配置が互いに異なる。

図４に示す減衰部１２は、スイッチＳ１、Ｓ２、Ｓ３、及びＳ４と、コンデンサＣ１、Ｃ２、Ｃ３、Ｃ４、及びＣ５とを有する。スイッチＳ１の一方の出力側は、コンデンサＣ１に直列接続されている。スイッチＳ１の他方の出力側は、コンデンサＣ２及びコンデンサＣ３によって構成される容量分圧回路に直列接続されている。

スイッチＳ２は、コンデンサＣ２及びコンデンサＣ３によって構成される容量分圧回路の出力側に直列接続されている。スイッチＳ２の一方の出力側は、スイッチＳ３に直列接続されている。スイッチＳ２の他方の出力側は、コンデンサＣ４及びコンデンサＣ５によって構成される容量分圧回路に直列接続されている。

コンデンサＣ４及びコンデンサＣ５によって構成される容量分圧回路の出力側は、スイッチＳ３及びＳ４に直列接続されている。コンデンサＣ１の出力側は、スイッチＳ４に直列接続されている。コンデンサＣ２及びコンデンサＣ３によって構成される容量分圧回路の出力側は、スイッチＳ２及びＳ３を介して、スイッチＳ４に直列接続されている。

スイッチＳ１、Ｓ２、Ｓ３、及びＳ４それぞれが切り替わり、交流信号ＴＡＣの経路が切り替わることで容量分圧比が変化するので、減衰部１２は、交流信号ＴＡＣの減衰比を調整可能である。

調整部１６は、フィードバック部１９に基づき反転増幅器として動作するオペアンプを含む増幅器Ｕ１と、オペアンプの出力側にベースが接続されている第１バイポーラ型トランジスタＱ５とを有する。フィードバック部１９は、スイッチＳ５、Ｓ６、及びＳ７と、それぞれのスイッチに接続されている抵抗Ｒ１３、Ｒ１４、及びＲ１５とを有する。フィードバック部１９における抵抗値は、スイッチＳ５、Ｓ６、及びＳ７が切り替わることで調整可能である。

図５は、図４の信号入力回路１の構成の一部を省略した回路図である。図５に示す回路図は、図４のフィードバック部１９におけるスイッチＳ５、Ｓ６、及びＳ７のうち、スイッチＳ５のみがオン状態に固定され、かつ減衰部１２におけるスイッチＳ１、Ｓ２、Ｓ３、及びＳ４のうち、スイッチＳ１及びスイッチＳ４がコンデンサＣ１側に固定されている点で図４に示す回路図と異なっている。図５では、説明の簡便のために、図４における各スイッチとそれに関連する抵抗及びコンデンサの一部の図示を省略し、抵抗Ｒ１３及びコンデンサＣ１のみが示されている。図５におけるその他の構成については、図４に示す回路図と同一である。

図５において、二点鎖線の矢印は、入力信号の低域成分、すなわち入力信号の直流及び低周波数成分の少なくとも一方を含む第１信号Ｔ１の経路を示す。破線の矢印は、入力信号の中域成分、すなわち第１信号Ｔ１よりも高い入力信号の周波数成分を含む第２信号Ｔ２の経路を示す。実線の矢印は、入力信号の高域成分、すなわち第２信号Ｔ２よりも高い入力信号の周波数成分を含む第３信号Ｔ３の経路を示す。ブロック矢印は、第１信号Ｔ１、第２信号Ｔ２、及び第３信号Ｔ３が合成された入力信号の経路を示す。

図４及び図５を参照すると、信号入力回路１は、入力信号を低域、中域、及び高域の３つの帯域に分離して電流増幅を行う、３段の複合アンプの構成を有する。信号入力回路１は、低域、中域、及び高域の動作を合わせて、合成部１７で各帯域の信号を合成することで、直流から高周波数まで対応可能である。

入力信号は、初めに第１分離部１１に含まれるコンデンサＣ１と抵抗Ｒ１とによって２つの帯域に分岐する。より具体的には、入力信号は、低域に対応する第１信号Ｔ１と、中域及び高域に対応する交流信号ＴＡＣとに分岐する。

分岐した中域及び高域に対応する交流信号ＴＡＣは、第２分離部１３に含まれるコンデンサＣ６と抵抗Ｒ４とによってさらに２つの帯域に分岐する。より具体的には、入力信号は、中域に対応する第２信号Ｔ２と、高域に対応する第３信号Ｔ３とに分岐する。

このように、入力信号は、合計で３つの帯域に分岐する。以下では、信号入力回路１の動作を「低域」と「中域及び高域」の２つの経路に分けて説明する。

初めに、「中域及び高域」の経路について、図６を参照しながら説明する。図６は、図５の信号入力回路１における中域及び高域経路のみを示す回路図である。図５の第１バイポーラ型トランジスタＱ５は、低域の第１信号Ｔ１を考慮しない場合、図６のように定電流源として考えることができる。上述したとおり、コンデンサＣ１には低域成分がカットされた交流信号ＴＡＣが入力され、交流信号ＴＡＣは、コンデンサＣ６及び抵抗Ｒ４によって中域成分と高域成分とにさらに分岐する。

中域の第２信号Ｔ２は、第１増幅部１４に含まれるソースフォロアのＦＥＴ型トランジスタＱ１のゲートに入力される。ここで、第２分離部１３に含まれる抵抗Ｒ４は、ＦＥＴ型トランジスタＱ１のゲート側に直列接続されるダンピング抵抗としても機能する。高域の第３信号Ｔ３は、第２増幅部１５ａに含まれるエミッタフォロアの第２バイポーラ型トランジスタＱ２のベースに入力される。第２信号Ｔ２及び第３信号Ｔ３は、ＦＥＴ型トランジスタＱ１及び第２バイポーラ型トランジスタＱ２によってそれぞれ電流増幅される。増幅された第２信号Ｔ２及び第３信号Ｔ３は、合成部１７に含まれる抵抗Ｒ８及びコンデンサＣ７をそれぞれ通過して合成される。

合成部１７によって合成された第２信号Ｔ２及び第３信号Ｔ３は、第３増幅部１８に含まれる第３バイポーラ型トランジスタＱ３及び第４バイポーラ型トランジスタＱ４により構成された２段のエミッタフォロアを通過することでさらに電流増幅される。第３増幅部１８によって増幅された入力信号は、その後、信号入力回路１から出力される。

第２信号Ｔ２の一部は、２段のエミッタフォロアの途中から分岐し、ブートストラップ部１５に含まれる抵抗Ｒ９を経由して、同じくブートストラップ部１５に含まれる第２バイポーラ型トランジスタＱ２のベースに入力される。第２バイポーラ型トランジスタＱ２のエミッタ側は、ＦＥＴ型トランジスタＱ１のドレイン側と接続されている。したがって、第２信号Ｔ２の一部は、第２バイポーラ型トランジスタＱ２を経由して、ＦＥＴ型トランジスタＱ１のドレインにフィードバックされる。これにより、最終出力と略同等の信号強度を有する第２信号Ｔ２がＦＥＴ型トランジスタＱ１にフィードバックされる。したがって、ＦＥＴ型トランジスタＱ１のドレインの電位が入力信号に合わせて変動する。

続いて、「低域」の経路について、図７を参照しながら説明する。図７は、図５の信号入力回路１における低域経路のみを示す回路図である。図７では、説明の簡便のために、第１バイポーラ型トランジスタＱ５、第３バイポーラ型トランジスタＱ３、及び第４バイポーラ型トランジスタＱ４をまとめて－１倍の増幅器Ｕｘとした。

低域の第１信号Ｔ１の出力のゲインは、３つの破線囲み部Ａ、Ｂ、及びＣで囲われた回路構成に基づくゲインをそれぞれ算出することで求まる。破線囲み部Ａでは、調整部１６に含まれる抵抗Ｒ１、Ｒ２、及びＲ３の分圧比によりゲインが求まる。すなわち、以下の式（１）によって、Ｇａｉｎ_Aが求まる。

破線囲み部Ｂでは、調整部１６に含まれる増幅器Ｕ１と、増幅器Ｕｘ及び増幅器Ｕ２とをまとめるとゲインが無限大の１つの増幅器と考えられ、その回路構成は、単純な反転増幅回路となる。したがって、以下の式（２）によって、Ｇａｉｎ_Bが求まる。

破線囲み部Ｃでは、フィードバック部１９に含まれる増幅器Ｕ２による単純な反転増幅回路が構成されている。したがって、以下の式（３）によって、Ｇａｉｎ_Cが求まる。

以上により、出力のゲインは、Ｇａｉｎ_A及びＧａｉｎ_Bの積からＧａｉｎ_Cを除算することで求まる。すなわち、以下の式（４）によって、Ｇａｉｎ_OUTが求まる。

このように、Ｇａｉｎ_OUTは、抵抗Ｒ１、Ｒ２、Ｒ３、Ｒ１１、Ｒ１２、及びＲ１３の抵抗値のみによって決定される。すなわち、各抵抗の抵抗値の調整に応じて、Ｇａｉｎ_OUTは、１より大きくなってもよいし、１であってもよいし、１より小さくなってもよい。Ｇａｉｎ_OUTが１より大きい場合、第１信号Ｔ１は増幅される。Ｇａｉｎ_OUTが１より小さい場合、第１信号Ｔ１は減衰する。

以上のような一実施形態に係る信号入力回路１によれば、小型化及び広帯域化に効果的に寄与できる。より具体的には、「中域及び高域」の経路に含まれる減衰部１２においてコンデンサの容量分圧回路が用いられるため、当該経路には直流成分が流れない。したがって、当該経路に配置される部品は、高耐圧部品である必要がなく、サイズの小さい部品をより多く使用可能である。

「低域」の経路に含まれる調整部１６において、増幅器Ｕ１に含まれるオペアンプが反転増幅回路として動作するので、増幅器Ｕ１の反転入力端子に印加する電圧は、線形応答している状態で０Ｖとなる。したがって、当該経路においても高耐圧部品は不要である。ゲインを調整するためのスイッチＳ５、Ｓ６、及びＳ７も例えば半導体リレー等の小型な部品によって構成可能である。

以上により、回路サイズを小さくすることができる。結果として、配線パターンの配線長が短くなり、配線パターンに発生する寄生素子の影響が低減する。すなわち、寄生インダクタンス及び寄生容量が低減し、これら２つのパラメータにより発生する共振点の共振周波数が高くなる。したがって、回路の広帯域化が容易になる。また、高電圧が印加する部分が少ないことで、沿面距離に注意する箇所が低減し、基板設計が容易となる。

図４に示す信号入力回路１によれば、帯域の異なる信号を合成する際の調整が容易となる。より具体的には、フィードバック部１９に基づくフィードバックループにおいて、交流信号ＴＡＣと合成した後の第１信号Ｔ１がフィードバックされる。信号を複数の帯域に分けて合成するような回路では、合成する際にそれぞれのカットオフ周波数、及びカットオフの減衰の傾き等を互いに合わせる必要がある。信号入力回路１の場合、「中域及び高域」の経路における低周波数側のカットオフ周波数は、コンデンサＣ１又はＣ２と、ＦＥＴ型トランジスタＱ１の入力インピーダンスにより決定される。ＦＥＴ型トランジスタＱ１自体のインピーダンスは非常に高いので、抵抗Ｒ５の抵抗値が支配的となる。抵抗Ｒ５の抵抗値は、例えば数ＭΩ～数１０ＭΩである。したがって、コンデンサの容量値が数１００ｐＦ以上であればカットオフ周波数は１ｋＨｚ以下となる。このようなカットオフ周波数に対して十分に高帯域なオペアンプを使用すれば、フィードバック部１９に基づくフィードバックループにより周波数特性が制御されるため、帯域の異なる信号を合成する際の調整が容易となる。

加えて、バイポーラ型トランジスタのベース及びエミッタ間の電圧等に関する部品ごとのばらつき及び温度ドリフトによる直流誤差が、フィードバック部１９に基づくフィードバックループで吸収される。したがって、増幅器Ｕ１及びＵ２に用いられるオペアンプの直流誤差が小さければ、回路全体の直流誤差が低減する。

信号入力回路１は、ＦＥＴ型トランジスタ自身が出力した信号をそのままフィードバックする従来のブートストラップ回路と異なり、中域の第２信号Ｔ２及び高域の第３信号Ｔ３を一部の経路で分離した状態でブートストラップ部１５を構成している。信号入力回路１では、高域の第３信号Ｔ３が並列の第２バイポーラ型トランジスタＱ２を通過するようにブートストラップ部１５が構成される。一般的に、ＦＥＴ型トランジスタよりもバイポーラ型トランジスタの方が低容量及び広帯域である。したがって、上述したＦＥＴ型トランジスタＱ１の応答速度による影響が顕在化しにくい。これにより、回路の入力容量を高域まで安定して低く維持することが可能である。

信号入力回路１がＦＥＴ型トランジスタＱ１のダンピング抵抗Ｒ４を有することで、周波数特性において、共振に基づく発振及び周波数特性におけるピークの発生が抑制される。従来の入力回路では、ＦＥＴ型トランジスタＱ１のみで高域までの周波数特性を得る必要があるため、ダンピング抵抗の抵抗値を高くしすぎると高域において周波数特性が劣化し、広帯域化が妨げられる。したがって、大きな抵抗値を有する抵抗を使用することは困難であり、発振及び負性抵抗成分の影響が残存する恐れがある。信号入力回路１では、高域の第３信号Ｔ３は並列の第２バイポーラ型トランジスタＱ２を通過するため、ＦＥＴ型トランジスタＱ１のダンピング抵抗Ｒ４をある程度大きくしても周波数特性へ与える影響は少なく、発振の対策等に対して十分な大きさの抵抗を容易に使用可能である。

信号入力回路１は、コンデンサによる容量分圧回路によって構成される減衰部１２を有することで、減衰比を切り替えた場合の経路長の差、すなわち信号の伝達時間の差であるスキューを抑制できる。図１３に示す従来の入力回路では、減衰部において、複数の抵抗及びコンデンサが用いられているため、部品数及び沿面距離分の長さを有する経路長は大きくなる。信号入力回路１では、コンデンサのみで分圧が可能であるため部品数が少なく、かつコンデンサにより直流成分がカットされることで大きな沿面距離を確保する必要もない。したがって、一経路あたりの長さが短くなり、スキューが抑制される。

信号入力回路１は、オシロスコープの入力容量を高域まで安定して低く維持することが可能であるため、パッシブプローブと容易に整合可能である。例えば、オシロスコープには製品ごとに専用のパッシブプローブが設計される。パッシブプローブは、オシロスコープの入力インピーダンスとの分圧により、一般的には１０：１に入力信号が減衰するように調整される。図８は、パッシブプローブとオシロスコープとを接続した場合の回路図である。オシロスコープの抵抗Ｒｉｎは、一般的には１ＭΩに設計される。したがって、パッシブプローブの抵抗Ｒｓは９ＭΩとなる。コンデンサＣｉｎは製品ごとに異なるので、コンデンサＣｓ及びＣｐは、コンデンサＣｉｎの大きさに依存する。入力側から見た場合、コンデンサＣｓが直列接続されているのでコンデンサＣｓが支配的になり、パッシブプローブで回路を測定すると、コンデンサＣｓの容量値が負荷と略一致する。コンデンサＣｉｎの容量値が小さいほどコンデンサＣｓの容量値も小さくすることが可能であるため、信号入力回路１を用いたオシロスコープでは、測定回路への影響が低減する。また、オシロスコープの入力側から見た場合に周波数によってコンデンサＣｉｎの容量値が変化すると、パッシブプローブ側でも整合させて分圧比を一定に保つ必要がある。信号入力回路１では、オシロスコープの入力容量を高域まで安定して低く維持することが可能であるため、このような整合も容易である。

本開示は、その精神又はその本質的な特徴から離れることなく、上述した実施形態以外の他の所定の形態で実現できることは当業者にとって明白である。したがって、先の記述は例示的であり、これに限定されない。開示の範囲は、先の記述によってではなく、付加した請求項によって定義される。あらゆる変更のうちその均等の範囲内にあるいくつかの変更は、その中に包含される。

例えば、上述した各構成部の配置及び個数等は、上記の説明及び図面における図示の内容に限定されない。各構成部の配置及び個数等は、その機能を実現できるのであれば、任意に構成されてもよい。

図９は、図４の減衰部１２の第１変形例を示す回路図である。減衰部１２において減衰比を切り替えるスイッチの数及び容量分圧回路の数は、任意であってもよい。例えば、減衰部１２は、２つのスイッチＳ１及びＳ４と、３つのコンデンサＣ１、Ｃ２、及びＣ３のみを有してもよい。

図１０は、図４の減衰部１２の第２変形例を示す回路図である。図１０に示すとおり、減衰部１２は、スイッチを有さずに固定の減衰比を有してもよい。このような信号入力回路１は、オシロプローブに用いられるアクティブプローブに用いられてもよい。高周波向けのアクティブプローブでは減衰比が１０：１で固定の場合が多く、信号入力回路１の減衰比切り替え機能を省略して、所定の減衰比になるよう、各コンデンサの容量値が調整される。これにより、アクティブプローブ向けの回路が構成可能である。スイッチが省略されることで、上述した回路よりも小型化及び省スペース化が実現可能であり、かつ広帯域及び低容量の特性を持ったアクティブプローブが実現可能である。

図１１は、５０Ω系及び１ＭΩ系の回路を並列させたオシロスコープ入力回路を示す回路図である。信号入力回路１を用いることで、１ＭΩ系の回路の面積が低減し、５０Ω系の回路が容易に組み込み可能である。汎用的なオシロスコープでは、入力インピーダンスを５０Ω又は１ＭΩの２種類に設定可能である。入力インピーダンスの切り替えのみであれば、入力から減衰部までの間に５０Ω終端の切り替えスイッチを設ける等の方法が考えられるが、５０Ω系の周波数特性をより広帯域にするためには、入力からＡＤＣまで５０Ωで構成することが好適である。図１１に示す回路と同等の構成を実現するために、多入力で広帯域なＶＧＡが用いられてもよいし、多チャンネルで広帯域なＡＤＣが用いられてもよい。

１ 信号入力回路
１１ 第１分離部
１２ 減衰部
１３ 第２分離部
１４ 第１増幅部
１５ ブートストラップ部
１５ａ 第２増幅部
１６ 調整部
１７ 合成部
１８ 第３増幅部
１９ フィードバック部
Ａ１ 低域減衰部
Ａ２ 高域減衰部
ＢＡ バッファアンプ部
Ｃ１、Ｃ２、Ｃ３、Ｃ４、Ｃ５、Ｃ６、Ｃ７、Ｃｉｎ、Ｃｓ、Ｃｐ コンデンサ
Ｑ１ ＦＥＴ型トランジスタ
Ｑ２ 第２バイポーラ型トランジスタ
Ｑ３ 第３バイポーラ型トランジスタ
Ｑ４ 第４バイポーラ型トランジスタ
Ｑ５ 第１バイポーラ型トランジスタ（増幅器）
Ｒ１、Ｒ２、Ｒ３、Ｒ４、Ｒ５、Ｒ６、Ｒ７、Ｒ８、Ｒ９、Ｒ１０、Ｒ１１、Ｒ１２、Ｒ１３、Ｒ１４、Ｒ１５、Ｒｉｎ、Ｒｓ 抵抗
Ｓ１、Ｓ２、Ｓ３、Ｓ４、Ｓ５、Ｓ６、Ｓ７ スイッチ
Ｔ１ 第１信号
Ｔ２ 第２信号
Ｔ３ 第３信号
ＴＡＣ 交流信号
ｔ１、ｔ２ 信号
Ｕ１、Ｕ２、Ｕｘ 増幅器

Claims (9)

1. 入力信号を、直流及び低周波数成分の少なくとも一方を含む第１信号と、前記第１信号よりも高い周波数成分を含む交流信号とに分離する第１分離部と、
   前記交流信号を、前記第１信号よりも高い周波数成分を含む第２信号と、前記第２信号よりも高い周波数成分を含む第３信号とに分離する第２分離部と、
   前記第１分離部によって分離された前記第１信号を増幅する増幅器を含む調整部と、
   前記第２分離部によって分離された前記第２信号を増幅する第１増幅部と、
   前記第２分離部によって分離された前記第３信号を増幅する、前記第１増幅部と異なる第２増幅部と、
   前記調整部から出力された前記第１信号と、前記第２分離部によって分離された前記第２信号及び前記第３信号とを合成する合成部と、
   前記第２増幅部を含み、前記合成部によって合成された前記入力信号に含まれる前記第１信号及び前記第２信号を、前記第２分離部によって分離された前記第３信号と共に前記第２増幅部を介して前記第１増幅部にフィードバックするブートストラップ部と、
   を備える、
   信号入力回路。
2. 前記第１分離部によって分離された前記第１信号に対して、前記合成部によって合成された前記入力信号に含まれる前記第１信号をフィードバックするフィードバック部をさらに備える、
   請求項１に記載の信号入力回路。
3. 前記調整部に含まれる前記増幅器は、前記フィードバック部に基づき反転増幅器として動作するオペアンプと、前記オペアンプの出力側にベースが接続されている第１バイポーラ型トランジスタとを含む、
   請求項２に記載の信号入力回路。
4. 前記第１増幅部は、ＦＥＴ型トランジスタを含み、
   前記第２増幅部は、第２バイポーラ型トランジスタを含み、
   前記ＦＥＴ型トランジスタのドレイン側と前記第２バイポーラ型トランジスタのエミッタ側とが接続されている、
   請求項１乃至３のいずれか１項に記載の信号入力回路。
5. 前記第２分離部は、前記ＦＥＴ型トランジスタのゲート側に直列接続されているダンピング抵抗を含む、
   請求項４に記載の信号入力回路。
6. 前記調整部は、前記第１分離部によって分離された前記第１信号の増幅比又は減衰比を調整する、
   請求項１乃至５のいずれか１項に記載の信号入力回路。
7. 前記第１分離部によって分離された前記交流信号の減衰比を調整する減衰部をさらに備える、
   請求項１乃至６のいずれか１項に記載の信号入力回路。
8. 前記減衰部は、第１スイッチ及び第２スイッチと、第１コンデンサ、第２コンデンサ、及び第３コンデンサとを含み、
   前記第１スイッチの一方の出力側は、前記第１コンデンサに直列接続され、
   前記第１スイッチの他方の出力側は、前記第２コンデンサ及び前記第３コンデンサによって構成される容量分圧回路に直列接続され、
   前記第１コンデンサの出力側と前記容量分圧回路の出力側とがそれぞれ前記第２スイッチに直列接続されている、
   請求項７に記載の信号入力回路。
9. 前記調整部は、前記減衰部における前記減衰比に基づいて、前記第１分離部によって分離された前記第１信号の増幅比又は減衰比を調整する、
   請求項７又は８に記載の信号入力回路。

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