JP7274713B1 - スイッチング回路、電流検出回路、スイッチングタイミング制御方法及び制御プログラム - Google Patents

Abstract

【課題】スイッチングタイミング制御により、並列接続された複数本のレグを有するブリッジ回路の入出力電流を均等化することができるスイッチング回路を提供する。【解決手段】スイッチング素子を有する第１アームと、スイッチング素子又は逆接続されたダイオードを有する第２アームとを直列接続してなるレグを複数含み、複数のレグを並列接続してなるブリッジ回路と、各レグのスイッチング素子をスイッチング制御することにより、電力変換を行う制御回路と、各レグの第１アーム及び第２アームの接続点と、各レグの接続点を結合する結合点との間に設けられたインダクタと、各レグの接続点の電圧を検出する接続点電圧検出回路とを備え、制御回路は、接続点電圧検出回路が検出した電圧の時間変化率に基づいて、スイッチング素子のスイッチングタイミングを調整する。【選択図】図１

Description

特許法第３０条第２項適用 令和 ３年 ２月 ２６日に、一般社団法人電気学会のウェブサイト及び２０２１年３月１日・２日電力技術／電力系統技術／半導体電力変換合同研究会－２の１１３頁－１１８頁にて公開（ｈｔｔｐｓ：／／ｗｗｗ．ｂｏｏｋｐａｒｋ．ｎｅ．ｊｐ／ｃｍ／ｉｅｅｊ／ｄｅｔａｉｌ／ＩＥＥＪ－２０２１０３０２Ｘ０５７０１－０２０－ＰＤＦ／ ｈｔｔｐｓ：／／ｗｗｗ．ｂｏｏｋｐａｒｋ．ｎｅ．ｊｐ／ｃｍ／ｉｅｅｊ／ｄｅｔａｉｌ／ＩＥＥＪ－２０２１０３０２Ｘ０５７０１－ＰＤＦ／） 令和 ３年 ３月 ２日に、電力技術／電力系統技術／半導体電力変換合同研究会の「電力技術一般ならび半導体電力変換一般」にて公開

本発明は、スイッチング回路、電流検出回路、スイッチングタイミング制御方法及び制御プログラムに関する。

パワー半導体デバイスを用いて構成されるハーフブリッジ回路を備えた電力変換装置は、産業、電力、家電、自動車や鉄道などの移動体といった広い分野で用いられている（例えば、特許文献１）。大電流を扱う電力変換器においては、単一のパワー半導体デバイスでは電流容量が不足するためデバイスの並列接続が一般的に行われる。

特開２０１９－２９７６３号公報

しかしながら、デバイス特性のばらつき、配線寄生インダクタンスのばらつきなどにより、並列接続されたパワー半導体デバイス間で電流の不均衡が発生し、不具合が生じる恐れがある。デバイス特性の揃ったパワー半導体デバイスの選別、配線の対称化等の対策が考えられるが、コストの上昇、設計自由度の低下といった問題が生ずる。
電流不均衡の問題は、ブリッジ回路を並列接続してなるインターリーブ方式の回路においても、同様に起こりえる。

本開示の目的は、スイッチングタイミング制御により、並列接続された複数本のレグを有するブリッジ回路の入出力電流を均等化することができるスイッチング回路、当該スイッチング回路に用いられる電流検出回路、スイッチングタイミング制御方法、制御プログラムを提供することにある。

本開示の一態様に係るスイッチング回路は、スイッチング素子を有する第１アームと、スイッチング素子又は逆接続されたダイオードを有する第２アームとを直列接続してなるレグを複数含み、複数の前記レグを並列接続してなるブリッジ回路と、各レグの前記スイッチング素子をスイッチング制御する制御回路と、各レグの第１アーム及び第２アームの接続点と、各レグの前記接続点を結合する結合点との間に設けられたインダクタと、各レグの前記接続点の電圧を検出する接続点電圧検出回路とを備え、前記制御回路は、前記接続点電圧検出回路が検出した電圧の時間変化率に基づいて、前記スイッチング素子のスイッチングタイミングを調整する。

本開示の一態様に係る電流検出回路は、スイッチング素子を有する第１アームと、スイッチング素子又は逆接続されたダイオードを有する第２アームとを直列接続してなるレグを含むブリッジ回路における電流を検出する電流検出回路であって、第１アーム及び第２アームの接続点に直列接続されたインダクタと、前記レグの前記接続点の電圧を検出する接続点電圧検出回路と、前記接続点電圧検出回路が検出した電圧の時間変化率に基づいて、前記レグを流れる電流を算出する演算回路とを備える。

本開示の一態様に係るスイッチングタイミング制御方法は、スイッチング素子を有する第１アームと、スイッチング素子又は逆接続されたダイオードを有する第２アームとを直列接続してなるレグを複数含み、複数の前記レグを並列接続してなるブリッジ回路と、各レグの第１アーム及び第２アームの接続点と、各レグの前記接続点を結合する結合点との間に設けられたインダクタとを備えるスイッチング回路のスイッチングタイミング制御方法であって、各レグの前記接続点の電圧を検出し、検出した電圧の時間変化率に基づいて、前記スイッチング素子のスイッチングタイミングを調整する。

本開示の一態様に係る制御プログラムは、スイッチング素子を有する第１アームと、スイッチング素子又は逆接続されたダイオードを有する第２アームとを直列接続してなるレグを複数含み、複数の前記レグを並列接続してなるブリッジ回路と、各レグの第１アーム及び第２アームの接続点と、各レグの前記接続点を結合する結合点との間に設けられたインダクタとを備えるスイッチング回路のスイッチングタイミング制御をコンピュータに実行させるための制御プログラムであって、前記コンピュータに、各レグの前記接続点の電圧を検出し、検出した電圧の時間変化率に基づいて、前記スイッチング素子のスイッチングタイミングを調整する処理を実行させる。

本開示によれば、スイッチングタイミング制御により、並列接続された複数本のレグを有するブリッジ回路の入出力電流を均等化することができる。

実施形態１に係るスイッチング回路の構成例を示す回路ブロック図である。 実施形態１に係るゲート制御信号及び接続点電圧の時間変化を示すタイミングチャートである。 第１Ｕ相スイッチング素子（ハイサイドデバイス）から第２Ｕ相スイッチング素子（ローサイドデバイス）への転流動作を示す説明図である。 Ｕ相接続点電圧、Ｖ相接続点電圧及び結合点電圧の立ち下がり波形を示すグラフである。 ＰＷＭ信号及びＵ相接続点電圧の立ち上がり波形を示すグラフである。 本実施形態１に係るスイッチングタイミング制御方法を示すフローチャートである。 本実施形態１に係るスイッチングタイミング制御方法を示すフローチャートである。 制御回路の構成例を示す回路ブロック図である。 実施形態１に係るスイッチング制御回路の構成例を示す回路ブロック図である。 本実施形態１に係る制御を行わないときの出力電圧の時間変化を示すグラフである。 接続点における電圧の立ち上がり遅延同期制御を行ったときの出力電圧の時間変化を示すグラフである。 接続点における電圧の立ち上がり遅延時間及び立ち下がり時間同期制御を行ったときの出力電圧の時間変化を示すグラフである。 本実施形態１に係るスイッチングタイミング制御方法の作用効果を示す図表である。 実施形態２に係る制御回路を示すブロック図である。 実施形態３に係る電圧変換装置の構成例を示す回路ブロック図である。 実施形態３に係るゲート制御信号及び接続点電圧の時間変化を示すタイミングチャートである。 実施形態４に係る電圧変換装置の構成例を示す回路ブロック図である。 実施形態４に係るゲート制御信号及び接続点電圧の時間変化を示すタイミングチャートである。 実施形態５に係る電圧変換装置の構成例を示す回路ブロック図である。 実施形態５に係るゲート制御信号及び接続点電圧の時間変化を示すタイミングチャートである。 実施形態６に係るスイッチング制御回路の構成例を示すブロック図である。 実施形態７に係るバランスインダクタの構成例を示す回路ブロック図である。 実施形態８に係るスイッチング回路の構成例を示す回路ブロック図である。 実施形態９に係るスイッチング制御回路の構成例を示す回路ブロック図である。 実施形態１０に係る電流検出回路の構成例を示す回路ブロック図である。

本開示の実施形態に係るスイッチング回路、電流検出回路、スイッチングタイミング制御方法、制御プログラムを、以下に図面を参照しつつ説明する。なお、本開示はこれらの例示に限定されるものではなく、特許請求の範囲によって示され、特許請求の範囲と均等の意味及び範囲内でのすべての変更が含まれることが意図される。また、以下に記載する実施形態の少なくとも一部を任意に組み合わせてもよい。

（実施形態１）
図１は、実施形態１に係るスイッチング回路１０１の構成例を示す回路ブロック図である。本実施形態１に係るスイッチング回路１０１は、ハーフブリッジ回路１０と、制御回路５と、バランスインダクタ６とを備える。

ハーフブリッジ回路１０は、電流を分流するために並列接続された第１レグ１と、第２レグ２とを備える。本実施形態１では、適宜、第１レグ１をＵ相、第２レグ２をＶ相と呼ぶ。第１レグ１は、第１Ｕ相スイッチング素子１１ａを有する第１アームと、第２Ｕ相スイッチング素子１２ａを有する第２アームとを直列接続してなる回路である。第２レグ２は、第１Ｖ相スイッチング素子２１ａを有する第１アームと、第２Ｖ相スイッチング素子２２ａを有する第２アームとを直列接続してなる回路である。第１Ｕ相スイッチング素子１１ａ、第２Ｕ相スイッチング素子１２ａ、第１Ｖ相スイッチング素子２１ａ及び第２Ｖ相スイッチング素子２２ａは、例えばＮチャネル型ＭＯＳＦＥＴである。以下、第１Ｕ相スイッチング素子１１ａ、第２Ｕ相スイッチング素子１２ａ、第１Ｖ相スイッチング素子２１ａ及び第２Ｖ相スイッチング素子２２ａを適宜包括して各スイッチング素子と呼ぶ。

詳細には、スイッチング回路１０１は、電源１００が接続される正入力端子ＩＮＰ及び負入力端子ＩＮＮと、負荷インダクタＬ及び抵抗Ｒからなる負荷が接続される正出力端子ＯＵＴＰ及び負出力端子ＯＵＴＮを備え、第１Ｕ相スイッチング素子１１ａ及び第１Ｖ相スイッチング素子２１ａのドレインは正入力端子ＩＮＰに接続されている。第１Ｕ相スイッチング素子１１ａのソースは、第２Ｕ相スイッチング素子１２ａのドレインに接続されている。第１Ｖ相スイッチング素子２１ａのソースは、第２Ｖ相スイッチング素子２２ａのドレインに接続されている。第２Ｕ相スイッチング素子１２ａ及び第２Ｖ相スイッチング素子２２ａのソースは負入力端子ＩＮＮ及び負出力端子ＯＵＴＮに接続されている。

各スイッチング素子は、ソース・ドレイン間に形成された寄生ダイオード１１ｂ、１２ｂ、２１ｂ、２２ｂを有する。寄生ダイオード１１ｂ、１２ｂ、２１ｂ、２２ｂはソース・ドレイン間に逆接続されたダイオードとして振る舞う。
また、図1には図示していないが、各スイッチング素子のソース・ドレイン間にはデバイス出力容量Ｃが存在する（図３参照）。なお、各スイッチング素子のソース・ドレイン間に容量素子を設けてもよい。各スイッチング素子に設ける容量素子の容量は等しい。

各スイッチング素子のゲートには、ゲート駆動回路１１ｃ、１２ｃ、２１ｃ、２２ｃがそれぞれ接続されている。ゲート駆動回路１１ｃ、１２ｃ、２１ｃ、２２ｃは、制御回路５から出力されるゲート制御信号ｖｇｈ＿ｕ、ｖｇｌ＿ｕ、ｖｇｈ＿ｖ、ｖｇｌ＿ｖに従って、各スイッチング素子にゲート駆動信号を出力することにより、各スイッチング素子をオンオフさせる。

第１レグ１の第１アーム及び第２アームの接続点（以下、Ｕ相接続点Ｐ１と呼ぶ）と、第２レグ２の第１アーム及び第２アームの接続点（以下、Ｖ相接続点Ｐ２と呼ぶ）とは、バランスインダクタ６を介して、正出力端子ＯＵＴＰに接続されている。バランスインダクタ６は、コアを介して磁気結合した第１インダクタ６１と、第２インダクタ６２とを備える。第１インダクタ６１及び第２インダクタ６２の巻き数比は１：１である。第１インダクタ６１の一端は、Ｕ相接続点Ｐ１に接続されている。第２インダクタ６２の一端は、Ｖ相接続点Ｐ２に接続されている。第１インダクタ６１の他端と、第２インダクタ６２の他端とは接続されている。当該他端の接続点を結合点Ｐ０と呼ぶ。結合点Ｐ０は正出力端子ＯＵＴＰに接続されている。第１インダクタ６１及び第２インダクタ６２は、第１レグ１のＵ相接続点Ｐ１から出力される電流（以下、Ｕ相出力電流ｉｕと呼ぶ）と、第２レグ２のＶ相接続点Ｐ２から出力される電流（以下、Ｖ相出力電流ｉｖと呼ぶ）との不均衡を抑制する結合極性を有する。言い換えると、第１インダクタ６１及び第２インダクタ６２に正のＵ相出力電流ｉｕ及びＶ相出力電流ｉｖが流れる場合、互いに磁束を打ち消し合うような向きの磁束が生ずる。Ｕ相出力電流ｉｕとＶ相出力電流ｉｖとが等しくなると、コア磁束も小さくなるため、小型なコアを使用してバランスインダクタ６を構成することができる。

また、スイッチング回路１０１は、Ｕ相接続点Ｐ１の電圧を検出するＵ相接続点電圧検出回路７１と、Ｖ相接続点Ｐ２の電圧を検出するＶ相接続点電圧検出回路７２と、結合点Ｐ０の電圧を検出する結合点電圧検出回路７０とを備える。Ｕ相接続点電圧検出回路７１、Ｖ相接続点電圧検出回路７２、結合点電圧検出回路７０は、検出したＵ相接続点電圧Ｖｕ、Ｖ相接続点電圧Ｖｖ及び結合点電圧Ｖｃを示す信号を制御回路５へ出力する。

制御回路５は、ゲート駆動回路１１ｃ、１２ｃ、２１ｃ、２２ｃへゲート制御信号ｖｇｈ＿ｕ、ｖｇｌ＿ｕ、ｖｇｈ＿ｖ、ｖｇｌ＿ｖを出力することによって、第１レグ１及び第２レグ２の各スイッチング素子のオンオフをスイッチング制御する回路である。制御回路５は、各スイッチング素子のスイッチング制御により、負荷を駆動する。本実施形態１に係る制御回路５は、Ｕ相接続点電圧Ｖｕ、Ｖ相接続点電圧Ｖｖ及び結合点電圧Ｖｃに基づいて、各スイッチング素子のスイッチングタイミングを調整することにより、ハーフブリッジ回路１０の出力電流を均等化する制御を行う。つまり、制御回路５は、Ｕ相出力電流ｉｕと、Ｖ相出力電流ｉｖとを均等化する制御を行う。制御回路５は、ソフトウェア的にスイッチングタイミングを調整してもよいし、その一部又は全部をハードウェア回路で構成してもよい。制御回路５をＦＰＧＡで構成してもよい。

＜スイッチングタイミング制御方法＞
図２は、実施形態１に係るゲート制御信号及び接続点電圧の時間変化を示すタイミングチャートである。横軸は時間を示している。上図は、ハイサイドデバイス側である第１Ｕ相スイッチング素子１１ａのゲート制御信号、中央図は、ローサイドデバイス側である第２Ｕ相スイッチング素子１２ａのゲート制御信号の波形を示している。下図はＵ相接続点電圧Ｖｕの波形を示している。Ｖ相の動作もＵ相と同様である。

図３は、第１Ｕ相スイッチング素子１１ａ（ハイサイドデバイス）から第２Ｕ相スイッチング素子１２ａ（ローサイドデバイス）への転流動作を示す説明図である。上図は、転流動作時のＵ相接続点電圧Ｖｕの立ち下がり波形を示すグラフである。横軸は時間、縦軸はＵ相接続点電圧Ｖｕを示している。
Ｕ相出力電流ｉｕは転流期間において一定であると仮定する。期間（Ａ）では、第１Ｕ相スイッチング素子１１ａがオンでありＵ相接続点電圧Ｖｕは電源電圧Ｖｄｃと等しい。期間（Ｂ）において第１Ｕ相スイッチング素子１１ａがターンオフするが、ただちにＵ相接続点電圧Ｖｕは零とならず、デバイス出力容量Ｃが放電されるにつれてＵ相接続点電圧Ｖｕは低下していく。期間（Ｃ）においてＵ相接点電圧が零になると第２Ｕ相スイッチング素子１２ａの寄生ダイオード１２ｂに電流が流れる。期間（Ｄ）においてデッドタイム期間後に第２Ｕ相スイッチング素子１２ａがターンオンし、転流動作が完了する。期間（Ｂ）におけるＵ相接続点電圧Ｖｕは次式で表される。

ここで時刻ｔは期間（Ｂ）の開始時、つまり第１Ｕ相スイッチング素子１１ａのターンオフ時を零としている。上記式（１）より、Ｕ相接続点電圧Ｖｕが電源電圧Ｖｄｃから零となる際の傾きはＵ相出力電流ｉｕに比例することが分かる。Ｕ相接続点電圧Ｖｕが第１の閾値電圧Ｖｒｅｆｈを下回ってから第２の閾値電圧Ｖｒｅｆｌを下回る際の立ち下がり時間（以下、Ｕ相立ち下がり時間Ｔｆ＿ｕと呼ぶ）は、Ｕ相出力電流ｉｕに反比例する。
なお、閾値電圧Ｖｒｅｆｈ、Ｖｒｅｆｌの値は特に限定されるものでは無いが、第１の閾値電圧Ｖｒｅｆｈは、例えば電源電圧Ｖｄｃの７０％の電圧、第２の閾値電圧Ｖｒｅｆｌは、電源電圧Ｖｄｃの３０％の電圧である。

Ｕ相の上記動作及び現象はＶ相についても同様であり、転流動作時においてＶ相接続電圧が第１の閾値電圧Ｖｒｅｆｈを下回ってから第２の閾値電圧Ｖｒｅｆｌを下回る際の立ち下がり時間（以下、Ｖ相立ち下がり時間Ｔｆ＿ｖと呼ぶ）は、Ｖ相出力電流ｉｖに反比例する。
第１レグ１及び第２レグ２のデバイス出力容量Ｃが等しければ、Ｕ相立ち下がり時間Ｔｆ＿ｕ及びＶ相立ち下がり時間Ｔｆ＿ｖを比較することによって、Ｕ相出力電流ｉｕ及びＶ相出力電流ｉｖの大小を判定することが可能である。

本実施形態１に係るスイッチング制御方法においては、デバイス出力容量Ｃが等しいと仮定し、Ｕ相接続点電圧Ｖｕの立ち下がり時間と、Ｖ相接続点電圧Ｖｖの立ち下がり時間とを一致させることにより、定常状態の電流を均等化する。

なお、Ｕ相立ち下がり時間Ｔｆ＿ｕは、Ｕ相接続点電圧検出回路７１が検出した電圧の時間変化率に相当する。

図４は、Ｕ相接続点電圧Ｖｕ、Ｖ相接続点電圧Ｖｖ及び結合点電圧Ｖｃの立ち下がり波形を示すグラフである。横軸は時間、縦軸は電圧を示す。図４はＵ相出力電流ｉｕがＶ相出力電流ｉｖに比べて小さい場合である。結合点電圧ＶｃはＵ相接続点電圧Ｖｕと、Ｖ相接続点電圧Ｖｖの平均となる。Ｕ相立ち下がり時間Ｔｆ＿ｕが、結合点電圧Ｖｃの立ち下がり時間（以下、結合点立ち下がり時間Ｔｆ＿ｃと呼ぶ）よりも大きい場合、Ｕ相出力電流ｉｕはＶ相よりも小さい。この場合、制御回路５は、ＰＷＭ信号に対するゲート信号の立ち下がり挿入遅延を大きくし、第１Ｕ相スイッチング素子１１ａのオン時間（ハイサイドオン時間）を長くする制御を行う。次のスイッチング周期ではＵ相出力電流ｉｕが増加し、Ｕ相立ち下がり時間Ｔｆ＿ｕと、結合点立ち下がり時間Ｔｆ＿ｃとの差が小さくなる。Ｕ相立ち下がり時間Ｔｆ＿ｕが結合点立ち下がり時間Ｔｆ＿ｃより小さい場合、Ｕ相出力電流ｉｕはＶ相よりも大きい。この場合は制御回路５は、第１Ｕ相スイッチング素子１１ａのオン時間（ハイサイドオン時間）を短くし、Ｕ相出力電流ｉｕを減少させる。
上記制御をＶ相でも同様に行うと、Ｕ相接続点電圧Ｖｕ、Ｖ相接続点電圧Ｖｖ及び結合点電圧Ｖｃの立ち下がり時間が最終的に等しくなり、Ｕ相出力電流ｉｕと、Ｖ相出力電流ｉｖが等しくなる。
上記のスイッチングタイミング制御を、立ち下がり時間同期制御と呼ぶ。

一方、Ｕ相接続点電圧Ｖｕの立ち上がり時においては、Ｕ相出力電流ｉｕの大きさにかかわらずＵ相接続点電圧Ｖｕは高速に立ち上がる。Ｖ相接続点電圧Ｖｖの立ち上がりも同様である。この電圧立ち上がりタイミングはデバイス特性のばらつきの影響を受ける。

図５は、ＰＷＭ信号及びＵ相接続点電圧Ｖｕの立ち上がり波形を示すグラフである。横軸は時間、縦軸は電圧を示す。上図は電圧立ち上がり時のＰＷＭ信号波形を示す。下図はＵ相接続点電圧Ｖｕの波形を示す。本実施形態１に係るスイッチング制御方法においては、ＰＷＭ信号が立ち上がってから、Ｕ相接続点電圧Ｖｕが閾値電圧Ｖｒｅｆｈと等しくなるまでの時間（以下、Ｕ相立ち上がり遅延時間Ｔｄ＿ｕと呼ぶ。）と、ＰＷＭ信号が立ち上がってから、Ｖ相接続電圧が閾値電圧Ｖｒｅｆｈと等しくなるまでの時間（以下、Ｖ相立ち上がり遅延時間Ｔｄ＿ｖと呼ぶ。）とを一致させることによりスイッチング時の電流分担を均等化する。具体的には、制御回路５は、Ｕ相立ち上がり遅延時間Ｔｄ＿ｕと、所定の遅延時間指令値Ｔｄ＿ｒｅｆを比較し、Ｕ相立ち上がり遅延時間Ｔｄ＿ｕが遅延時間指令値Ｔｄ＿ｒｅｆよりも大きい場合、ＰＷＭ信号に対するゲート信号の立ち上がり挿入遅延を減少させる。Ｕ相立ち上がり遅延時間Ｔｄ＿ｕが遅延時間指令値Ｔｄ＿ｒｅｆよりも小さい場合、ゲート信号立ち上がり挿入遅延を増加させる。
上記制御をＶ相でも同様に行うと、Ｕ相立ち上がり遅延時間Ｔｄ＿ｕと、Ｖ相立ち上がり遅延時間Ｔｄ＿ｖとが最終的に等しくなり、Ｕ相とＶ相のスイッチングタイミングが揃った結果スイッチング時の電流分担を均等化できる。
上記のスイッチングタイミング制御を立ち上がり遅延同期制御と呼ぶ。

図６及び図７は、本実施形態１に係るスイッチングタイミング制御方法を示すフローチャートである。制御回路５の制御手順を説明する。なお、図６及び図７に示す制御フローは、制御内容を概念的に示すものであり、必ずしも同図に示す手順で処理制御が実行されるものではない。

制御回路５は、Ｕ相接続点電圧Ｖｕを取得し、Ｕ相立ち下がり時間Ｔｆ＿ｕを検出する（ステップＳ１１）。制御回路５は、Ｖ相接続点電圧Ｖｖを取得し、Ｖ相立ち下がり時間Ｔｆ＿ｖを検出する（ステップＳ１２）。制御回路５は、結合点電圧Ｖｃを取得し、結合点立ち下がり時間Ｔｆ＿ｃを検出する（ステップＳ１３）。

次いで、制御回路５は、Ｕ相立ち下がり時間Ｔｆ＿ｕが結合点立ち下がり時間Ｔｆ＿ｃよりも大きいか否かを判定する（ステップＳ１４）。Ｕ相立ち下がり時間Ｔｆ＿ｕが大きい場合（ステップＳ１４：ＹＥＳ）、制御回路５は、Ｕ相の立ち下がり遅延量を増加させることにより、Ｕ相のハイサイドオン時間（第１Ｕ相スイッチング素子１１ａのオン時間）を延長する（ステップＳ１５）。Ｕ相の立ち下がり遅延量の変更制御方法は特に限定されるものでは無いが、Ｉ制御、ＰＩ制御、ＰＩＤ制御など、公知の方法で立ち下がり遅延量を調整すればよい。後述するその他の遅延量についても同様である。

ステップＳ１４：ＮＯ及びステップＳ１５の処理に次いで、制御回路５は、Ｕ相立ち下がり時間Ｔｆ＿ｕが結合点立ち下がり時間Ｔｆ＿ｃよりも小さい否かを判定する（ステップＳ１６）。Ｕ相立ち下がり時間Ｔｆ＿ｕが小さい場合（ステップＳ１６：ＹＥＳ）、制御回路５は、Ｕ相の立ち下がり遅延量を減少させることにより、Ｕ相のハイサイドオン時間（第１Ｕ相スイッチング素子１１ａのオン時間）を短縮する（ステップＳ１７）。

ステップＳ１６：ＮＯ及びステップＳ１７の処理に次いで、制御回路５は、Ｖ相立ち下がり時間Ｔｆ＿ｖが結合点立ち下がり時間Ｔｆ＿ｃよりも大きいか否かを判定する（ステップＳ１８）。Ｖ相立ち下がり時間Ｔｆ＿ｖが大きい場合（ステップＳ１８：ＹＥＳ）、制御回路５は、Ｖ相の立ち下がり遅延量を増加させることにより、Ｖ相のハイサイドオン時間（第１Ｖ相スイッチング素子２１ａのオン時間）を延長する（ステップＳ１９）。

ステップＳ１８：ＮＯ及びステップＳ１９の処理に次いで、制御回路５は、Ｖ相立ち下がり時間Ｔｆ＿ｖが結合点立ち下がり時間Ｔｆ＿ｃよりも小さい否かを判定する（ステップＳ２０）。Ｖ相立ち下がり時間Ｔｆ＿ｖが小さい場合（ステップＳ２０：ＹＥＳ）、制御回路５は、Ｖ相の立ち下がり遅延量を減少させることにより、Ｖ相のハイサイドオン時間（第１Ｖ相スイッチング素子２１ａのオン時間）を短縮する（ステップＳ２１）。

ステップＳ２０：ＮＯ及びステップＳ２１の処理に次いで、制御回路５は、Ｕ相立ち上がり遅延時間Ｔｄ＿ｕを測定し（ステップＳ２２）、Ｖ相立ち上がり遅延時間Ｔｄ＿ｖを測定する（ステップＳ２３）。

次いで、制御回路５は、Ｕ相立ち上がり遅延時間Ｔｄ＿ｕが遅延時間指令値Ｔｄ＿ｒｅｆよりも大きいか否かを判定する（ステップＳ２４）。Ｕ相立ち上がり遅延時間Ｔｄ＿ｕが大きい場合（ステップＳ２４：ＹＥＳ）、制御回路５は、Ｕ相の立ち上がり遅延量を減少させる（ステップＳ２５）。

ステップＳ２４：ＮＯ及びステップＳ２５の処理に次いで、制御回路５は、Ｕ相立ち上がり遅延時間Ｔｄ＿ｕが遅延時間指令値Ｔｄ＿ｒｅｆよりも小さい否かを判定する（ステップＳ２６）。Ｕ相立ち上がり遅延時間Ｔｄ＿ｕが小さい場合（ステップＳ２６：ＹＥＳ）、制御回路５は、Ｕ相の立ち上がり遅延量を増加させる（ステップＳ２７）。

ステップＳ２６：ＮＯ及びステップＳ２７の処理に次いで、制御回路５は、Ｖ相立ち上がり遅延時間Ｔｄ＿ｖが遅延時間指令値Ｔｄ＿ｒｅｆよりも大きいか否かを判定する（ステップＳ２８）。Ｖ相立ち上がり遅延時間Ｔｄ＿ｖが大きい場合（ステップＳ２８：ＹＥＳ）、制御回路５は、Ｖ相の立ち上がり遅延量を減少させる（ステップＳ２９）。

ステップＳ２８：ＮＯ及びステップＳ２９の処理に次いで、制御回路５は、Ｖ相立ち上がり遅延時間Ｔｄ＿ｖが遅延時間指令値Ｔｄ＿ｒｅｆよりも小さい否かを判定する（ステップＳ３０）。Ｖ相立ち上がり遅延時間Ｔｄ＿ｖが小さい場合（ステップＳ３０：ＹＥＳ）、制御回路５は、Ｖ相の立ち上がり遅延量を増加させる（ステップＳ３１）。
以下、制御回路５はステップＳ１１～ステップＳ３１の処理を繰り返し実行することにより、Ｕ相出力電流ｉｕ及びＶ相出力電流ｉｖの均等化を実現する。

＜制御回路５のハードウェア構成＞
上記制御方法を実現する制御回路５の構成を説明する。
図８は、制御回路５の構成例を示す回路ブロック図である。制御回路５は、ＰＷＭ信号生成回路５０ａと、Ｕ相電圧比較回路５１と、Ｖ相電圧比較回路５２と、結合点電圧比較回路５３と、参照電圧生成回路５４と、スイッチング制御回路５０とを備える。

参照電圧生成回路５４は、直列接続された抵抗器Ｒ３、Ｒ４、Ｒ５を備え、電源電圧Ｖｄｃから第１の閾値電圧Ｖｒｅｆｈ及び第２の閾値電圧Ｖｒｅｆｌに相当する参照電圧Ｖｒｅｆｈ’、Ｖｒｅｆｌ’を生成する回路である。参照電圧生成回路５４は、生成した参照電圧Ｖｒｅｆｈ’、Ｖｒｅｆｌ’を、Ｕ相電圧比較回路５１、Ｖ相電圧比較回路５２及び結合点電圧比較回路５３へ出力する。

Ｕ相電圧比較回路５１は、Ｕ相接続点電圧Ｖｕを分圧する分圧回路と、第１比較回路５１ａと、第２比較回路５１ｂとを有する。分圧回路は、直列接続された分圧抵抗Ｒ１、Ｒ２と、分圧抵抗Ｒ１、Ｒ２に並列接続されたコンデンサＣ１、Ｃ２とで構成される。第１比較回路５１ａは、分圧された電圧Ｖｕ’と、参照電圧Ｖｒｅｆｈ’とを比較し、比較結果に応じた検出信号ｄｅｔｈｕをスイッチング制御回路５０へ出力する。第２比較回路５１ｂは、分圧された電圧Ｖｕ’と、参照電圧Ｖｒｅｆｌ’とを比較し、比較結果に応じた検出信号ｄｅｔｌｕをスイッチング制御回路５０へ出力する。つまり、Ｕ相電圧比較回路５１は、Ｕ相接続点電圧Ｖｕが第１の閾値電圧Ｖｒｅｆｈよりも大きいか否か、第２の閾値電圧Ｖｒｅｆｌよりも大きいか否かを検出する回路である。Ｖ相電圧比較回路５２、結合点電圧比較回路５３の構成は、Ｕ相電圧比較回路５１と同様である。

図９は、実施形態１に係るスイッチング制御回路５０の構成例を示す回路ブロック図である。スイッチング制御回路５０は、Ｕ相制御回路５５と、Ｖ相制御回路５６と、結合点立ち下がり時間検出回路５７とを備える。結合点立ち下がり時間検出回路５７は、結合点電圧比較回路５３から出力された検出信号ｄｅｔｈｃ、ｄｅｔｌｃに基づいて、結合点電圧Ｖｃ立ち下がり時間を検出し、当該立ち下がり時間を示す信号を後述のＵ相遅延制御回路５５ｃ及びＶ相遅延制御回路５６ｃへ出力する。

Ｕ相制御回路５５は、Ｕ相立ち上がり遅延時間検出回路５５ａと、Ｕ相立ち下がり時間検出回路５５ｂと、Ｕ相遅延制御回路５５ｃと、デッドタイム処理回路５５ｄ、５５ｅと、反転インバータ５５ｆとを有する。Ｕ相立ち上がり遅延時間検出回路５５ａは、ＰＷＭ信号と、Ｕ相電圧比較回路５１から出力された検出信号ｄｅｔｈｕとに基づいて、Ｕ相立ち上がり遅延時間Ｔｄ＿ｕを検出し、当該遅延時間を示す信号をＵ相遅延制御回路５５ｃへ出力する。Ｕ相立ち下がり時間検出回路５５ｂは、Ｕ相電圧比較回路５１から出力された検出信号ｄｅｔｈｕ、ｄｅｔｌｕに基づいて、Ｕ相立ち下がり時間Ｔｆ＿ｕを検出し、当該立ち下がり時間を示す信号をＵ相遅延制御回路５５ｃへ出力する。Ｕ相遅延制御回路５５ｃは、図７及び図９で説明したように、ＰＷＭ信号、Ｕ相立ち下がり時間Ｔｆ＿ｕ、結合点立ち下がり時間Ｔｆ＿ｃ、Ｕ相立ち上がり遅延時間Ｔｄ＿ｕに基づいて、ＰＷＭ信号に対するゲート制御信号の立ち上がり及び立ち下がり遅延量を調整する。調整されたＰＷＭ信号は、デッドタイム処理回路５５ｄでデッドタイムが挿入され、第１Ｕ相スイッチング素子１１ａのゲート制御信号として出力される。また調整されたＰＷＭ信号は反転インバータ５５ｆによって反転処理され、デッドタイム処理回路５５ｅでデッドタイムが挿入され、第２Ｕ相スイッチング素子１２ａのゲート制御信号として出力される。

Ｖ相制御回路５６は、Ｖ相立ち上がり遅延時間検出回路５６ａ、Ｖ相立ち下がり時間検出回路５６ｂ、Ｖ相遅延制御回路５６ｃ、デッドタイム処理回路５６ｄ、５６ｅ及び反転インバータ回路５６ｆを備える。Ｖ相制御回路５６を構成する各回路の動作はＵ相制御回路５５と同様であり、第１Ｖ相スイッチング素子２１ａ及び第２Ｖ相スイッチング素子２２ａのゲート制御信号を出力する。

＜実験結果＞
図１に示す回路の設計値を以下のように設定して実験を行った。電源電圧Ｖｄｃを５６５Ｖ、分圧回路の分圧比を０．００８８５、第１の閾値電圧Ｖｒｅｆｈを３９６Ｖ、第２の閾値電圧Ｖｒｅｆｌを１７０Ｖ、分圧抵抗Ｒ１、Ｒ２の抵抗値を１．６８ＭΩ、１５ｋΩ、コンデンサＣ１、Ｃ２の容量を５ｐＦ、５６０ｐＦ、分圧抵抗Ｒ１、Ｒ２、Ｒ３の抵抗値を１．６８ＭΩ、６．８ｋΩ、３．９Ωとした。デバイス特性のばらつきを模擬するため、Ｖ相電圧がＵ相電圧に対し、４０ｎｓ先に立ち上がり１００ｎｓ後に立ち下がる遅延を挿入している。

図１０は、本実施形態１に係るスイッチングタイミング制御を行わないときの出力電圧の時間変化を示すグラフ、図１１は、立ち上がり遅延同期制御を行ったときの出力電圧の時間変化を示すグラフ、図１２は、立ち上がり遅延時間及び立ち下がり時間同期制御を行ったときの出力電圧の時間変化を示すグラフ、図１３は、本実施形態１に係るスイッチングタイミング制御方法の作用効果を示す図表である。各図Ａは、立ち上がり時の電圧波形、図Ｂは立ち上がり時の電流波形、図Ｃは立ち下がり時の電圧波形、図Ｄは立ち下がり時の電流波形を示している。

結合点電圧Ｖｃは、Ｕ相接続点電圧Ｖｕと、Ｖ相接続点電圧Ｖｖの平均値となっていることがわかる。図１０Ａ及び図１０Ｂに示すように、過渡的に大きな電流不均衡が発生している。Ｖ相出力電流ｉｖは１０．８Ａまで増大し、Ｕ相出力電流ｉｕは－３．６Ａまで減少している。図１０Ｃに示すように、Ｖ相出力電流ｉｖがＵ相出力電流ｉｕより大きいため、Ｖ相接続点電圧Ｖｖの立ち下がり時間はＵ相接続点電圧Ｖｕの立ち下がり時間と比べて短い。Ｕ相出力電流ｉｕの平均値は１．４６Ａ、Ｖ相出力電流ｉｖの平均値は４．６３Ａとなり、電流不均衡は大きい。図１３に示すように、Ｕ相出力電流ｉｕとＶ相出力電流ｉｖとの比は３．１７である。

図１１Ａに示すように、立ち上がり遅延同期制御を行った場合、立ち上がり時のＵ相接続点電圧ＶｕとＶ相接続点電圧Ｖｖはほぼ一致している。各電圧の立ち上がりの時間差は３ｎｓであった。定常的にＶ相出力電流ｉｖが大きいが、Ｕ相出力電流ｉｕとＶ相出力電流ｉｖの立ち上がり時に発生する過渡的な変動は等しくなっている。立ち下がり時には、図１０Ｃに示すようにＶ相接続点電圧Ｖｖの立ち下がり時間は、Ｕ相接続点電圧Ｖｕに比べて短い。電流不均衡は、立ち上がり遅延同期制御を行わない場合に比べて減少している。Ｕ相出力電流ｉｕの平均値は１．９８Ａ、Ｖ相出力電流ｉｖの平均値は３．４３Ａである。図１３に示すように、Ｕ相出力電流ｉｕとＶ相出力電流ｉｖとの比は１．７３である。

一方、図１２Ａ及び図１２Ｃに示すように、立ち上がり遅延同期制御と立ち下がり時間同期制御を併用した場合、立ち上がり時及び立ち下がり時の双方において、Ｖ相接続点電圧Ｖｖ及びＵ相接続点電圧Ｖｕの波形がほぼ一致している。図１２Ｂ及び図１２Ｄに示すように、Ｕ相出力電流ｉｕ及びＶ相出力電流ｉｖの波形もほぼ一致している。Ｕ相出力電流ｉｕの平均値は２．７９Ａ、Ｖ相出力電流ｉｖの平均値は２．８６Ａである。図１３に示すように、Ｕ相出力電流ｉｕとＶ相出力電流ｉｖとの比は１．０３である。Ｕ相出力電流ｉｕとＶ相出力電流ｉｖとの差は３％であり、電流均等分担が達成できている。

実施形態１によれば、スイッチングタイミング制御により、並列接続されたハーフブリッジ回路１０のＵ相出力電流ｉｕ及びＶ相出力電流ｉｖを均等化することができる。

また、ハーフブリッジ回路１０の各相に流れる電流の均等化が可能であるため、ハーフブリッジ回路１０を構成する各スイッチング素子として、抵抗温度係数が負のパワー半導体デバイスも用いることができる。

更に、ハーフブリッジ回路１０の各相に流れる電流の均等化が可能であるため、ハーフブリッジ回路１０を構成する各スイッチング素子として、ＳｉＣ半導体デバイスを用いることができる。ＳｉＣ半導体デバイスを用いた並列接続回路では、スイッチング損失が小さく、高速スイッチング動作が可能であるが、スイッチング時に大きな電流不均衡を引き起こす恐れがある。本実施形態１のスイッチングタイミング制御によれば、電流不均衡を抑え、かつ高速スイッチング動作が可能なスイッチング回路１０１を構成することができる。

また、ハーフブリッジ回路１０を構成する並列接続された第１レグ１及び第２レグ２の熱結合が不十分であっても、スイッチングタイミング制御により電流不均衡を解消することができる。各スイッチング素子のデバイス特性の均一化、ゲート配線などの回路構成の対称化が不十分であっても、スイッチングタイミング制御により電流不均衡を解消することができる。従って、ハーフブリッジ回路１０の設計自由度を向上させることができる。

なお、２相でハーフブリッジ回路１０を構成する例を説明したが３つ以上のレグを並列接続してなるハーフブリッジ回路１０にも本実施形態１を適用することができる。

また、スイッチング素子としてＭＯＳＦＥＴを説明したが、ＩＧＢＴ、バイポーラトランジスタ、その他のパワー半導体デバイスでスイッチング素子を構成してもよい。

更に、Ｕ相立ち下がり時間Ｔｆ＿ｕと、結合点立ち下がり時間Ｔｆ＿ｃとを比較して、立ち下がり時間の同期制御を行う例を説明したが、Ｕ相立ち下がり時間Ｔｆ＿ｕと、Ｖ相立ち下がり時間Ｔｆ＿ｖとを比較し、Ｕ相及びＶ相の立ち下がり時間が等しくなるようにスイッチングタイミングを制御するように構成してもよい。具体的には、Ｕ相立ち下がり時間Ｔｆ＿ｕがＶ相立ち下がり時間Ｔｆ＿ｖよりも大きい場合、Ｕ相のハイサイドオン時間を延長し、又はＶ相のハイサイドオン時間を短縮する。Ｕ相立ち下がり時間Ｔｆ＿ｕがＶ相立ち下がり時間Ｔｆ＿ｖよりも小さい場合、Ｕ相のハイサイドオン時間を短縮し、又はＶ相のハイサイドオン時間を延長する。

Ｕ相接続点電圧Ｖｕ及びＶ相接続点電圧Ｖｖの時間変化率に相当する情報の一例として、Ｕ相立ち下がり時間Ｔｆ＿ｕ及びＶ相立ち下がり時間Ｔｆ＿ｖを説明したが、実質的に電圧の時間率を表すものであれば、その情報の内容及び表現態様は特に限定されるものでは無い。例えば、所定時間を隔てて検出されたＵ相接続点電圧Ｖｕの電圧差をＵ相接続点電圧Ｖｕの時間率として用いてもよい。Ｕ相接続点電圧Ｖｕを微分回路に与えて得られる値を、Ｕ相接続点電圧Ｖｕの時間率として用いてもよい。

更にまた、ハーフブリッジ回路１０を備えた簡単な回路を例示したが、ハーフブリッジ回路１０を２つ備えてフルブリッジ回路を構成してもよい。また、３つのフルブリッジ回路を備えた三相インバータなどを構成してもよい。いうまでも無く、ハーフブリッジ回路１０の前段又は後段に平滑コンデンサ、整流回路、変圧トランス、その他の回路素子を備えてもよい。本実施形態１に係るハーフブリッジ回路１０の応用範囲は特に限定されるものでは無く、ＤＣ－ＤＣコンバータ、ＤＣ－ＡＣコンバータ、ＡＣ－ＡＣコンバータ、ＡＣ－ＤＣコンバータ、インバータ回路など、任意の電力変換装置、駆動装置、その他のハーフブリッジ回路１０を用いた電気機器に適用することができる。

（実施形態２）
実施形態２に係るスイッチング回路１０１は、制御回路２０５の構成が実施形態１と異なる。スイッチング回路１０１のその他の構成は、実施形態１に係るスイッチング回路１０１と同様であるため、同様の箇所には同じ符号を付し、詳細な説明を省略する。

図１４は、実施形態２に係る制御回路２０５を示すブロック図である。実施形態２に係る制御回路２０５は、第１レグ１に設けられたマスタ制御回路モジュール５ａと、第２レグ２に設けられたスレーブ制御回路モジュール５ｂとを備える。マスタ制御回路モジュール５ａ及びスレーブ制御回路モジュール５ｂは信号線５ｃにて接続されている。なお、３本以上のレグを有するハーフブリッジ回路１０を制御する場合、制御回路２０５は、複数のスレーブ制御回路モジュール５ｂを備える。

マスタ制御回路モジュール５ａは、実施形態１で説明したＵ相電圧比較回路５１と、参照電圧生成回路５４と、結合点電圧比較回路５３と、Ｕ相制御回路５５と、結合点立ち下がり時間検出回路５７とを備える。ＰＷＭ信号生成回路５０ａはマスタ側に設けられている。マスタ制御回路モジュール５ａは、第１レグ１のスイッチングタイミングを制御すると共に、ＰＷＭ信号と、結合点立ち下がり時間Ｔｆ＿ｃを示す信号とを信号線５ｃを介してスレーブ制御回路モジュール５ｂへ出力する。

スレーブ制御回路モジュール５ｂは、実施形態１で説明したＶ相電圧比較回路５２と、参照電圧生成回路５４と、Ｖ相制御回路５６とを備える。スレーブ制御回路モジュール５ｂは、マスタ制御回路モジュール５ａから出力されたＰＷＭ信号と、結合点立ち下がり時間Ｔｆ＿ｃを示す信号とを用いて、第２レグ２のスイッチングタイミングを制御する。

実施形態２によれば、マスタ制御回路モジュール５ａ及びスレーブ制御回路モジュール５ｂは、結合点立ち下がり時間Ｔｆ＿ｃを共有し、各相の立ち下がり時間と、結合点立ち下がり時間Ｔｆ＿ｃを比較することによって、各相のスイッチングタイミングを制御することができる。マスタ制御回路モジュール５ａとスレーブ制御回路モジュール５ｂとの間で双方向通信を行う必要は無く、各相のレグのスイッチングを独立したコントローラで制御することができ、並列数が大きい場合に効果的である。

なお、結合点電圧比較回路５３を、マスタ制御回路モジュール５ａの外部に設けてもよい。結合点電圧比較回路５３は、結合点立ち下がり時間Ｔｆ＿ｃを示す信号を各制御回路モジュールへ出力する。

また、参照電圧生成回路５４をマスタ制御回路モジュール５ａに設け、マスタ制御回路モジュール５ａがスレーブ制御回路モジュール５ｂへ第１の閾値電圧Ｖｒｅｆｈ及び第２の閾値電圧Ｖｒｅｆｌに相当する参照電圧Ｖｒｅｆｈ’、Ｖｒｅｆｌ’を出力するように構成してもよい。この場合、スレーブ制御回路モジュール５ｂは、参照電圧生成回路５４を備えなくてもよい。また、参照電圧生成回路５４を、マスタ制御回路モジュール５ａの外部に設け、参照電圧Ｖｒｅｆｈ’、Ｖｒｅｆｌ’が各制御回路モジュールに共通入力されるように構成してもよい。

更に、マスタ制御回路モジュール５ａは、結合点立ち下がり時間Ｔｆ＿ｃをスレーブ制御回路モジュール５ｂへ出力する代わりに、結合点電圧Ｖｃを出力するように構成してもよい。また、結合点電圧検出回路７０が検出した結合点電圧Ｖｃをマスタ制御回路モジュール５ａ及びスレーブ制御回路モジュール５ｂへ共通入力するように構成してもよい。

（実施形態３）
実施形態３に係るスイッチング回路１０１は、出力電流の向き及びスイッチング制御処理が実施形態１と異なる。スイッチング回路１０１のその他の構成は、実施形態１に係るスイッチング回路１０１と同様であるため、同様の箇所には同じ符号を付し、詳細な説明を省略する。

図１５は、実施形態３に係る電圧変換装置の構成例を示す回路ブロック図である。実施形態３に係る第１Ｕ相スイッチング素子１１ａ及び第１Ｖ相スイッチング素子２１ａのドレインは正入力端子ＩＮＰ及び正出力端子ＯＵＴＰに接続されている。結合点Ｐ０は負出力端子ＯＵＴＮに接続されている。このように構成されたスイッチング回路１０１には、Ｕ相接続点Ｐ１及びＶ相接続点Ｐ２に電流が流入することになる。

図１６は、実施形態３に係るゲート制御信号及び接続点電圧の時間変化を示すタイミングチャートである。図２と同様、ハイサイドデバイス側及びローサイドデバイス側のゲート制御信号と、Ｕ相接続点電圧Ｖｕの波形を示している。Ｖ相の動作もＵ相と同様である。実施形態３においては、Ｕ相接続点電圧Ｖｕ及びＶ相接続点電圧Ｖｖの立ち上がり時において、実施形態１の立ち下がり時間同期制御と同様の処理を実行する。つまり、実施形態３においては図３及び図４に示した現象が立ち上がり時に生ずる。制御回路５は、Ｕ相接続点電圧Ｖｕの立ち上がり時間が、結合点電圧Ｖｃの立ち上がり時間よりも大きい場合、第２Ｕ相スイッチング素子１２ａのオン時間（Ｕ相のローサイドオン時間）を延長する。Ｕ相接続点電圧Ｖｕの立ち上がり時間は、Ｕ相接続点電圧Ｖｕが第２の閾値電圧Ｖｒｅｆｌを上回ってから第１の閾値電圧Ｖｒｅｆｈを上回るまでの時間（以下、Ｕ相立ち上がり時間と呼ぶ）である。結合点電圧Ｖｃの立ち上がり時間は、Ｕ相立ち上がり時間と同様にして計測される時間（以下、結合点立ち上がり時間と呼ぶ）である。制御回路５は、Ｕ相立ち上がり時間が、結合点立ち上がり時間よりも小さい場合、第２Ｕ相スイッチング素子１２ａのオン時間（Ｕ相のローサイドオン時間）を短縮する。
Ｖ相についても同様にして、制御回路５は、Ｖ相接続点電圧Ｖｖの立ち上がり時間（以下、Ｖ相立ち上がり時間と呼ぶ）が、結合点立ち上がり時間よりも大きい場合、第２Ｖ相スイッチング素子２２ａのオン時間（Ｖ相のローサイドオン時間）を延長する。制御回路５は、Ｖ相立ち上がり時間が、結合点立ち上がり時間よりも小さい場合、第２Ｖ相スイッチング素子２２ａのオン時間（Ｖ相のローサイドオン時間）を短縮する。
また、実施形態３においては、図５に示した現象が立ち下がり時に生ずる。制御回路５は、Ｕ相接続点電圧Ｖｕの立ち下がり遅延時間（以下、Ｕ相立ち下がり遅延時間と呼ぶ）を測定し、所定の遅延時間指令値Ｔｄ＿ｒｅｆと一致するようにＵ相立ち下がり遅延量を調整する。同様にして、制御回路５は、Ｖ相接続点電圧Ｖｖの立ち下がり遅延時間（以下、Ｖ相立ち下がり遅延時間と呼ぶ）を測定し、所定の遅延時間指令値Ｔｄ＿ｒｅｆと一致するようにＶ相立ち下がり遅延量を調整する。このようにして、Ｕ相接続点電圧Ｖｕの立ち下がりタイミングと、Ｖ相接続点電圧Ｖｖの立ち下がりタイミングとを一致させることができる。

電流がハーフブリッジ回路１０に流入する実施形態３においても実施形態１同様、スイッチングタイミング制御により、並列接続されたハーフブリッジ回路１０の入出力電流を均等化することができる。

（実施形態４）
実施形態４に係るスイッチング回路１０１は、ハーフブリッジ回路４１０及びスイッチング制御処理が実施形態１と異なる。スイッチング回路１０１のその他の構成は、実施形態１に係るスイッチング回路１０１と同様であるため、同様の箇所には同じ符号を付し、詳細な説明を省略する。

図１７は、実施形態４に係る電圧変換装置の構成例を示す回路ブロック図である。実施形態４に係るハーフブリッジ回路４１０は、第２Ｕ相スイッチング素子１２ａ及び第２Ｖ相スイッチング素子２２ａに代えて、逆接続されたダイオード１２ｄ、２２ｄを備える。

図１８は、実施形態４に係るゲート制御信号及び接続点電圧の時間変化を示すタイミングチャートである。図２と同様、ハイサイドデバイス側のゲート制御信号と、Ｕ相接続点電圧Ｖｕの波形を示している。Ｖ相の動作もＵ相と同様である。実施形態２に係る制御回路５は、第１Ｕ相スイッチング素子１１ａ及び第１Ｖ相スイッチング素子２１ａを実施形態１と同様に制御する。

実施形態４においても実施形態１同様、スイッチングタイミング制御により、並列接続されたハーフブリッジ回路４１０の入出力電流を均等化することができる。

（実施形態５）
実施形態５に係るスイッチング回路１０１は、ハーフブリッジ回路５１０及びスイッチング制御処理が実施形態３と異なる。スイッチング回路１０１のその他の構成は、実施形態１に係るスイッチング回路１０１と同様であるため、同様の箇所には同じ符号を付し、詳細な説明を省略する。

図１９は、実施形態５に係る電圧変換装置の構成例を示す回路ブロック図である。実施形態５に係るハーフブリッジ回路５１０は、第１Ｕ相スイッチング素子１１ａ及び第１Ｖ相スイッチング素子２１ａに代えて、逆接続されたダイオード１１ｄ、２１ｄを備える。

図２０は、実施形態５に係るゲート制御信号及び接続点電圧の時間変化を示すタイミングチャートである。図２と同様、ローサイドデバイス側のゲート制御信号と、Ｕ相接続点電圧Ｖｕの波形を示している。Ｖ相の動作もＵ相と同様である。実施形態５に係る制御回路５は、第２Ｕ相スイッチング素子１２ａ及び第２Ｖ相スイッチング素子２２ａを実施形態３と同様に制御する。

実施形態５においても実施形態３同様、スイッチングタイミング制御により、並列接続されたハーフブリッジ回路５１０の入出力電流を均等化することができる。

（実施形態６）
実施形態６に係るスイッチング回路１０１は、スイッチング制御回路６５０の構成が実施形態１と異なる。スイッチング回路１０１のその他の構成は、実施形態１に係るスイッチング回路１０１と同様であるため、同様の箇所には同じ符号を付し、詳細な説明を省略する。

実施形態６に係るハーフブリッジ回路１０は、例えばインバータ回路を構成しており、Ｕ相接続点Ｐ１及びＶ相接続点Ｐ２と負荷との間で、Ｕ相電流及びＶ相電流が双方向に流れる。

図２１は、実施形態６に係るスイッチング制御回路６５０の構成例を示すブロック図である。スイッチング制御回路６５０は、結合点立ち下がり時間検出回路５７に代えて、結合点電圧Ｖｃの立ち下がり時間及び立ち上がり時間を検出する結合点立ち下がり／立ち上がり時間検出回路６５７を備える。実施形態６に係るＵ相制御回路６５５はＵ相電流方向判定回路５５ｇを備え、Ｕ相立ち上がり遅延時間検出回路５５ａ及びＵ相立ち下がり時間検出回路５５ｂに代えて、Ｕ相立ち上がり遅延時間及びＵ相立ち下がり遅延時間を検出するＵ相立ち上がり／立ち下がり遅延時間検出回路６５５ａと、Ｕ相立ち下がり時間及びＵ相立ち上がり時間を検出するＵ相立ち下がり／立ち上がり時間検出回路６５５ｂを備える。Ｖ相制御回路６５６はＶ相電流方向判定回路５６ｇを備え、Ｖ相立ち上がり遅延時間検出回路５６ａ、Ｖ相立ち下がり時間検出回路５６ｂに代えて、Ｖ相立ち上がり遅延時間及びＶ相立ち下がり遅延時間を検出するＶ相立ち上がり／立ち下がり遅延時間検出回路６５６ａと、Ｖ相立ち下がり時間及びＶ相立ち上がり時間を検出するＵ相立ち下がり／立ち上がり時間検出回路６５６ｂを備える。
Ｖ相制御回路６５６の動作はＵ相制御回路６５５と同様であるため、Ｕ相制御回路６５５の構成及び動作を説明し、Ｖ相制御回路６５６の詳細は省略する。

Ｕ相電流方向判定回路５５ｇには、第１Ｕ相スイッチング素子１１ａ及び第２Ｕ相スイッチング素子１２ａのゲート制御信号と、Ｖ相接続点電圧Ｖｖを示す信号とが入力する。Ｕ相電流方向判定回路５５ｇは、第１Ｕ相スイッチング素子１１ａがオン、第２Ｕスイッチング素子がオフの状態から、第１Ｕ相スイッチング素子１１ａをオフ状態に切り替えたときに、Ｕ相接続点電圧Ｖｕが変化したか否かを判定し、判定結果をＵ相遅延制御回路５５ｃへ出力する。Ｕ相遅延制御回路５５ｃは、上記のように第１レグ１がオン状態からオフ状態に切り替えられた場合、Ｕ相接続点電圧Ｖｕが変化したとき、実施形態１で説明したように、Ｕ相立ち下がり時間同期制御を実行する。Ｕ相接続点電圧Ｖｕが変化しなかった場合、スイッチングタイミングの調整制御は行われない。
同様にして、Ｕ相電流方向判定回路５５ｇは、第１Ｕ相スイッチング素子１１ａがオフ、第２Ｕスイッチング素子がオンの状態から、第２Ｕ相スイッチング素子１２ａをオフ状態に切り替えたときに、Ｕ相接続点電圧Ｖｕが変化したか否かを判定し、判定結果をＵ相遅延制御回路５５ｃへ出力する。Ｕ相遅延制御回路５５ｃは、上記のように第１レグ１がオン状態からオフ状態に切り替えられた場合、Ｕ相接続点電圧Ｖｕが変化したとき、実施形態３で説明したように、Ｕ相立ち上がり時間同期制御を実行する。Ｕ相接続点電圧Ｖｕが変化しなかった場合、スイッチングタイミングの調整制御は行われない。

また、Ｕ相電流方向判定回路５５ｇは、第１Ｕ相スイッチング素子１１ａ及び第２Ｕスイッチング素子の双方がオフの状態から、第１Ｕ相スイッチング素子１１ａをオン状態に切り替えたときに、Ｕ相接続点電圧Ｖｕが変化したか否かを判定し、判定結果をＵ相遅延制御回路５５ｃへ出力する。Ｕ相遅延制御回路５５ｃは、上記のように第１レグ１がオフ状態からオン状態に切り替えられた場合、Ｕ相接続点電圧Ｖｕが変化したとき、実施形態１で説明したように、Ｕ相立ち上がり遅延同期制御を実行する。Ｕ相接続点電圧Ｖｕが変化しなかった場合、スイッチングタイミングの調整制御は行われない。
同様にして、Ｕ相電流方向判定回路５５ｇは、第１Ｕ相スイッチング素子１１ａ及び第２Ｕスイッチング素子の双方がオフの状態から、第２Ｕ相スイッチング素子１２ａをオン状態に切り替えたときに、Ｕ相接続点電圧Ｖｕが変化したか否かを判定し、判定結果をＵ相遅延制御回路５５ｃへ出力する。Ｕ相遅延制御回路５５ｃは、上記のように第１レグ１がオフ状態からオン状態に切り替えられた場合、Ｕ相接続点電圧Ｖｕが変化したとき、実施形態３で説明したように、Ｕ相立ち下がり遅延同期制御を実行する。Ｕ相接続点電圧Ｖｕが変化しなかった場合、スイッチングタイミングの調整制御は行われない。

実施形態６によれば、ハーフブリッジ回路１０に双方向の電流が流れる場合であっても、Ｕ相接続点Ｐ１及びＶ相接続点Ｐ２に流れるＵ相電流及びＶ相電流の向きを判定し、その向きに応じて実施形態１及び実施形態３で説明したスイッチング制御を選択的に実行することができ、並列接続されたハーフブリッジ回路１０の入出力電流を均等化することができる。

（実施形態７）
実施形態７に係るスイッチング回路１０１は、ハーフブリッジ回路７１０及びバランスインダクタ７０６の構成が実施形態１と異なる。スイッチング回路１０１のその他の構成は、実施形態１に係るスイッチング回路１０１と同様であるため、同様の箇所には同じ符号を付し、詳細な説明を省略する。

図２２は、実施形態７に係るバランスインダクタ７０６の構成例を示す回路ブロック図である。実施形態７に係るハーフブリッジ回路７１０は、第１レグ１、第２レグ２及び第３レグ３を並列接続してなるハーフブリッジ回路７１０を備える。本実施形態７では、適宜、第３レグ３をＷ相と呼ぶ。第３レグ３の構成は第１レグ１及び第２レグ２と同様であり、Ｗ相接続点Ｐ３にはＷ相接続点電圧検出回路７３が設けられている。

実施形態７に係るバランスインダクタ７０６は、第１バランスインダクタ７６１と、第２バランスインダクタ７６２と、第３バランスインダクタ７６３を備える。
第１バランスインダクタ７６１は、一端がＵ相接続点Ｐ１に接続された１次コイル７６１ａと、コアを介して磁気結合した２次コイル７６１ｂとを有する。１次コイル７６１ａと、２次コイル７６１ｂの巻き数比は、３：１（１次巻き数：２次側巻き数）である。１次コイル７６１ａ及び２次コイル７６１ｂの巻回方向は実施形態１と同様である。
同様に、第２バランスインダクタ７６２は、一端がＶ相接続点Ｐ２に接続された１次コイル７６２ａと、コアを介して磁気結合した２次コイル７６２ｂとを有する。第３バランスインダクタ７６３は、一端がＷ相接続点Ｐ３に接続された１次コイル７６３ａと、コアを介して磁気結合した２次コイル７６３ｂとを有する。第２バランスインダクタ７６２及び第３バランスインダクタ７６３の巻き数比、巻回方向は第１バランスインダクタ７６１と同様である。

１次コイル７６１ａ、７６２ａ、７６３ａの他端は接続され、第１バランスインダクタ７６１の２次コイル７６１ｂの一端に接続されている。第１バランスインダクタ７６１の２次コイル７６１ｂの他端は、第２バランスインダクタ７６２の２次コイル７６２ｂの一端に接続されている。第２バランスインダクタ７６２の２次コイル７６２ｂの他端は、第３バランスインダクタ７６３の２次コイル７６３ｂの一端に接続されている。第３バランスインダクタ７６３の２次コイル７６３ｂの他端は、結合点Ｐ０に接続されている。

実施形態７によれば、３相のハーフブリッジ回路１０においても、実施形態１と同様、各相の電流をバランスさせ、小型なコアを使用してバランスインダクタ７０６を構成することができる。

なお、３相に対応したバランスインダクタ７０６を説明したが、４本以上のレグを備えるハーフブリッジ回路１０にも本実施形態７を適用することができる。Ｎ本のレグに対応する場合、１次コイル及び２次コイルの巻き数比をＮ：１とすればよい。

（実施形態８）
実施形態８に係るスイッチング回路１０１は、制御回路５がスイッチングタイミングの調整方法をソフトウェア的に実行する点が実施形態１と異なる。スイッチング回路１０１のその他の構成は、実施形態１に係るスイッチング回路１０１と同様であるため、同様の箇所には同じ符号を付し、詳細な説明を省略する。

図２３は、実施形態８に係るスイッチング回路１０１の構成例を示す回路ブロック図である。実施形態８に係る制御回路５は、ＣＰＵ（Central Processing Unit）、又はマルチコアＣＰＵ等のプロセッサ、ＲＯＭ（Read Only Memory）、ＲＡＭ（Random Access Memory）、入出力インタフェース等を有するコンピュータであり、インタフェースには、ゲート駆動回路１１ｃ、１２ｃ、２１ｃ、２２ｃ、Ｕ相接続点電圧検出回路７１、Ｖ相接続点電圧検出回路７２、結合点電圧検出回路７０などが接続されている。また、制御回路５には制御プログラム８１を記憶する記憶部８が接続されている。制御回路５は記憶部８が記憶する制御プログラム８１を実行することにより、本実施形態８に係るスイッチングタイミング制御方法に係る処理を実行する。処理内容は、実施形態１～６で説明した処理と同様である。より具体的には、制御回路５は図６及び図７に示すフローチャートの処理を実行すればよい。なお、制御プログラム８１は、磁気ディスク、光ディスク、半導体メモリ等の記録媒体８ａに読み出し可能に記録された態様であってもよく、記録媒体８ａから読み出して記憶部８に記憶させてもよい。

実施形態８によれば、実施形態１同様、ソフトウェア的に実行されるスイッチングタイミング制御により、並列接続されたハーフブリッジ回路１０の入出力電流を均等化することができる。

（実施形態９）
実施形態９に係るスイッチング回路１０１は、インターリーブ方式の駆動制御を行う制御回路５及びスイッチングタイミングの調整方法が実施形態１と異なる。スイッチング回路１０１のその他の構成は、実施形態１に係るスイッチング回路１０１と同様であるため、同様の箇所には同じ符号を付し、詳細な説明を省略する。
第１レグ１と、第２レグ２とを並列接続してなる回路構成自体は、実施形態１と同様であるが、駆動方式及び動作が異なる。実施形態１においては各レグに入力されるゲート駆動信号は略同一であり、全体で一つのハーフブリッジ回路のように動作していた。言い換えると、各レグのハイサイドデバイスは同時的にオンオフし、各レグのローサイドデバイスも同時的にオンオフするように各レグはほぼ完全に同期して動作する。一方、実施形態９のインターリーブ方式においては、位相をずらしたパルス信号が各レグに入力される。例えば、位相を１８０度ずらしたゲート駆動信号が各レグに入力される。以下、本実施形態９においては、第１レグ１と、第２レグ２とを並列接続してなる回路を単にブリッジ回路と呼ぶ。

実施形態９に係る制御回路５は、実施形態１と同様、ＰＷＭ信号生成回路５０ａと、Ｕ相電圧比較回路５１と、Ｖ相電圧比較回路５２と、参照電圧生成回路５４と、スイッチング制御回路９５０とを備える。ただし、実施形態９に係る制御回路５は、結合点電圧比較回路５３を備えていない。

図２４は、実施形態１に係るスイッチング制御回路９５０の構成例を示す回路ブロック図である。スイッチング制御回路９５０は、Ｕ相制御回路９５５と、Ｖ相制御回路９５６とを備える。

Ｕ相制御回路９５５は、Ｕ相立ち下がり時間検出回路５５ｂと、Ｕ相パルス幅制御回路９５５ｃと、デッドタイム処理回路５５ｄ、５５ｅと、反転インバータ５５ｆとを有する。Ｕ相立ち下がり時間検出回路５５ｂは、Ｕ相電圧比較回路５１から出力された検出信号ｄｅｔｈｕ、ｄｅｔｌｕに基づいて、Ｕ相立ち下がり時間Ｔｆ＿ｕを検出し、当該立ち下がり時間を示す信号をＵ相パルス幅制御回路９５５ｃ及びＶ相パルス幅制御回路９５６ｃへ出力する。

Ｖ相制御回路９５６は、Ｖ相立ち下がり時間検出回路５６ｂ、Ｖ相パルス幅制御回路９５６ｃ、デッドタイム処理回路５６ｄ、５６ｅ及び反転インバータ回路５６ｆを備える。Ｖ相立ち下がり時間検出回路５６ｂは、Ｖ相電圧比較回路５２から出力された検出信号ｄｅｔｈｖ、ｄｅｔｌｖに基づいて、Ｖ相立ち下がり時間Ｔｆ＿ｖを検出し、当該立ち下がり時間を示す信号をＶ相パルス幅制御回路９５６ｃ及びＵ相パルス幅制御回路９５５ｃへ出力する。

Ｕ相パルス幅制御回路９５５ｃは、ＰＷＭ信号、Ｕ相立ち下がり時間Ｔｆ＿ｕ及びＶ相立ち下がり時間Ｔｆ＿ｖに基づき、立ち下がり時間に応じてＰＷＭ信号のパルス幅を調整する。具体的には、Ｕ相立ち下がり時間Ｔｆ＿ｕがＶ相立ち下がり時間Ｔｆ＿ｖよりも大きい場合、Ｕ相のハイサイドオン時間が長くなるようにパルス幅を調整する。Ｕ相立ち下がり時間Ｔｆ＿ｕがＶ相立ち下がり時間Ｔｆ＿ｖよりも小さい場合、Ｕ相のハイサイドオン時間が短くなるようにパルス幅を調整する。Ｕ相パルス幅制御回路９５５ｃの後段の回路の動作は実施形態１と同様である。

Ｖ相パルス幅制御回路９５６ｃは、ＰＷＭ信号、Ｖ相立ち下がり時間Ｔｆ＿ｖ及びＵ相立ち下がり時間Ｔｆ＿ｕに基づき、立ち下がり時間に応じてＰＷＭ信号のパルス幅を調整する。具体的には、Ｕ相立ち下がり時間Ｔｆ＿ｕがＶ相立ち下がり時間Ｔｆ＿ｖよりも大きい場合、Ｖ相のハイサイドオン時間が短くなるようにパルス幅を調整する。Ｕ相立ち下がり時間Ｔｆ＿ｕがＶ相立ち下がり時間Ｔｆ＿ｖよりも小さい場合、Ｕ相のハイサイドオン時間が長くなるようにパルス幅を調整する。Ｖ相パルス幅制御回路９５６ｃの後段の回路の動作は実施形態１と同様である。

実施形態９によれば、実施形態１同様、第１レグ１と、第２レグ２とを並列接続してなるの入出力電流を均等化することができる。

なお、本実施形態１に示すブリッジ回路をインターリーブ方式で駆動する場合において各レグに流れる電流の不均衡を解消する例を説明したが、他の実施形態に示すスイッチング回路１０１をインターリーブ方式で駆動する場合にも本実施形態９に係る発明を適用することができる。

例えば、実施形態３に示すようにＵ相接続点Ｐ１及びＶ相接続点Ｐ２に電流が流入するブリッジ回路をインターリーブ方式で駆動する場合、Ｕ相パルス幅制御回路９５５ｃは、ＰＷＭ信号、Ｕ相立ち上がり時間及びＶ相立ち上がり時間に基づき、立ち上がり時間に応じてＰＷＭ信号のパルス幅を調整し、Ｖ相パルス幅制御回路９５６ｃは、ＰＷＭ信号、Ｖ相立ち上がり時間及びＵ相立ち上がり時間に基づき、立ち上がり時間に応じてＰＷＭ信号のパルス幅を調整するように構成すればよい。

また、実施形態４又は５に示すように、第１アーム又は第２アームの一方をダイオードで構成したブリッジ回路をインターリーブ方式で駆動する場合、他方の第１アーム又は第２アームを駆動するＰＷＭ信号のパルス幅を上記同様の方法で制御するように構成すればよい。

更に、実施形態６と同様、Ｕ相接続点Ｐ１及びＶ相接続点Ｐ２と負荷との間で、Ｕ相電流及びＶ相電流が双方向に流れる場合においては、Ｕ相制御回路９５５及びＶ相制御回路９５６にＵ相電流方向判定回路５５ｇ及びＶ相電流方向判定回路５６ｇを備え、電流の方向に応じて制御方法を切り替えるように構成すればよい。

（実施形態１０）
図２５は、実施形態１０に係る電流検出回路１００９の構成例を示す回路ブロック図である。実施形態１０に係る電流検出回路１００９は、少なくとも実施形態１の第１レグ１を備えるハーフブリッジ回路１０１０からの出力電流を検出する回路である。説明の便宜上、実施形態１と同様にＵ相、Ｕ相電流、Ｕ相接続点Ｐ１などの用語を用いて説明する。

電流検出回路１００９は、Ｕ相接続点Ｐ１に直列接続されたインダクタ１０９１と、Ｕ相接続点電圧Ｖｕを検出する電圧検出回路１０９２と、演算回路１０９３とを備える。インダクタ１０９１の一端はＵ相接続点Ｐ１に接続されており、インダクタ１０９１の他端は負荷に接続される。電圧検出回路１０９２は、Ｕ相接続点電圧Ｖｕを検出し、検出した電圧を示す信号を演算回路１０９３へ出力する。

演算回路１０９３は、実施形態１と同様のＵ相電圧比較回路５１、参照電圧生成回路５４と、Ｕ相立ち下がり時間検出回路５５ｂを備える。演算回路１０９３は、第１レグ１がオン状態からオフ状態に切り替えられた際、Ｕ相接続点電圧Ｖｕが第１の閾値電圧Ｖｒｅｆｈを下回ってから第２の閾値電圧Ｖｒｅｆｌを下回るまでの時間を検出する。当該時間はＵ相出力電流ｉｕに比例する値であり、演算回路１０９３は、検出した時間をＵ相出力電流ｉｕとして検出する。なお、演算回路１０９３は、検出した時間をＵ相出力電流ｉｕに換算してもよい。

実施形態１０に係る電流検出回路１００９によれば、ハーフブリッジ回路１０１０の電流を簡単な構成で簡易に検出することができる。

なお、Ｕ相出力電流ｉｕを検出する例を説明したが、電力変換回路への入力電流も同様にして検出するように構成してもよい。演算回路１０９３は、第１レグ１がオン状態からオフ状態に切り替えられた際、Ｕ相接続点電圧Ｖｕが第２の閾値電圧Ｖｒｅｆｌを上回ってから第１の閾値電圧Ｖｒｅｆｈを上回るまでの時間を検出し、検出された時間をＵ相接続点電圧Ｖｕとして検出すればよい。

１ 第１レグ
２ 第２レグ
５ 制御回路
６ バランスインダクタ
１０ ハーフブリッジ回路
１１ａ 第１Ｕ相スイッチング素子
１２ａ 第２Ｕ相スイッチング素子
２１ａ 第１Ｖ相スイッチング素子
２２ａ 第２Ｖ相スイッチング素子
５０ スイッチング制御回路
５０ａ ＰＷＭ信号生成回路
５１ Ｕ相電圧比較回路
５１ａ 第１比較回路
５１ｂ 第２比較回路
５２ Ｖ相電圧比較回路
５３ 結合点電圧比較回路
５４ 参照電圧生成回路
５５ Ｕ相制御回路
５５ａ Ｕ相立ち上がり遅延時間検出回路
５５ｂ Ｕ相立ち下がり時間検出回路
５５ｃ Ｕ相遅延制御回路
５６ Ｖ相制御回路
５６ａ Ｖ相立ち上がり遅延時間検出回路
５６ｂ Ｖ相立ち下がり時間検出回路
５６ｃ Ｖ相遅延制御回路
５７ 結合点立ち下がり時間検出回路
６１ 第１インダクタ
６２ 第２インダクタ
７０ 結合点電圧検出回路
７１ Ｕ相接続点電圧検出回路
７２ Ｖ相接続点電圧検出回路
８ 記憶部
８１ 制御プログラム
８ａ 記録媒体
１００ 電源

Claims (18)

1. スイッチング素子を有する第１アームと、スイッチング素子又は逆接続されたダイオードを有する第２アームとを直列接続してなるレグを複数含み、複数の前記レグを並列接続してなるブリッジ回路と、
   各レグの前記スイッチング素子をスイッチング制御する制御回路と、
   各レグの第１アーム及び第２アームの接続点と、各レグの前記接続点を結合する結合点との間に設けられたインダクタと、
   各レグの前記接続点の電圧を検出する接続点電圧検出回路と、
   前記結合点の電圧を検出する結合点電圧検出回路と
   を備え、
   前記制御回路は、
   前記結合点電圧検出回路が検出した電圧の時間変化率と、前記接続点電圧検出回路が検出した電圧の時間変化率とに基づいて、前記スイッチング素子のスイッチングタイミングを調整する
   スイッチング回路。
2. 前記制御回路は、
   第１アームをオフ状態に切り替えたときに増加又は減少する前記接続点の電圧の時間変化率と、前記結合点の電圧の時間変化率とに基づいて、前記スイッチング素子のスイッチングタイミングを調整する
   請求項１に記載のスイッチング回路。
3. 前記制御回路は、
   前記レグに係る前記接続点の前記電圧の時間変化率が、前記結合点の前記電圧の時間変化率より大きい場合（又は小さい場合）、前記レグの前記スイッチング素子のオン時間を短く（長く）する
   請求項２に記載のスイッチング回路。
4. 前記制御回路は、
   複数の前記レグそれぞれに設けられており、各レグのスイッチング制御を行う複数の制御回路モジュールを備え、
   前記複数の制御回路モジュールには、前記結合点電圧検出回路が検出した前記結合点の電圧又は該電圧の時間変化率を示す信号が共通入力されると共に、制御対象である前記レグの前記接続点の電圧を示す信号がそれぞれ入力されており、
   各制御回路モジュールは、
   入力された前記結合点の電圧又は時間変化率を示す信号と、入力された前記接続点の電圧を示す信号とに基づいて、制御対象である前記レグの前記スイッチング素子のスイッチングタイミングを調整する
   請求項１から請求項３のいずれか１項に記載のスイッチング回路。
5. スイッチング素子を有する第１アームと、スイッチング素子を有する第２アームとを直列接続してなるレグを複数含み、複数の前記レグを並列接続してなるブリッジ回路と、
   各レグの前記スイッチング素子をスイッチング制御する制御回路と、
   各レグの第１アーム及び第２アームの接続点と、各レグの前記接続点を結合する結合点との間に設けられたインダクタと、
   各レグの前記接続点の電圧を検出する接続点電圧検出回路と
   を備え、
   前記制御回路は、
   前記レグと負荷との間で電流が双方向に流れる場合において、第１アームをオフ状態に切り替えたときの前記接続点の電圧の変化の有無を判定し、
   電圧変化有りと判定した場合、第１アームをオフ状態に切り替えたときの前記接続点の電圧の時間変化率に基づいて、前記スイッチング素子のスイッチングタイミングを調整する
   スイッチング回路。
6. 前記制御回路は、
   オフ状態にある第１アームの前記スイッチング素子をオン状態に切り替えてから、各レグの前記接続点の電圧が所定電圧以上（又は所定電圧以下）になる時点を検出し、該電圧が前記所定電圧以上（又は所定電圧以下）になるタイミングが一致するように、各レグの第１アームが有する前記スイッチング素子のスイッチングタイミングを調整する
   請求項１から請求項５のいずれか１項に記載のスイッチング回路。
7. スイッチング素子を有する第１アームと、スイッチング素子を有する第２アームとを直列接続してなるレグを複数含み、複数の前記レグを並列接続してなるブリッジ回路と、
   各レグの前記スイッチング素子をスイッチング制御する制御回路と、
   各レグの第１アーム及び第２アームの接続点と、各レグの前記接続点を結合する結合点との間に設けられたインダクタと、
   各レグの前記接続点の電圧を検出する接続点電圧検出回路と
   を備え、
   前記制御回路は、
   前記接続点電圧検出回路が検出した電圧の時間変化率に基づいて、前記スイッチング素子のスイッチングタイミングを調整し、
   更に、前記制御回路は、
   前記レグと負荷との間で電流が双方向に流れる場合において、オフ状態にある第１アームの前記スイッチング素子をオン状態に切り替えたときの前記接続点の電圧の変化の有無を判定し、
   電圧変化有りと判定した場合、第１アームの前記スイッチング素子をオン状態に切り替えてから、各レグの前記接続点の電圧が所定電圧以上（又は所定電圧以下）になる時点を検出し、該電圧が前記所定電圧以上（又は所定電圧以下）になるタイミングが一致するように、各レグの第１アームが有する前記スイッチング素子のスイッチングタイミングを調整する
   スイッチング回路。
8. 前記制御回路は、
   第１アームをオフ状態に切り替えたときに増加又は減少する前記接続点の電圧の時間変化率に基づいて、前記スイッチング素子のスイッチングタイミングを調整する
   請求項５から請求項７のいずれか１項に記載のスイッチング回路。
9. 前記制御回路は、
   第１の前記レグに係る前記接続点の前記電圧の時間変化率が、第２の前記レグに係る前記接続点の前記電圧の時間変化率より大きい場合（又は小さい場合）、前記第１のレグが有する第１アームの前記スイッチング素子のオン時間を短く（長く）する
   請求項８に記載のスイッチング回路。
10. 前記制御回路は、
    インターリーブ方式により第１アーム及び第２アームの前記スイッチング素子をスイッチング制御しており、前記接続点電圧検出回路が検出した電圧の時間変化率に基づいて、第１アーム又は第２アームの前記スイッチング素子をオンオフさせる信号のパルス幅を調整する
    請求項５から請求項９のいずれか１項に記載のスイッチング回路。
11. 前記時間変化率は、
    検出した電圧が第１の閾値を通過する時点と、検出した電圧が第２の閾値を通過する時点との時間差である
    請求項１から請求項１０のいずれか１項に記載のスイッチング回路。
12. 複数の前記レグに設けられた前記インダクタは磁気的に結合しており、各レグに流れるに電流の不均衡を抑制する結合極性を有する
    請求項１から請求項１１のいずれか１項に記載のスイッチング回路。
13. スイッチング素子を有する第１アームと、スイッチング素子又は逆接続されたダイオードを有する第２アームとを直列接続してなるレグを複数含み、複数の前記レグを並列接続してなるブリッジ回路と、各レグの第１アーム及び第２アームの接続点と、各レグの前記接続点を結合する結合点との間に設けられたインダクタとを備えるスイッチング回路のスイッチングタイミング制御方法であって、
    各レグの前記接続点の電圧を検出し、
    前記結合点の電圧を検出し、
    検出した前記結合点の電圧の時間変化率と、前記接続点の電圧の時間変化率とに基づいて、前記スイッチング素子のスイッチングタイミングを調整する
    スイッチングタイミング制御方法。
14. スイッチング素子を有する第１アームと、スイッチング素子を有する第２アームとを直列接続してなるレグを複数含み、複数の前記レグを並列接続してなるブリッジ回路と、各レグの第１アーム及び第２アームの接続点と、各レグの前記接続点を結合する結合点との間に設けられたインダクタとを備えるスイッチング回路のスイッチングタイミング制御方法であって、
    各レグの前記接続点の電圧を検出し、
    前記レグと負荷との間で電流が双方向に流れる場合において、第１アームをオフ状態に切り替えたときの前記接続点の電圧の変化の有無を判定し、
    電圧変化有りと判定した場合、第１アームをオフ状態に切り替えたときの前記接続点の電圧の時間変化率に基づいて、前記スイッチング素子のスイッチングタイミングを調整する
    スイッチングタイミング制御方法。
15. スイッチング素子を有する第１アームと、スイッチング素子を有する第２アームとを直列接続してなるレグを複数含み、複数の前記レグを並列接続してなるブリッジ回路と、各レグの第１アーム及び第２アームの接続点と、各レグの前記接続点を結合する結合点との間に設けられたインダクタとを備えるスイッチング回路のスイッチングタイミング制御方法であって、
    各レグの前記接続点の電圧を検出し、
    検出した電圧の時間変化率に基づいて、前記スイッチング素子のスイッチングタイミングを調整し、
    更に、
    前記レグと負荷との間で電流が双方向に流れる場合において、オフ状態にある第１アームの前記スイッチング素子をオン状態に切り替えたときの前記接続点の電圧の変化の有無を判定し、
    電圧変化有りと判定した場合、第１アームの前記スイッチング素子をオン状態に切り替えてから、各レグの前記接続点の電圧が所定電圧以上（又は所定電圧以下）になる時点を検出し、該電圧が前記所定電圧以上（又は所定電圧以下）になるタイミングが一致するように、各レグの第１アームが有する前記スイッチング素子のスイッチングタイミングを調整する
    スイッチングタイミング制御方法。
16. スイッチング素子を有する第１アームと、スイッチング素子又は逆接続されたダイオードを有する第２アームとを直列接続してなるレグを複数含み、複数の前記レグを並列接続してなるブリッジ回路と、各レグの第１アーム及び第２アームの接続点と、各レグの前記接続点を結合する結合点との間に設けられたインダクタとを備えるスイッチング回路のスイッチングタイミング制御をコンピュータに実行させるための制御プログラムであって、
    前記コンピュータに、
    各レグの前記接続点の電圧を検出し、
    前記結合点の電圧を検出し、
    検出した前記結合点の電圧の時間変化率と、前記接続点の電圧の時間変化率とに基づいて、前記スイッチング素子のスイッチングタイミングを調整する
    処理を実行させる制御プログラム。
17. スイッチング素子を有する第１アームと、スイッチング素子を有する第２アームとを直列接続してなるレグを複数含み、複数の前記レグを並列接続してなるブリッジ回路と、各レグの第１アーム及び第２アームの接続点と、各レグの前記接続点を結合する結合点との間に設けられたインダクタとを備えるスイッチング回路のスイッチングタイミング制御をコンピュータに実行させるための制御プログラムであって、
    前記コンピュータに、
    各レグの前記接続点の電圧を検出し、
    前記レグと負荷との間で電流が双方向に流れる場合において、第１アームをオフ状態に切り替えたときの前記接続点の電圧の変化の有無を判定し、
    電圧変化有りと判定した場合、第１アームをオフ状態に切り替えたときの前記接続点の電圧の時間変化率に基づいて、前記スイッチング素子のスイッチングタイミングを調整する
    処理を実行させる制御プログラム。
18. スイッチング素子を有する第１アームと、スイッチング素子を有する第２アームとを直列接続してなるレグを複数含み、複数の前記レグを並列接続してなるブリッジ回路と、各レグの第１アーム及び第２アームの接続点と、各レグの前記接続点を結合する結合点との間に設けられたインダクタとを備えるスイッチング回路のスイッチングタイミング制御をコンピュータに実行させるための制御プログラムであって、
    前記コンピュータに、
    各レグの前記接続点の電圧を検出し、
    検出した電圧の時間変化率に基づいて、前記スイッチング素子のスイッチングタイミングを調整し、
    更に、
    前記レグと負荷との間で電流が双方向に流れる場合において、オフ状態にある第１アームの前記スイッチング素子をオン状態に切り替えたときの前記接続点の電圧の変化の有無を判定し、
    電圧変化有りと判定した場合、第１アームの前記スイッチング素子をオン状態に切り替えてから、各レグの前記接続点の電圧が所定電圧以上（又は所定電圧以下）になる時点を検出し、該電圧が前記所定電圧以上（又は所定電圧以下）になるタイミングが一致するように、各レグの第１アームが有する前記スイッチング素子のスイッチングタイミングを調整する
    処理を実行させる制御プログラム。

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