JP7262520B2 - 命令を実行するための方法、装置、機器及びコンピュータ読み取り可能な記憶媒体 - Google Patents

命令を実行するための方法、装置、機器及びコンピュータ読み取り可能な記憶媒体 Download PDF

Info

Publication number
JP7262520B2
JP7262520B2 JP2021106589A JP2021106589A JP7262520B2 JP 7262520 B2 JP7262520 B2 JP 7262520B2 JP 2021106589 A JP2021106589 A JP 2021106589A JP 2021106589 A JP2021106589 A JP 2021106589A JP 7262520 B2 JP7262520 B2 JP 7262520B2
Authority
JP
Japan
Prior art keywords
address space
memory access
instruction
access instruction
memory
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
JP2021106589A
Other languages
English (en)
Other versions
JP2021157843A (ja
Inventor
タン，チャオ
ドゥ，シュェリャン
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Beijing Baidu Netcom Science and Technology Co Ltd
Kunlunxin Technology Beijing Co Ltd
Original Assignee
Beijing Baidu Netcom Science and Technology Co Ltd
Kunlunxin Technology Beijing Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Beijing Baidu Netcom Science and Technology Co Ltd, Kunlunxin Technology Beijing Co Ltd filed Critical Beijing Baidu Netcom Science and Technology Co Ltd
Publication of JP2021157843A publication Critical patent/JP2021157843A/ja
Application granted granted Critical
Publication of JP7262520B2 publication Critical patent/JP7262520B2/ja
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F9/00—Arrangements for program control, e.g. control units
    • G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
    • G06F9/30—Arrangements for executing machine instructions, e.g. instruction decode
    • G06F9/30003—Arrangements for executing specific machine instructions
    • G06F9/3004—Arrangements for executing specific machine instructions to perform operations on memory
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F3/00—Input arrangements for transferring data to be processed into a form capable of being handled by the computer; Output arrangements for transferring data from processing unit to output unit, e.g. interface arrangements
    • G06F3/06—Digital input from, or digital output to, record carriers, e.g. RAID, emulated record carriers or networked record carriers
    • G06F3/0601—Interfaces specially adapted for storage systems
    • G06F3/0602—Interfaces specially adapted for storage systems specifically adapted to achieve a particular effect
    • G06F3/0604—Improving or facilitating administration, e.g. storage management
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F12/00—Accessing, addressing or allocating within memory systems or architectures
    • G06F12/14—Protection against unauthorised use of memory or access to memory
    • G06F12/1416—Protection against unauthorised use of memory or access to memory by checking the object accessibility, e.g. type of access defined by the memory independently of subject rights
    • G06F12/1425—Protection against unauthorised use of memory or access to memory by checking the object accessibility, e.g. type of access defined by the memory independently of subject rights the protection being physical, e.g. cell, word, block
    • G06F12/1441—Protection against unauthorised use of memory or access to memory by checking the object accessibility, e.g. type of access defined by the memory independently of subject rights the protection being physical, e.g. cell, word, block for a range
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F3/00—Input arrangements for transferring data to be processed into a form capable of being handled by the computer; Output arrangements for transferring data from processing unit to output unit, e.g. interface arrangements
    • G06F3/06—Digital input from, or digital output to, record carriers, e.g. RAID, emulated record carriers or networked record carriers
    • G06F3/0601—Interfaces specially adapted for storage systems
    • G06F3/0602—Interfaces specially adapted for storage systems specifically adapted to achieve a particular effect
    • G06F3/061—Improving I/O performance
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F3/00—Input arrangements for transferring data to be processed into a form capable of being handled by the computer; Output arrangements for transferring data from processing unit to output unit, e.g. interface arrangements
    • G06F3/06—Digital input from, or digital output to, record carriers, e.g. RAID, emulated record carriers or networked record carriers
    • G06F3/0601—Interfaces specially adapted for storage systems
    • G06F3/0628—Interfaces specially adapted for storage systems making use of a particular technique
    • G06F3/0638—Organizing or formatting or addressing of data
    • G06F3/064—Management of blocks
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F3/00—Input arrangements for transferring data to be processed into a form capable of being handled by the computer; Output arrangements for transferring data from processing unit to output unit, e.g. interface arrangements
    • G06F3/06—Digital input from, or digital output to, record carriers, e.g. RAID, emulated record carriers or networked record carriers
    • G06F3/0601—Interfaces specially adapted for storage systems
    • G06F3/0628—Interfaces specially adapted for storage systems making use of a particular technique
    • G06F3/0655—Vertical data movement, i.e. input-output transfer; data movement between one or more hosts and one or more storage devices
    • G06F3/0659—Command handling arrangements, e.g. command buffers, queues, command scheduling
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F3/00—Input arrangements for transferring data to be processed into a form capable of being handled by the computer; Output arrangements for transferring data from processing unit to output unit, e.g. interface arrangements
    • G06F3/06—Digital input from, or digital output to, record carriers, e.g. RAID, emulated record carriers or networked record carriers
    • G06F3/0601—Interfaces specially adapted for storage systems
    • G06F3/0668—Interfaces specially adapted for storage systems adopting a particular infrastructure
    • G06F3/0671—In-line storage system
    • G06F3/0673—Single storage device
    • G06F3/0679—Non-volatile semiconductor memory device, e.g. flash memory, one time programmable memory [OTP]
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F9/00—Arrangements for program control, e.g. control units
    • G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
    • G06F9/30—Arrangements for executing machine instructions, e.g. instruction decode
    • G06F9/30003—Arrangements for executing specific machine instructions
    • G06F9/30076—Arrangements for executing specific machine instructions to perform miscellaneous control operations, e.g. NOP
    • G06F9/30087—Synchronisation or serialisation instructions
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F9/00—Arrangements for program control, e.g. control units
    • G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
    • G06F9/30—Arrangements for executing machine instructions, e.g. instruction decode
    • G06F9/38—Concurrent instruction execution, e.g. pipeline or look ahead
    • G06F9/3824—Operand accessing
    • G06F9/3834—Maintaining memory consistency
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F2212/00—Indexing scheme relating to accessing, addressing or allocation within memory systems or architectures
    • G06F2212/10—Providing a specific technical effect
    • G06F2212/1052—Security improvement

Landscapes

  • Engineering & Computer Science (AREA)
  • Theoretical Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • General Engineering & Computer Science (AREA)
  • General Physics & Mathematics (AREA)
  • Human Computer Interaction (AREA)
  • Software Systems (AREA)
  • Computer Security & Cryptography (AREA)
  • Memory System Of A Hierarchy Structure (AREA)
  • Executing Machine-Instructions (AREA)
  • Advance Control (AREA)

Description

本開示は、コンピュータ技術分野に関し、より具体的には、チップ及び人工知能分野の、命令を実行するための方法、装置、機器及びコンピュータ読み取り可能な記憶媒体に関する。
科学技術の不断な発展に伴い、プロセッサの機能は、ますます強くなってきている。これにより、科学技術業界での地位もますます重要になってきている。現在、プロセッサは、元のシングルコアからマルチコアに発展しており、その結果、プロセッサの処理効率が大幅に向上した。
また、人工知能（Ａｒｔｉｆｉｃｉａｌ Ｉｎｔｅｌｌｉｇｅｎｃｅ、ＡＩ）技術の活発な発展に伴い、ＡＩプロセッサの急速な発展も発展している。現在のプロセッサの計算速度は、非常に速く、メモリの読み取り及び書き込み効率を超え上回っている。したがって、プロセッサとメモリとがデータのインタラクションを行うプロセスでは、多くの解決すべき問題がまだ存在している。
プロセッサ技術の発展に伴い、現在のプロセッサの計算速度は、メモリの読み取り及び書き込み速度を上回っている。プロセッサが命令を実行するプロセスでは、プロセッサは、メモリからデータを取得することを待つことがよくある。特に、ＡＩプロセッサでは、計算の複雑さは高くないが、処理するデータの量は非常に大きい。したがって、メモリ内のデータの伝送効率は、データ処理のボトルネックになっている。プロセッサ内部のコアの数が増える場合、この状況は、さらに深刻になる。
プロセッサがメモリにアクセスする場合、メモリにアクセスする複数の命令のそれぞれの実行時間の遅延が異なるため、そのメモリに対して実際に開始した動作は期待に応えられなくなる。この状況を回避するために、通常、メモリにアクセスする各命令の間に、メモリへのアクセスを管理するための命令（例えばフェンス（ｍｆｅｎｃｅ）命令などが挿入される。例えば、ｍｆｅｎｃｅ命令で各命令を隔てるため、前のメモリアクセス命令が実行され終わった場合にのみ次の命令を引き続き読み取る。しかし、このようにすることで、プロセッサの実行時間が増加し、プロセッサの効率が低下する。
上記の問題を解決するために、１つの解決策は、ｍｆｅｎｃｅ命令を制限することである。次の命令がメモリアクセス命令ではないと判断されると、命令を正常に読み取り、次の命令がメモリアクセス命令であると判断された場合にのみプロセッサがブロックされる。しかしながら、このようにすることで、非メモリアクセス命令が実行されるようになるが、後続のメモリアクセス命令は、前のメモリアクセス命令が実行され終わるまで待機してから実行される必要があるため、プロセッサとメモリとの間のデータ処理効率は依然として低い。
上記の問題を少なくとも解決するために、本開示は、命令を実行するための方法、装置、機器及びコンピュータ読み取り可能な記憶媒体を提供し、メモリアクセス命令が占める必要のあるアドレスセグメントを動的に監視し、メモリアクセス制御命令がブロックされるとの判断を細かくし、不要なプロセッサ待機時間遅延を減らし、プロセッサの性能を向上させることができる。
第１の態様では、本開示の実施例は、実行のために第１のメモリアクセス命令を取得するステップであって、第１のメモリアクセス命令は、アクセスされるメモリの第１のアドレス空間を含むステップと、メモリ内のアクセスされるアドレス空間を監視するための所定の命令が検出されたことに応答して、所定の命令を実行して、第１のメモリアクセス命令によってアクセスされていない第１のアドレス空間内の残りのアドレス空間を取得するステップと、残りのアドレス空間を、実行される第２のメモリアクセス命令に含まれる第２のアドレス空間と比較するステップと、残りのアドレス空間と第２のアドレス空間とが少なくとも部分的にオーバーラップしていることに応答して、第２のメモリアクセス命令の実行を一時停止するステップをさらに含む、命令を実行するための方法を提供する。
第２の態様では、本開示の実施例は、実行のために第１のメモリアクセス命令を取得するように構成され、第１のメモリアクセス命令は、アクセスされるメモリの第１のアドレス空間を含む取得モジュールと、メモリ内のアクセスされるアドレス空間を監視するための所定の命令が検出されたことに応答して、所定の命令を実行して、第１のメモリアクセス命令によってアクセスされていない前記第１のアドレス空間内の残りのアドレス空間を取得するように構成される第１の実行モジュールと、残りのアドレス空間を、実行される第２のメモリアクセス命令に含まれる第２のアドレス空間と比較するように比較モジュールと、残りのアドレス空間と第２のアドレス空間とが少なくとも部分的にオーバーラップしていることに応答して、第２のメモリアクセス命令の実行を一時停止するように構成される一時停止モジュールとを含む、命令を実行するための装置を提供する。
第３の態様では、本開示の実施例は、少なくとも１つのプロセッサと、少なくとも１つのプロセッサに通信可能に接続されたメモリとを含み、前記メモリには少なくとも１つのプロセッサによって実行可能な命令が記憶されており、前記命令が少なくとも１つのプロセッサによって実行される場合、少なくとも１つのプロセッサが本開示の第１の態様に記載の方法を実行可能である電子機器を提供する。
第４の態様では、本開示の実施例は、コンピュータに本開示の第１の態様に記載の方法を実行させるためのコンピュータ命令を記憶している非一時的コンピュータ読み取り可能な記憶媒体を提供する。
第５の態様では、本開示の実施例は、コンピュータに本開示の第１の態様に記載の方法を実行させるコンピュータプログラムを提供する。
本出願の技術により、メモリアクセス命令の迅速な処理が図られる。
この発明の概要部分で説明される内容は、本開示の実施例の肝心な特徴又は重要な特徴を特定することを意図しておらず、本開示の範囲を限定することも意図していないを理解すべきである。本開示の他の特徴は、以下の説明により理解されやすくなる。
図面は、この解決手段をよりよく理解するために使用され、本出願を限定するものではない。
開示の複数の実施例を実現可能な環境１００を示す概略図である。 開示のいくつかの実施例による記憶装置に記憶されたアドレス空間の構成２００を示す概略図である。 開示のいくつかの実施例による命令を実行するための方法３００のフローチャートである。 開示のいくつかの実施例によるアドレス空間の一例４００を示す概略図である。 開示のいくつかの実施例による命令を実行するための装置５００のブロック図である。 開示の複数の実施例を実施可能な電子機器６００のブロック図である。
以下に図面を参照して本出願の例示的な実施例を説明し、理解を容易にするために、その中には本出願の実施例の様々な詳細が含まれており、それらは単なる例示するものとみなされるべきである。したがって、当業者は、本出願の範囲及び精神から逸脱することなく、ここで説明される実施例に対して様々な変更と修正を行うことができることを理解すべきである。同様に、明確及び簡潔するために、以下の説明では、周知の機能及び構成についての説明を省略する。
本開示の実施例の説明では、用語「含む」及びそれと類似する用語がオープンな包含、即ち「含むがこれに限定されない」と理解されるべきである。用語「基づく」が「少なくとも部分的に基づく」として理解されるべきである。用語「一実施例」又は「この実施例」は「少なくとも一つの実施例」として理解されるべきである。用語「第１」、［第２］などは異なるオブジェクト又は同じオブジェクトを指すことができる。以下に他の明示的及び暗黙的な定義を含む可能性がある。
プロセッサ技術の発展に伴い、現在のプロセッサの計算速度は、メモリの読み取り及び書き込み速度を上回っている。プロセッサが命令を実行するプロセスでは、プロセッサは、メモリからデータを取得することを待つことがよくある。特に、ＡＩプロセッサでは、計算の複雑さは高くないが、処理するデータの量は非常に大きい。したがって、メモリ内のデータの伝送効率は、データ処理のボトルネックになっている。プロセッサ内部のコアの数が増える場合、この状況は、さらに深刻になる。
プロセッサがメモリにアクセスする場合、メモリにアクセスする複数の命令のそれぞれの実行時間の遅延が異なるため、そのメモリに対して実際に開始した動作は期待に応えられなくなる。この状況を回避するために、通常、メモリにアクセスする各命令の間に、メモリへのアクセスを管理するための命令（例えばフェンス（ｍｆｅｎｃｅ）命令などが挿入される。例えば、ｍｆｅｎｃｅ命令で各命令を隔てるため、前のメモリアクセス命令が実行され終わった場合にのみ次の命令を引き続き読み取る。しかし、このようにすることで、プロセッサの実行時間が増加し、プロセッサの効率が低下する。
上記の問題を解決するために、１つの解決策は、ｍｆｅｎｃｅ命令を制限することである。次の命令がメモリアクセス命令ではないと判断されると、命令を正常に読み取り、次の命令がメモリアクセス命令であると判断された場合にのみプロセッサがブロックされる。しかしながら、このようにすることで、非メモリアクセス命令が実行されるようになるが、後続のメモリアクセス命令は、前のメモリアクセス命令が実行され終わるまで待機してから実行される必要があるため、プロセッサとメモリとの間のデータ処理効率は依然として低い。
上記の問題を少なくとも解決するために、本開示の実施例は、命令を実行するための改良された解決策を提案する。この解決策では、コンピューティングデバイスは、実行のために第１のメモリアクセス命令を取得し、第１のメモリアクセス命令は、アクセスされるメモリの第１のアドレス空間を含む。メモリ内のアクセスされるアドレス空間を監視するための所定の命令が検出された場合、コンピューティングデバイスは、所定の命令を実行して、第１のメモリアクセス命令によってアクセスされていない第１のアドレス空間内の残りのアドレス空間を取得する。次に、コンピューティングデバイスは、残りのアドレス空間を、実行される第２のメモリアクセス命令に含まれる第２のアドレス空間と比較する。残りのアドレス空間と第２のアドレス空間とが少なくとも部分的にオーバーラップしている場合、コンピューティングデバイスは、第２のメモリアクセス命令の実行を一時停止する。この方法により、メモリアクセス命令が占める必要のあるアドレスセグメントを動的に監視し、メモリアクセス制御命令がブロックされるとの判断を細かくし、不要なプロセッサ待機時間遅延を減らし、プロセッサの性能を向上させることができる。
図１は、本開示の複数の実施例を実現可能な環境１００を示す概略図である。図１に示すように、環境１００は、コンピューティングデバイス１０２を含む。コンピューティングデバイス１０２は、プログラム命令を実行するために使用され得る。
コンピューティングデバイス１０２は、パーソナルコンピュータ、サーバコンピュータ、ハンドヘルド又はラップトップデバイス、モバイルデバイス（携帯電話、パーソナルデジタルアシスタント（ＰＤＡ）、メディアプレーヤーなど）、マルチプロセッサシステム、家庭用電化製品、小型コンピュータ、小型コンピュータ、上記のシステム又はデバイスのいずれか１つを含む分散型コンピューティング環境などを含むがこれらに限定さない。
コンピューティングデバイス１０２は、プロセッサ１０４とメモリ１０６とを含む。プロセッサ１０４は、様々なプログラムを実行することができ、かつメモリ１０６へのアクセスを制御することができる。
プロセッサ１０４は、ハードウェア中央処理装置（ＣＰＵ）、フィールドプログラマブルゲートアレイ（ＦＰＧＡ）、複合プログラマブルロジックデバイス（ＣＰＬＤ）、特定用途向け集積回路（ＡＳＩＣ）、システムオンチップ（ＳｏＣ）又はこれらの組み合わせを含むがこれらに限定されないハードウェアプロセッサを含むことができる。
図１に示すように、メモリ１０６にはプログラムセグメント１０８がある。このプログラムセグメント１０８には、メモリアクセス命令１１０、所定の命令１１２及びメモリアクセス命令１１４を含む、プロセッサ１０４によって実行可能なプログラム命令が記憶されている。
説明の便宜上、メモリアクセス命令１１０は、第１のメモリアクセス命令と呼ばれてもよく、メモリアクセス命令１１４は、第２のメモリアクセス命令と呼ばれてもよい。図１に示すプログラムセグメント１０８が、メモリアクセス命令１１０、所定の命令１１２及びメモリアクセス命令１１４を含むことは、単に一例に過ぎず、他の実施例では、プログラムセグメント１０８は、任意の数及び任意の適切なタイプの命令を含むことができる。
メモリアクセス命令１１０及びメモリアクセス命令１１４は、実行時にメモリ１０６にアクセスする必要のある命令である。いくつかの実施例では、メモリアクセス命令１１０及びメモリアクセス命令１１４には、アクセスされるメモリ１０６のアドレス空間が含まれている。
いくつかの実施例では、メモリアクセス命令１１０及びメモリアクセス命令１１４は、メモリ１０６に対する読み取り命令、書き込み命令、又はメモリ１０６にアクセスするための他の任意の命令であってもよい。上記の例は、単に本開示を説明するためのものであり、本開示を具体的に限定するものではない。
所定の命令１１２は、メモリ１０６内のアクセスされるアドレス空間を監視するための命令である。いくつかの実施例では、この所定の命令１１２は、フェンス（ｍｆｅｎｃｅ）命令を調整した命令である。この所定の命令１１２が実行される場合、クロックサイクルごとにレジスタ又はキャッシュメモリをスキャンすることにより、実行中のメモリアクセス命令によってアクセスされていない残りのアドレス空間を取得することができる。いくつかの実施例では、この所定の命令１１２の実行は、それよりも前のメモリアクセス命令の実行が終了するときに停止する。
所定の命令１１２の実行中に、プロセッサ１０４がメモリアクセス命令１１４を取得したときに、メモリアクセス命令１１４の第２のアドレス空間を、取得された残りのアドレス空間と比較する。２つのアドレス空間がオーバーラップしているか否かを判定することにより、メモリアクセス命令１１４を実行するか否かを判定する。オーバーラップしている場合、メモリアクセス命令１１４を一時停止する必要がある。
いくつかの実施例では、所定の命令１１２の実行中に、記憶された残りのアドレス空間は、クロックサイクルごとに更新される。取得された更新された残りのアドレス空間と一時停止されたメモリアクセス命令１１４の第２のアドレス空間とがオーバーラップしなくなると、一時停止されたメモリアクセス命令１１４は、再実行される。上記の例は、単に本開示を説明するためのものであり、本開示を具体的に限定するものではない。
この方法により、メモリアクセス命令が占める必要のあるアドレスセグメントを動的に監視し、メモリアクセス制御命令がブロックされるとの判断を細かくし、不要なプロセッサ待機時間遅延を減らし、プロセッサの性能を向上させることができる。
上記の図１は、本開示の複数の実施例を実現可能な環境１００を示す概略図である。以下に図２を参照して、本開示のいくつかの実施例による記憶装置に記憶されたアドレス空間の構成２００を説明する。図２は、本開示のいくつかの実施例による記憶装置に記憶されたアドレス空間の構成２００の概略図を示す。
図２では、取得されたメモリアクセス命令に含まれる、アクセスされるアドレス空間は、記憶装置２０２に記憶されている。この記憶装置２０２は、キャッシュメモリ又はレジスタであってもよい。図２に示すように、実行中の複数のメモリアクセス命令についてのエントリ２０４－１、２０４－２、．．．、２０４－Ｎが記憶されており、Ｎが正の整数である。説明の便宜上、これらをエントリ２０４と総称する。エントリ２０４は、フラグビット部分及びアドレス部分を含む。
アドレス部分は、メモリアクセス命令によってアクセスされるアドレス空間を記憶するために使用される。フラグビットは、エントリが有効であるか否かを識別するために使用される。
メモリアクセス命令が実行される場合、メモリアクセス命令内のアドレス空間は、エントリ２０４に記憶される。エントリ２０４にアドレス空間が記憶された後、このエントリのフラグビットは、所定の値、例えば１に設定される。メモリアクセス命令によるアドレス空間へのアクセスが実行された後、フラグビットは、第２の所定の値、例えば０に設定される。
いくつかの実施例では、メモリアクセス命令が実行されるとき、このメモリアクセス命令に対応するエントリ２０４内のアドレス部分は、クロックサイクルごとに更新される。その結果、更新されたアドレス部分には、アクセスされていないアドレス空間のみが記憶される。所定の命令１１２が実行されるとき、レジスタ又はキャッシュメモリを定期的にスキャンして、アクセスされていない残りのアドレス空間を決定する。
いくつかの実施例では、メモリアクセスが実行されるとき、アクセスされるアドレス空間は、エントリ２０４に記憶される。所定の命令１１２が検出されかつ所定の命令１１２が実行される場合、エントリ２０４内のアドレス部分をアクセスされていない残りのアドレス空間に更新し、次にレジスタ又はキャッシュメモリを定期的にスキャンして、アクセスされていない残りのアドレス空間を決定する。上記の例は、単に本開示を説明するためのものであり、本開示を具体的に限定するものではない。
上記の図２は、本開示のいくつかの実施例による記憶装置に記憶されたアドレス空間の構成２００の概略図を示す。以下に図３を参照して本開示の実施形態による命令を実行するための方法３００のフローチャートを説明する。方法３００は、図１のコンピューティングデバイス１０２又は他の任意の適切なデバイスによって実現することができる。
ブロック３０２において、コンピューティングデバイスは、実行のために第１のメモリアクセス命令を取得し、第１のメモリアクセス命令は、アクセスされるメモリの第１のアドレス空間を含む。
例えば、図１のコンピューティングデバイス１０２は、プログラムを実行するときに第１のメモリアクセス命令を取得する。次に、コンピューティングデバイス１０２は、この第１のメモリアクセス命令を実行する。
いくつかの実施例では、まず、コンピューティングデバイス１０２は、第１のメモリアクセス命令を受信し、第１のメモリアクセス命令は、アクセスされるアドレス空間を含み、説明の便宜上、このアドレス空間は、第１のアドレス空間とも呼ばれる。この第１のメモリアクセス命令を実行するとき、コンピューティングデバイス１０２は、第１のアドレス空間をレジスタ又はキャッシュメモリに記憶する。一例では、この第１のアドレス空間をレジスタに記憶した後、対応するレジスタのフラグビットを所定の値に設定する。一例では、この第１のアドレス空間は、キャッシュメモリに記憶される。この第１のアドレス空間をキャッシュメモリに記憶した後、対応するフラグビットを設定して、このアドレス空間がメモリアクセス命令によってアクセスされるアドレス空間であることを識別する。上記の例は、単に本開示を説明するためのものであり、本開示を具体的に限定するものではない。このようにすることで、第１のアドレス空間内の残りのアドレス空間を速く決定することができる。
ブロック３０４において、コンピューティングデバイスは、メモリ内のアクセスされるアドレス空間を監視するための所定の命令が検出されたか否かを判定する。図１に示すように、コンピューティングデバイス１０２は、メモリ内のアクセスされるアドレス空間を監視するための所定の命令１１２を検出する。
いくつかの実施例では、メモリ内のアクセスされるアドレス空間を監視するための所定の命令１１２が検出されない場合、後続の命令を取得し続け、そして取得された後続の命令を実行し続ける。このようにすることで、所定の命令１１２に遭遇しない場合、他の命令を迅速に実行することができる。
メモリ内のアクセスされるアドレス空間を監視するための所定の命令１１２が検出された場合、ブロック３０６において、コンピューティングデバイスは、所定の命令１１２を実行して、第１のメモリアクセス命令によってアクセスされていない第１のアドレス空間内の残りのアドレス空間を取得する。図１に示すように、命令の実行中に所定の命令１１２、例えば調整されたフェンス命令に遭遇した場合、コンピューティングデバイス１０２は、この所定の命令１１２を実行する。このとき、コンピューティングデバイス１０２は、この所定の命令１１２よりも前のメモリアクセス命令によってアクセスされていない残りのアドレス空間を取得することができる。
いくつかの実施例では、この所定の命令１１２が検出された場合、コンピューティングデバイス１０２は、第１のメモリアクセス命令によってアクセスされたアクセス済みアドレス空間を決定する。
次に、アクセス済みアドレス空間に基づいて残りのアドレス空間を決定する。このようにすることで、メモリアクセス命令によってアクセスされていないアドレス空間を迅速かつタイムリーに取得することができる。
一例では、第１のメモリアクセス命令が実行されるとき、第１のメモリアクセス命令によってアクセスされる第１のアドレス空間は、レジスタ又はキャッシュメモリに書き込まれる。当該所定の命令１１２が実行されるとき、第１のメモリアクセス命令によってすでにアクセスされたアドレス空間を検出し、レジスタ又はキャッシュメモリに記憶された第１のアドレス空間から、すでにアクセスされたアドレス空間を除去することにより、残りのアドレス空間を決定する。次に、レジスタ又はキャッシュメモリ内の第１のアドレス空間をアクセスされていない残りのアドレス空間に更新する。代替可能に又は追加可能に、クロックサイクルごとに、第１のメモリアクセス命令によってすでにアクセスされたアドレス空間に基づいて、アクセスされていない残りのアドレス空間を更新する。
いくつかの例では、第１のメモリアクセス命令が実行されるとき、第１のアドレス空間を保存する。メモリアクセス命令が実行されるとき、クロックサイクルごとに、この第１のアドレス空間を、アクセスされていない残りのアドレス空間に定期的に更新する。前記所定の命令１１２が実行されるとき、このレジスタ又はキャッシュメモリをスキャンして残りのアドレス空間を取得する。
いくつかの実施例では、コンピューティングデバイス１０２は、クロックサイクルごとに残りのアドレス空間を取得する。例えば、所定の命令１１２が実行されるとき、各クロックサイクルが終了するときに、残りのアドレス空間を取得する。上記の例は、単に本開示を説明するためのものであり、本開示を具体的に限定するものではない。このようにすることで、正確な残りのアドレス空間をタイムリーに取得することができる。
ブロック３０８において、コンピューティングデバイスは、残りのアドレス空間を、実行する第２のメモリアクセス命令に含まれる第２のアドレス空間と比較する。ブロック３１０において、コンピューティングデバイスは、残りのアドレス空間と第２のアドレス空間とが少なくとも部分的にオーバーラップしているか否かを判定する。
残りのアドレス空間と第２のアドレス空間とが少なくとも部分的にオーバーラップしているか否かを判定するとき、ブロック３１２において、コンピューティングデバイスは、第２のメモリアクセス命令の実行を一時停止する。オーバーラップしていると、第１のメモリアクセス命令と第２のメモリアクセス命令とが同じアドレス空間にアクセスしたことを示す。データのセキュリティ及び一致性を確保するために、第２のメモリアクセス命令によるメモリへのアクセスを一時停止する必要がある。
以下に図４を参照してオーバーラップの判定プロセスを説明する。図４は、本開示のいくつかの実施例によるアドレス空間の一例４００の概略図を示す。図４では、アドレス空間４０２は、第１のメモリアクセス命令によってアクセスされる残りのアドレス空間である。アドレス空間４０４は、第２のメモリアクセス命令によってアクセスされる第２のアドレス空間である。図４に示すように、アドレス空間４０２とアドレス空間４０４とは部分的に同じであり、これは、２つのアドレス空間が部分的にオーバーラップしていることを示す。図４は、単にオーバーラップを説明するための一例であり、本開示を具体的に限定するものではない。
図３に戻って説明し続ける。いくつかの実施例では、コンピューティングデバイス１０２は、残りのアドレス空間と第２のアドレス空間とのオーバーラップ空間が第１のメモリアクセス命令によってアクセスされたか否かを定期的に判定する。例えば、更新された残りのアドレス空間をクロックサイクルごとに取得した後、コンピューティングデバイス１０２は、残りのアドレス空間と第２のアドレス空間とのオーバーラップ空間が第１のメモリアクセス命令によってアクセスされたか否かを判定する。オーバーラップ空間が第１のメモリアクセス命令によってアクセスされた場合、コンピューティングデバイス１０２は、一時停止された第２のメモリアクセス命令の実行を再開する。代替可能に又は追加可能に、第２のメモリアクセス命令内の第２のアドレス空間は、さらに所定の命令よりも前に実行された他のメモリアクセス命令の残りのアドレス空間とオーバーラップしている場合、第２のアドレス空間とオーバーラップしているオーバーラップ空間がすべてアクセスされるまで待機してから第２のメモリアクセス命令を実行する必要がある。このようにすることで、一時停止された命令をタイムリーに実行することができ、命令処理効率が向上する。
いくつかの実施例では、残りのアドレス空間と第２のアドレス空間とがオーバーラップしない場合、コンピューティングデバイス１０２は、第２のメモリアクセス命令を実行する。このようにすることで、オーバーラップしているアドレス空間にアクセスしない命令がタイムリーに処理されることを確保することができ、命令処理効率が向上し、命令処理時間が削減される。
この方法により、メモリアクセス命令が占める必要のあるアドレスセグメントを動的に監視し、メモリアクセス制御命令がブロックされるとの判断を細かくし、不要なプロセッサ待機時間遅延を減らし、プロセッサの性能を向上させることができる。
図５は、本開示の実施例による命令を処理するための装置５００の概略ブロック図である。図５に示すように、装置５００は、実行のために第１のメモリアクセス命令を取得するように構成され、第１のメモリアクセス命令は、アクセスされるメモリの第１のアドレス空間を含む取得モジュール５０２を含む。装置５００は、メモリ内のアクセスされるアドレス空間を監視するための所定の命令が検出されたことに応答して、所定の命令を実行して、第１のメモリアクセス命令によってアクセスされていない第１のアドレス空間内の残りのアドレス空間を取得するように構成される第１の実行モジュール５０４をさらに含む。装置５００は、残りのアドレス空間を、実行される第２のメモリアクセス命令に含まれる第２のアドレス空間と比較するように構成される比較モジュール５０６をさらに含む。装置５００は、残りのアドレス空間と第２のアドレス空間とが少なくとも部分的にオーバーラップしていることに応答して、第２のメモリアクセス命令の実行を一時停止するように構成される一時停止モジュール５０８をさらに含む。
いくつかの実施例では、装置５００は、残りのアドレス空間と第２のアドレス空間とのオーバーラップ空間が第１のメモリアクセス命令によってアクセスされたことに応答して、一時停止された第２のメモリアクセス命令の実行を再開するように構成される実行継続モジュールをさらに含む。
いくつかの実施例では、装置５００は、残りのアドレス空間と第２のアドレス空間とがオーバーラップしないことに応答して、第２のメモリアクセス命令を実行するように構成される第２の実行モジュールをさらに含む。
いくつかの実施例では、取得モジュール５０２は、第１のメモリアクセス命令を受信するように構成される受信モジュールと、第１のメモリアクセス命令に含まれる第１のアドレス空間を決定するように構成される決定モジュールと、第１のアドレス空間をレジスタ又はキャッシュメモリに記憶するように構成される記憶モジュールとを含む。
いくつかの実施例では、第１の実行モジュール５０４は、所定の命令が検出されたことに応答して、第１のメモリアクセス命令によってアクセスされたアクセス済みアドレス空間を決定するように構成されるアクセス済みアドレス空間決定サブモジュールと、アクセス済みアドレス空間に基づいて残りのアドレス空間を決定するように構成される第１の残りアドレス空間決定サブモジュールとを含む。
いくつかの実施例では、装置５００は、クロックサイクルごとに残りのアドレス間隔を取得するように構成される第２の残りアドレス空間決定モジュールをさらに含む。
いくつかの実施例では、装置５００は、メモリ内のアクセスされるアドレス空間を監視するための所定の命令が検出されないことに応答して、取得された第３のプログラム命令を実行するように構成される取得命令実行モジュールをさらに含む。
本出願の実施例によれば、本出願は、電子機器と読み取り可能な記憶媒体とをさらに提供する。
図６は、本開示の実施例を実施可能な電子機器６００の概略ブロック図である。電子機器６００は、図１のコンピューティングデバイス１０２を実現するために使用され得る。
図に示すように、電子機器６００は、読み取り専用メモリ（ＲＯＭ）６０２に記憶されたコンピュータプログラム命令、又は記憶ユニット６０８からランダムアクセスメモリ（ＲＡＭ）６０３にロードされたコンピュータプログラム命令に応じて、各種の適切な動作及び処理を実行することができるコンピューティングユニット６０１を含む。ＲＡＭ６０３には、電子機器６００の動作に必要な各種のプログラム及びデータも記憶されてもよい。コンピューティングユニット６０１、ＲＯＭ６０２及びＲＡＭ６０３は、バス６０４を介して互いに接続する。入力／出力（Ｉ／Ｏ）インターフェース６０５もバス６０４に接続される。
キーボードやマウスなどの入力ユニット６０６と、様々タイプのディスプレイやスピーカーなどの出力ユニット６０７と、磁気ディスクや光ディスクなどの記憶ユニット６０８と、ネットワークカード、モデム、無線通信トランシーバなどの通信ユニット６０９とを含む、電子機器６００内の複数のコンポーネントは、Ｉ／Ｏインタフェース６０５に接続される。通信ユニット６０９は、電子機器６００がインターネットなどのコンピュータネットワーク及び／又は様々な電気通信ネットワークを介して他のデバイスと情報／データを交換することを許容する。
コンピューティングユニット６０１は、処理及びコンピューティング機能を備えた様々な汎用及び／又は専用処理コンポーネントであってもよい。コンピューティングユニット６０１のいくつかの例は、中央処理ユニット（ＣＰＵ）、グラフィックス処理ユニット（ＧＰＵ）、様々な専用の人工知能（ＡＩ）コンピューティングチップ、機械学習モデルアルゴリズムを実行する様々なコンピューティングユニット、デジタル信号プロセッサ（ＤＳＰ）、及び適切なプロセッサ、コントローラ、マイクロコントローラなどを含むがこれらに限定されない。コンピューティングユニット６０１は、上述した各方法及び処理、例えば方法３００を実行する。例えば、いくつかの実施例では、方法３００は、機械読み取り可能な媒体例えばメモリユニット６０８に有形で含まれるコンピュータソフトウェアプログラムとして実現されてもよい。いくつかの実施例では、コンピュータプログラムの一部又は全部はＲＯＭ６０２及び／又は通信ユニット６０９を介して電子機器６００にロード及び／又はインストールされてもよい。コンピュータプログラムがＲＡＭ６０３にロードされてコンピューティングユニット６０１によって実行される場合、上述した方法３００の一つ又は複数のステップを実行することができる。代替的に、他の実施例では、コンピューティングユニット６０１は、他の適切な方式（例えば、ファームウェアによって）により、方法３００を実行するように構成されてもよい。
本明細書で説明された機能は、少なくとも部分的に一つ又は複数のハードウェア論理コンポーネントによって実行されてもよい。例えば、利用可能なる典型的なハードウェアロジックコンポーネントは、フィールドプログラマブルゲートアレイ（ＦＰＧＡ）、特定用途向け集積回路（ＡＳＩＣ）、特定用途向け標準製品（ＡＳＳＰ）、システムオンチップ（ＳＯＣ）、プログラマブルロジックデバイス（ＣＰＬＤ）などを含むがこれらに限定されない。
本開示の方法を実施するためのプログラムコードは一つ又は複数のプログラミング言語のいかなる組み合わせで書かれてもよい。これらのプログラムコードが汎用コンピュータ、専用コンピュータ又はその他のプログラマブルデータ処理装置のプロセッサ又はコントローラーに提供されてもよいため、プログラムコードがプロセッサ又はコントローラーによって実行されると、フローチャート及び／又はブロック図で規定された機能／動作が実施される。プログラムコードは、完全に又は部分にマシンで実行されてもよく、独立したソフトウェアパッケージとして部分的にマシンで実行され且つ部分的にリモートマシンで実行され、又は完全にリモートマシン又はサーバーで実行される。
本開示のコンテキストでは、機械読み取り可能な媒体は、命令実行システム、装置又は機器によって用いられてもよく又はそれらと組み合わせて用いられてもよいプログラムを含み、又は記憶することができる有形の媒体であってもよい。機械読み取り可能な媒体は、機械読み取り可能な信号媒体又は機械読み取り可能な記憶媒体であってもよい。機械読み取り可能な媒体は、電子、磁気、光学、電磁気、赤外線、又は半導体システム、装置又は機器、又は上述した内容のいかなる適切な組み合わせを含むことができるがこれらに限定されない。機械読み取り可能な記憶媒体のより具体的な例には、一つ又は複数のワイヤに基づく電気接続、ポータブルコンピューターディスク、ハードディスク、ランダムアクセスメモリ（ＲＡＭ）、読み取り専用メモリ（ＲＯＭ）、消去可能プログラマブル読み取り専用メモリ（ＥＰＲＯＭ又はフラッシュメモリ）、光ファイバー、ポータブルコンパクトディスク読み取り専用メモリ（ＣＤ－ＲＯＭ）、光学ストレージデバイス、磁気ストレージデバイス、又は上記内容のいかなる適切な組み合わせが含まれる。
また、各動作は、特定の順序で説明されるが、これは、この動作が示している特定の順序又は順番で実行されることを要求し、又は、望ましい結果を取得するために、図示されるすべての動作が実行されることを要求すると理解されるべきである。一定の環境において、マルチタスクと並行処理が有利である可能性がある。同様に、上記の論述にいくつかの具体的な実現の詳細が含まれているが、これらは、本開示の範囲を制限するものとして解釈されるべきではない。別個の実施例のコンテキストで説明されるいくつかの特徴はさらに単一の実現で組み合わせて実現されてもよい。逆に、単一の実現のコンテキストで説明される様々な特徴も複数の実現で別々に実施されてもよく、又はいかなる適切なサブ組み合わせで実施されてもよい。
本主題は、構成特徴及び／又は方法論理的動作に固有の言語で説明されたが、添付の特許請求の範囲で定義される主題が必ずしも上記の特定の特徴又は動作に限定されないことを理解すべきである。逆に、上述した特定の特徴及び動作は、単に特許請求の範囲を実現する例示的な形態に過ぎない。

Claims (15)

  1. コンピュータによって命令を実行するための方法であって、
    実行のために第１のメモリアクセス命令を取得するステップであって、前記第１のメモリアクセス命令は、アクセスされるメモリの第１のアドレス空間を含むステップと、
    メモリ内のアクセスされるアドレス空間を監視するための所定の命令が検出されたことに応答して、前記所定の命令を実行して、前記第１のメモリアクセス命令によってアクセスされていない前記第１のアドレス空間内の残りのアドレス空間を取得するステップと、
    第２のメモリアクセス命令が取得された場合、前記残りのアドレス空間を、実行される前記第２のメモリアクセス命令に含まれる第２のアドレス空間と比較するステップと、
    前記残りのアドレス空間と前記第２のアドレス空間とが少なくとも部分的なオーバーラップしていることに応答して、前記第２のメモリアクセス命令の実行を一時停止するステップと、
    前記残りのアドレス空間と前記第２のアドレス空間とのオーバーラップ空間が前記第１のメモリアクセス命令によってアクセスされたことに応答して、一時停止された前記第２のメモリアクセス命令の実行を再開するステップとを含む、
    ことを特徴とする命令を実行するための方法。
  2. 前記残りのアドレス空間と前記第２のアドレス空間とがオーバーラップしないことに応答して、前記第２のメモリアクセス命令を実行するステップをさらに含む、
    ことを特徴とする請求項１に記載の方法。
  3. 第１のメモリアクセス命令を取得するステップは、
    前記第１のメモリアクセス命令を受信するステップと、
    前記第１のメモリアクセス命令に含まれる前記第１のアドレス空間を決定するステップと、
    前記第１のアドレス空間をレジスタ又はキャッシュメモリに記憶するステップとを含む、
    ことを特徴とする請求項１に記載の方法。
  4. 前記残りのアドレス空間を取得するステップは、
    前記所定の命令が検出されたことに応答して、前記第１のメモリアクセス命令によってアクセスされたアクセス済みアドレス空間を決定するステップと、
    前記アクセス済みアドレス空間に基づいて前記残りのアドレス空間を決定するステップとを含む、
    ことを特徴とする請求項１に記載の方法。
  5. クロックサイクルごとに前記残りのアドレス空間を取得するステップをさらに含む、
    ことを特徴とする請求項１に記載の方法。
  6. メモリ内のアクセスされるアドレス空間を監視するための所定の命令が検出されていないことに応答して、取得された次のプログラム命令を実行するステップをさらに含む、
    ことを特徴とする請求項１に記載の方法。
  7. 実行のために第１のメモリアクセス命令を取得するように構成され、前記第１のメモリアクセス命令は、アクセスされるメモリの第１のアドレス空間を含む取得モジュールと、
    メモリ内のアクセスされるアドレス空間を監視するための所定の命令が検出されたことに応答して、前記所定の命令を実行して、前記第１のメモリアクセス命令によってアクセスされていない前記第１のアドレス空間内の残りのアドレス空間を取得するように構成される第１の実行モジュールと、
    第２のメモリアクセス命令が取得された場合、前記残りのアドレス空間を、実行される前記第２のメモリアクセス命令に含まれる第２のアドレス空間と比較するように構成される比較モジュールと、
    前記残りのアドレス空間と前記第２のアドレス空間とが少なくとも部分的なオーバーラップしていることに応答して、前記第２のメモリアクセス命令の実行を一時停止するように構成される一時停止モジュールと、
    前記残りのアドレス空間と前記第２のアドレス空間とのオーバーラップ空間が前記第１のメモリアクセス命令によってアクセスされたことに応答して、一時停止された前記第２のメモリアクセス命令の実行を再開するように構成される実行継続モジュールと、を含む、
    ことを特徴とする命令を実行するための装置。
  8. 前記残りのアドレス空間と前記第２のアドレス空間とがオーバーラップしないことに応答して、前記第２のメモリアクセス命令を実行するように構成される第２の実行モジュールをさらに含む、
    ことを特徴とする請求項７に記載の装置。
  9. 前記取得モジュールは、
    前記第１のメモリアクセス命令を受信するように構成される受信モジュールと、
    前記第１のメモリアクセス命令に含まれる前記第１のアドレス空間を決定するように構成される決定モジュールと、
    前記第１のアドレス空間をレジスタ又はキャッシュメモリに記憶するように構成される記憶モジュールとを含む、
    ことを特徴とする請求項７に記載の装置。
  10. 前記第１の実行モジュールは、
    前記所定の命令が検出されたことに応答して、前記第１のメモリアクセス命令によってアクセスされたアクセス済みアドレス空間を決定するように構成されるアクセス済みアドレス空間決定サブモジュールと、
    前記アクセス済みアドレス空間に基づいて前記残りのアドレス空間を決定するように構成される残りアドレス空間決定サブモジュールとを含む、
    ことを特徴とする請求項７に記載の装置。
  11. クロックサイクルごとに前記残りのアドレス空間を取得するように構成される残りアドレス空間決定モジュールをさらに含む、
    ことを特徴とする請求項７に記載の装置。
  12. メモリ内のアクセスされるアドレス空間を監視するための所定の命令が検出されないことに応答して、取得された次のプログラム命令を実行するように構成される取得命令実行モジュールをさらに含む、
    ことを特徴とする請求項７に記載の装置。
  13. 少なくとも１つのプロセッサと、
    前記少なくとも１つのプロセッサに通信可能に接続されたメモリとを含み、
    前記メモリには前記少なくとも１つのプロセッサによって実行可能な命令が記憶されており、前記命令が前記少なくとも１つのプロセッサによって実行される場合、前記少なくとも１つのプロセッサが請求項１～６のいずれか一項に記載の方法を実行可能である、
    ことを特徴とする電子機器。
  14. コンピュータに請求項１～６のいずれか一項に記載の方法を実行させるためのコンピュータ命令を記憶している、
    ことを特徴とする非一時的コンピュータ読み取り可能な記憶媒体。
  15. コンピュータに請求項１～６のいずれか一項に記載の方法を実行させる、
    ことを特徴とするコンピュータプログラム。
JP2021106589A 2020-07-20 2021-06-28 命令を実行するための方法、装置、機器及びコンピュータ読み取り可能な記憶媒体 Active JP7262520B2 (ja)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
CN202010700198.X 2020-07-20
CN202010700198.XA CN111857591A (zh) 2020-07-20 2020-07-20 用于执行指令的方法、装置、设备和计算机可读存储介质

Publications (2)

Publication Number Publication Date
JP2021157843A JP2021157843A (ja) 2021-10-07
JP7262520B2 true JP7262520B2 (ja) 2023-04-21

Family

ID=73000615

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2021106589A Active JP7262520B2 (ja) 2020-07-20 2021-06-28 命令を実行するための方法、装置、機器及びコンピュータ読み取り可能な記憶媒体

Country Status (5)

Country Link
US (1) US11748099B2 (ja)
EP (1) EP3872629B1 (ja)
JP (1) JP7262520B2 (ja)
KR (1) KR20210097655A (ja)
CN (1) CN111857591A (ja)

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN111857591A (zh) * 2020-07-20 2020-10-30 北京百度网讯科技有限公司 用于执行指令的方法、装置、设备和计算机可读存储介质
CN117171065B (zh) * 2023-11-02 2024-03-01 摩尔线程智能科技(北京)有限责任公司 地址管理方法、装置、电子设备及存储介质

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2001184259A (ja) 1999-12-22 2001-07-06 Nec Kofu Ltd 演算処理装置及び該装置におけるデータ転送方法
US20160110296A1 (en) 2014-10-17 2016-04-21 Sk Hynix Memory Solutions Inc. Lba blocking table for ssd controller

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3171891B2 (ja) * 1991-11-08 2001-06-04 キヤノン株式会社 表示制御装置
US7363474B2 (en) * 2001-12-31 2008-04-22 Intel Corporation Method and apparatus for suspending execution of a thread until a specified memory access occurs
US7506132B2 (en) * 2005-12-22 2009-03-17 International Business Machines Corporation Validity of address ranges used in semi-synchronous memory copy operations
US9778949B2 (en) * 2014-05-05 2017-10-03 Google Inc. Thread waiting in a multithreaded processor architecture
CN105683922B (zh) * 2014-10-03 2018-12-11 英特尔公司 实现监视对地址的写入的指令的可扩展机制
US9921750B2 (en) * 2014-11-20 2018-03-20 Samsung Electronics Co., Ltd. Solid state drive (SSD) memory cache occupancy prediction
CN112400170A (zh) * 2018-06-24 2021-02-23 海克斯伍安全公司 配置、实施和监控可信执行环境的分离
US11635965B2 (en) * 2018-10-31 2023-04-25 Intel Corporation Apparatuses and methods for speculative execution side channel mitigation
US11055228B2 (en) * 2019-01-31 2021-07-06 Intel Corporation Caching bypass mechanism for a multi-level memory
CN111857591A (zh) * 2020-07-20 2020-10-30 北京百度网讯科技有限公司 用于执行指令的方法、装置、设备和计算机可读存储介质
US11604735B1 (en) * 2021-12-02 2023-03-14 Western Digital Technologies, Inc. Host memory buffer (HMB) random cache access

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2001184259A (ja) 1999-12-22 2001-07-06 Nec Kofu Ltd 演算処理装置及び該装置におけるデータ転送方法
US20160110296A1 (en) 2014-10-17 2016-04-21 Sk Hynix Memory Solutions Inc. Lba blocking table for ssd controller

Also Published As

Publication number Publication date
JP2021157843A (ja) 2021-10-07
KR20210097655A (ko) 2021-08-09
EP3872629B1 (en) 2023-09-27
US20210342149A1 (en) 2021-11-04
EP3872629A2 (en) 2021-09-01
US11748099B2 (en) 2023-09-05
CN111857591A (zh) 2020-10-30
EP3872629A3 (en) 2022-01-05

Similar Documents

Publication Publication Date Title
US9256915B2 (en) Graphics processing unit buffer management
US11474712B2 (en) Method, apparatus, device and storage medium for managing access request
JP7262520B2 (ja) 命令を実行するための方法、装置、機器及びコンピュータ読み取り可能な記憶媒体
US8117389B2 (en) Design structure for performing cacheline polling utilizing store with reserve and load when reservation lost instructions
US7600076B2 (en) Method, system, apparatus, and article of manufacture for performing cacheline polling utilizing store with reserve and load when reservation lost instructions
US20200409703A1 (en) Methods, devices, and media for processing loop instruction set
US7581067B2 (en) Load when reservation lost instruction for performing cacheline polling
KR102287677B1 (ko) 데이터 액세스 방법, 장치, 기기 및 저장 매체
US9390015B2 (en) Method for performing cacheline polling utilizing a store and reserve instruction
US11307801B2 (en) Method, apparatus, device and storage medium for processing access request
US8219763B2 (en) Structure for performing cacheline polling utilizing a store and reserve instruction
US9697127B2 (en) Semiconductor device for controlling prefetch operation
US8601488B2 (en) Controlling the task switch timing of a multitask system
US9983874B2 (en) Structure for a circuit function that implements a load when reservation lost instruction to perform cacheline polling
KR20210156759A (ko) 큐 가용성 모니터링을 위한 시스템, 방법 및 장치
WO2018076979A1 (zh) 一种指令间数据依赖的检测方法和装置
CN113342254A (zh) 数据存储装置及其操作方法
US8412862B2 (en) Direct memory access transfer efficiency
CN115269199A (zh) 数据处理方法、装置、电子设备及计算机可读存储介质
US20040168154A1 (en) Software processing method and software processing system
US7877533B2 (en) Bus system, bus slave and bus control method
JP7092783B2 (ja) ペンディング中のロード及びストアの個別トラッキング
US20110320781A1 (en) Dynamic data synchronization in thread-level speculation
CN111522600B (zh) 一种在dsp上的异构计算框架构建方法及系统
CN117063155A (zh) 检测卸载操作中的执行风险

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20210628

A711 Notification of change in applicant

Free format text: JAPANESE INTERMEDIATE CODE: A711

Effective date: 20211018

RD03 Notification of appointment of power of attorney

Free format text: JAPANESE INTERMEDIATE CODE: A7423

Effective date: 20220204

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20220906

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20221205

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20230404

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20230411

R150 Certificate of patent or registration of utility model

Ref document number: 7262520

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150