JP7251436B2 - 電源装置及び電源制御プログラム - Google Patents

Description

開示の技術は、電源装置及び電源制御プログラムに関する。

電源装置に関する技術として、以下の技術が知られている。例えば、ダイオードブリッジ回路と、主インダクタと、主スイッチング素子と、主ダイオードと、補助インダクタと、補助スイッチング素子と、補助ダイオードと、平滑コンデンサとを備えたＡＣ－ＤＣコンバータが知られている。このＡＣ－ＤＣコンバータは、交流電源からの入力電流の瞬時値が所定値より小さい期間には、主スイッチング素子を停止して、補助スイッチング素子の動作によりハードスイッチングで電力変換を行う。

トランスの一次巻線に接続されたスイッチング素子と、トランスの二次巻線に接続された補助スイッチング素子と、制御部と、を含むスイッチング電源回路が知られている。制御部は、出力電圧を監視し、同出力電圧がほぼ一定になるようにスイッチング素子及び補助スイッチング素子のオン時間を制御する。

国際公開第２０１１／０８３５０３号 特開２００４－３５７４９５号公報

交流電力を直流電力に変換する電源装置として最も単純なものは、ブリッジ接続された複数のダイオードを含んで構成される全波整流回路と、出力電圧を平滑化するためのキャパシタにより構成され得る。このような単純な構成の電源装置においては、電源装置に入力される交流電圧のピーク付近においてのみ電源装置に電流が流入する。すなわち、入力電流の波形は、正弦波から大きく歪み、力率が低下する。この場合、商用電源の周波数（５０Ｈｚまたは６０Ｈｚ）の整数倍の高調波電流成分が発生する。この高調波電流成分が、商用電源側に大量に流出すると、電力の送配電設備を損傷させるなどの問題が発生する。

そこで、電源装置においては、入力電流の波形を入力電圧の波形に近づける（力率を１に近づける）ためのＰＦＣ（power factor correction）回路が備えられる。ＰＦＣ回路は、例えば、インダクタ、スイッチング素子、ダイオードを含んで構成される。スイッチング素子は、オン状態となることによりインダクタに流れる電流を出力端子に向かう経路とは異なる経路に分岐させる。スイッチング素子がオフ状態となることで、スイッチング素子のオン期間中にインダクタに蓄積されたエネルギーがダイオードを介して出力端子から放出される。スイッチング素子のスイッチングを適切に制御することで、入力電流の波形を入力電圧の波形に近づけることが可能となる。

ＰＦＣ回路を構成するスイッチング素子のスイッチング周波数を高くすることで、電源装置を小型化することが可能である。ここで、スイッチング素子に起因して発生する損失として、以下のものが挙げられる。１つ目は、スイッチング素子の抵抗成分に流れる電流による損失（抵抗損失）である。２つ目は、スイッチング素子がオンオフする際の過渡状態における損失（スイッチング損失）である。３つ目は、スイッチング素子のゲート容量に起因する損失（ドライブ損失）である。４つ目は、スイッチング素子の出力容量に起因する損失（出力損失）である。上記した損失のうち、スイッチング損失、ドライブ損失、出力損失は、スイッチング周波数が高くなる程、大きくなる。従って、スイッチング周波数の高周波化及び電源装置の小型化には限界があった。特に、大電力のスイッチングに使用されるＩＧＢＴ（Insulated Gate Bipolar Transistor）は、ＭＯＳＦＥＴ（Metal-Oxide-Semiconductor Field-Effect Transistor）と比較して、オフ時におけるテール電流が顕著であり、オフ時におけるスイッチング損失が大きいため、高周波化が困難である。スイッチング素子に起因して発生する損失を抑制する方法として、ＰＦＣ回路をソフトスイッチ型の構成とする方法が考えられる。ソフトスイッチ型のＰＦＣ回路は、電源装置の力率を改善するための主たる機能を担う第１のスイッチング素子に加え、補助的な第２のスイッチング素子を含む。第２のスイッチング素子は、第１のスイッチング素子のオンオフのタイミングに合わせてオンオフすることで、第１のスイッチング素子に付随するキャパシタ成分に蓄積されたエネルギーが、負荷側に回生される。しかしながら、第１のスイッチング素子の一端に生じる電圧である素子電圧のレベルにかかわらず第２のスイッチング素子をスイッチングさせた場合には、損失がかえって大きくなる場合がある。

開示の技術は、１つの側面として、第２のスイッチング素子のスイッチングを素子電圧のレベルに応じて制御することで、素子電圧のレベルにかかわらず第２のスイッチング素子をスイッチングさせた場合に生じる損失を抑制することを目的とする。

開示の技術に係る電源装置は、第１のインダクタ、第１のスイッチング素子、第２のインダクタ、第２のスイッチング素子、第１の制御部及び第２の制御部を備える。前記第１のインダクタは、一端に入力電圧が入力される。前記第１のスイッチング素子は、一端が前記第１のインダクタの他端に接続され、オン状態となることにより、前記第１のインダクタに流れる電流を出力端子に向かう経路とは異なる経路に分岐させる。第２のインダクタは、一端が前記第１のスイッチング素子の一端に接続されている。第２のスイッチング素子は、一端が前記第２のインダクタの他端に接続され、オン状態となることにより、前記第２のインダクタに流れる電流を前記出力端子に向かう経路とは異なる経路に分岐させる。前記第１の制御部は、前記第１のスイッチング素子のスイッチングを制御する。前記第２の制御部は、前記第１のスイッチング素子の一端に生ずる電圧である素子電圧のレベルが、第１のレベルより高い場合に、前記第１のスイッチング素子がオフ状態からオン状態に切り替わる前に、前記第２のスイッチング素子をオフ状態からオン状態に切り替える。前記第２の制御部は、前記素子電圧のレベルが、前記第１のレベルより高い場合に、前記第１のスイッチング素子がオフ状態からオン状態に切り替わった後に、前記第２のスイッチング素子をオン状態からオフ状態に切り替える。前記第２の制御部は、前記素子電圧のレベルが、前記第１のレベルより低い場合に、前記第２のスイッチング素子のスイッチングを停止させる。

開示の技術は、１つの側面として、第２のスイッチング素子のスイッチングを素子電圧のレベルに応じて制御することで、素子電圧のレベルにかかわらず第２のスイッチング素子をスイッチングさせた場合に生じる損失を抑制する、という効果を奏する。

開示の技術の実施形態に係る電源装置の構成の一例を示す図である。 開示の技術の実施形態に係る電源装置の各部の波形を示すタイミングチャートである。 比較例に係る電源装置の構成の一例を示す図である。 比較例に係る電源装置における出力電圧及び出力電流の波形の一例を示す図である。 開示の技術の実施形態に係る電源装置が備えるＰＦＣ回路の構成の一部を抜粋して示した図である。 開示の技術の実施形態に係る電源装置における出力電圧及び出力電流の波形の一例を示す図である。 下段はスイッチング素子における電圧・電流波形の一例であり、上段は下段の電圧・電流波形に対応するスイッチング素子における損失を示す図である。 開示の技術の実施形態に係る電源装置が備えるＰＦＣ回路の構成の一部を抜粋して示した図である。 開示の技術の他の実施形態に係る電源装置の構成の一例を示す図である。 開示の技術の他の実施形態に係るタイミング調整回路の動作の一例を示すタイミングチャートである。 開示の技術の他の実施形態に係るタイミング調整回路の動作の一例を示すタイミングチャートである。 開示の技術の他の実施形態に係る電源装置の構成の一例を示す図である。 開示の技術の他の実施形態に係るＭＰＵによって実現される機能を示す機能ブロック図である。 開示の技術の他の実施形態に係るＭＰＵのハードウェア構成を示す図である。 開示の技術の他の実施形態に係るプロセッサが電源制御プログラムを実行することにより実施される処理の流れの一例を示すフローチャートである。 開示の技術の他の実施形態に係るプロセッサが電源制御プログラムを実行することにより実施される処理の流れの一例を示すフローチャートである。 開示の技術の第５の実施形態に係る電源装置の構成の一例を示す図である。

以下、本発明の実施形態について図面を参照しつつ説明する。尚、各図面において、実質的に同一又は等価な構成要素又は部分には同一の参照符号を付している。

［第１の実施形態］
図１は、開示の技術の第１の実施形態に係る電源装置１の構成の一例を示す図である。電源装置１は、入力端子Ｔ１、Ｔ２に接続された交流電源１０から供給される交流電力を直流電力に変換して出力端子Ｔ３、Ｔ４から出力するＡＣ－ＤＣコンバータである。電源装置１は、ＥＭＩ（Electromagnetic Interference）フィルタ１１、整流回路１２、電流検出回路１３、ＰＩ（Proportinal Integral）制御器１４、ノイズフィルタ１５、乗算器１６、コンパレータ１７、フリップフロップ１８、クロック発生器１９及び選択回路２０を備えている。また、電源装置１は、インダクタＬ１、Ｌ２、スイッチング素子Ｑ１、Ｑ２、ダイオードＤ１、Ｄ２、ドライバＧ１、Ｇ２、出力キャパシタＣ_Ｏ、入力端子Ｔ１、Ｔ２及び出力端子Ｔ３、Ｔ４を備えている。上記の構成のうち、ＥＭＩフィルタ１１、整流回路１２、出力キャパシタＣ_Ｏ、入力端子Ｔ１、Ｔ２及び出力端子Ｔ３、Ｔ４を除く部分がＰＦＣ回路を構成する。

交流電源１０から供給される交流電力は、ＥＭＩフィルタ１１を介して整流回路１２に入力される。整流回路１２は、ブリッジ接続された４つのダイオードを含んで構成される全波整流回路であり、交流電源１０から供給される交流電力の全波整流を行う。整流回路１２の一方の出力端は、インダクタＬ１及びダイオードＤ１を介して高電位側の出力端子Ｔ３に接続されている。整流回路１２の他方の出力端は、低電位側の出力端子Ｔ４に接続されている。

インダクタＬ１は、一端に全波整流が行われた入力電圧が入力され、他端がダイオードＤ１を介して高電位側の出力端子Ｔ３に接続されている。ダイオードＤ１は、アノードがインダクタＬ１の他端に接続され、カソードが出力端子Ｔ３に接続されている。

スイッチング素子Ｑ１は、電界効果型のトランジスタであり、ドレインがインダクタＬ１とダイオードＤ１との接続点に接続され、ソースが電流検出回路１３に接続され、ゲートがドライバＧ１の出力端に接続されている。スイッチング素子Ｑ１は、ドライバＧ１から出力される駆動信号ｇ１に応じてオンオフする。スイッチング素子Ｑ１は、例えばＧａＮ－ＨＥＭＴ（High Electron Mobility Transistor）であってもよい。また、スイッチング素子Ｑ１は、ＭＯＳＦＥＴまたはＩＧＢＴであってもよい。

スイッチング素子Ｑ１がオン状態となることにより、インダクタＬ１に流れる電流が出力端子Ｔ３に向かう経路とは異なる経路（すなわち、スイッチング素子Ｑ１を通過する経路）に分岐される。スイッチング素子Ｑ１のドレイン－ソース間には、キャパシタＣ１が接続されている。

インダクタＬ２は、一端がスイッチング素子Ｑ１のドレインに接続されており、他端がダイオードＤ２を介して高電位側の出力端子Ｔ３に接続されている。ダイオードＤ２は、アノードがインダクタＬ２の他端に接続され、カソードが出力端子Ｔ３に接続されている。インダクタＬ２のインダクタンスは、インダクタＬ１のインダクタンスよりも小さいことが好ましい。

スイッチング素子Ｑ２は、サイズがスイッチング素子Ｑ１よりも小さい電界効果型のトランジスタであり、従って、寄生容量である出力容量Ｃｏｓｓがスイッチング素子Ｑ１よりも小さい。スイッチング素子Ｑ２は、ドレインがインダクタＬ２とダイオードＤ２との接続点に接続され、ソースが低電位側の出力端子Ｔ４に接続され、ゲートがドライバＧ２の出力端に接続されている。スイッチング素子Ｑ２のドレイン－ソース間には、キャパシタＣ２が接続されている。スイッチング素子Ｑ２は、ドライバＧ２から出力される駆動信号ｇ２に応じてオンオフする。スイッチング素子Ｑ２は、例えばＧａＮ－ＨＥＭＴであってもよい。また、スイッチング素子Ｑ２は、ＭＯＳＦＥＴまたはＩＧＢＴであってもよい。

スイッチング素子Ｑ２がオン状態となることにより、インダクタＬ２に流れる電流が出力端子Ｔ３に向かう経路とは異なる経路（すなわち、スイッチング素子Ｑ２を通過する経路）に分岐される。出力キャパシタＣ_Ｏは、一端が高電位側の出力端子Ｔ３に接続され、他端が低電位側の出力端子Ｔ４に接続されている。出力キャパシタＣ_Ｏは、出力端子Ｔ３－Ｔ４間に出力される出力電圧Ｖｏｕｔの波形を平滑化する。

出力端子Ｔ３から出力される出力電圧Ｖｏｕｔは、抵抗素子Ｒ４及びＲ５によって分圧され、ＰＩ制御器１４に入力されている。ＰＩ制御器１４は、コンパレータ３１、基準電源３２、抵抗素子Ｒ６、Ｒ７及びキャパシタＣ４を含んで構成されている。ＰＩ制御器１４は、抵抗素子Ｒ４及びＲ５を含む分圧回路から供給される出力電圧Ｖｏｕｔの分圧と、基準電源３２から供給される基準電圧とを比較し、比例、積分演算を行うことで、出力電圧Ｖｏｕｔを一定とするための制御電圧ａ１を出力する。制御電圧ａ１は、乗算器１６に供給される。

ノイズフィルタ１５は、抵抗素子Ｒ１、Ｒ２、Ｒ３及びキャパシタＣ３を含んで構成されている。ノイズフィルタ１５は、整流回路１２によって全波整流が行われた入力電圧を、抵抗素子Ｒ１、Ｒ２を含む分圧回路によって分圧し、抵抗素子Ｒ３及びキャパシタＣ３を含むローパスフィルタによってノイズ成分を除去する。ノイズフィルタ１５は、分圧及びノイズ除去を行った入力電圧を制御電圧ａ２として出力する。制御電圧ａ２は、乗算器１６に供給される。

乗算器１６は、制御電圧ａ１とａ２とを乗算した結果を、制御電圧ａ３として出力する。制御電圧ａ３は、交流電源１０から供給されて電源装置１に流入する入力電流の波形を、入力電圧の波形（全波整流波形）に近づけるための目標値である。制御電圧ａ３は、コンパレータ１７に供給される。

電流検出回路１３は、抵抗素子Ｒｄ及び差動増幅器３３を含んで構成されている。抵抗素子Ｒｄは、一端がスイッチング素子Ｑ１のソースに接続され、他端が出力端子Ｔ４に接続されている。電流検出回路１３は、スイッチング素子Ｑ１がオン状態のときにインダクタＬ１に流れる電流の大きさを示す制御電圧ａ４を出力する。制御電圧ａ４は、コンパレータ１７に供給される。

コンパレータ１７は、インダクタＬ１に流れる電流の大きさを示す制御電圧ａ４が、入力電流の波形を入力電圧の波形に近づけるための目標値を示す制御電圧ａ３よりも大きい場合にハイレベルの信号を出力し、それ以外はローレベルの信号を出力する。コンパレータ１７の出力信号は、フリップフロップ１８のリセット入力端子に供給される。クロック発生器１９は、一定周期のクロック信号を出力する。クロック信号はフリップフロップ１８のセット入力端子に供給される。

フリップフロップ１８は、コンパレータ１７から供給される信号がハイレベルとなることでリセットされ、クロック発生器１９から供給されるクロック信号がハイレベルとなることでセットされる。すなわち、フリップフロップ１８は、クロック信号がハイレベルとなるタイミングでスイッチング素子Ｑ１をオン状態とし、インダクタＬ１に流れる電流の大きさが目標値を超えたタイミングでスイッチング素子Ｑ１をオフ状態とする制御信号ａ５を出力する。スイッチング素子Ｑ１が、制御信号ａ５に応じてオンオフすることにより、電源装置１に流入する入力電流の波形を、入力電圧の波形に近づける（力率を１に近づける）ことができる。

制御信号ａ５は、抵抗素子Ｒ８及びキャパシタＣ５を含む遅延回路によって遅延され、ドライバＧ１に供給される。ドライバＧ１は、制御信号ａ５に基づいてスイッチング素子Ｑ１を駆動するための駆動信号ｇ１を生成し、これをスイッチング素子Ｑ１のゲートに供給する。

制御信号ａ５は、選択回路２０にも供給される。選択回路２０は、抵抗素子Ｒ１０及びＲ１１を含む分圧回路、コンパレータ２１、基準電源２２及びＡＮＤゲート２３を含んで構成されている。スイッチング素子Ｑ１のドレイン電圧Ｖ_Ｄは、抵抗素子Ｒ１０及びＲ１１を含む分圧回路によって分圧される。コンパレータ２１は、スイッチング素子Ｑ１のドレイン電圧Ｖ_Ｄの分圧が、基準電源２２から供給される基準電圧Ｖ_ＲＥＦ１よりも高い場合にハイレベルの出力信号を出力し、それ以外の場合はローレベルの出力信号を出力する。ＡＮＤゲート２３は、コンパレータ２１の出力信号と、フリップフロップ１８から供給される制御信号ａ５との論理積を出力する。

すなわち、選択回路２０は、スイッチング素子Ｑ１のドレイン電圧Ｖ_Ｄのレベルが所定のレベルよりも高い場合に制御信号ａ５を通過させ、スイッチング素子Ｑ１のドレイン電圧Ｖ_Ｄのレベルが、所定のレベルよりも低い場合に制御信号ａ５を遮断する。選択回路２０（ＡＮＤゲート２３）の出力信号は、抵抗素子Ｒ９とキャパシタＣ６とを含む微分回路を介してドライバＧ２に供給される。ドライバＧ２は、選択回路２０の出力信号に基づいてスイッチング素子Ｑ２を駆動するための駆動信号ｇ２を生成し、これをスイッチング素子Ｑ２のゲートに供給する。

選択回路２０が制御信号ａ５を通過させた場合、スイッチング素子Ｑ２は、制御信号ａ５の微分に基づいて生成された駆動信号ｇ２に応じたタイミングでオンオフする。一方、選択回路２０が制御信号ａ５を遮断した場合、駆動信号ｇ２が生成されず、スイッチング素子Ｑ２のスイッチングは停止し、スイッチング素子Ｑ２はオフ状態を維持する。このように、選択回路２０は、スイッチング素子Ｑ１のドレイン電圧Ｖ_Ｄのレベルが、所定のレベルよりも低い場合に、制御信号ａ５を遮断することにより、スイッチング素子Ｑ２のスイッチングを停止させ、スイッチング素子Ｑ２をオフ状態に維持する。

図２は、スイッチング素子Ｑ１のドレイン電圧Ｖ_Ｄのレベルが、所定のレベルよりも高い場合（選択回路２０が、制御信号ａ５を通過させる場合）の、電源装置１の各部の波形を示すタイミングチャートである。図２には、制御信号ａ５、ドライバＧ２の入力（微分回路の出力）、ドライバＧ１の入力（遅延回路の出力）、駆動信号ｇ２（ドライバＧ２の出力）、駆動信号ｇ１（ドライバＧ１の出力）、スイッチング素子Ｑ１の電圧・電流及びスイッチング素子Ｑ２の電圧・電流が示されている。なお、スイッチング素子Ｑ１及びＱ２の動作波形において、実線が電圧（ドレイン電圧）であり、点線が電流である。

制御信号ａ５は、クロック発生器１９から出力されるクロック信号の立ち上がりに応じて立ち上がり、インダクタＬ１に流れる電流の大きさが目標値を超えたタイミングで立ち下がる。目標値は、交流電源１０から供給され、電源装置１に流入する入力電流の波形を入力電圧の波形に近づけるべく、ＰＩ制御器１４、ノイズフィルタ１５、乗算器１６によって導出される。

制御信号ａ５は、抵抗素子Ｒ８及びキャパシタＣ５を含む遅延回路によって遅延され、ドライバＧ１に入力される。ドライバＧ１は、遅延回路によって歪みが生じた制御信号ａ５を矩形波に整形し、これを駆動信号ｇ１としてスイッチング素子Ｑ１のゲートに供給する。スイッチング素子Ｑ１は、駆動信号ｇ１に応じてオンオフする。

また、制御信号ａ５は、抵抗素子Ｒ９及びキャパシタＣ６を含む微分回路によって微分され、ドライバＧ２に入力される。ドライバＧ２は、微分回路によって歪みが生じた制御信号ａ５を矩形波に整形し、これを駆動信号ｇ２としてスイッチング素子Ｑ２のゲートに供給する。スイッチング素子Ｑ２は、駆動信号ｇ２に応じてオンオフする。

制御信号ａ５が、抵抗素子Ｒ８及びキャパシタＣ５を含む遅延回路を経由することで、スイッチング素子Ｑ１がオフ状態からオン状態に切り替わるタイミングは、スイッチング素子Ｑ２がオフ状態からオン状態に切り替わるタイミングに対して遅延する。換言すれば、スイッチング素子Ｑ１がオフ状態からオン状態に切り替わる前に、スイッチング素子Ｑ２がオフ状態からオン状態に切り替わる。スイッチング素子Ｑ１のドレイン電圧Ｖ_Ｄが略ゼロとなった後に、スイッチング素子Ｑ１がオン状態に切り替わるように、遅延回路の回路定数（抵抗素子Ｒ８の抵抗値及びキャパシタＣ５のキャパシタンス）が設定される。

制御信号ａ５が、抵抗素子Ｒ９及びキャパシタＣ６を含む微分回路を経由することで、駆動信号ｇ２のパルス幅は、制御信号ａ５のパルス幅に対して狭くなる。スイッチング素子Ｑ１がオフ状態からオン状態に切り替わった後に、スイッチング素子Ｑ２がオン状態からオフ状態に切り替わるように、微分回路の回路定数（抵抗素子Ｒ９の抵抗値及びキャパシタＣ６のキャパシタンス）が設定される。

次に、インダクタＬ１、Ｌ２、スイッチング素子Ｑ１、Ｑ２、ダイオードＤ１、Ｄ２等を含んで構成されるＰＦＣ回路について以下に詳細に説明する。

図３は、ＰＦＣ回路を備えていない比較例に係る電源装置１Ｘの構成の一例を示す図である。すなわち、電源装置１Ｘは、ＥＭＩフィルタ１１、整流回路１２及び出力キャパシタＣ_Ｏのみで構成されている。図４は、比較例に係る電源装置１Ｘにおける出力電圧Ｖｏｕｔ及び出力電流Ｉｏｕｔの波形の一例を示す図である。ＰＦＣ回路を備えていない電源装置１Ｘにおいては、全波整流波形のピーク付近においてのみ電流が出力され、負荷Ｒ_Ｌに供給される。従って、電源装置１Ｘに入力される交流電圧のピーク付近においてのみ電源装置１Ｘに電流が流入する。すなわち、入力電流の波形は、全波整流波形から大きく歪み、力率が低下する。この場合、商用電源の周波数（５０Ｈｚまたは６０Ｈｚ）の整数倍の高調波電流成分が発生する。この高調波電流成分が、商用電源側に大量に流出すると、電力の送配電設備を損傷させるなどの問題が発生する。

図５は、開示の技術の実施形態に係る電源装置１が備えるＰＦＣ回路のうち、インダクタＬ１、スイッチング素子Ｑ１及びダイオードＤ１を抜粋して示した図である。図６は、電源装置１における出力電圧Ｖｏｕｔ及び出力電流Ｉｏｕｔの波形の一例を示す図である。電源装置１において、スイッチング素子Ｑ１がオン状態となることにより、インダクタＬ１に流れる電流が、スイッチング素子Ｑ１を通過する経路に分岐される。スイッチング素子Ｑ１がオン状態からオフ状態に切り替わることにより、スイッチング素子Ｑ１のオン期間中にインダクタＬ１に蓄積されたエネルギーが、ダイオードＤ１を介して出力端子Ｔ３から出力される。スイッチング素子Ｑ１がオンオフを繰り返すことで、インダクタＬ１に流れる電流Ｉ_Ｌの波形は、図６に示すようにのこぎり状となる。電流Ｉ_Ｌのピークのエンベロップが、電源装置１に入力される交流電圧の波形と相似形となるように、スイッチング素子Ｑ１のスイッチングが制御される。負荷Ｒ_Ｌに供給される出力電流Ｉｏｕｔは、出力キャパシタＣ_Ｏによって平滑化される。これにより、交流電源１０からの入力電流の波形を、入力電圧の波形（全波整流波形）に近づけることが可能となり、高調波電流成分の、商用電源側への流出を抑制することが可能となる。

しかしながら、スイッチング素子Ｑ１のスイッチングにより力率を改善するＰＦＣ回路においては、スイッチング素子Ｑ１に起因して発生する損失が問題となる。スイッチング素子Ｑ１に起因して発生する損失としては、以下のものが挙げられる。１つ目は、スイッチング素子Ｑ１の抵抗成分に流れる電流による損失（抵抗損失）である。２つ目は、スイッチング素子Ｑ１がオンオフする際の過渡状態における損失（スイッチング損失）である。３つ目は、スイッチング素子のゲート容量に起因する損失（ドライブ損失）である。４つ目は、スイッチング素子の出力容量Ｃｏｓｓに起因する損失（出力損失）である。上記した損失のうち、スイッチング損失、ドライブ損失、出力損失は、スイッチング周波数が高くなる程、大きくなる。

図７の下段は、スイッチング素子Ｑ１における電圧・電流波形の一例であり、実線が電圧（ドレイン電圧）であり、点線が電流である。図７の上段は、下段の電圧・電流波形に対応するスイッチング素子Ｑ１における損失を示す図である。図７には、スイッチング素子Ｑ１のオン状態への切り替え及びオフ状態への切り替え時においてスイッチング損失が発生し、スイッチング素子Ｑ１のオン期間中において抵抗損失が発生している様子が示されている。

本実施形態に係る電源装置１においては、スイッチング素子Ｑ１に起因して発生する損失を抑制するために、ＰＦＣ回路がソフトスイッチ型の構成を有する。図８は、開示の技術の実施形態に係る電源装置１が備えるＰＦＣ回路のうち、インダクタＬ１、Ｌ２、スイッチング素子Ｑ１、Ｑ２、ダイオードＤ１、Ｄ２及びキャパシタＣ１を抜粋して示した図である。

ソフトスイッチ型のＰＦＣ回路においては、スイッチング素子Ｑ１のドレイン－ソース間にキャパシタＣ１が接続される。これにより、スイッチング素子Ｑ１のオフ時の電圧上昇を遅らせることができ、オフ側におけるスイッチング損失を小さくすることが可能である。なお、スイッチング素子Ｑ１の寄生容量である出力容量Ｃｏｓｓが十分に大きい場合には、キャパシタＣ１を設けることを要しない。

また、ソフトスイッチ型のＰＦＣ回路においては、電源装置１の力率を改善するための主たる機能を担うスイッチング素子Ｑ１、インダクタＬ１、ダイオードＤ１に加え、補助的なスイッチング素子Ｑ２、インダクタＬ２、ダイオードＤ２が設けられる。スイッチング素子Ｑ２は、スイッチング素子Ｑ１がオフ状態からオン状態に切り替わる直前にオン状態とされることで、スイッチング素子Ｑ１に寄生する出力容量Ｃｏｓｓ及びキャパシタＣ１に蓄積されたエネルギーが、インダクタＬ２に蓄えられる。その後、スイッチング素子Ｑ２がオン状態からオフ状態に切り替わることで、スイッチング素子Ｑ２のオン期間中にインダクタＬ２に蓄えられたエネルギーがダイオードＤ２を介して出力端子Ｔ３から出力される。すなわち、スイッチング素子Ｑ１に付随するキャパシタ成分に蓄積されたエネルギーが、負荷側に回生される。

スイッチング素子Ｑ２としてスイッチング素子Ｑ１よりも出力容量Ｃｏｓｓが小さいものを使用することで、両スイッチング素子の出力容量差分のエネルギーを回収することが可能であり、このような回収手段を備えない構成と比較して損失を抑制することができる。また、スイッチング素子Ｑ１のドレイン電圧Ｖ_Ｄが、略ゼロとなった後にスイッチング素子Ｑ１がオフ状態からオン状態に切り替わることで、スイッチング素子Ｑ１のオン側におけるスイッチング損失を小さくすることが可能である。このように、ソフトスイッチ型のＰＦＣ回路においては、スイッチング素子Ｑ１がオンオフする際の過渡状態における損失（スイッチング損失）及びスイッチング素子Ｑ１の出力容量Ｃｏｓｓに起因する損失（出力損失）を抑制することが可能である。

ここで、ＧａＮ－ＨＥＭＴは、ＭＯＳＦＥＴまたはＩＧＢＴと比較してオン抵抗が小さい。従って、スイッチング素子Ｑ１としてＧａＮ－ＨＥＭＴを用いることで、ＭＯＳＦＥＴまたはＩＧＢＴを用いる場合と比較して、抵抗損失を抑制することが可能である。また、ＧａＮ－ＨＥＭＴは、ＭＯＳＦＥＴまたはＩＧＢＴと比較してスイッチング速度が高い。従って、スイッチング素子Ｑ１としてＧａＮ－ＨＥＭＴを用いることで、ＭＯＳＦＥＴまたはＩＧＢＴを用いる場合と比較して、スイッチング損失を抑制することが可能である。

一方、ＧａＮ－ＨＥＭＴは、寄生容量である出力容量ＣｏｓｓがＭＯＳＦＥＴと比較して同等かむしろ大きい。従って、スイッチング素子Ｑ１としてＧａＮ－ＨＥＭＴを用いた場合には、高周波動作時において、出力容量Ｃｏｓｓに起因する損失（出力損失）が支配的となる。電源装置１によれば、インダクタＬ２及びスイッチング素子Ｑ２により、スイッチング素子Ｑ１の出力容量Ｃｏｓｓに蓄積されたエネルギーを回収することが可能である。従って、ＧａＮ－ＨＥＭＴを用いた場合の出力容量Ｃｏｓｓの増大に伴う損失の増大を抑制することができる。

電源装置１によれば、入力される交流電圧の瞬時値が低くなる程、及び負荷Ｒ_Ｌにおいて消費される電力の瞬時値が小さくなる程、スイッチング素子Ｑ１に付随するキャパシタ成分（出力容量Ｃｏｓｓ及びキャパシタＣ１を合成した合成キャパシタ）に蓄積されるエネルギーが小さくなる。すなわち、スイッチング素子Ｑ２をスイッチングすることにより回収されるエネルギー（以下、回収エネルギーという）が小さくなる。一方、スイッチング素子Ｑ２をスイッチングするとドライバＧ２において電力を消費する。従って、電源装置１に入力される交流電圧の瞬時値が低い場合、及び負荷Ｒ_Ｌにおいて消費される電力の瞬時値が小さい場合、スイッチング素子Ｑ２のスイッチングを行うと、ドライバＧ２において消費される電力の量が、回収エネルギーを上回る場合がある。すなわちこの場合、スイッチング素子Ｑ１に付随するキャパシタ成分に蓄積されたエネルギーを回収するためにスイッチング素子Ｑ２をスイッチングすると、損失がかえって大きくなる。

そこで、電源装置１においては、スイッチング素子Ｑ２のスイッチングによりドライバＧ２において消費される電力が回収エネルギーよりも大きくなる場合、選択回路２０が制御信号ａ５を遮断することにより、スイッチング素子Ｑ２のスイッチングを停止させ、スイッチング素子Ｑ２をオフ状態に維持する。具体的には、選択回路２０は、抵抗素子Ｒ１０、Ｒ１１を含む分圧回路によって、スイッチング素子Ｑ１のドレイン電圧Ｖ_Ｄのレベルを検出する。これにより、スイッチング素子Ｑ１に付随するキャパシタ成分（出力容量Ｃｏｓｓ及びキャパシタＣ１）に蓄積されるエネルギー、すなわち回収エネルギーを推定することができる。選択回路２０は、分圧回路によって検出されたスイッチング素子Ｑ１のドレイン電圧Ｖ_Ｄの分圧のレベルが、基準電圧Ｖ_ＲＥＦ１よりも低い場合に制御信号ａ５を遮断する。

ここで、スイッチング素子Ｑ１のドレイン電圧Ｖ_Ｄ、スイッチング素子Ｑ１に付随するキャパシタ成分（出力容量Ｃｏｓｓ及びキャパシタＣ１を合成した合成キャパシタ）の静電容量をＣとすると、回収エネルギーＥ_Ｃ（合成キャパシタに蓄積されるエネルギー）は、下記の（１）式によって表すことができる。

電源装置１において、スイッチング素子Ｑ２のスイッチングを行ったときのドライバＧ２の消費電力をＥ_ＤＲＶとすると、選択回路２０において、下記の（２）式及び（３）式を満たす基準電圧Ｖ_ＲＥＦ１が設定される。これにより、スイッチング素子Ｑ２のスイッチングによりドライバＧ２において消費される電力が回収エネルギーを上回る場合に、スイッチング素子Ｑ２のスイッチングを停止させることができる。なお、（３）式において、αは、抵抗素子Ｒ１０、Ｒ１１を含む分圧回路における分圧比（Ｒ１１／（Ｒ１０＋Ｒ１１））である。

以上のように、開示の技術の実施形態に係る電源装置１によれば、スイッチング素子Ｑ１のドレイン電圧Ｖ_Ｄのレベルが所定のレベルより低い場合（スイッチング素子Ｑ２のスイッチングによりドライバＧ２において消費される電力が、回収エネルギーよりも大きくなる場合）に、スイッチング素子Ｑ２のスイッチングが停止され、スイッチング素子Ｑ２はオフ状態を維持する。これにより、スイッチング素子Ｑ１に付随するキャパシタ成分に蓄積されたエネルギーの回収が行われなくなるものの、ドライバＧ２における電力消費が抑制され、電源装置１の全体として損失を小さくすることができる。一方、スイッチング素子Ｑ１のドレイン電圧Ｖ_Ｄのレベルが所定のレベルより高い場合（スイッチング素子Ｑ２のスイッチングによりドライバＧ２において消費される電力が、回収エネルギーよりも小さくなる場合）に、スイッチング素子Ｑ２のスイッチングが行われ、スイッチング素子Ｑ１に付随するキャパシタ成分に蓄積されたエネルギーの回収が行われる。

開示の技術の実施形態に係る電源装置１によれば、スイッチング素子Ｑ１のドレイン電圧Ｖ_Ｄのレベルにかかわらず、スイッチング素子Ｑ２をスイッチングさせる場合と比較して、電源装置の損失を小さくすることが可能となる。これにより、スイッチング周波数の高周波化及び電源装置１の小型化を実現することが可能となる。

なお、スイッチング素子Ｑ１は、開示の技術における第１のスイッチング素子の一例である。スイッチング素子Ｑ２は、開示の技術における第２のスイッチング素子の一例である。インダクタＬ１は、開示の技術における第１のインダクタの一例である。インダクタＬ２は、開示の技術における第２のインダクタの一例である。電流検出回路１３、ＰＩ制御器１４、乗算器１６、コンパレータ１７、フリップフロップ１８、クロック発生器１９、及び遅延回路（抵抗素子Ｒ８とキャパシタＣ５を含む遅延回路）を含んで構成される回路ブロックは、開示の技術における第１の制御部の一例である。第１の制御部は、スイッチング素子Ｑ１のスイッチングを制御する。電流検出回路１３、ＰＩ制御器１４、乗算器１６、コンパレータ１７、フリップフロップ１８、クロック発生器１９、選択回路２０、微分回路（抵抗素子Ｒ９とキャパシタＣ６とを含む微分回路）を含んで構成される回路ブロックは、開示の技術における第２の制御部の一例である。第２の制御部は、スイッチング素子Ｑ１がオフ状態からオン状態に切り替わる前にスイッチング素子Ｑ２をオフ状態からオン状態に切り替える。また、第２の制御部は、スイッチング素子Ｑ１がオフ状態からオン状態に切り替わった後にスイッチング素子Ｑ２をオン状態からオフ状態に切り替える。また、第２の制御部は、スイッチング素子Ｑ１のドレイン電圧Ｖ_Ｄのレベルが、所定のレベルより低い場合に、スイッチング素子Ｑ２のスイッチングを停止させる。

［第２の実施形態］
図９は、開示の技術の第２の実施形態に係る電源装置１Ａの構成の一例を示す図である。第２の実施形態に係る電源装置１Ａは、第１の実施形態に係る電源装置１が備えるクロック発生器１９に代えて、タイミング調整回路５０を備えている。タイミング調整回路５０は、タイマ回路５１ａ、５１ｂ、コンパレータ５２、ＮＯＴゲート５３、ＡＮＤゲート５４、ＯＲゲート５５、ＸＯＲゲート５６、キャパシタＣ５１、抵抗素子Ｒ５１及びエッジ検出回路５７を含んで構成されている。

タイマ回路５１ａは、リセット端子にハイレベルのリセット信号ｒｓｔが入力された時点から期間Ｔ１が経過するとハイレベルのタイマ信号ｔ１を出力する。タイマ回路５１ｂは、リセット端子にハイレベルのリセット信号ｒｓｔが入力された時点から期間Ｔ２（＞Ｔ１）が経過するとハイレベルのタイマ信号ｔ２を出力する。

コンパレータ５２は、抵抗素子Ｒ１０及びＲ１１を含む分圧回路によって生成される、スイッチング素子Ｑ１のドレイン電圧Ｖ_Ｄの分圧が、基準電源５８から供給される基準電圧Ｖ_ＲＥＦ２よりも高い場合に、ハイレベルの出力信号を出力する。基準電圧Ｖ_ＲＥＦ２のレベルは、選択回路２０において用いられる基準電圧Ｖ_ＲＥＦ１のレベルよりも低いレベルとされている（Ｖ_ＲＥＦ２＜Ｖ_ＲＥＦ１）。

コンパレータ５２の出力信号は、ＮＯＴゲート５３によって論理反転された後、制御信号ｂ１としてＡＮＤゲート５４の一方の入力端に入力される。ＡＮＤゲート５４の他方の入力端には、タイマ回路５１ａから出力されるタイマ信号ｔ１が入力される。ＡＮＤゲート５４は、制御信号ｂ１とタイマ信号ｔ１との論理積を制御信号ｂ２として出力する。

制御信号ｂ２は、ＯＲゲート５５の一方の入力端に入力される。ＯＲゲート５５の他方の入力端には、タイマ回路５１ｂから出力されるタイマ信号ｔ２が入力される。ＯＲゲート５５は、制御信号ｂ２とタイマ信号ｔ２との論理和を制御信号ｂ３として出力する。

制御信号ｂ３は、ＸＯＲゲート５６の一方の入力端に入力される。ＸＯＲゲート５６の他方の入力端には、コンパレータ１７から出力されるオフ信号ｏｆｆが入力される。ＸＯＲゲート５６は、制御信号ｂ３とオフ信号ｏｆｆとの排他的論理和を制御信号ｂ４として出力する。ｏｆｆ信号は、スイッチング素子Ｑ１のオン状態からオフ状態への切り替えタイミングを制御するための信号であり、フリップフロップ１８のリセット入力端子にも供給される。ＸＯＲゲート５６から出力される制御信号ｂ４は、フリップフロップ１８のセット入力端子に供給される。

フリップフロップ１８から出力される制御信号ａ５は、キャパシタＣ５１及び抵抗素子Ｒ５１を含む微分回路を介して、エッジ検出回路５７に供給される。エッジ検出回路５７は、制御信号ａ５の立ち上がりエッジが生じるタイミングでハイレベルとなるリセット信号ｒｓｔを出力する。

図１０Ａ及び図１０Ｂは、それぞれ、タイミング調整回路５０の動作の一例を示すタイミングチャートである。図１０Ａは、スイッチング素子Ｑ１のオフ状態におけるドレイン電圧Ｖ_Ｄの分圧のレベルが基準電圧Ｖ_ＲＥＦ２よりも高い場合である。図１０Ｂは、スイッチング素子Ｑ１のオフ状態におけるドレイン電圧Ｖ_Ｄの分圧のレベルが基準電圧Ｖ_ＲＥＦ２よりも低い場合である。

スイッチング素子Ｑ１のオフ状態におけるドレイン電圧Ｖ_Ｄの分圧のレベルが基準電圧Ｖ_ＲＥＦ２よりも高い場合（図１０Ａに示す場合）、制御信号ｂ１はローレベルとなる。これにより、制御信号ｂ４は、タイマ信号ｔ２の周期である期間Ｔ２毎にハイレベルとなるので、フリップフロップ１８は期間Ｔ２でセットされる。これにより、制御信号ａ５は期間Ｔ２毎にハイレベルとなり、スイッチング素子Ｑ１は、期間Ｔ２毎にオン状態となる。

スイッチング素子Ｑ１のオフ状態におけるドレイン電圧Ｖ_Ｄの分圧のレベルが基準電圧Ｖ_ＲＥＦ２よりも低くなる場合（図１０Ｂに示す場合）、タイマ信号ｔ２の立ち上がりを待たずにフリップフロップ１８がセットされる。これにより、ドレイン電圧Ｖ_Ｄの分圧のレベルが基準電圧Ｖ_ＲＥＦ２のレベル以下となるタイミングでスイッチング素子Ｑ１がオン状態となる。このとき、スイッチング素子Ｑ１のドレイン電圧Ｖ_Ｄの分圧のレベルは、必ず基準電圧Ｖ_ＲＥＦ１のレベルよりも低いので、スイッチング素子Ｑ２は動作しない。

上記した第１の実施形態に係る電源装置１においては、スイッチング素子Ｑ１がオフ状態からオン状態に切り替わるタイミングは、クロック発生器１９から出力される一定周期のクロック信号によって定められている。すなわち、スイッチング素子Ｑ１は、固定された周期でオフ状態からオン状態に切り替わる。選択回路２０によりスイッチング素子Ｑ２の動作が停止された場合、スイッチング素子Ｑ１のオン状態への切り替えを固定周期で行った場合には、ドレイン電圧Ｖ_Ｄのレベルが最低となるタイミングでスイッチング素子Ｑ１をオン状態に切り替えることが困難である。スイッチング素子Ｑ１のドレイン電圧Ｖ_Ｄのレベルが比較的高い状態のときに、スイッチング素子Ｑ１がオン状態に切り替わると、スイッチング損失が大きくなる。

第２の実施形態に係る電源装置１Ａによれば、スイッチング素子Ｑ１のドレイン電圧Ｖ_Ｄのレベルに応じて、スイッチング素子Ｑ１がオン状態となるタイミングが変化する。すなわち、スイッチング素子Ｑ１のオフ状態におけるドレイン電圧Ｖ_Ｄの分圧のレベルが、基準電圧Ｖ_ＲＥＦ２のレベルよりも高い場合、第１の実施形態に係る電源装置１と同様、期間Ｔ２毎にスイッチング素子Ｑ１がオン状態とされる。一方、スイッチング素子Ｑ１のオフ状態におけるドレイン電圧Ｖ_Ｄの分圧のレベルが、基準電圧Ｖ_ＲＥＦ２のレベルよりも低くなる場合、ドレイン電圧Ｖ_Ｄの分圧のレベルが基準電圧Ｖ_ＲＥＦ２のレベル以下となるタイミングでスイッチング素子Ｑ１はオン状態とされる。

すなわち、第２の実施形態に係る電源装置１Ａによれば、選択回路２０によりスイッチング素子Ｑ２の動作が停止される場合、スイッチング素子Ｑ１のドレイン電圧Ｖ_Ｄのレベルが十分に低くなったタイミングでスイッチング素子Ｑ１がオン状態に切り替わる。これにより、スイッチング素子Ｑ１のオン状態への切り替えを固定周期で行った場合と比較して、スイッチング素子Ｑ１のスイッチング損失を抑制することができる。また、第２の実施形態に係る電源装置１Ａによれば、周期Ｔ１のタイマ信号ｔ１を出力するタイマ回路５１ａにより、スイッチング素子Ｑ１のオン間隔が、周期Ｔ１に相当する期間よりも短くなることが防止される。これにより、ゼロクロス付近でスイッチング素子Ｑ１のスイッチング周波数が過度に高くなることを防止することができる。

［第３の実施形態］
図１１は、開示の技術の第３の実施形態に係る電源装置１Ｂの構成の一例を示す図である。電源装置１Ｂは、スイッチング素子Ｑ１及びＱ２のスイッチングを制御するＭＰＵ（Micro Processing Unit）６０を含んで構成されている。ＭＰＵ６０は、第１の実施形態に係る電源装置１が備える、電流検出回路１３、ＰＩ制御器１４、乗算器１６、コンパレータ１７、フリップフロップ１８、クロック発生器１９、遅延回路（抵抗素子Ｒ８とキャパシタＣ５を含む遅延回路）、選択回路２０、微分回路（抵抗素子Ｒ９とキャパシタＣ６を含む微分回路）によって実現される機能と同様の機能を有する。

図１２は、ＭＰＵ６０によって実現される機能を示す機能ブロック図である。図１２に示すように、ＭＰＵ６０は、第１の制御部６１と第２の制御部６２とを含んで構成されている。第１の制御部６１は、スイッチング素子Ｑ１のスイッチングを制御する。第２の制御部６１は、スイッチング素子Ｑ１がオフ状態からオン状態に切り替わる前にスイッチング素子Ｑ２をオフ状態からオン状態に切り替える。また、第２の制御部６２は、スイッチング素子Ｑ１がオフ状態からオン状態に切り替わった後にスイッチング素子Ｑ２をオン状態からオフ状態に切り替える。また、第２の制御部６２は、スイッチング素子Ｑ１のドレイン電圧Ｖ_Ｄのレベルが、所定のレベルより低い場合に、スイッチング素子Ｑ２のスイッチングを停止させる。

図１３は、ＭＰＵ６０のハードウェア構成を示す図である。ＭＰＵ６０は、バス６３を介して相互に接続されたＡＦＥ（Analog Front End）６４、プロセッサ６５、ＲＡＭ（Random Access Memory）６６、ＲＯＭ（Read Only Memory）６７、タイマ６８及びＧＰＩＯ（General-purpose input/output）６９Ａ、６９Ｂを含んで構成されている。

ＡＦＥ６４は、電源装置１Ｂを構成するアナログ回路とプロセッサ６５とを仲介する回路ブロックであり、例えば、ノイズフィルタ１５を介して入力される入力電圧を、デジタル値に変換するアナログ・デジタル変換を含む。また、ＡＦＥ６４は、抵抗素子Ｒ４及びＲ５を含む分圧回路を介して入力される出力電圧Ｖｏｕｔの分圧をデジタル値に変換するアナログ・デジタル変換器を含む。また、ＡＦＥ６４は、電流検出回路１３から供給される電圧を比較処理するコンパレータを含む。また、ＡＦＥ６４は、抵抗素子Ｒ１０及びＲ１１を含む分圧回路から供給されるスイッチング素子Ｑ１のドレイン電圧Ｖ_Ｄの分圧を比較処理するコンパレータを含む。

ＲＯＭ７０は、電源制御プログラム７０を記憶した不揮発性のメモリである。プロセッサ６５は、電源制御プログラム７０をＲＯＭ６７から読み出し、ＲＡＭ６６に展開し、電源制御プログラム７０に記述された命令を順次実行する。これにより、ＭＰＵ６０は、第１の制御部６１及び第２の制御部６２として機能する。

ＧＰＩＯ６９Ａからは、スイッチング素子Ｑ１のスイッチングを制御する制御信号が出力され、ドライバＧ１に供給される。ＧＰＩＯ６９Ｂからは、スイッチング素子Ｑ２のスイッチングを制御する制御信号が出力され、ドライバＧ２に供給される。

図１４Ａ及び１４Ｂは、プロセッサ６５が電源制御プログラム７０を実行することにより実施される処理の流れの一例を示すフローチャートである。なお、図１４Ｂは、図１４ＡのステップＳ６において実施される処理の詳細を示したものである。

ステップＳ１において、プロセッサ６５は、タイマ６８をリセットする。ステップＳ２において、プロセッサ６５は、出力電圧Ｖｏｕｔを取得する。具体的には、プロセッサ６５は、抵抗素子Ｒ４及びＲ５を含む分圧回路から供給される出力電圧Ｖｏｕｔの分圧のデジタル値を取得する。

ステップＳ３において、プロセッサ６５は、ステップＳ２において取得した出力電圧Ｖｏｕｔのレベルに応じたデジタル値と基準値とを比較し、比例、積分演算を行うことで、出力電圧Ｖｏｕｔを一定とするための制御値を導出する。

ステップＳ４において、プロセッサ６５は、入力電圧を取得する。具体的には、プロセッサ６５は、ノイズフィルタ１５を介して供給される入力電圧のレベルに応じたデジタル値を取得する。

ステップＳ５において、プロセッサ６５は、ステップＳ３で導出した制御値及びステップＳ４で導出した入力電圧のレベルに応じたデジタル値に基づいて、電源装置１Ｂに流入する入力電流の波形を、入力電圧の波形に近づけるための目標値を導出する。ステップＳ６において、プロセッサ６５は、スイッチング素子Ｑ１及びＱ２のスイッチング制御を行う。

ステップＳ１１において、プロセッサ６５は、スイッチング素子Ｑ１のドレイン電圧Ｖ_Ｄを取得する。具体的には、プロセッサ６５は、抵抗素子Ｒ１０及びＲ１１を含む分圧回路から供給されるスイッチング素子Ｑ１のドレイン電圧Ｖ_Ｄの分圧を、ＡＦＥ６４を構成するコンパレータによって基準電圧Ｖ_ＲＥＦ１と比較した結果を取得する。基準電圧Ｖ_ＲＥＦ１は、（２）式及び（３）式を満たすように設定される。

ステップＳ１２において、プロセッサ６５は、ステップＳ１１において取得した比較結果に基づいて、スイッチング素子Ｑ１のドレイン電圧Ｖ_Ｄが閾値よりも大きいか否かを判断する。プロセッサ６５は、スイッチング素子Ｑ１のドレイン電圧Ｖ_Ｄが閾値よりも大きいと判断した場合、処理をステップＳ１３に移行する。一方、プロセッサ６５は、スイッチング素子Ｑ１のドレイン電圧Ｖ_Ｄが閾値よりも小さいと判断した場合、処理をステップＳ１５に移行する。

ステップＳ１３において、プロセッサ６５は、スイッチング素子Ｑ２をオン状態に制御する。すなわち、スイッチング素子Ｑ２をオン状態とする制御信号が、ＧＰＩＯ６９Ｂから出力される。プロセッサ６５は、ステップＳ１２において、スイッチング素子Ｑ１のドレイン電圧Ｖ_Ｄが閾値よりも小さいと判断した場合、本ステップＳ１３は、スキップされ、スイッチング素子Ｑ２はオフ状態を維持する。

ステップＳ１４において、プロセッサ６５は、スイッチング素子Ｑ２をオン状態とした時点からの経過時間Ｔ_Ｄ１が、所定期間Ｔ_Ｘ１に達したか否かを判断する。所定期間Ｔ_Ｘ１は、下記の（４）式を満たす期間Ｔよりも長くなるように設定される。（４）式においてＣは、スイッチング素子Ｑ１の出力容量Ｃｏｓｓ及びキャパシタＣ１を合成した合成キャパシタの静電容量であり、Ｖ_ＤＭＡＸは、スイッチング素子Ｑ１のドレイン電圧の最大値であり、Ｌ_２は、インダクタＬ２のインダクタンスである。すなわち、スイッチング素子Ｑ２をオン状態とすることにより、上記の合成キャパシタに蓄積された電荷の放電を完了させるのに必要十分な期間が、所定期間Ｔ_Ｘ１として設定される。プロセッサ６５は、スイッチング素子Ｑ２をオン状態とした時点からの経過時間Ｔ_Ｄ１が、所定期間Ｔ_Ｘ１に達したと判断した場合、処理をステップＳ１５に移行する。

ステップＳ１５において、プロセッサ６５は、スイッチング素子Ｑ１をオン状態に制御する。すなわち、スイッチング素子Ｑ１をオン状態とする制御信号がＧＰＩＯ６９Ａから出力される。

ステップＳ１６において、プロセッサ６５は、スイッチング素子Ｑ２をオン状態とした時点からの経過時間Ｔ_Ｄ２が所定期間Ｔ_Ｘ２に達したか否かを判断する。所定期間Ｔ_Ｘ２は、スイッチング素子Ｑ２がオン状態とされてからスイッチング素子Ｑ１のオン状態への移行が完了するまでの期間に相当する期間に設定される。

ステップＳ１７において、プロセッサ６５は、スイッチング素子Ｑ２をオフ状態に制御する。プロセッサ６５は、スイッチング素子Ｑ２をオン状態とした時点からの経過時間Ｔ_Ｄ２が所定期間Ｔ_Ｘ２に達したと判断した場合、処理をステップＳ１８に移行する。

ステップＳ１８において、プロセッサ６５は、インダクタＬ１に流れる電流Ｉ_Ｌが、目標値に達したか否かを判断する。具体的には、プロセッサ６５は、電流検出回路１３から供給される電圧とステップＳ５で導出した目標値とを、ＡＦＥ６４を構成するコンパレータによって比較した結果を取得する。プロセッサ６５は、取得した比較結果に基づいて、インダクタＬ１に流れる電流Ｉ_Ｌが目標値に達したか否かを判断する。プロセッサ６５は、インダクタＬ１に流れる電流Ｉ_Ｌが目標値に達したと判断した場合、ステップＳ１９に移行する。ステップＳ１９において、プロセッサ６５は、スイッチング素子Ｑ１をオフ状態に制御し、処理をステップＳ７に移行する。

ステップＳ７において、プロセッサ６５は、スイッチング素子Ｑ１及びＱ２のスイッチングを開始してからの経過時間Ｔ_Ｅが、所定のスイッチング周期Ｔ_ＳＷに達したか否かを判断する。プロセッサ６５は、経過時間Ｔ_Ｅがスイッチング周期Ｔ_ＳＷに達したと判断した場合、処理をステップＳ１に戻す。

以上のように、開示の技術の第３の実施形態に係る電源装置１Ｂにおいては、スイッチング素子Ｑ１及びＱ２のスイッチング制御が、ＭＰＵ６０に組み込まれた電源制御プログラム７０によって実現される。第３の実施形態に係る電源装置１Ｂによれば、第１の実施形態に係る電源装置１と同様、電源装置の損失を小さくすることが可能となり、これにより、スイッチング周波数の高周波化及び電源装置１の小型化を実現することが可能となる。

なお、第２の実施形態に係る電源装置１Ａのように、スイッチング素子Ｑ１のドレイン電圧Ｖ_Ｄのレベルが十分に低くなったタイミングでスイッチング素子Ｑ１がオン状態に切り替わる機能を、ＭＰＵ６０に実装してもよい。

［第４の実施形態］
図１５は、開示の技術の第４の実施形態に係る電源装置１Ｃの構成の一例を示す図である。電源装置１Ｃは、所謂トーテムポール型の形態を有する。電源装置１Ｃは、スイッチング素子Ｑ１Ａ、Ｑ１Ｂ、Ｑ２Ａ、Ｑ２Ｂを有する。スイッチング素子Ｑ１Ａ及びＱ２Ｂが、電源装置１の力率を改善するための主たる機能を担うスイッチであり、スイッチング素子Ｑ２Ａ、Ｑ２Ｂは、補助的なスイッチである。

インダクタＬ１の一端には、交流電源１０から入力電圧が入力される。スイッチング素子Ｑ１Ａ及びＱ１Ｂは、それぞれ、電流検出回路１３を介してインダクタＬ１の他端に接続され、オン状態となることにより、インダクタＬ１に流れる電流を出力端子Ｔ３に向かう経路とは異なる経路に分岐させる。

インダクタＬ２は、一端がスイッチング素子Ｑ１ＡとＱ２Ｂとの接続点に接続されている。スイッチング素子Ｑ２Ａ、Ｑ２Ｂは、それぞれ、インダクタＬ２の他端に接続され、オン状態となることにより、インダクタＬ２に流れる電流を出力端子Ｔ３に向かう経路とは異なる経路に分岐させる。

スイッチング素子Ｑ１Ａ、Ｑ１Ｂ、Ｑ２Ａ、Ｑ２Ｂのスイッチングは、ＭＰＵ６０Ａによって制御される。スイッチング素子Ｑ１ＡとＱ２Ａとがペアとして用いられ、スイッチング素子Ｑ１ＢとＱ２Ｂとがペアとして用いられる。各ペアが、交流電源１０から供給される交流電力の半周期毎に、スイッチングを行ってＰＦＣとして動作する。

ＭＰＵ６０Ａは、例えば、交流電力の正のハーフラインサイクルにおいて、スイッチング素子Ｑ１ＡをＰＷＭ（Pulse Width Modulation）信号によって駆動する。ＭＰＵ６０Ａは、スイッチング素子Ｑ１Ａがオフ状態からオン状態に切り替わる前に、スイッチング素子Ｑ２Ａをオフ状態からオン状態に切り替える。また、ＭＰＵ６０Ａは、スイッチング素子Ｑ１Ａがオフ状態からオン状態に切り替わった後に、スイッチング素子Ｑ２Ａをオン状態からオフ状態に切り替える。また、ＭＰＵ６０Ａは、スイッチング素子Ｑ１Ａのドレイン電圧のレベルが、所定のレベルより低い場合にスイッチング素子Ｑ２Ａのスイッチングを停止させる。

ＭＰＵ６０Ａは、例えば、交流電力の負のハーフラインサイクルにおいて、スイッチング素子Ｑ１ＢをＰＷＭ信号によって駆動する。ＭＰＵ６０Ａは、スイッチング素子Ｑ１Ｂがオフ状態からオン状態に切り替わる前に、スイッチング素子Ｑ２Ｂをオフ状態からオン状態に切り替える。また、ＭＰＵ６０Ａは、スイッチング素子Ｑ１Ｂがオフ状態からオン状態に切り替わった後に、スイッチング素子Ｑ２Ｂをオン状態からオフ状態に切り替える。また、ＭＰＵ６０Ａは、スイッチング素子Ｑ１Ｂのドレイン電圧のレベルが、所定のレベルより低い場合にスイッチング素子Ｑ２Ｂのスイッチングを停止させる。

スイッチング素子Ｑ１ＡまたはＱ１Ｂがオン状態からオフ状態に切り替わることにより、スイッチング素子Ｑ１ＡまたはＱ１Ｂのオン期間中にインダクタＬ１に蓄積されたエネルギーが出力端子Ｔ３から出力される。また、スイッチング素子Ｑ２ＡまたはＱ２Ｂがオン状態からオフ状態に切り替わることにより、スイッチング素子Ｑ２ＡまたはＱ２Ｂのオン期間中にインダクタＬ２に蓄積されたエネルギーが出力端子Ｔ３から出力される。

開示の技術の第４の実施形態に係る電源装置１Ｃによれば、第１の実施形態に係る電源装置１と同様、電源装置の損失を小さくすることが可能となり、これにより、スイッチング周波数の高周波化及び電源装置１の小型化を実現することが可能となる。

以上の第１乃至第４の実施形態に関し、更に以下の付記を開示する。

（付記１）
一端に入力電圧が入力される第１のインダクタと、
一端が前記第１のインダクタの他端に接続され、オン状態となることにより、前記第１のインダクタに流れる電流を出力端子に向かう経路とは異なる経路に分岐させる第１のスイッチング素子と、
一端が前記第１のスイッチング素子の一端に接続された第２のインダクタと、
一端が前記第２のインダクタの他端に接続され、オン状態となることにより、前記第２のインダクタに流れる電流を前記出力端子に向かう経路とは異なる経路に分岐させる第２のスイッチング素子と、
前記第１のスイッチング素子のスイッチングを制御する第１の制御部と、
前記第１のスイッチング素子の一端に生ずる電圧である素子電圧のレベルが、第１のレベルより高い場合に、前記第１のスイッチング素子がオフ状態からオン状態に切り替わる前に、前記第２のスイッチング素子をオフ状態からオン状態に切り替え、前記第１のスイッチング素子がオフ状態からオン状態に切り替わった後に、前記第２のスイッチング素子をオン状態からオフ状態に切り替え、前記素子電圧のレベルが、前記第１のレベルより低い場合に、前記第２のスイッチング素子をオフ状態に維持する第２の制御部と、
を含む電源装置。

（付記２）
前記第２のスイッチング素子を駆動するドライバを更に含み、
前記第２のスイッチング素子のスイッチングを行う場合に前記ドライバにおいて消費される電力が、前記第１のスイッチング素子に付随するキャパシタ成分に蓄積されるエネルギーよりも大きくなる場合に、前記第２の制御部が前記第２のスイッチング素子をオフ状態に維持するように、前記第１のレベルが設定されている
付記１に記載の電源装置。

（付記３）
前記第１の制御部は、
前記第１のスイッチング素子のオフ状態における前記素子電圧のレベルが、前記第１のレベルより低い第２のレベルよりも高い場合、所定期間毎に前記第１のスイッチング素子をオン状態とし、
前記第１のスイッチング素子のオフ状態における前記素子電圧のレベルが、前記第２のレベルよりも低くなる場合、前記素子電圧のレベルが前記第２のレベル以下となるタイミングで、前記第１のスイッチング素子をオン状態とする
付記１に記載の電源装置。

（付記４）
前記第２のスイッチング素子の出力容量は、前記第１のスイッチング素子の出力容量よりも小さい
付記１から付記３のいずれか１つに記載の電源装置。

（付記５）
前記第２のインダクタのインダクタンスは、前記第１のインダクタのインダクタンスよりも小さい
付記１から付記４のいずれか１つに記載の電源装置。

（付記６）
前記第１のスイッチング素子は、ＧａＮを含んで構成されるトランジスタである
付記１から付記５のいずれか１つに記載の電源装置。

（付記７）
前記第１の制御部及び前記第２の制御部は、ＭＰＵによって構成されている
付記１から付記６のいずれか１つに記載の電源装置。

（付記８）
第１のスイッチング素子のスイッチングを制御し、
前記第１のスイッチング素子の一端に生ずる電圧である素子電圧のレベルが、第１のレベルより高い場合に、前記第１のスイッチング素子がオフ状態からオン状態に切り替わる前に、第２のスイッチング素子をオフ状態からオン状態に切り替え、前記第１のスイッチング素子がオフ状態からオン状態に切り替わった後に、前記第２のスイッチング素子をオン状態からオフ状態に切り替え、
前記素子電圧のレベルが、前記第１のレベルより低い場合、前記第２のスイッチング素子をオフ状態に維持する
ことを含む処理をコンピュータに実行させるための電源制御プログラム。

（付記９）
前記第１のスイッチング素子のオフ状態における前記素子電圧のレベルが、前記第１のレベルより低い第２のレベルよりも高い場合、所定期間毎に前記第１のスイッチング素子をオン状態とし、
前記第１のスイッチング素子のオフ状態における前記素子電圧のレベルが、前記第２のレベルよりも低くなる場合、前記素子電圧のレベルが前記第２のレベル以下となるタイミングで、前記第１のスイッチング素子をオン状態とする
付記８に記載のプログラム。

１、１Ａ、１Ｂ、１Ｃ 電源装置
１０ 交流電源
１１ ＥＭＩフィルタ
１３ 電流検出回路
１４ ＰＩ制御器
１５ ノイズフィルタ
１６ 乗算器
１７ コンパレータ
１８ フリップフロップ
１９ クロック発生器
２０ 選択回路
５０ タイミング調整回路
６０、６０Ａ ＭＰＵ
７０ 電源制御プログラム
Ｑ１、Ｑ２ スイッチング素子
Ｌ１、Ｌ２ インダクタ
Ｄ１、Ｄ２ ダイオード
Ｔ１、Ｔ２ 入力端子
Ｔ３、Ｔ４ 出力端子

Claims (7)

1. 一端に入力電圧が入力される第１のインダクタと、
   一端が前記第１のインダクタの他端に接続され、オン状態となることにより、前記第１のインダクタに流れる電流を出力端子に向かう経路とは異なる経路に分岐させる第１のスイッチング素子と、
   一端が前記第１のスイッチング素子の一端に接続された第２のインダクタと、
   一端が前記第２のインダクタの他端に接続され、オン状態となることにより、前記第２のインダクタに流れる電流を前記出力端子に向かう経路とは異なる経路に分岐させる第２のスイッチング素子と、
   前記第１のスイッチング素子のスイッチングを制御する第１の制御部と、
   前記第１のスイッチング素子の一端に生ずる電圧である素子電圧のレベルが、第１のレベルより高い場合に、前記第１のスイッチング素子がオフ状態からオン状態に切り替わる前に、前記第２のスイッチング素子をオフ状態からオン状態に切り替え、前記第１のスイッチング素子がオフ状態からオン状態に切り替わった後に、前記第２のスイッチング素子をオン状態からオフ状態に切り替え、前記素子電圧のレベルが、前記第１のレベルより低い場合に、前記第２のスイッチング素子をオフ状態に維持する第２の制御部と、
   を含む電源装置。
2. 前記第２のスイッチング素子を駆動するドライバを更に含み、
   前記第２のスイッチング素子のスイッチングを行う場合に前記ドライバにおいて消費される電力が、前記第１のスイッチング素子に付随するキャパシタ成分に蓄積されるエネルギーよりも大きくなる場合に、前記第２の制御部が前記第２のスイッチング素子をオフ状態に維持するように、前記第１のレベルが設定されている
   請求項１に記載の電源装置。
3. 前記第１の制御部は、
   前記第１のスイッチング素子のオフ状態における前記素子電圧のレベルが、前記第１のレベルより低い第２のレベルよりも高い場合、所定期間毎に前記第１のスイッチング素子をオン状態とし、
   前記第１のスイッチング素子のオフ状態における前記素子電圧のレベルが、前記第２のレベルよりも低くなる場合、前記素子電圧のレベルが前記第２のレベル以下となるタイミングで、前記第１のスイッチング素子をオン状態とする
   請求項１に記載の電源装置。
4. 前記第２のスイッチング素子の出力容量は、前記第１のスイッチング素子の出力容量よりも小さい
   請求項１から請求項３のいずれか１項に記載の電源装置。
5. 前記第２のインダクタのインダクタンスは、前記第１のインダクタのインダクタンスよりも小さい
   請求項１から請求項４のいずれか１項に記載の電源装置。
6. 前記第１のスイッチング素子は、ＧａＮを含んで構成されるトランジスタである
   請求項１から請求項５のいずれか１項に記載の電源装置。
7. 第１のスイッチング素子のスイッチングを制御し、
   前記第１のスイッチング素子の一端に生ずる電圧である素子電圧のレベルが、第１のレベルより高い場合に、前記第１のスイッチング素子がオフ状態からオン状態に切り替わる前に、第２のスイッチング素子をオフ状態からオン状態に切り替え、前記第１のスイッチング素子がオフ状態からオン状態に切り替わった後に、前記第２のスイッチング素子をオン状態からオフ状態に切り替え、
   前記電圧のレベルが、前記第１のレベルより低い場合に、前記第２のスイッチング素子をオフ状態に維持する
   ことを含む処理をコンピュータに実行させるための電源制御プログラム。

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