JP7246873B2 - 電力増幅器 - Google Patents

Description

本発明は、電力増幅器に関する。

電力増幅器（Ｐｏｗｅｒ Ａｍｐｌｉｆｉｅｒ、以下ＰＡと略する）は、無線通信やレーダー（Ｒａｄａｒ）等の無線システム（Ｓｙｓｔｅｍ）において、電力を送信アンテナに送り出す回路であり、最も電力を使う回路の１つである。そのため、ＰＡには常にその電力効率の改善が求められている。同時に送信信号を歪ませないよう高い線形性も求められる。また、そのＰＡはＦＥＴ（Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ；電界効果トランジスタ）、特に安価で無線システム内の他回路との集積化が可能なＣＭＯＳ（Ｃｏｍｐｌｅｍｅｎｔａｒｙ ＭＯＳ；相補型ＭＯＳ）の実現が常に望まれている。

従来のＦＥＴを用いたＰＡのバイアス回路は、例えば、特許文献１にあるようなカレントミラー回路を利用したものがある。
図９は、特許文献１に記載されたバイアス回路を示す図である。
図９において、ＰＡの増幅を担うトランジスタＮ１０に対し、バイアス回路２でバイアス電圧ＶＧを供給している。バイアス回路２においては、定電流ＩｒｅｆがトランジスタＰ２に流れ、トランジスタＰ１とトランジスタＰ２とで構成されるカレントミラー回路にＩｒｅｆ（もしくはその定数倍）の電流がトランジスタＰ１とトランジスタＮ１とに流れ、さらにトランジスタＮ１とトランジスタＮ１０もカレントミラー回路構成になっているため、トランジスタＮ１に流れる電流（もしくはその定数倍の電流）がトランジスタＮ１０に流れる。
この動作によりトランジスタＮ１０にはバイアス電流（電圧）がかかり、ＰＡとして増幅動作が可能となる。

特開２０１６－１０５５８２号公報

しかしながら、特許文献１に記載の方式によれば、トランジスタＮ１０のゲートにかかる電圧（ＶＧ）の平均値は、端子Ｔ１から入力される電力に依存せず固定電圧となり、電力効率や線形性の点で入力電力に対して最適化されない。

そこで、本発明は、特にＦＥＴを使用したＰＡに関して、入力信号電力に適応して動作する新しいＢｉａｓ（バイアス）回路により、ＰＡの電力効率と線形性を改善するものである。すなわち、本発明は、電力効率と線形性の向上が確保されたＰＡ（電力増幅器）を提供することを目的とする。

上記課題を解決するため、本発明の一態様は、同極性の第１トランジスタおよび第３トランジスタと、第１のサブバイアス回路と、ローパスフィルタとで構成される第１のバイアス回路と、前記第１トランジスタおよび前記第３トランジスタと同極性の第４トランジスタで構成される増幅回路と、を備える電力増幅器であって、前記第１のバイアス回路は、前記第１トランジスタの第２端子と前記第１のサブバイアス回路の第２端子とを接地し、前記第１トランジスタの制御端子と前記第１のサブバイアス回路の制御端子とを接続し、前記第１のサブバイアス回路の第１端子は定電圧端子に接続し、前記第１トランジスタの第１端子と前記第３トランジスタの第２端子とを接続し、前記第３トランジスタの第１端子と前記ローパスフィルタの入力端子とを接続し、前記ローパスフィルタの出力端子と前記第３トランジスタの制御端子とを接続し、前記第３トランジスタの第１端子は前記定電圧端子に接続し、前記第１トランジスタの第１端子からバイアス信号を出力し、増幅回路は、前記第１トランジスタの第１端子が前記第４トランジスタの制御端子に接続する構成を有し、前記第４トランジスタの制御端子に前記バイアス信号が供給され、所定の信号周波数における入力電力を電力増幅する電力増幅器である。

また、本発明の一態様は、上記電力増幅器であって、前記第１のサブバイアス回路は、第２トランジスタと第１抵抗素子とを含んで構成され、前記第１抵抗素子の他端子を前記第１のサブバイアス回路の第１端子とし、前記第２トランジスタの第２端子を前記第１のサブバイアス回路の第２端子とし、前記第２トランジスタの制御端子と第１端子とを接続し、前記第２トランジスタの第１端子を前記第１抵抗素子の一端子に接続し、前記第１抵抗素子の他端子は前記定電圧端子に接続する構成であることを特徴とする電力増幅器である。

また、本発明の一態様は、上記電力増幅器であって、前記ローパスフィルタは、第２抵抗素子と容量とを含んで構成され、前記第３トランジスタの第１端子を前記ローパスフィルタの入力端子とし、前記第３トランジスタの制御端子を前記ローパスフィルタの出力端子とし、前記容量の一端が前記ローパスフィルタの出力端子に接続され、前記容量の他端が接地されている構成であることを特徴とする電力増幅器である。

また、本発明の一態様は、上記電力増幅器であって、前記第３トランジスタの第１端子および前記ローパスフィルタの入力端子を前記定電圧端子に接続している第３抵抗素子を有することを特徴とする電力増幅器である。

また、本発明の一態様は、上記電力増幅器であって、前記第１トランジスタの第１端子を前記第４トランジスタの制御端子に接続する第４抵抗素子を有することを特徴とする電力増幅器である。

また、本発明の一態様は、上記電力増幅器であって、前記第１トランジスタおよび前記第３トランジスタとは異極性の第５トランジスタおよび第６トランジスタと、第２のサブバイアス回路とで構成される第２のバイアス回路とを備え、前記増幅回路は、前記第４トランジスタと同極性のトランジスタであって、第２端子が前記第４トランジスタの第１端子と直列接続された第８トランジスタを含んで構成され、前記第２のバイアス回路は、前記第２のサブバイアス回路の第１端子と前記第６トランジスタの第１端子とを第２の定電圧端子に接続し、前記第６トランジスタの制御端子と前記第２のサブバイアス回路の制御端子とを接続し、前記第２のサブバイアス回路の第２端子を接地し、前記第５トランジスタの第２端子を接地し、前記第１トランジスタの第１端子を前記第５トランジスタの制御端子に接続し、前記第６トランジスタの第２端子と前記第５トランジスタの第１端子を接続し、前記第５トランジスタの第２端子を接地する構成を有し、前記第５トランジスタの第１端子から第２のバイアス信号を前記第８トランジスタの制御端子に出力することを特徴とする電力増幅器である。

また、本発明の一態様は、上記電力増幅器であって、前記第２のサブバイアス回路は、第７トランジスタと第６抵抗素子とを含んで構成され、前記第７トランジスタの第１端子を前記第２のサブバイアス回路の第１端子とし、前記第６抵抗素子の他端子を前記第２のサブバイアス回路の第２端子とし、前記第７トランジスタの制御端子と第２端子を接続し、前記第７トランジスタの第２端子を前記第６抵抗素子の一端子に接続する構成であることを特徴とする電力増幅器である。

また、本発明の一態様は、上記電力増幅器であって、前記第１トランジスタの第１端子を前記第５トランジスタの制御端子に接続する第５抵抗素子を有することを特徴とする電力増幅器である。

また、本発明の一態様は、上記電力増幅器であって、前記第２のバイアス回路は、さらに前記第５トランジスタおよび前記第６トランジスタとは同極性の第９トランジスタを含んで構成され、前記増幅回路は、さらに前記第８トランジスタと同極性のトランジスタであって、第２端子が前記第８トランジスタの第１端子と直列接続された第１０トランジスタを含んで構成され、前記第２のバイアス回路は、前記第６トランジスタの第２端子と前記第９トランジスタの第１端子を接続し、前記第９トランジスタの制御端子と第２端子を接続し、前記第９トランジスタの第２端子と前記第５トランジスタの第１端子を接続する構成を有し、前記第９トランジスタのソースから第３のバイアス信号を前記第１０トランジスタの制御端子に出力することを特徴とする電力増幅器である。

本発明によれば、バイアス回路（第１のバイアス回路等）によって、電力効率と線形性の向上を確保することができる。

本発明の一実施形態に係るＰＡの回路図である。 図１に示すＰＡの入力電力（横軸）とＶＧ＿ＦＥＴ４の平均電圧（縦軸）の関係を示す図である。 従来技術におけるＰＡの回路図である。 図１、図３に示すＰＡの入力電力（横軸）とＦＥＴ４の消費電流（縦軸）の関係を示す図である。 図１、図３に示すＰＡの入力電力Ｐｉｎ（横軸）と出力電力Ｐｏｕｔ（左縦軸）および電力付加効率ＰＡＥ（右縦軸）の関係を示す図である。 図１、図３に示すＰＡの入力電力Ｐｉｎ（横軸）とＰＡのＧａｉｎ（縦軸）の関係を示す図である。 本発明の一実施形態に係るＰＡの回路図である。 本発明の一実施形態に係るＰＡの回路図である。 特許文献１に記載されたバイアス回路を示す図である。

以下、図面を参照して本発明の一実施形態に係るＰＡの構成例について説明する。
（第１の実施形態）
図１は、本発明の一実施形態に係るＰＡの回路図である。図１に示すＰＡ１（電力増幅器）は、バイアス回路１１（第１のバイアス回路）、入力整合回路１３、図１においてはＦＥＴ４（第４電界効果トランジスタ）から構成される増幅回路、出力整合回路１４を備える。

入力整合回路１３は、一端が入力端子ＲＦ＿ｉｎと接続されて、他端がＦＥＴ４のゲート端子と接続されており、入力端子ＲＦ＿ｉｎのインピーダンスとＦＥＴ４の入力インピーダンスとの整合を図る回路である。
出力整合回路１４は、一端がＦＥＴ４のドレイン端子と接続されて、他端が出力端子ＲＦ＿ｏｕｔと接続されており、ＦＥＴ４から構成される増幅回路の出力インピーダンスと出力端子ＲＦ＿ｏｕｔに接続される外部負荷のインピーダンスとの整合を図る回路である。
ＦＥＴ４は、ＰＡ１の増幅回路を構成するトランジスタであり、例えば集積回路上に作製される。ＦＥＴ４は、ゲート端子が入力整合回路１３の他端とバイアス回路１１の抵抗Ｒ１４（第４の抵抗素子）の他端とに接続され、ドレイン端子が出力整合回路１４の一端と接続され、ソース端子が接地されている。

バイアス回路１１は、ＦＥＴ４にバイアスを配給する回路であり、以下に説明する接続により構成される。バイアス回路１１は、同極性のＦＥＴ１（第１電界効果トランジスタ）、ＦＥＴ２（第２電界効果トランジスタ）およびＦＥＴ３（第３電界効果トランジスタ）と、抵抗Ｒ１１（第１抵抗素子）、抵抗Ｒ１２（第２抵抗素子）および抵抗Ｒ１３（第３抵抗素子）、抵抗Ｒ１４（第４抵抗素子）とで構成される。
バイアス回路１１は、ＦＥＴ１とＦＥＴ２とのソースを接地し、ＦＥＴ１とＦＥＴ２とのゲートを接続し、ＦＥＴ２のゲートとドレインを接続し、ＦＥＴ２のドレインを抵抗Ｒ１１の一端子に接続し、抵抗Ｒ１１の他端子は定電圧端子（Ｖ＿ｂｉａｓ）に接続している。また、ＦＥＴ１のドレインとＦＥＴ３のソースとを接続し、ＦＥＴ３のドレインとＦＥＴ３のゲートとを抵抗Ｒ１２を介して接続している。また、ＦＥＴ３のドレインは抵抗Ｒ１３を介して定電圧端子Ｖ＿ｂｉａｓに接続している。また、ＦＥＴ１のドレインを抵抗Ｒ１４の一端子に接続する構成を有している。
以上の構成により、バイアス回路１１は、ＦＥＴ１のドレインからバイアス信号ＶＳ＿ＦＥＴ３を出力する。
なお、本実施形態において、ＦＥＴ１～ＦＥＴ４は、ｎＭＯＳ（ｎ－Ｃｈａｎｎｅｌ Ｍｅｔａｌ－Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ；ｎチャネル金属酸化膜半導体）である。つまり、ＦＥＴ１～ＦＥＴ４は、本実施形態において同極性の、すなわちｎ型のＦＥＴである。

ＦＥＴ４から構成される増幅回路は、抵抗Ｒ１４の他端子がＦＥＴ４のゲートに接続する構成を有し、ＦＥＴ４のゲートに抵抗Ｒ１４を介してバイアス信号ＶＧ＿ＦＥＴ４が供給され、所定の信号周波数における入力電力Ｐｉｎを電力増幅する。

ここで、以上の構成を有するＰＡ１の動作について、入力信号電力の大小に応じて説明する。
（１）入力信号電力Ｐｉｎが入力端子ＲＦ＿ｉｎから入力されていない状態
入力信号電力Ｐｉｎが入力端子ＲＦ＿ｉｎから入力されていない状態では、バイアス回路１１内では、電圧Ｖ＿ｂｉａｓの電圧値、抵抗Ｒ１１の抵抗値およびＦＥＴ２の閾値、サイズ等によって、電流Ｉｒｅｆ１が決定される。また、ＦＥＴ２とＦＥＴ１はカレントミラー回路を構成しているため、ＦＥＴ１のドレイン電圧が飽和領域にあれば、ＦＥＴ１に流れる電流はＩｒｅｆ１（またはその定数倍）となる。ＦＥＴ３に流れる電流はＦＥＴ１と同じであり、ＦＥＴ３のソース電圧ＶＳ＿ＦＥＴ３（＝ＦＥＴ１のドレイン電圧）は、ＦＥＴ３に流れる電流とＦＥＴ３のゲート－ソース間電圧から決定される。ＦＥＴ４のゲート電圧ＶＧ＿ＦＥＴ４は抵抗Ｒ１４を介してＶＳ＿ＦＥＴ３と同電圧となる。

（２）入力信号電力Ｐｉｎが小さい状態
入力信号電力が小さい状態について考えると、ＦＥＴ４とバイアス回路１１内の平均電圧は、入力信号電力が入力されていない時と同じである。

（３）入力信号電力Ｐｉｎが大きくなった状態
入力信号電力Ｐｉｎが大きくなった状態について考えると、ＶＧ＿ＦＥＴ４の電圧振幅が大きくなり、抵抗Ｒ１４を介してＶＳ＿ＦＥＴ３の電圧振幅が大きくなる。その場合にＶＳ＿ＦＥＴ３の振幅下限電圧がＦＥＴ１の３極管領域(非飽和領域とも言う)に入ると、入力信号電力Ｐｉｎが上述のなし、あるいは小さい場合と比較して、ＦＥＴ１の平均電流は小さくなる。ＦＥＴ１の電流はＦＥＴ３の電流と同じであり、その電流が小さくなった場合にはＦＥＴ３のゲート－ソース間平均電圧は小さくならざるをえないため、ＶＳ＿ＦＥＴ３の平均電圧は上昇する。つまり、ＰＡの入力信号電力Ｐｉｎが大きくなるに従い、ＦＥＴ４の平均ゲート電圧ＶＧ＿ＦＥＴ４は大きくなる。

以上の（１）～（３）の動作を回路シミュレーションしたものを図２に挙げる。
図２は、連続波の入力信号周波数２８ＧＨｚ(所定の信号周波数)を図１の回路に入力したときの入力電力（横軸）とＶＧ＿ＦＥＴ４の平均電圧（縦軸）の関係である。図２を見ると、入力電力が－２ｄＢｍ辺りから電圧が上昇し、上記説明の通りとなっていることがわかる。

さらに、本発明のバイアス回路１１と従来のバイアス回路を比較するために、回路シミュレーションを実施した。従来のバイアス回路として図３の示される回路を用意した。
図３は、従来技術におけるＰＡの回路図である。図３に示すＰＡ９は、バイアス回路２は抵抗Ｒ２とＦＥＴ２のみで構成されており、先行技術文献に記載されているように、ＦＥＴ２とパワーアンプのトランジスタであるＦＥＴ４はカレントミラー回路を構成している。
次に説明する比較において、バイアス回路１１とバイアス回路２とでは、トランジスタ(各ＦＥＴ)としては、ゲート長＝５６ｎｍのＣＭＯＳ ＦＥＴのモデルを用いている。
図４は、図１と図３の回路に対して連続波の入力信号周波数２８ＧＨｚを入力したときの入力電力（横軸）とＦＥＴ４の消費電流（縦軸）の関係である。これを見ると、本発明では、入力電力Ｐｉｎの増加に従い消費電流が増加しているのに対して、従来方式では入力電力Ｐｉｎに関わらず消費電流はほぼ一定である。
また、図５も同様に、図１と図３の回路に対して連続波の入力信号周波数２８ＧＨｚを入力したときの入力電力Ｐｉｎ（横軸）と出力電力Ｐｏｕｔ（左縦軸）および電力付加効率ＰＡＥ（右縦軸）の関係である。これを見ると、出力電力Ｐｏｕｔがおおよそ飽和するまで（Ｐｉｎ～５ｄＢｍ）、電力付加効率ＰＡＥは、本発明のほうが高い。これは、図４で見たように本発明では入力電力Ｐｉｎに応じて消費電流が変化するためである。

また、図６も同様に、図１と図３の回路に対して連続波の入力信号周波数２８ＧＨｚを入力したときの入力電力Ｐｉｎ（横軸）とＰＡのＧａｉｎ（縦軸）の関係である。これを見ると出力電力がおおよそ飽和するまで（Ｐｉｎ～５ｄＢｍ）、本発明はゲイン（Ｇａｉｎ）がほぼ一定であるのに対して、従来方式ではゲインが大きく変動している。これは、本発明では入力電力Ｐｉｎに応じてＶＧ＿ＦＥＴ４が変動し(図２に示すように高いレベルに移動し)、歪みが生じにくく高い線形性が実現できていると考えられる。
以上の、図２、図４～図６に示したシミュレーション結果から、本発明の回路方式を用いれば、高い電力効率と高い線形性が実現できることがわかる。

（第２の実施形態）
図７は、本発明の一実施形態に係るＰＡの回路図である。
図７に示すＰＡ１ａ（電力増幅器）は、バイアス回路１１、バイアス回路１２（第２のバイアス回路）、入力整合回路１３、図７においてはＦＥＴ４およびＦＥＴ８（第８電界効果トランジスタ）から構成される増幅回路、出力整合回路１４を備える。
図７において、図１に示すＰＡ１と同じ部分には同じ符号を付し、その説明を省略する。

無線応用において、距離的により遠くへ無線信号・電力を飛ばしたいという要求があり、それに従いＰＡの出力電力をより大きくすることが求められる。
ＰＡの出力電力を大きくする方法の１つとして電源電圧を大きくすることが考えられるが、その場合、トランジスタの耐圧能力以上に上げてしまうことはできない。その対策として、図７に示すようにＦＥＴ４に対してＦＥＴ８を縦積みに設けて、動作的にＰＡの１つのトランジスタにかかるバイアスおよび振幅電圧を半分にする方法が用いられる。

このＦＥＴ８に対するバイアス回路として、バイアス回路１２を新たに設ける。バイアス回路１２は、ＦＥＴ５（第５電界効果トランジスタ）、ＦＥＴ６（第６電界効果トランジスタ）およびＦＥＴ７（第７電界効果トランジスタ）と、Ｒ１５（第５抵抗素子）およびＲ１６（第６抵抗素子）とから構成される。

すなわち、バイアス回路１２は、ＦＥＴ１、ＦＥＴ２およびＦＥＴ３とは異極性のＦＥＴ５、ＦＥＴ６およびＦＥＴ７と、Ｒ１５およびＲ１６とで構成される。
また、増幅回路は、ＦＥＴ４と同極性の電界効果トランジスタであって、ソースがＦＥＴ４のドレインと直列接続されたＦＥＴ８を含んで構成される。
バイアス回路１２は、ＦＥＴ６のソースとＦＥＴ７のソースとを第２の定電圧端子（Ｖｂｉａｓ２）に接続し、ＦＥＴ６とＦＥＴ７とのゲートを接続し、ＦＥＴ７のゲートとドレインを接続し、ＦＥＴ７のドレインをＲ１６の一端子に接続し、Ｒ１６の他端子は接地される。また、バイアス回路１２は、ＦＥＴ５のドレインを接地し、ＦＥＴ１のドレインをＲ１５の一端子に接続し、Ｒ１５の他端子はＦＥＴ５のゲートに接続し、ＦＥＴ６のドレインとＦＥＴ５のソースを接続し、ＦＥＴ５のドレインを接地する構成を有する。
以上の構成により、バイアス回路１２は、ＦＥＴ５のソースからＶＧ＿ＦＥＴ８（第２のバイアス信号）をＦＥＴ８のゲートに出力する。
なお、本実施形態において、ＦＥＴ５～ＦＥＴ７は、ｐＭＯＳ（ｐ－Ｃｈａｎｎｅｌ Ｍｅｔａｌ－Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ；ｐチャネル金属酸化膜半導体）である。つまり、ＦＥＴ５～ＦＥＴ７は、本実施形態においてＦＥＴ１～ＦＥＴ４とは異極性の、すなわちｐ型のＦＥＴである。

ここで、以上の構成を有するＰＡ１ａの動作について、入力信号電力の大小に応じて説明する。
（１）入力信号電力Ｐｉｎが入力端子ＲＦ＿ｉｎから入力されていない状態
入力信号電力Ｐｉｎが入力端子ＲＦ＿ｉｎから入力されていない状態では、ＦＥＴ４にかかるバイアス電圧は第１の実施形態と同じである。バイアス回路１２では、ＦＥＴ７と抵抗Ｒ１６、Ｖ＿ｂｉａｓ２の電圧値によって電流値Ｉｒｅｆ２と電圧値ＶＧ＿ＦＥＴ６が決定される。ＦＥＴ７とＦＥＴ６はカレントミラー回路のため、ＦＥＴ６とＦＥＴ５にはＩｒｅｆ２（またはその定数倍）の電流が流れるが、ＦＥＴ５のゲート電圧はバイアス回路１１からＶＳ＿ＦＥＴ３で与えられる。ＦＥＴ８のバイアス電圧であるＶＧ＿ＦＥＴ８（第２のバイアス信号）はＰＭＯＳであるＦＥＴ５のゲート（ＶＳ＿ＦＥＴ３）－ソース（ＶＧ＿ＦＥＴ８）間電圧とＦＥＴ５に流れる電流から決定される。

（２）入力信号電力Ｐｉｎが小さい状態
入力信号電力が小さい状態について考えると、ＦＥＴ４とバイアス回路１１内の平均電圧およびＦＥＴ８とは、入力信号電力が入力されていない時と同じである。

（３）入力信号電力Ｐｉｎが大きくなった状態
入力信号電力Ｐｉｎが大きくなった状態について考えると、第１の実施形態の場合と同様に、ＶＧ＿ＦＥＴ４の電圧振幅が大きくなり、抵抗Ｒ１４を介してＶＳ＿ＦＥＴ３の電圧振幅が大きくなる。その場合にＶＳ＿ＦＥＴ３の振幅下限電圧がＦＥＴ１の３極管領域 (非飽和領域とも言う)に入ると、入力信号電力がなし、あるいは小さい場合と比較して、ＦＥＴ１の平均電流は小さくなる。ＦＥＴ１の電流はＦＥＴ３の電流と同じであり、その電流が小さくなった場合にはＦＥＴ３のゲート－ソース間平均電圧は小さくなるため、ＶＳ＿ＦＥＴ３の平均電圧は上昇する。そして、バイアス回路１２においてＦＥＴ５のゲート電圧でもあるＶＳ＿ＦＥＴ３は上昇するが、ＦＥＴ５に流れる電流は一定のため、ＦＥＴ５のソース電圧であるＶＧ＿ＦＥＴ８は上昇する。つまり、ＰＡの入力電力Ｐｉｎの増加によってＦＥＴ４のゲート電圧ＶＧ＿ＦＥＴ４（バイアス信号）とＦＥＴ８のゲート電圧ＶＧ＿ＦＥＴ８（第２のバイアス信号）は上昇する。

以上述べたように、第２の実施形態では、第１の実施形態と同様にＰＡ１ａの入力電力Ｐｉｎの増加によって、ソースが接地しているトランジスタのバイアス電圧（バイアス信号）のみならず縦積みのトランジスタのゲート電圧（第２のバイアス信号）も増加させることができる。そのため、縦積み構造のＰＡ１ａに対して電力効率と線形性の向上が確保される。

（第３の実施形態）
図８は、本発明の一実施形態に係るＰＡの回路図である。
図８に示すＰＡ１ｂ（電力増幅器）は、バイアス回路１１（第１のバイアス回路）、バイアス回路１２ａ（第２のバイアス回路）、入力整合回路１３、図８においてはＦＥＴ４、ＦＥＴ８およびＦＥＴ１０から構成される増幅回路、出力整合回路１４を備える。
図８において、図１に示すＰＡ１、図３に示すＰＡ１ａと同じ部分には同じ符号を付し、その説明を省略する。

第３の実施形態は、第２の実施形態よりさらに縦積みのトランジスタを増やした場合についての発明となるが、縦積みのトランジスタとしてＦＥＴ１０が追加されており、バイアス回路１２ａにおいてダイオード接続されたＦＥＴ９も追加されている。
すなわち、バイアス回路１２ａ（第２のバイアス回路）は、バイアス回路１２に対して、さらにＦＥＴ５、ＦＥＴ６およびＦＥＴ７とは同極性のＦＥＴ９（第９電界効果トランジスタ）を含んで構成される。
また、増幅回路は、第２の実施形態の増幅回路に対して、さらにＦＥＴ８と同極性の電界効果トランジスタであって、ソースがＦＥＴ８のドレインと直列接続されたＦＥＴ１０（第１０電界効果トランジスタ）を含んで構成される。
バイアス回路１２ａは、ＦＥＴ６のドレインとＦＥＴ９のソースを接続し、ＦＥＴ９のゲートとドレインを接続し、ＦＥＴ９のドレインとＦＥＴ５のソースを接続する構成を有する。

以上の構成により、バイアス回路１２ａは、ＦＥＴ９のソースからＶＧ＿ＦＥＴ１０（第３）のバイアス信号をＦＥＴ１０のゲートに出力する。
なお、本実施形態において、ＦＥＴ９は、ｐＭＯＳである。つまり、ＦＥＴ９は、本実施形態においてＦＥＴ１～ＦＥＴ４とは異極性の、ＦＥＴ５～ＦＥＴ７とは同極性の、すなわちｐ型のＦＥＴである。
以上の構成を有するＰＡ１ｂの動作としては、追加部分以外は第２の実施形態と同じであり、入力電圧が増加した際に電圧ＶＧ＿ＦＥＴ８が増加するため、ダイオード接続されたＦＥＴ９の動作によりＦＥＴ１０のゲート電圧であるＶＧ＿ＦＥＴ１０が上昇する。

以上述べたように、第３の実施形態では、第１、第２の実施形態と同様にＰＡ１ｂの入力電力Ｐｉｎの増加によって、ソースが接地しているトランジスタのバイアス電圧（バイアス信号）のみならず複数の縦積みのトランジスタのゲート電圧（第２、第３のバイアス信号）も同時に増加させることができる。そのため、複数の縦積み構造のＰＡ１ｂに対して電力効率と線形性の向上が確保される。

以上、この発明の実施形態を、図面を参照して詳述してきたが、具体的な構成はこの実施形態に限られるものではなく、この発明の要旨を逸脱しない範囲の設計等も含まれる。

例えば、第３の実施形態で説明したＰＡ１ｂは、ダイオード接続されたＦＥＴ９をｎ（ｎ≧２）台有するバイアス回路と、ダイオード接続されたＦＥＴ９のｎ台の出力がそれぞれゲートへと入力されるｎ台のＦＥＴ１０に対応するＦＥＴを縦積構造で有する増幅回路とにより構成されてもよい。すなわち、一例としてｎ＝２の場合、バイアス回路においては、ゲートとドレインが接続されたＦＥＴ９ａがＦＥＴ６のドレインとＦＥＴ９のソースとの間に接続される。そして、増幅回路においては、ＦＥＴ１０のドレインと出力整合回路１４との間にＦＥＴ１０ａが接続され、ＦＥＴ１０ａのゲートにはＦＥＴ９ａのソースが接続される構成であってもよい。

また、第１の実施形態で説明した電力増幅器ＰＡ１は、同極性のＦＥＴ１（第１電界効果トランジスタ）、ＦＥＴ２（第２電界効果トランジスタ）およびＦＥＴ３（第３電界効果トランジスタ）と、抵抗Ｒ１１（第１抵抗素子）、抵抗Ｒ１２（第２抵抗素子）および抵抗Ｒ１３（第３抵抗素子）、抵抗Ｒ１４（第４抵抗素子）とで構成されるバイアス回路１１（第１のバイアス回路）と、
ＦＥＴ１、ＦＥＴ２およびＦＥＴ３と同極性のＦＥＴ４（第４電界効果トランジスタ）で構成される増幅回路と、を備える電力増幅器であって、
バイアス回路１１は、ＦＥＴ１とＦＥＴ２とのソースを接地し、ＦＥＴ１とＦＥＴ２とのゲートを接続し、ＦＥＴ２のゲートとドレインを接続し、ＦＥＴ２のドレインを抵抗Ｒ１１の一端子に接続し、抵抗Ｒ１１の他端子は定電圧端子（Ｖ＿ｂｉａｓ）に接続し、ＦＥＴ１のドレインとＦＥＴ３のソースとを接続し、ＦＥＴ３のドレインとＦＥＴ３のゲートとを抵抗Ｒ１２を介して接続し、ＦＥＴ３のドレインは抵抗Ｒ１３を介して定電圧端子Ｖ＿ｂｉａｓに接続し、ＦＥＴ１のドレインを抵抗Ｒ１４の一端子に接続する構成を有し、ＦＥＴ１のドレインからバイアス信号ＶＳ＿ＦＥＴ３を出力し、
増幅回路は、抵抗Ｒ１４の他端子がＦＥＴ４のゲートに接続する構成を有し、ＦＥＴ４のゲートに抵抗Ｒ１４を介してバイアス信号ＶＧ＿ＦＥＴ４が供給され、所定の信号周波数における入力電力Ｐｉｎを電力増幅することを特徴とする電力増幅器という構成要素を持つ発明である。

この構成要素を持つ発明を、下記（１１）～（１５）に記載の内容に置き換えることにより、より上位概念で記載された構成要素を持つ発明とすることができる。
（１１）第１の実施形態で説明したＰＡ１において、バイアス回路の抵抗（Ｒ１１，Ｒ１２，Ｒ１３，Ｒ１４）は、その中のいくつか又は全部がなくても動作するので、対応できるような記載とする。
（１２）第１の実施形態で説明したＰＡ１において、容量（Ｒ１２に接続している容量）が記載されていないが、ある場合とない場合のどちらでも動作するので、対応できるような記載とする。
（１３）第１の実施形態で説明したＰＡ１において、容量と抵抗（Ｒ１２とそれに接続している容量）を、信号周波数を除去できる一般的なローパスフィルタに置き換えた形であっても動作するので、対応できるような記載とする。
（１４）第１の実施形態で説明したＰＡ１において、ＦＥＴ１、２、３、４は、ＭＯＳＦＥＴでなくて３端子以上のトランジスタであっても動作するので、対応できるような記載とする。
（１５）第１の実施形態で説明したＰＡ１において、ＦＥＴ２とＲ１１に置き換えて、ＦＥＴ１のゲート電圧を配給する一般的なバイアス回路に置き換えた形であっても動作するので、対応できるような記載とする。

すなわち、第１の実施形態で説明したＰＡ１は、同極性のＴｒ１（第１トランジスタ）およびＴｒ３（第３トランジスタ）と、第１のサブバイアス回路と、ローパスフィルタとで構成されるバイアス回路１１（第１のバイアス回路）と、
Ｔｒ１およびＴｒ３と同極性のＴｒ４（第４トランジスタ）で構成される増幅回路と、を備える電力増幅器であって、
バイアス回路１１は、Ｔｒ１の第２端子と第１のサブバイアス回路の第２端子とを接地し、Ｔｒ１の制御端子と第１のサブバイアス回路の制御端子とを接続し、第１のサブバイアス回路の第１端子は定電圧端子（Ｖ＿ｂｉａｓ）に接続し、Ｔｒ１の第１端子とＴｒ３の第２端子とを接続し、Ｔｒ３の第１端子とローパスフィルタの入力端子とを接続し、ローパスフィルタの出力端子とＴｒ３の制御端子とを接続し、Ｔｒ３の第１端子は定電圧端子Ｖ＿ｂｉａｓに接続し、Ｔｒ１の第１端子からバイアス信号ＶＳ＿ＦＥＴ３を出力し、
増幅回路は、Ｔｒ１の第１端子がＴｒ４の制御端子に接続する構成を有し、Ｔｒ４の制御端子にバイアス信号ＶＧ＿ＦＥＴ３が供給され、所定の信号周波数における入力電力Ｐｉｎを電力増幅する電力増幅器である。

ここで、第１のサブバイアス回路は、Ｔｒ２（第２トランジスタ）と抵抗Ｒ１１（第１抵抗素子）とを含んで構成され、抵抗Ｒ１１の他端子を第１のサブバイアス回路の第１端子とし、Ｔｒ２の第２端子を第１のサブバイアス回路の第２端子とし、Ｔｒ２の制御端子と第１端子とを接続し、Ｔｒ２の第１端子を抵抗Ｒ１１の一端子に接続し、抵抗Ｒ１１の他端子は定電圧端子（Ｖ＿ｂｉａｓ）に接続する構成であってよい。

また、ローパスフィルタは、抵抗Ｒ１２（第２抵抗素子）と容量とを含んで構成され、Ｔｒ３の第１端子をローパスフィルタの入力端子とし、Ｔｒ３の制御端子をローパスフィルタの出力端子とし、容量の一端がローパスフィルタの出力端子に接続され、容量の他端が接地されている構成であってよい。

また、Ｔｒ３の第１端子およびローパスフィルタの入力端子を定電圧端子Ｖ＿ｂｉａｓに接続している抵抗Ｒ１３（第３抵抗素子）があってもよい。

また、Ｔｒ１の第１端子をＴｒ４の制御端子に接続する抵抗Ｒ１４（第４抵抗素子）があってもよい。

なお、上記（１４）に記載の内容に対応するため、Ｔｒ１～４（第１トランジスタ～第４トランジスタ）がＮＦＥＴである場合、ドレインを第１端子、ゲートを制御端子、ソースを第２端子としている。これは、Ｔｒ１～４がＮＰＮバイポーラトランジスタである場合、コレクタを第１端子、ベースを制御端子、エミッタを第２端子とするためである。

また、第２の実施形態で説明した電力増幅器ＰＡ１ａは、第１の実施形態で説明した電力増幅器ＰＡ１において、
ＦＥＴ１、ＦＥＴ２およびＦＥＴ３とは異極性のＦＥＴ５（第５電界効果トランジスタ）、ＦＥＴ６（第６電界効果トランジスタ）およびＦＥＴ７（第７電界効果トランジスタ）と、Ｒ１５（第５抵抗素子）およびＲ１６（第６抵抗素子）とで構成されるバイアス回路１２（第２のバイアス回路）とを備え、
増幅回路は、ＦＥＴ４と同極性の電界効果トランジスタであって、ソースがＦＥＴ４のドレインと直列接続されたＦＥＴ８を含んで構成され、
バイアス回路１２は、ＦＥＴ６のソースとＦＥＴ７のソースとを第２の定電圧端子（Ｖｂｉａｓ２）に接続し、ＦＥＴ６とＦＥＴ７とのゲートを接続し、ＦＥＴ７のゲートとドレインを接続し、ＦＥＴ７のドレインをＲ１６の一端子に接続し、Ｒ１６の他端子は接地し、ＦＥＴ５のドレインを接地し、ＦＥＴ１のドレインをＲ１５の一端子に接続し、Ｒ１５の他端子はＦＥＴ５のゲートに接続し、ＦＥＴ６のドレインとＦＥＴ５のソースを接続し、ＦＥＴ５のドレインを接地する構成を有し、ＦＥＴ５のソースからＶＧ＿ＦＥＴ８（第２のバイアス信号）をＦＥＴ８のゲートに出力することを特徴とする電力増幅器という構成要素を持つ発明である。

この構成要素を持つ発明を、下記（２１）～（２３）に記載の内容に置き換えることにより、より上位概念で記載された構成要素を持つ発明とすることができる。
（２１）第２の実施形態で説明したＰＡ１ａにおいて、バイアス回路の抵抗（Ｒ１５、Ｒ１６）は、その中のいくつか又は全部がなくても動作するので、対応できるような記載とする。
（２２）第２の実施形態で説明したＰＡ１ａにおいて、ＦＥＴ５、６、７、８は、ＭＯＳＦＥＴでなくて３端子以上のトランジスタであっても動作するので、対応できるような記載とする。
（２３）第２の実施形態で説明したＰＡ１ａにおいて、ＦＥＴ７とＲ１６に置き換えて、ＦＥＴ６のゲート電圧を配給する一般的なバイアス回路に置き換えた形であっても動作するので、対応できるような記載とする。

すなわち、第２の実施形態で説明した電力増幅器ＰＡ１ａは、第１の実施形態で説明した電力増幅器ＰＡ１において、
Ｔｒ１およびＴｒ３とは異極性のＴｒ５（第５トランジスタ）およびＴｒ６（第６トランジスタ）と、第２のサブバイアス回路とで構成されるバイアス回路１２（第２のバイアス回路）とを備え、
増幅回路は、Ｔｒ４と同極性のトランジスタであって、第２端子がＴｒ４の第１端子と直列接続されたＴｒ８（第８トランジスタ）を含んで構成され、
バイアス回路１２は、第２のサブバイアス回路の第１端子とＴｒ６の第１端子とを第２の定電圧端子（Ｖｂｉａｓ２）に接続し、Ｔｒ６の制御端子と第２のサブバイアス回路の制御端子とを接続し、第２のサブバイアス回路の第２端子を接地し、Ｔｒ５の第２端子を接地し、Ｔｒ１の第１端子をＴｒ５の制御端子に接続し、Ｔｒ６の第２端子とＴｒ５の第１端子を接続し、Ｔｒ５の第２端子を接地する構成を有し、Ｔｒ５の第１端子からＶＧ＿ＦＥＴ８（第２のバイアス信号）をＴｒ８の制御端子に出力する電力増幅器である。

ここで、第２のサブバイアス回路は、Ｔｒ７（第７トランジスタ）と抵抗Ｒ１６（第６抵抗素子）とを含んで構成され、Ｔｒ７の第１端子を第２のサブバイアス回路の第１端子とし、Ｒ１６の他端子を第２のサブバイアス回路の第２端子とし、Ｔｒ７の制御端子と第２端子を接続し、Ｔｒ７の第２端子をＲ１６の一端子に接続する構成であってよい。

また、Ｔｒ１の第１端子をＴｒ５の制御端子に接続するＲ１５（第５抵抗素子）があってもよい。

なお、上記（２２）に記載の内容に対応するため、Ｔｒ５～７（第５トランジスタ～第７トランジスタ）がＰＦＥＴである場合、ソースを第１端子、ゲートを制御端子、ドレインを第２端子としている。これは、Ｔｒ５～７がＰＮＰバイポーラトランジスタである場合、エミッタを第１端子、ベースを制御端子、コレクタを第２端子とするためである。
また、Ｔｒ８がＮＦＥＴである場合、ドレインを第１端子、ゲートを制御端子、ソースを第２端子としている。これは、Ｔｒ８がＮＰＮバイポーラトランジスタである場合、コレクタを第１端子、ベースを制御端子、エミッタを第２端子とするためである。

また、第３の実施形態で説明した電力増幅器ＰＡ１ｂは、第２の実施形態で説明した電力増幅器ＰＡ１ａにおいて、
バイアス回路１２ａ（第２のバイアス回路）は、さらにＦＥＴ５、ＦＥＴ６およびＦＥＴ７とは同極性のＦＥＴ９（第９電界効果トランジスタ）を含んで構成され、
増幅回路は、さらにＦＥＴ８と同極性の電界効果トランジスタであって、ソースがＦＥＴ８のドレインと直列接続されたＦＥＴ１０（第１０電界効果トランジスタ）を含んで構成され、
バイアス回路１２ａは、ＦＥＴ６のドレインとＦＥＴ９のソースを接続し、ＦＥＴ９のゲートとドレインを接続し、ＦＥＴ９のドレインとＦＥＴ５のソースを接続する構成を有し、
ＦＥＴ９のソースからＶＧ＿ＦＥＴ１０（第３）のバイアス信号をＦＥＴ１０のゲートに出力することを特徴とする電力増幅器という構成要素を持つ発明である。

この構成要素を持つ発明を、下記（３１）に記載の内容に置き換えることにより、より上位概念で記載された構成要素を持つ発明とすることができる。
（３１）第２の実施形態で説明したＰＡ１ａにおいて、ＦＥＴ９、１０は、ＭＯＳＦＥＴでなくて３端子以上のトランジスタであっても動作するので、対応できるような記載とする。

すなわち、第３の実施形態で説明した電力増幅器ＰＡ１ｂは、第２の実施形態で説明した電力増幅器ＰＡ１ａにおいて、
バイアス回路１２ａ（第２のバイアス回路）は、さらにＴｒ５およびＴｒ６とは同極性のＴｒ９（第９トランジスタ）を含んで構成され、
増幅回路は、さらにＴｒ８と同極性のトランジスタであって、第２端子がＴｒ８の第１端子と直列接続されたＴｒ１０（第１０トランジスタ）を含んで構成され、
バイアス回路１２ａは、Ｔｒ６の第２端子とＴｒ９の第１端子を接続し、Ｔｒ９の制御端子と第２端子を接続し、Ｔｒ９の第２端子とＴｒ５の第１端子を接続する構成を有し、
Ｔｒ９のソースからＶＧ＿ＦＥＴ１０（第３）のバイアス信号をＴｒ１０の制御端子に出力することを特徴とするという構成要素を持つ発明である。

なお、上記（３１）に記載の内容に対応するため、Ｔｒ９（第９トランジスタ）がＰＦＥＴである場合、ソースを第１端子、ゲートを制御端子、ドレインを第２端子としている。これは、Ｔｒ８がＰＮＰバイポーラトランジスタである場合、エミッタを第１端子、ベースを制御端子、コレクタを第２端子とするためである。
また、Ｔｒ１０がＮＦＥＴである場合、ドレインを第１端子、ゲートを制御端子、ソースを第２端子としている。これは、Ｔｒ１０がＮＰＮバイポーラトランジスタである場合、コレクタを第１端子、ベースを制御端子、エミッタを第２端子とするためである。

１，１ａ，１ｂ，９…ＰＡ（電力増幅器）、２，１１，１１ａ，１１ｂ…バイアス回路、４…ＦＥＴ（増幅回路）、１３…入力整合回路、１４…出力整合回路

Claims (8)

1. 同極性の第１トランジスタおよび第３トランジスタと、第１のサブバイアス回路と、ローパスフィルタとで構成される第１のバイアス回路と、
   前記第１トランジスタおよび前記第３トランジスタと同極性の第４トランジスタで構成される増幅回路と、を備える電力増幅器であって、
   前記第１のバイアス回路は、前記第１トランジスタの第２端子と前記第１のサブバイアス回路の第２端子とを接地し、前記第１トランジスタの制御端子と前記第１のサブバイアス回路の制御端子とを接続し、前記第１のサブバイアス回路の第１端子は定電圧端子に接続し、前記第１トランジスタの第１端子と前記第３トランジスタの第２端子とを接続し、前記第３トランジスタの第１端子と前記ローパスフィルタの入力端子とを接続し、前記ローパスフィルタの出力端子と前記第３トランジスタの制御端子とを接続し、前記第３トランジスタの第１端子は前記定電圧端子に接続し、前記第１トランジスタの第１端子からバイアス信号を出力し、
   増幅回路は、前記第１トランジスタの第１端子が前記第４トランジスタの制御端子に接続する構成を有し、前記第４トランジスタの制御端子に前記バイアス信号が供給され、所定の信号周波数における入力電力を電力増幅し、
   前記第１トランジスタおよび前記第３トランジスタとは異極性の第５トランジスタおよび第６トランジスタと、第２のサブバイアス回路とで構成される第２のバイアス回路とを備え、
   前記増幅回路は、前記第４トランジスタと同極性のトランジスタであって、第２端子が前記第４トランジスタの第１端子と直列接続された第８トランジスタを含んで構成され、
   前記第２のバイアス回路は、前記第２のサブバイアス回路の第１端子と前記第６トランジスタの第１端子とを第２の定電圧端子に接続し、前記第６トランジスタの制御端子と前記第２のサブバイアス回路の制御端子とを接続し、前記第２のサブバイアス回路の第２端子を接地し、前記第５トランジスタの第２端子を接地し、前記第１トランジスタの第１端子を前記第５トランジスタの制御端子に接続し、前記第６トランジスタの第２端子と前記第５トランジスタの第１端子を接続し、前記第５トランジスタの第２端子を接地する構成を有し、前記第５トランジスタの第１端子から第２のバイアス信号を前記第８トランジスタの制御端子に出力する電力増幅器。
2. 前記第１のサブバイアス回路は、第２トランジスタと第１抵抗素子とを含んで構成され、前記第１抵抗素子の他端子を前記第１のサブバイアス回路の第１端子とし、前記第２トランジスタの第２端子を前記第１のサブバイアス回路の第２端子とし、前記第２トランジスタの制御端子と第１端子とを接続し、前記第２トランジスタの第１端子を前記第１抵抗素子の一端子に接続し、前記第１抵抗素子の他端子は前記定電圧端子に接続する構成であることを特徴とする請求項１に記載の電力増幅器。
3. 前記ローパスフィルタは、第２抵抗素子と容量とを含んで構成され、前記第３トランジスタの第１端子を前記ローパスフィルタの入力端子とし、前記第３トランジスタの制御端子を前記ローパスフィルタの出力端子とし、前記容量の一端が前記ローパスフィルタの出力端子に接続され、前記容量の他端が接地されている構成であることを特徴とする請求項１または請求項２に記載の電力増幅器。
4. 前記第３トランジスタの第１端子および前記ローパスフィルタの入力端子を前記定電圧端子に接続している第３抵抗素子を有することを特徴とする請求項１から請求項３いずれか１項に記載の電力増幅器。
5. 前記第１トランジスタの第１端子を前記第４トランジスタの制御端子に接続する第４抵抗素子を有することを特徴とする請求項１から請求項４いずれか１項に記載の電力増幅器。
6. 前記第２のサブバイアス回路は、第７トランジスタと第６抵抗素子とを含んで構成され、前記第７トランジスタの第１端子を前記第２のサブバイアス回路の第１端子とし、前記第６抵抗素子の他端子を前記第２のサブバイアス回路の第２端子とし、前記第７トランジスタの制御端子と第２端子を接続し、前記第７トランジスタの第２端子を前記第６抵抗素子の一端子に接続する構成であることを特徴とする請求項１に記載の電力増幅器。
7. 前記第１トランジスタの第１端子を前記第５トランジスタの制御端子に接続する第５抵抗素子を有することを特徴とする請求項１または請求項６に記載の電力増幅器。
8. 前記第２のバイアス回路は、さらに前記第５トランジスタおよび前記第６トランジスタとは同極性の第９トランジスタを含んで構成され、
   前記増幅回路は、さらに前記第８トランジスタと同極性のトランジスタであって、第２端子が前記第８トランジスタの第１端子と直列接続された第１０トランジスタを含んで構成され、
   前記第２のバイアス回路は、前記第６トランジスタの第２端子と前記第９トランジスタの第１端子を接続し、前記第９トランジスタの制御端子と第２端子を接続し、前記第９トランジスタの第２端子と前記第５トランジスタの第１端子を接続する構成を有し、
   前記第９トランジスタのソースから第３のバイアス信号を前記第１０トランジスタの制御端子に出力することを特徴とする請求項６又は請求項７に記載の電力増幅器。

Images