KR20200012711A - 전력 증폭기 - Google Patents

Abstract

일 실시예에 따른 전력 증폭기는 서로 같은 극성의 제1 트랜지스터와 제3 트랜지스터, 및 제1 서브 바이어스 회로를 포함하는 제1 바이어스 회로; 및 제1 트랜지스터 및 제3 트랜지스터와 같은 극성의 제4 트랜지스터를 포함하는 증폭 회로를 포함하고, 증폭 회로가 제1 바이어스 회로로부터 제4 트랜지스터의 제어 단자로 공급되는 제1 바이어스 신호에 기초하여 입력 신호 전력을 증폭할 수 있다.

Description

전력 증폭기{POWER AMPLIFIER}

이하, 전력 증폭기에 관한 기술이 제공된다.

전력 증폭기(PA, Power Amplifier)는 무선 통신과 레이더(Radar) 등의 무선 시스템(system)에 있어서, 전력을 송신안테나에 내보내는 회로로서, 전력을 가장 많이 사용하는 회로 중 하나이다. 따라서 전력 증폭기는 항상 전력효율의 개선이 요구된다. 동시에 송신신호를 왜곡시키지 않도록 높은 선형성도 요구된다. 또한, 전력 증폭기는 전계효과 트랜지스터(FET, Field Effect Transistor), 특히 저렴한 무선 시스템 내의 다른 회로와의 집적화가 가능한 상보형 MOS(CMOS, Complementary MOS)에 의한 구현이 요구된다.

일 실시예에 따르면 전력 증폭기는, 서로 같은 극성의 제1 트랜지스터와 제3 트랜지스터, 및 제1 서브 바이어스 회로를 포함하는 제1 바이어스 회로; 및 상기 제1 트랜지스터 및 상기 제3 트랜지스터와 같은 극성의 제4 트랜지스터를 포함하는 증폭 회로를 포함하고, 상기 제1 바이어스 회로에서, 상기 제1 트랜지스터의 제2 단자 및 상기 제1 서브 바이어스 회로의 제2 단자는 접지되며, 상기 제1 트랜지스터의 제어 단자 및 상기 제1 서브 바이어스 회로의 제어 단자가 연결되고, 상기 제1 서브 바이어스 회로의 제1 단자는 정전압 단자에 연결되며, 상기 제1 트랜지스터의 제1 단자 및 상기 제3 트랜지스터의 제2 단자가 서로 연결되고, 상기 제3 트랜지스터의 제1 단자 및 상기 제3 트랜지스터의 제어 단자가 서로 연결되며, 상기 제3 트랜지스터의 제1 단자는 상기 정전압 단자에 연결되고, 상기 증폭 회로는, 상기 제1 바이어스 회로로부터 상기 제4 트랜지스터의 제어 단자로 공급되는 제1 바이어스 신호에 기초하여 입력 신호 전력을 증폭할 수 있다.

상기 제1 바이어스 회로는, 상기 제1 트랜지스터의 제1 단자로부터 바이어스 신호를 출력하고, 상기 증폭 회로에서, 상기 제4 트랜지스터의 제어단자는 상기 제1 트랜지스터의 제1 단자에 연결될 수 있다.

상기 제1 서브 바이어스 회로는, 제2 트랜지스터 및 제1 저항 소자를 포함하고, 상기 제1 서브 바이어스 회로의 제1 단자는 상기 제1 저항 소자의 다른 단자로 구성되며, 상기 제1 서브 바이어스 회로의 제2 단자는 상기 제2 트랜지스터의 제2 단자로 구성될 수 있다.

상기 제2 트랜지스터의 제어 단자 및 상기 제2 트랜지스터의 제1 단자가 서로 연결되고, 상기 제2 트랜지스터의 제1 단자는 상기 제1 저항 소자의 한 단자에 연결되며, 상기 제1 저항 소자의 다른 단자는 상기 정전압 단자에 연결될 수 있다.

상기 제3 트랜지스터의 제1 단자 및 상기 제3 트랜지스터의 제어 단자는 제2 저항 소자를 통해 연결될 수 있따.

상기 제1 바이어스 회로는, 저역 통과 필터를 더 포함하고, 상기 제3 트랜지스터의 제1 단자는 상기 저역 통과 필터의 입력 단자로 연결되고, 상기 저역 통과 필터의 출력단자는 상기 제3 트랜지스터의 제어단자로 연결될 수 있다.

상기 저역 통과 필터는, 제2 저항 소자와 커패시터를 포함하고, 상기 커패시터의 일단이 상기 저역 통과 필터의 출력 단자에 연결되며, 상기 커패시터의 타단이 접지될 수 있다.

상기 제3 트랜지스터의 제1 단자 및 상기 저역 통과 필터의 입력단자는 제3 저항 소자를 통해 상기 정전압 단자에 연결될 수 있다.

상기 제1 트랜지스터의 제1 단자는 상기 제4 트랜지스터의 제어 단자와 제4 저항 소자를 통해 연결될 수 있다.

전력 증폭기는 상기 제1 트랜지스터 및 상기 제3 트랜지스터와는 다른 극성의 제5 트랜지스터와 제6 트랜지스터, 및 제2 서브 바이어스 회로로 구성되는 제2 바이어스 회로를 더 포함하고, 상기 증폭 회로는, 상기 제4 트랜지스터와 같은 극성을 가지고, 상기 제4 트랜지스터와 직렬로 연결되며, 상기 제5 트랜지스터로부터 제2 바이어스 신호가 공급되는 제8 트랜지스터를 더 포함할 수 있다.

상기 증폭 회로에서, 상기 제8 트랜지스터의 제2 단자는 상기 제4 트랜지스터의 제1 단자에 직렬로 연결되고, 상기 제2 바이어스 회로에서, 상기 제2 서브 바이어스 회로의 제1 단자 및 상기 제6 트랜지스터의 제1 단자는 제2 정전압 단자에 연결되며, 상기 제6 트랜지스터의 제어 단자 및 상기 제2 서브 바이어스 회로의 제어 단자가 서로 연결되고, 상기 제2 서브 바이어스 회로의 제2 단자는 접지되며, 상기 제5 트랜지스터의 제2 단자는 접지되고, 상기 제1 트랜지스터의 제1 단자는 상기 제5 트랜지스터의 제어 단자에 연결되고, 상기 제6 트랜지스터의 제2 단자는 상기 제5 트랜지스터의 제1 단자에 연결되며, 상기 제2 바이어스 회로는, 상기 제5 트랜지스터의 제1 단자로부터 상기 제2 바이어스 신호를 상기 제8 트랜지스터의 제어 단자로 출력할 수 있다.

상기 제2 서브 바이어스 회로는, 제7 트랜지스터 및 제6 저항 소자를 포함하고, 상기 제2 서브 바이어스 회로의 제1 단자는 상기 제7 트랜지스터의 제1 단자로 구성되며, 상기 제2 서브 바이어스 회로의 제2 단자는 상기 제6 저항 소자의 다른 단자로 구성되고, 상기 제7 트랜지스터의 제어 단자는 상기 제7 트랜지스터의 제2 단자에 연결되며, 상기 제7 트랜지스터의 제2 단자는 상기 제6 저항 소자의 한 단자에 연결될 수 있다.

상기 제1 트랜지스터의 제1 단자는 제5 저항 소자를 통해 상기 제5 트랜지스터의 제어 단자에 연결될 수 있다.

상기 제2 바이어스 회로는, 상기 제5 트랜지스터 및 상기 제6 트랜지스터와 같은 극성의 제9 트랜지스터를 더 포함하고, 상기 증폭 회로는, 상기 제8 트랜지스터와 같은 극성을 가지고, 상기 제8 트랜지스터와 직렬로 연결되며, 상기 제9 트랜지스터로부터 제3 바이어스 신호가 공급되는 제10 트랜지스터를 더 포함할 수 있다.

상기 증폭 회로에서, 상기 제10 트랜지스터의 제2 단자는 상기 제8 트랜지스터의 제1 단자에 직렬로 연결되고, 상기 제2 바이어스 회로에서, 상기 제6 트랜지스터의 제2 단자는 상기 제9 트랜지스터의 제1 단자에 연결되며, 상기 제9 트랜지스터의 제어 단자는 상기 제9 트랜지스터의 제2 단자에 연결되고, 상기 제9 트랜지스터의 제2 단자는 상기 제5 트랜지스터의 제1 단자에 연결되며, 상기 제2 바이어스 회로는, 상기 제9 트랜지스터의 제1 단자로부터 상기 제3 바이어스 신호를 상기 제10 트랜지스터의 제어 단자로 출력할 수 있다.

도 1은 일 실시예에 따른 전력 증폭기의 회로도이다.
도 2는 도 1에 도시된 전력 증폭기의 입력 전력과 VG_TR4의 평균 전압의 관계를 나타내는 도면이다.
도 3은 커런트 미러 회로를 도시한다.
도 4는 도 1에 도시된 전력 증폭기 및 도 3에 도시된 커런트 미러 회로에서 입력 신호 전력 및 소비 전류를 비교한 그래프이다.
도 5는 도 1에 도시된 전력 증폭기 및 도 3에 도시된 커런트 미러 회로의 출력 전력(Pout) 및 전력 부가 효율(power-added efficiency)(PAE)를 비교한 그래프이다.
도 6은 도 1에 도시된 전력 증폭기 및 도 3에 도시된 커런트 미러 회로의 이득(Gain)을 비교한 그래프이다.
도 7은 다른 실시예에 따른 전력 증폭기의 회로도이다.
도 8은 또 다른 일 실시예에 따른 전력 증폭기의 회로도이다.
도 9는 다른 커런트 미러 회로를 도시한 도면이다.

이하, 실시예들을 첨부된 도면을 참조하여 상세하게 설명한다. 그러나, 특허출원의 범위가 이러한 실시예들에 의해 제한되거나 한정되는 것은 아니다. 각 도면에 제시된 동일한 참조 부호는 동일한 부재를 나타낸다.

아래 설명하는 실시예들에는 다양한 변경이 가해질 수 있다. 아래 설명하는 실시예들은 실시 형태에 대해 한정하려는 것이 아니며, 이들에 대한 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다.

어떤 구성요소가 다른 구성요소에 “연결되어” 있다거나 “접속되어” 있다고 언급된 때에는, 그 다른 구성요소에 직접적으로 연결되어 있거나 또는 접속되어 있을 수도 있지만, 중간에 다른 구성요소가 존재할 수도 있다고 이해되어야 할 것이다. 반면에, 어떤 구성요소가 다른 구성요소에 “직접 연결되어” 있다거나 “직접 접속되어” 있다고 언급된 때에는, 중간에 다른 구성요소가 존재하지 않는 것으로 이해되어야 할 것이다. 구성요소들 간의 관계를 설명하는 표현들, 예를 들어 “~사이에”와 “바로~사이에” 또는 “~에 직접 이웃하는” 등도 마찬가지로 해석되어야 한다.

실시예에서 사용한 용어는 단지 특정한 실시예를 설명하기 위해 사용된 것으로, 실시예를 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수 개의 표현을 포함한다. 본 명세서에서, "포함하다" 또는 "가지다" 등의 용어는 명세서 상에 기재된 특징, 숫자, 단계, 동작, 구성 요소, 부품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.

다르게 정의되지 않는 한, 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 실시예가 속하는 기술 분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미를 가지고 있다. 일반적으로 사용되는 사전에 정의되어 있는 것과 같은 용어들은 관련 기술의 문맥 상 가지는 의미와 일치하는 의미를 가지는 것으로 해석되어야 하며, 본 출원에서 명백하게 정의하지 않는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다.

또한, 첨부 도면을 참조하여 설명함에 있어, 도면 부호에 관계없이 동일한 구성 요소는 동일한 참조 부호를 부여하고 이에 대한 중복되는 설명은 생략하기로 한다. 실시예를 설명함에 있어서 관련된 공지 기술에 대한 구체적인 설명이 실시예의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우 그 상세한 설명을 생략한다.

일 실시예에 따른 전계효과 트랜지스터(FET, field-effect transistor)를 사용한 전력 증폭기(PA, power amplifier)는 입력 신호 전력에 적응하여 동작하는 바이어스 회로를 통해, 전력 증폭기의 전력 효율 및 선형성을 개선할 수 있다. 예를 들어, 하기에서 설명하는 바이어스 회로(예를 들어, 제1 바이어스 회로 등)에 의해, 전력 증폭기의 전력 효율 및 선형성의 향상이 확보할 수 있다. 참고로, 아래에서 설명하는 일 실시예에 따른 전력 증폭기에 포함되는 트랜지스터는 전계효과 트랜지스터일 수 있으나, 이로 한정하는 것은 아니다.

도 1은 일 실시 예에 따른 전력 증폭기의 회로도이다.

도 1에 도시된 전력 증폭기(1)는 제1 바이어스 회로(11), 입력 정합 회로(13), 증폭 회로(15), 및 출력 정합 회로(14)를 포함한다. 도 1에 도시된 증폭 회로(15)는 제4 트랜지스터(TR4)로 구성될 수 있다.

입력 정합 회로(13)는 입력 단자(RF_in)의 임피던스와 제4 트랜지스터(TR4)의 입력 임피던스를 정합하는 회로를 나타낼 수 있다. 예를 들어, 입력 정합 회로(13)의 일단(end)은 입력 단자(RF_in)와 연결되고, 입력 정합 회로(13)의 타단(other end)은 제4 트랜지스터(TR4)의 게이트 단자와 연결될 수 있다.

출력 정합 회로(14)는 제4 트랜지스터(TR4)로 구성된 증폭 회로(15)의 출력 임피던스 및 출력 단자(RF_out)에 연결되는 외부 부하의 임피던스를 정합시키는 회로를 나타낼 수 있다. 출력 정합 회로(14)의 일단은 제4 트랜지스터(TR4)의 드레인 단자와 연결되고, 출력 정합 회로(14)의 타단은 출력 단자(RF_out)와 연결될 수 있다.

제4 트랜지스터(TR4)는 전력 증폭기(1)의 증폭 회로(15)를 구성하는 트랜지스터로서, 예를 들어, 집적 회로 상에 제조될 수 있다. 제4 트랜지스터(TR4)의 게이트 단자는, 입력 정합 회로(13)의 타단과 바이어스 회로(11)의 저항(예를 들어, 제4 저항 소자(R14))의 타단과 연결될 수 있다. 제4 트랜지스터(TR4)의 드레인 단자는 출력 정합 회로(14)의 일단과 연결될 수 있다. 제4 트랜지스터(TR4)의 소스 단자는 접지될 수 있다.

제1 바이어스 회로(11)는 제4 트랜지스터(TR4)에 바이어스를 공급하는 회로를 나타낼 수 있다. 제1 바이어스 회로(11)는 제1 트랜지스터(TR1), 제2 트랜지스터(TR2), 제3 트랜지스터(TR3), 제1 저항 소자(R11), 제2 저항 소자(R12) 및 제3 저항 소자(R13), 제4 저항 소자(R14)를 포함할 수 있다. 제1 트랜지스터(TR1), 제2 트랜지스터(TR2), 및 제3 트랜지스터(TR3)는 서로 같은 극성을 가지는 전계 효과 트랜지스터일 수 있다. 참고로, 본 명세서에서 극성은 트랜지스터의 타입으로서, n형 또는 p형을 나타낼 수 있다.

제1 바이어스 회로(11)에서, 제1 트랜지스터(TR1) 및 제2 트랜지스터(TR2)의 소스 단자들은 접지될 수 있다. 제1 트랜지스터(TR1) 및 제2 트랜지스터(TR2)의 게이트 단자들이 서로 연결될 수 있다. 제2 트랜지스터(TR2)의 게이트 단자와 드레인 단자가 연결될 수 있다. 제2 트랜지스터(TR2)의 드레인 단자는 제1 저항 소자(R11)의 한 단자에 연결될 수 있다. 제1 저항 소자(R11)의 다른 단자는 정전압 단자(V_bias)에 연결될 수 있다. 또한 제1 트랜지스터(TR1)의 드레인 단자와 제3 트랜지스터(TR3)의 소스 단자가 서로 연결될 수 있다. 제3 트랜지스터(TR3)의 드레인 단자 및 제3 트랜지스터(TR3)의 게이트 단자는 제2 저항 소자(R12)를 통해 연결될 수 있다. 또한 제3 트랜지스터(TR3)의 드레인 단자는 제3 저항 소자(R13)를 통해 정전압 단자(V_bias)에 연결될 수 있다. 또한 제1 바이어스 회로(11)에서 제1 트랜지스터(TR1)의 드레인 단자는 제4 저항 소자(R14)의 한 단자에 연결될 수 있다.

제1 바이어스 회로(11)는 제1 트랜지스터(TR1)의 드레인 단자로부터 제1 신호(VS_TR3)를 출력할 수 있다. 또한, 도 1에 도시된 설명에서, 제1 트랜지스터(TR1) 내지 제4 트랜지스터(TR4)는 n 채널 금속 산화물 반도체 (nMOS, n-Channel Metal-Oxide Semiconductor)일 수 있다. 달리 말해, 제1 트랜지스터(TR1) 내지 제4 트랜지스터(TR4)는 서로 같은 극성으로서, 예를 들어, n 형의 트랜지스터일 수 있다.

증폭 회로(15)는, 제1 트랜지스터(TR1)로부터 제4 트랜지스터(TR4)로 공급되는 제1 바이어스 신호(VG_TR4)에 기초하여 입력 신호 전력(Pin)을 증폭할 수 있다. 예를 들어, 제4 트랜지스터(TR4)의 게이트 단자는 제4 저항 소자(R14)의 다른 단자에 연결될 수 있다. 제4 트랜지스터(TR4)의 게이트 단자에 제4 저항 소자(R14)를 통해 제1 바이어스 신호(VG_TR4)가 공급되어, 미리 결정된 신호 주파수에서의 입력 신호 전력(Pin)을 전력 증폭할 수 있다. 제1 바이어스 신호(VG_TR4)는 제1 신호(VS_TR3)가 제4 저항 소자(R14)를 통과한 신호를 나타낼 수 있다.

도 1에서는 전력 증폭기(1)가 제1 바이어스 회로(11) 및 증폭 회로(15)를 포함하는 구성을 설명하였는데, 전력 증폭기(1)의 구성을 상술한 바로 한정하는 것은 아니다. 예를 들어, 이 전력 증폭기(1)의 일부 구성은 예시적으로 아래와 같이 대체될 수 있다.

우선, 도 1에서 설명된 전력 증폭기(1)에서, 제1 바이어스 회로(11)의 저항 소자들(R11, R12, R13, R14) 중 일부 저항 소자 또는 전부가 없이도, 전력 증폭기(1)는 작동할 수 있다.

그리고, 전력 증폭기(1)에서 제2 저항 소자(R12)에 연결된 커패시터(capacitor)가 있는 경우와 없는 경우 모두에서 전력 증폭기(1)가 작동할 수 있다.

전력 증폭기(1)에서, 제2 저항 소자(R12)와 제2 저항 소자(R12)에 연결된 커패시터는 신호 주파수를 필터링(예를 들어, 제거)할 수 있는 일반적인 저역 통과 필터로 대체 가능하다.

전력 증폭기(1)에서, 제1 트랜지스터(TR1), 제2 트랜지스터(TR2), 제3 트랜지스터(TR3),및 제4 트랜지스터(TR4)는 MOSFET이 아니라 3 단자 이상의 트랜지스터로도 구현될 수 있다.

전력 증폭기(1)에서, 제2 트랜지스터(TR2) 및 제1 저항 소자(R11)를 포함하는 제1 서브 바이어스 회로(111)는 제1 트랜지스터(TR1)의 게이트 전압을 공급하는 일반적인 바이어스 회로로 대체 가능하다.

예를 들어, 상술한 바와 같이, 전력 증폭기(1)의 제1 바이어스 회로(11)는 서로 같은 극성의 제1 트랜지스터(TR1), 제3 트랜지스터(TR3), 제1 서브 바이어스 회로(111), 및 저역 통과 필터(112)를 포함할 수 있다. 증폭 회로(15)는 제1 트랜지스터(TR1) 및 제3 트랜지스터(TR3)와 같은 극성의 제4 트랜지스터(TR4)로 구성될 수 있다. 제1 바이어스 회로(11)에서 제1 트랜지스터(TR1)의 제2 단자 및 제1 서브 바이어스 회로(111)의 제2 단자는 접지될 수 있다. 제1 트랜지스터(TR1)의 제어 단자와 제1 서브 바이어스 회로(111)의 제어 단자가 연결될 수 있다. 제1 서브 바이어스 회로(111)의 제1 단자는 정전압 단자(V_bias)에 연결될 수 있다. 제1 트랜지스터(TR1)의 제1 단자 및 제3 트랜지스터(TR3)의 제2 단자가 연결될 수 있다. 제3 트랜지스터(TR3)의 제1 단자와 저역 통과 필터(112)의 입력 단자가 연결될 수 있다. 저역 통과 필터(112)의 출력 단자와 제3 트랜지스터(TR3)의 제어 단자가 연결될 수 있다. 제3 트랜지스터(TR3)의 제1 단자는 정전압 단자(V_bias)에 연결될 수 있다. 제1 바이어스 회로(11)는 제1 트랜지스터(TR1)의 제1 단자로부터 제1 신호(VS_TR3)를 출력할 수 있다. 제1 트랜지스터(TR1)의 제1 단자는 증폭 회로(15)에서 제4 트랜지스터(TR4)의 제어 단자에 연결될 수 있다. 제4 트랜지스터(TR4)의 제어 단자에 제1 바이어스 신호(VG_TR4)가 공급되고, 전력 증폭기(1)는 미리 결정된 신호 주파수에서 입력 신호 전력(Pin)을 증폭할 수 있다.

여기서, 제1 서브 바이어스 회로(111)는 제2 트랜지스터(TR2) 및 제1 저항 소자(R11)를 포함할 수 있다. 제1 서브 바이어스 회로(111)의 제1 단자는 제1 저항 소자(R11)의 다른 단자로 구성되고, 제1 서브 바이어스 회로(111)의 제 2 단자는 제2 트랜지스터(TR2)의 제2 단자로 구성되며, 제1 서브 바이어스 회로(111)의 제어 단자는 제2 트랜지스터(TR2)의 제어 단자로 구성될 수 있다. 제2 트랜지스터(TR2)의 제어 단자 및 제2 트랜지스터(TR2)의 제1 단자가 연결될 수 있고, 제2 트랜지스터(TR2)의 제 1 단자는 제1 저항 소자(R11)의 한 단자에 연결될 수 있다. 제1 저항 소자(R11)의 다른 단자는 정전압 단자(V_bias)에 연결될 수 있다.

또한, 저역 통과 필터(112)는 제2 저항 소자(R12) 및 커패시터를 포함할 수 있다. 제3 트랜지스터(TR3)의 제1 단자는 저역 통과 필터(112)의 입력 단자에 연결될 수 있고, 제3 트랜지스터(TR3)의 제어 단자는 저역 통과 필터(112)의 출력 단자에 연결될 수 있다. 커패시터의 일단은 제2 저항 소자(R12)에 연결되며, 저역 통과 필터(112)의 출력 단자를 구성할 수 있다. 커패시터의 타단은 접지될 수 있다. 제3 트랜지스터(TR3)의 제1 단자 및 저역 통과 필터(112)의 입력 단자는 제 3 저항 소자(R13)를 통해 정전압 단자(V_bias)에 연결될 수 있다.

제1 트랜지스터(TR1)의 제1 단자는 제4 저항 소자(R14)를 통해 제4 트랜지스터(TR4)의 제어 단자에 연결될 수 있다.

참고로, 상술한 제1 트랜지스터(TR1) 내지 제4 트랜지스터(TR4)가 NFET 인 경우, 각 트랜지스터의 제1 단자는 드레인 단자, 제어 단자는 게이트 단자, 제2 단자는 소스 단자일 수 있다. 다른 예를 들어, 제1 트랜지스터(TR1) 내지 제4 트랜지스터(TR4)가 NPN 바이폴라 트랜지스터인 경우, 각 트랜지스터의 제1 단자는 콜렉터 단자, 제어 단자는 베이스(base) 단자, 제2 단자는 에미터 단자일 수 있다.

아래에서는 도 1에서 설명된 회로 구조를 가지는 전력 증폭기(1)의 동작을 다음과 같이 설명한다. 예를 들어, 전력 증폭기(1)의 동작은 입력 신호 전력의 크기에 따라 달라질 수 있다. 입력 신호 전력의 크기는 다음과 같이 3가지 상태로 구분될 수 있다.

우선, 입력 신호 전력(Pin)이 입력 단자(RF_in)에 입력되어 있지 않은 상태에서는, 제1 바이어스 회로(11) 내에서 정전압 단자(V_bias)에 인가된 전압 값, 제1 저항 소자(R11)의 저항 값 및 제2 트랜지스터(TR2)의 임계값(예를 들어, 임계 전압), 사이즈(size) 등에 따라 제1 기준 전류(Iref1)가 결정될 수 있다. 또한, 제2 트랜지스터(TR2) 및 제1 트랜지스터(TR1)는 커런트 미러 회로를 구성하고 있기 때문에, 제1 트랜지스터(TR1)의 드레인 전압이 포화 영역에 있으면 상술한 제1 기준 전류(Iref1) 또는 제1 기준 전류(Iref1)의 정수 배의 전류가 제1 트랜지스터(TR1)에 흐를 수 있다. 제3 트랜지스터(TR3)에 흐르는 전류는 제1 트랜지스터(TR1)와 같고, 제3 트랜지스터(TR3)의 소스 전압은 제3 트랜지스터(TR3)에 흐르는 전류와 제3 트랜지스터(TR3)의 게이트-소스 전압으로부터 결정된다. 예를 들어, 제3 트랜지스터(TR3)의 소스 전압은 제1 트랜지스터(TR1)의 드레인 전압과 동일할 수 있다. 참고로, 제1 신호(VS_TR3)의 전압은 제3 트랜지스터(TR3)의 소스 전압 및 제1 트랜지스터(TR1)의 드레인 전압과 동일할 수 있다. 제4 트랜지스터(TR4)의 게이트 전압은 제4 저항 소자(R14)를 통해 상술한 제1 신호(VS_TR3)와 같은 전압이 된다. 제1 바이어스 신호(VG_TR4)의 전압은 제4 트랜지스터(TR4)의 게이트 전압과 동일할 수 있다.

또한, 입력 신호 전력(Pin)이 작은 상태에서 제1 바이어스 신호(VG_TR4)의 평균 전압은, 입력 신호 전력(Pin)이 입력되지 않은 때와 동일할 수 있다.

그리고, 입력 신호 전력(Pin)이 커진 상태에서는, 제1 바이어스 신호(VG_TR4)의 전압 진폭이 커질 수 있다. 제1 신호(VS_TR3)의 전압 진폭도 제4 저항 소자(R14)를 통해 커질 수 있다. 이 경우 제1 신호(VS_TR3)의 진폭 하한 전압이 제1 트랜지스터(TR1)의 3극관 영역(예를 들어, 비 포화 영역)에 들어가면, 제1 트랜지스터(TR1)의 평균 전류는 입력 신호 전력(Pin)이 없거나 작은 경우의 제1 트랜지스터(TR1)의 평균 전류보다 작아질 수 있다. 제1 트랜지스터(TR1)의 전류는 제3 트랜지스터(TR3)의 전류와 같으므로, 해당 전류가 작아지면서 제3 트랜지스터(TR3)의 게이트-소스 간 평균 전압이 감소하고, 제1 신호(VS_TR3)의 평균 전압은 증가할 수 있다. 달리 말해, 전력 증폭기(1)의 입력 신호 전력(Pin)이 증가함에 따라, 제4 트랜지스터(TR4)의 평균 게이트 전압이 증가할 수 있다. 제4 트랜지스터(TR4)의 전압은 제1 바이어스 신호(VG_TR4)의 전압과 동일할 수 있다.

입력 신호 전력의 크기 별로 제4 트랜지스터의 게이트 단자에 걸리는 평균 전압과의 관계를 하기 도 2에서 설명한다.

도 2는 도 1에 도시된 전력 증폭기의 입력 전력과 VG_TR4의 평균 전압의 관계를 나타내는 도면이다.

도 1에서 상술한 동작의 회로 시뮬레이션 결과가 도 2에 도시된다. 도 2는 미리 정한 신호 주파수(예를 들어, 입력 신호 주파수로서 28GHz )의 연속파인 입력 신호를 도 1의 회로에 입력 할 때 입력 신호 전력(Pin)과 VG_TR4의 평균 전압 간의 관계를 도시한다. 입력 신호 전력(Pin)은 가로축에 대응하고, VG_TR4는 세로축에 대응할 수 있다.

도 2를 보면 입력 신호 전력(Pin)이 -2dBm인 지점 근처에서 VG_TR4의 평균 전압이 증가할 수 있다. 따라서, 입력 신호 전력(Pin)이 없거나 작은 구간(예를 들어, 입력 신호 전력(Pin)이 -2dBm 이하인 구간) 보다, 입력 신호 전력(Pin)가 큰 구간(예를 들어, 입력 신호 전력(Pin)이 -2dBm보다 큰 구간)에서 VG_TR4의 평균 전압이 증가할 수 있다.

도 3은 커런트 미러 회로를 도시한다.

도 3에 도시된 커런트 미러 회로(9)에서, 바이어스 회로(2)는 저항(R2) 및 제2 트랜지스터(TR2)만으로 구성될 수 있다. 커런트 미러 회로(9)는 제2 트랜지스터(TR2) 및 전력 증폭기의 제4 트랜지스터(TR4)를 포함할 수 있다.

도 1에서 설명된 제1 바이어스 회로(11)와 도 3에 도시된 바이어스 회로(2)에서는, 트랜지스터(각 TR)로서 게이트 길이 = 56nm의 CMOS FET의 모델이 사용될 수 있다.

도 4는 도 1에 도시된 전력 증폭기 및 도 3에 도시된 커런트 미러 회로에서 입력 신호 전력 및 소비 전류를 비교한 그래프이다.

예를 들어, 도 1 및 도 3에 도시된 회로에, 입력 신호 주파수 28GHz를 가지는 연속파가 입력될 수 있다. 도 4에서 입력 신호 전력(Pin)은 가로축에 대응할 수 있고, 제4 트랜지스터(TR4)의 소비 전류(Idd)는 세로축에 대응할 수 있다.

일 실시예에 따른 도 1에 도시된 전력 증폭기(1)에서는 입력 신호 전력(Pin)이 증가함에 따라 소비 전류(410)가 증가할 수 있다. 반면, 도 3에 도시된 커런트 미러 회로(9)에서는 입력 신호 전력(Pin)에 관계없이 소비 전류(420)가 거의 일정할 수 있다.

도 5는 도 1에 도시된 전력 증폭기 및 도 3에 도시된 커런트 미러 회로의 출력 전력(Pout) 및 전력 부가 효율(power-added efficiency)(PAE)를 비교한 그래프이다.

예를 들어, 도 1 및 도 3에 도시된 회로에, 입력 신호 주파수 28GHz를 가지는 연속파가 입력될 수 있다. 도 5에서 입력 신호 전력(Pin)은 가로축에 대응할 수 있다. 출력 전력(Pout)은 왼쪽 세로축에 대응할 수 있다. 전력 부가 효율(PAE)는 오른쪽 세로축에 대응할 수 있다. 참고로, 출력 전력(Pout)은 출력 단자(RF_out)에서 출력되는 신호의 전력을 나타낼 수 있다.

도 5에서 도 1에 도시된 전력 증폭기(1)의 출력 전력(511) 및 도 3에 도시된 커런트 미러 회로(9)의 출력 전력(521)은 입력 신호 전력(Pin)가 증가하면 포화될 수 있다. 출력 전력(511, 521)이 대략 포화 될 때까지, 예를 들어, 입력 신호 전력(Pin)이 대략적으로 5dBm이 될 때까지, 도 1에 도시된 전력 증폭기(1)의 전력 부가 효율(512)은, 커런트 미러 회로(9)의 전력 부가 효율(522)보다 높을 수 있다. 도 4에서 도시되는 바와 같이, 도 1에 도시된 전력 증폭기(1)의 소비 전류(410)는 입력 신호 전력(Pin)에 따라 변화하기 때문이다.

도 6은 도 1에 도시된 전력 증폭기 및 도 3에 도시된 커런트 미러 회로의 이득(Gain)을 비교한 그래프이다.

예를 들어 ,도 1 및 도 3에 도시된 회로에 입력 신호 주파수 28GHz의 연속파가 입력될 수 있다. 도 6에서 입력 신호 전력(Pin)은 가로축에 대응할 수 있고, 회로의 이득(Gain)은 세로축에 대응할 수 있다.

일 실시예에 따른 전력 증폭기(1)의 이득(610)은 출력이 대략 포화 될 때까지 (예를 들어, Pin ~ 5dBm) 거의 일정할 수 있다. 반면 도 3에 도시된 커런트 미러 회로(9)의 이득(620)은 크게 변동할 수 있다. 도 1에 도시된 전력 증폭기(1)에서는 입력 신호 전력(Pin)에 응답하여 VG_TR4이 변동하면서 도 2에 도시된 바와 같이 높은 레벨로 이동함으로써, 전력 증폭기(1)는 왜곡을 최소화하고 높은 선형성을 실현할 수 있다.

도 2, 및 도 4 내지 도 6에서 상술한 바와 같이, 도 1에 도시된 전력 증폭기(1)는 전력 효율과 높은 선형성을 실현할 수 있다.

도 7은 다른 실시예에 따른 전력 증폭기의 회로도이다.

도 7에 도시된 전력 증폭기(1a)는 제1 바이어스 회로(11), 제2 바이어스 회로(12), 입력 정합 회로(13), 증폭 회로(15a), 및 출력 정합 회로(14)를 포함한다. 도 7에서는 증폭 회로(15a)는 제4 트랜지스터(TR4) 및 제8 트랜지스터(TR8)로 구성될 수 있다. 참고로, 도 7에서 도 1에 도시된 전력 증폭기(1)와 동일한 부분에는 동일한 부호를 붙이고, 그 설명을 생략한다.

무선 어플리케이션에서는, 더 먼 거리로 무선 신호 및 전력을 송신할 수 있는 기술이 요구되는 바, 출력 전력을 더 크게 증가시키는 전력 증폭 기술이 요구된다. 출력 전력을 증폭하는 방법 중 하나는 전원(power source)의 전압을 증가시키는 것인데, 이 경우 트랜지스터의 내압(withstand voltage) 능력 이상으로 올릴 수는 없다. 일 실시예에 따른 전력 증폭기(1a)에서는, 도 7에 도시된 바와 같이 제4 트랜지스터(TR4)에 대해 제8 트랜지스터(TR8)가 수직으로 적층된(vertically stacked) 구조로 설치될 수 있다. 이러한 수직으로 적층된 구조를 통해, 동작적으로 전력 증폭기(1a)에서 1 개의 트랜지스터에 걸리는 바이어스 및 진폭 전압이 반으로 나누어질 수 있다.

도 7에서는 제8 트랜지스터(TR8)에 대한 바이어스 회로로서, 제2 바이어스 회로(12)가 추가로 설치될 수 있다. 제2 바이어스 회로(12)는, 제5 트랜지스터(TR5), 제6 트랜지스터(TR6), 제7 트랜지스터(TR7), 제5 저항 소자(R15) 및 제6 저항 소자(R16)를 포함할 수 있다. 제5 트랜지스터(TR5), 제6 트랜지스터(TR6), 및 제7 트랜지스터(TR7)는 도 1에서 상술된 제1 트랜지스터(TR1), 제2 트랜지스터(TR2), 및 제3 트랜지스터(TR3)과는 다른 극성을 가지는 전계 효과 트랜지스터일 수 있다.

또한, 증폭 회로(15a)의 제8 트랜지스터(TR8)는 제4 트랜지스터(TR4)와 같은 극성의 전계 효과 트랜지스터로 구성될 수 있다. 제8 트랜지스터(TR8)의 소스 단자는 제4 트랜지스터(TR4)의 드레인 단자와 직렬로 연결될 수 있다.

제2 바이어스 회로(12)에서 제6 트랜지스터(TR6)의 소스 단자와 제7 트랜지스터(TR7)의 소스 단자는 제2 정전압 단자(V_bias2)에 연결될 수 있다. 제6 트랜지스터(TR6) 및 제7 트랜지스터(TR7)의 게이트 단자가 서로 연결될 수 있다. 제7 트랜지스터(TR7)의 게이트 단자 및 드레인 단자가 서로 연결될 수 있다. 제7 트랜지스터(TR7)의 드레인 단자는 제6 저항 소자(R16)의 한 단자에 연결될 수 있다. 제6 저항 소자(R16)의 다른 단자는 접지될 수 있다. 또한 제2 바이어스 회로(12)에서 제5 트랜지스터(TR5)의 드레인 단자는 접지될 수 있다. 제1 트랜지스터(TR1)의 드레인 단자는 제5 저항 소자(R15)의 한 단자에 연결될 수 있다. 제5 저항 소자(R15)의 다른 단자는 제5 트랜지스터(TR5)의 게이트 단자에 연결될 수 있다. 제6 트랜지스터(TR6)의 드레인 단자와 제5 트랜지스터(TR5)의 소스 단자가 연결될 수 있다. 제5 트랜지스터(TR5) 드레인 단자는 접지될 수 있다.

제2 바이어스 회로(12)는 제8 트랜지스터(TR8)로 제2 바이어스 신호(VG_TR8)를 공급할 수 있다. 예를 들어, 제2 바이어스 회로(12)는 제5 트랜지스터(TR5)의 소스 단자로부터 제2 바이어스 신호(VG_TR8)를 제8 트랜지스터(TR8)의 게이트 단자에 출력할 수 있다. 또한, 도 7에 도시된 실시예에서, 제5 트랜지스터(TR5) 내지 제7 트랜지스터(TR7)는 p 채널 금속 산화물 반도체(pMOS, p-Channel Metal-Oxide Semiconductor)일 수 있다. 달리 말해, 제5 트랜지스터(TR5) 내지 제7 트랜지스터(TR7)는 제1 트랜지스터(TR1) 내지 제4 트랜지스터(TR4)와는 다른 극성으로서, 예를 들어, p 형의 트랜지스터일 수 있다.

도 7에서 설명된 전력 증폭기(1a)의 구성을 상술한 바로 한정하는 것은 아니다. 예를 들어, 전력 증폭기(1a)의 일부 구성은 예시적으로 아래와 같이 대체될 수 있다.

우선, 도 7에서 설명된 전력 증폭기(1a)에서, 제2 바이어스 회로(12)의 저항 소자들(R15, R16) 중 일부 저항 소자 또는 전부가 없어도 전력 증폭기(1a)는 작동할 수 있다.

그리고 전력 증폭기(1a)에서, 제5 트랜지스터(TR5), 제6 트랜지스터(TR6), 제7 트랜지스터(TR7), 및 제8 트랜지스터(TR8)는 MOSFET이 아닌 3 단자 이상의 트랜지스터로도 구현될 수 있다.

전력 증폭기(1a)에서, 제7 트랜지스터(TR7) 및 제6 저항 소자(R16)를 포함하는 제2 서브 바이어스 회로(121)는 제6 트랜지스터(TR6)의 게이트 전압을 공급하는 일반적인 바이어스 회로로 대체 가능하다.

예를 들어, 상술한 바와 같이 전력 증폭기(1a)의 제2 바이어스 회로(12)는 제1 트랜지스터(TR1) 및 제3 트랜지스터(TR3)와는 다른 극성의 제5 트랜지스터(TR5), 제6 트랜지스터(TR6), 및 제2 서브 바이어스 회로(121)를 포함할 수 있다.

증폭 회로(15a)는 제4 트랜지스터(TR4) 및 제4 트랜지스터(TR4)와 같은 극성을 가지는 제8 트랜지스터(TR8)을 포함할 수 있다. 제8 트랜지스터(TR8)의 제2 단자는 제4 트랜지스터(TR4)의 제1 단자와 직렬로 연결될 수 있다.

제2 바이어스 회로(12)에서 제2 서브 바이어스 회로(121)의 제1 단자 및 제6 트랜지스터(TR6)의 제1 단자는 제2 정전압 단자(V_bias2)에 연결될 수 있다. 제6 트랜지스터(TR6)의 제어 단자 및 제2 서브 바이어스 회로(121)의 제어 단자가 연결될 수 있다. 제2 서브 바이어스 회로(121)의 제2 단자는 접지될 수 있다. 제5 트랜지스터(TR5)의 제2 단자는 접지될 수 있다. 제1 트랜지스터(TR1)의 제1 단자는 TR5의 제어 단자에 연결될 수 있다. 제6 트랜지스터(TR6)의 제2 단자 및 제5 트랜지스터(TR5)의 제1 단자는 연결될 수 있다. 제5 트랜지스터(TR5)의 제2 단자는 접지될 수 있다.

전력 증폭기(1a)는 제5 트랜지스터(TR5)의 제1 단자로부터 제2 바이어스 신호(VG_TR8)를 제8 트랜지스터(TR8)의 제어 단자에 출력할 수 있다.

여기서, 제2 서브 바이어스 회로(121)는 제7 트랜지스터(TR7)와 제6 저항 소자(R16)를 포함할 수 있다. 제2 서브 바이어스 회로(121)의 제1 단자는 제7 트랜지스터(TR7)의 제1 단자로 구성될 수 있고, 제2 서브 바이어스 회로(121)의 제2 단자는 제6 저항 소자(R16)의 다른 단자로 구성될 수 있으며, 제2 서브 바이어스 회로(121)의 제어 단자는 제7 트랜지스터(TR7)의 제어 단자로 구성될 수 있다. 제7 트랜지스터(TR7)의 제어 단자 및 제7 트랜지스터(TR7)의 제 2 단자는 연결될 수 있다. 제7 트랜지스터(TR7)의 제2 단자는 제6 저항 소자(R16)의 한 단자에 연결될 수 있다. 제6 저항 소자(R16)의 다른 단자는 접지될 수 있다.

또한, 제1 트랜지스터(TR1)의 제1 단자는 제5 저항 소자(R15)를 통해 제5 트랜지스터(TR5)의 제어 단자에 연결될 수 있다.

참고로, 제5 트랜지스터(TR5) 내지 제7 트랜지스터(TR7)가 PFET 인 경우, 각 트랜지스터의 제1 단자는 소스 단자, 제어 단자는 게이트 단자, 제 2 단자는 드레인 단자일 수 있다. 다른 예를 들어, 제5 트랜지스터(TR5) 내지 제7 트랜지스터(TR7)가 PNP 바이폴라 트랜지스터인 경우, 각 트랜지스터의 제1 단자는 에미터 단자, 제어 단자는 베이스 단자, 제2 단자는 컬렉터 단자일 수 있다.

또한, 제8 트랜지스터(TR8)가 NFET 인 경우 제8 트랜지스터(TR8)의 제1 단자는 드레인 단자, 제어 단자는 게이트 단자, 제2 단자는 소스 단자일 수 있다. 다른 예를 들어, 제8 트랜지스터(TR8)가 NPN 바이폴라 트랜지스터인 경우, 제8 트랜지스터(TR8)의 제1 단자는 콜렉터 단자, 제어 단자는 베이스(base) 단자, 제2 단자는 에미터 단자일 수 있다.

도 7에서 설명된 전력 증폭기(1a)의 동작을 다음과 같이 설명한다. 예를 들어, 전력 증폭기(1a)의 동작은 입력 신호 전력의 크기에 따라 달라질 수 있다. 입력 신호 전력의 크기는 다음과 같이 3가지 상태로 구분될 수 있다.

우선, 입력 신호 전력(Pin)이 입력 단자(RF_in)에 입력되어 있지 않은 상태에서는, 제4 트랜지스터(TR4)에 걸리는 바이어스 전압은 도 1에서 상술한 실시예와 동일할 수 있다. 제2 바이어스 회로(12)에서는, 제7 트랜지스터(TR7) 및 제6 저항 소자(R16), 및 제2 정전압 단자(V_bias2)의 전압 값에 의해 제2 기준 전류(Iref2)의 값 및 전압 값(VG_TR6)이 결정될 수 있다. 제7 트랜지스터(TR7) 및 제6 트랜지스터(TR6)는 일종의 커런트 미러 회로를 구성하므로, 제6 트랜지스터(TR6) 및 제5 트랜지스터(TR5)에는 제2 기준 전류(Iref2) 또는 제2 기준 전류(Iref2)의 정수 배의 전류가 흐를 수 있다. 또한, 제5 트랜지스터(TR5)의 게이트 전압은 제1 바이어스 회로(11)로부터 전달되는 제1 신호(VS_TR3)에 의해 주어진다. 제2 바이어스 신호(VG_TR8)는 제8 트랜지스터(TR8)의 게이트 단자에 걸리는 바이어스 전압으로서, PMOS인 제5 트랜지스터(TR5)의 게이트-소스 사이 전압과 제5 트랜지스터(TR5)에 흐르는 전류로부터 결정될 수 있다. 예를 들어, 제5 트랜지스터(TR5)의 게이트 단자에는 제1 신호(VS_TR3)의 전압이 인가될 수 있고, 제5 트랜지스터(TR5)의 소스 단자에는 제2 바이어스 신호(VG_TR8)의 전압이 인가될 수 있다.

또한, 입력 신호 전력(Pin)이 작은 상태에서는, 제4 트랜지스터(TR4)와 제1 바이어스 회로(11) 내의 평균 전압 및 제8 트랜지스터(TR8)의 평균 전압은 입력 신호 전력(Pin)이 입력되지 않은 때와 동일할 수 있다.

그리고, 입력 신호 전력(Pin)이 커진 상태에서는, 도 1에서 상술한 실시예의 경우와 마찬가지로, 제1 바이어스 신호(VG_TR4)의 전압 진폭이 커져 제4 저항 소자(R14)를 통해 제1 신호(VS_TR3)의 전압 진폭이 커질 수 있다. 이 경우 제1 신호(VS_TR3)의 진폭 하한 전압이 제1 트랜지스터(TR1)의 3 극관 영역 (예를 들어, 비 포화 영역이라고도 함)에 들어가면, 입력 신호 전력(Pin)이 없거나 작은 경우의 제1 트랜지스터(TR1)의 평균 전류보다, 제1 트랜지스터(TR1)의 평균 전류가 작아질 수 있다. 제1 트랜지스터(TR1)의 전류는 제3 트랜지스터(TR3)의 전류와 같으므로, 해당 전류가 작아진 경우에는 제3 트랜지스터(TR3)의 게이트-소스 간 평균 전압이 작아지기 때문에, 제1 신호(VS_TR3)의 평균 전압은 증가할 수 있다. 그리고 제2 바이어스 회로(12)에 있어서 제5 트랜지스터(TR5)의 게이트 전압이기도 한 제1 신호(VS_TR3)의 전압은 증가하지만, 제5 트랜지스터(TR5)에 흐르는 전류는 일정하기 때문에 제5 트랜지스터(TR5)의 소스 전압인 제2 바이어스 신호(VG_TR8)의 전압이 증가할 수 있다. 즉, 전력 증폭기(1a)에서 입력 신호 전력(Pin)이 증가함으로써, 제4 트랜지스터(TR4)의 게이트 전압인 제1 바이어스 신호(VG_TR4)의 전압과 제8 트랜지스터(TR8)의 게이트 전압인 제2 바이어스 신호(VG_TR8)의 전압이 증가할 수 있다.

이상에서 설명한 바와 같이, 도 7에 설명된 실시예에서는 도 1에서 설명된 실시예와 마찬가지로 전력 증폭기(1a)의 입력 신호 전력(Pin)의 증가에 의해, 소스가 접지되어 있는 트랜지스터의 바이어스 전압(예를 드렁 ,바이어스 신호의 전압)뿐만 아니라 수직으로 적층된 구조의 트랜지스터의 게이트 전압 (예를 들어, 제2 바이어스 신호의 전압)도 증가할 수 있다. 따라서 수직으로 적층된 구조의 전력 증폭기(PA1a)에 대해 전력 효율과 선형성의 향상이 확보될 수 있다.

도 8은 또 다른 일 실시예에 따른 전력 증폭기의 회로도이다.

도 8에 도시된 전력 증폭기(1b)는 제1 바이어스 회로(11), 제2 바이어스 회로(12a), 입력 정합 회로(13), 증폭 회로(15b), 및 출력 정합 회로(14)를 포함할 수 있다. 도 8에서 증폭 회로(15b)는 제4 트랜지스터(TR4), 제8 트랜지스터(TR8) 및 제10 트랜지스터(TR10)를 포함할 수 있다. 참고로, 도 8에서 도 1에 도시된 전력 증폭기(1), 및 도 7에 도시된 전력 증폭기(1a)와 동일한 부분은 동일한 부호로 도시되었으며, 그 설명을 생략한다.

도 8에 도시된 전력 증폭기(1b)는 도 7에 도시된 전력 증폭기(1a)보다 수직으로 적층된 구조의 트랜지스터를 더 포함하는 구조를 나타낼 수 있다. 예를 들어, 수직으로 적층된 구조의 트랜지스터로서 제10 트랜지스터(TR10)가 추가될 수 있고, 제2 바이어스 회로(12a)에서 다이오드 연결된 제9 트랜지스터(TR9)도 추가될 수 있다. 도 8에 도시된 제2 바이어스 회로(12a)는 도 7에 도시된 제2 바이어스 회로(12) 대비 제5 트랜지스터(TR5), 제6 트랜지스터(TR6) 및 제7 트랜지스터(TR7)와 같은 극성의 전계 효과 트랜지스터를 제9 트랜지스터(TR9)로서 더 포함할 수 있다.

본 명세서에서 다이오드 연결된 트랜지스터는, 다이오드로서 동작하도록 구성된 트랜지스터를 나타낼 수 있다. 예를 들어, p 형 트랜지스터에 있어서, p형 트랜지스터의 게이트 단자 및 드레인 단자가 서로 연결될 수 있다.

또한, 도 8에 도시된 증폭 회로(15b)는 도 7에 도시된 증폭 회로(15a)에 대해 제10 트랜지스터(TR10)를 더 포함할 수 있다. 제10 트랜지스터(TR10)는 제8 트랜지스터(TR8)와 같은 극성의 전계 효과 트랜지스터일 수 있다. 제10 트랜지스터(TR10)의 소스 단자는 제8 트랜지스터(TR8)의 드레인 단자와 직렬 연결될 수 있다.

제2 바이어스 회로(12a)에서 제6 트랜지스터(TR6)의 드레인 단자는 제9 트랜지스터(TR9)의 소스 단자와 연결될 수 있다. 제9 트랜지스터(TR9)의 게이트 단자 및 드레인 단자는 서로 연결될 수 있다. 제9 트랜지스터(TR9)의 드레인 단자는 제5 트랜지스터(TR5)의 소스 단자에 연결될 수 있다.

상술한 구성을 통해, 제2 바이어스 회로(12a)는 제9 트랜지스터(TR9)의 소스 단자로부터 제3 바이어스 신호(VG_TR10)를 제10 트랜지스터(TR10)의 게이트 단자에 출력할 수 있다. 또한, 도 8에 도시된 실시예에서, 제9 트랜지스터(TR9)는 pMOS일 수 있다. 제9 트랜지스터(TR9)는 제1 트랜지스터(TR1) 내지 제4 트랜지스터(TR4)와는 다른 극성이고, 제5 트랜지스터(TR5) 내지 제7 트랜지스터(TR7)와는 같은 극성의, p 형의 FET일 수 있다.

도 8에서 설명된 전력 증폭기(1b)의 구성을 상술한 바로 한정하는 것은 아니다. 예를 들어, 전력 증폭기(1b)의 일부 구성은 예시적으로 아래와 같이 추가 또는 대체될 수 있다.

예를 들어, 도 8에 도시된 전력 증폭기(1b)는, 다이오드 연결된 제9 트랜지스터(TR9)를 n개 가지는 바이어스 회로와 다이오드 연결된 제9 트랜지스터(TR9)의 n 개의 출력이 각각 게이트 단자로 입력되는 n개의 제10 트랜지스터(TR10)에 대응하는 FET가 수직으로 적층된 구조로 갖는 증폭 회로를 포함할 수 있다. 여기서, n은 2이상의 정수일 수 있다. 예를 들어, n = 2인 경우, 바이어스 회로에서는 게이트 단자 및 드레인 단자가 연결된 추가 제9 트랜지스터(TR9a)가 제6 트랜지스터(TR6)의 드레인 단자와 제9 트랜지스터(TR9)의 소스 단자 사이에 연결될 수 있다. 그리고, 증폭 회로에서는 제10 트랜지스터(TR10)의 드레인 단자 및 출력 정합 회로(14)와의 사이에 추가 제10 트랜지스터(TR10a)가 연결될 수 있다. 따라서 추가 제10 트랜지스터(TR10a)의 게이트 단자와 추가 제9 트랜지스터(TR9a)의 소스 단자가 연결될 수 있다.

도 8에서 설명된 전력 증폭기(1b)에서, 제9 트랜지스터(TR9) 및 제10 트랜지스터(TR10)는 MOSFET이 아닌 3 단자 이상의 트랜지스터로도 구현될 수 있다.

예를 들어, 상술한 바와 같이 전력 증폭기(1b)의 제2 바이어스 회로(12a)는 제5 트랜지스터(TR5) 및 제6 트랜지스터(TR6)과 같은 극성의 제9 트랜지스터(Tr9)를 포함할 수 있다.

증폭 회로(15b)는 제4 트랜지스터(TR4), 제8 트랜지스터(TR8) 및 제8 트랜지스터(TR8)와 같은 극성의 제10 트랜지스터(TR10)을 포함할 수 있다. 제10 트랜지스터(TR10)의 제2 단자는 제8 트랜지스터(TR8)의 제1 단자와 직렬로 연결될 수 있다.

제2 바이어스 회로(12a)에서 제6 트랜지스터(TR6)의 제2 단자와 제9 트랜지스터(TR9)의 제1 단자는 연결될 수 있다. 제9 트랜지스터(TR9)의 제어 단자 는 제9 트랜지스터(TR9)의 제2 단자와 연결될 수 있다. 제9 트랜지스터(TR9)의 제2 단자 및 제5 트랜지스터(TR5)의 제1 단자가 연결될 수 있다.

전력 증폭기(1b)는 제9 트랜지스터(TR9)의 제1 단자로부터 제3 바이어스 신호(VG_TR10)를 제10 트랜지스터(TR10)의 제어 단자에 출력할 수 있다.

참고로, 제9 트랜지스터(TR9)가 PFET 인 경우, 제9 트랜지스터(TR9)의 제1 단자는 소스 단자, 제어 단자는 게이트 단자, 제2 단자는 드레인 단자일 수 있다. 다른 예를 들어, 제9 트랜지스터(TR9)가 PNP 바이폴라 트랜지스터 인 경우 제9 트랜지스터(TR9)의 제1 단자는 에미터 단자, 제어 단자는 베이스 단자, 제2 단자는 컬렉터 단자일 수 있다.

또한, 제10 트랜지스터(TR10)이 NFET인 경우 제10 트랜지스터(TR10)의 제1 단자는 드레인 단자, 제어 단자는 게이트 단자, 제2 단자는 소스 단자일 수 있다. 다른 예를 들어, 제10 트랜지스터(TR10)가 NPN 바이폴라 트랜지스터인 경우, 제10 트랜지스터(TR10)의 제1 단자는 콜렉터 단자, 제어 단자는 베이스(base) 단자, 제2 단자는 에미터 단자일 수 있다.

상술한 구성을 갖는 도 8에 도시된 전력 증폭기(1b)의 동작은, 추가 부분 이외는 도 7에 도시된 전력 증폭기(1a)의 동작과 동일할 수 있다. 입력 신호 전력(Pin)의 입력 전압이 증가할 때, 제2 바이어스 신호(VG_TR8)의 전압이 증가하기 때문에 다이오드 연결된 제9 트랜지스터(TR9)의 동작에 의해 제10 트랜지스터(TR10)의 게이트 전압인 제3 바이어스 신호(VG_TR10)의 전압이 증가할 수 있다.

이상에서 설명한 바와 같이, 도 1 및 도 7에 도시된 전력 증폭기(1, 1a)의 실시예와 유사하게, 도 8에 도시된 전력 증폭기(1b)의 입력 신호 전력(Pin)이 증가하면, 소스 단자가 접지된 트랜지스터의 바이어스 전압 (예를 들어, 바이어스 신호의 전압) 뿐만 아니라 복수의 수직으로 적층된 구조의 트랜지스터의 게이트 전압 (예를 들어, 제2 바이어스 신호 및 제3 바이어스 신호의 전압)도 동시에 증가할 수 있다. 따라서 복수의 수직으로 적층된 구조의 전력 증폭기(1b)의 전력 효율 및 선형성의 향상이 확보될 수 있다.

도 9는 다른 커런트 미러 회로를 도시한 도면이다.

FET를 이용한 전력 증폭기의 바이어스 회로는, 예를 들어, 도 9에 도시된 바와 같은 커런트 미러 회로로서 구현될 수 있다. 도 9에서, 전력 증폭을 담당하는 트랜지스터(N10)에 대해, 바이어스 회로(990)이 바이어스 전압(VG)을 공급할 수 있다. 바이어스 회로(990)에서는, 정전류(Iref)가 트랜지스터(P2)로 흐르고, 트랜지스터(P1) 및 트랜지스터(P2)로 구성되는 커런트 미러 회로에 정전류(Iref)의 전류가 트랜지스터(P1) 및 트랜지스터 (N1)로 흐를 수 있다.

도 9에서는 트랜지스터(N1) 및 트랜지스터(N10)도 커런트 미러 회로로 구성되어 있기 때문에, 트랜지스터(N1)에 흐르는 전류와 동일한 크기의 전류가 트랜지스터(N10)에 흐를 수 있다. 이러한 동작으로 인해 트랜지스터(N10)에는 바이어스 전류 내지 바이어스 전압이 걸리므로, 도 9의 회로는 전력 증폭기로서 증폭 동작을 수행할 수 있다.

그러나, 도 9에 도시된 회로는 트랜지스터(N10)의 게이트에 걸리는 전압(VG)의 평균치가 단자(T1)로부터 입력되는 전력에 의존하지 않고 고정 전압이 되므로, 전력 효율과 선형성의 측면에서 입력 전력에 대해 최적화되지 않을 수 있다.

반면 도 1 내지 도 8에서 설명한 일 실시예에 따른 전력 증폭기(1, 1a, 1b)에서는, 입력 신호 전력(Pin)에 적응하여 동작하는 바이어스 회로를 통해, 입력 신호 전력(Pin)이 증가하면, 증폭 회로(15, 15a, 15b)의 평균 게이트 전압도 증가하도록 구성됨으로써, 전력 증폭기(1, 1a, 1b)의 전력 효율 및 선형성이 개선될 수 있다.

이상과 같이 실시예들이 비록 한정된 도면에 의해 설명되었으나, 해당 기술분야에서 통상의 지식을 가진 자라면 상기를 기초로 다양한 기술적 수정 및 변형을 적용할 수 있다.　 예를 들어, 설명된 기술들이 설명된 방법과 다른 순서로 수행되거나, 및/또는 설명된 시스템, 구조, 장치, 회로 등의 구성요소들이 설명된 방법과 다른 형태로 결합 또는 조합되거나, 다른 구성요소 또는 균등물에 의하여 대치되거나 치환되더라도 적절한 결과가 달성될 수 있다.　　

그러므로, 다른 구현들, 다른 실시예들 및 특허청구범위와 균등한 것들도 후술하는 특허청구범위의 범위에 속한다.

Claims (15)

1. 서로 같은 극성의 제1 트랜지스터와 제3 트랜지스터, 및 제1 서브 바이어스 회로를 포함하는 제1 바이어스 회로; 및
   상기 제1 트랜지스터 및 상기 제3 트랜지스터와 같은 극성의 제4 트랜지스터를 포함하는 증폭 회로
   를 포함하고,
   상기 제1 바이어스 회로에서, 상기 제1 트랜지스터의 제2 단자 및 상기 제1 서브 바이어스 회로의 제2 단자는 접지되며, 상기 제1 트랜지스터의 제어 단자 및 상기 제1 서브 바이어스 회로의 제어 단자가 연결되고, 상기 제1 서브 바이어스 회로의 제1 단자는 정전압 단자에 연결되며, 상기 제1 트랜지스터의 제1 단자 및 상기 제3 트랜지스터의 제2 단자가 서로 연결되고, 상기 제3 트랜지스터의 제1 단자 및 상기 제3 트랜지스터의 제어 단자가 서로 연결되며, 상기 제3 트랜지스터의 제1 단자는 상기 정전압 단자에 연결되고,
   상기 증폭 회로는,
   상기 제1 바이어스 회로로부터 상기 제4 트랜지스터의 제어 단자로 공급되는 제1 바이어스 신호에 기초하여 입력 신호 전력을 증폭하는,
   전력 증폭기.
2. 제1항에서,
   상기 제1 바이어스 회로는,
   상기 제1 트랜지스터의 제1 단자로부터 바이어스 신호를 출력하고,
   상기 증폭 회로에서,
   상기 제4 트랜지스터의 제어단자는 상기 제1 트랜지스터의 제1 단자에 연결되는,
   전력 증폭기.
3. 제1항에 있어서,
   상기 제1 서브 바이어스 회로는,
   제2 트랜지스터 및 제1 저항 소자를 포함하고,
   상기 제1 서브 바이어스 회로의 제1 단자는 상기 제1 저항 소자의 다른 단자로 구성되며,
   상기 제1 서브 바이어스 회로의 제2 단자는 상기 제2 트랜지스터의 제2 단자로 구성되는,
   전력 증폭기.
4. 제3항에 있어서,
   상기 제2 트랜지스터의 제어 단자 및 상기 제2 트랜지스터의 제1 단자가 서로 연결되고,
   상기 제2 트랜지스터의 제1 단자는 상기 제1 저항 소자의 한 단자에 연결되며,
   상기 제1 저항 소자의 다른 단자는 상기 정전압 단자에 연결되는,
   전력 증폭기.
5. 제1항에 있어서,
   상기 제3 트랜지스터의 제1 단자 및 상기 제3 트랜지스터의 제어 단자는 제2 저항 소자를 통해 연결되는,
   전력 증폭기.
6. 제1항에 있어서,
   상기 제1 바이어스 회로는,
   저역 통과 필터를 더 포함하고,
   상기 제3 트랜지스터의 제1 단자는 상기 저역 통과 필터의 입력 단자로 연결되고, 상기 저역 통과 필터의 출력단자는 상기 제3 트랜지스터의 제어단자로 연결되는,
   전력 증폭기
7. 제6항에 있어서,
   상기 저역 통과 필터는,
   제2 저항 소자와 커패시터를 포함하고,
   상기 커패시터의 일단이 상기 저역 통과 필터의 출력 단자에 연결되며,
   상기 커패시터의 타단이 접지되는,
   전력 증폭기.
8. 제6항에 있어서,
   상기 제3 트랜지스터의 제1 단자 및 상기 저역 통과 필터의 입력단자는 제3 저항 소자를 통해 상기 정전압 단자에 연결되는,
   전력 증폭기.
9. 제1항에 있어서,
   상기 제1 트랜지스터의 제1 단자는 상기 제4 트랜지스터의 제어 단자와 제4 저항 소자를 통해 연결되는,
   전력 증폭기.
10. 제1항에 있어서,
    상기 제1 트랜지스터 및 상기 제3 트랜지스터와는 다른 극성의 제5 트랜지스터와 제6 트랜지스터, 및 제2 서브 바이어스 회로로 구성되는 제2 바이어스 회로
    를 더 포함하고,
    상기 증폭 회로는,
    상기 제4 트랜지스터와 같은 극성을 가지고, 상기 제4 트랜지스터와 직렬로 연결되며, 상기 제5 트랜지스터로부터 제2 바이어스 신호가 공급되는 제8 트랜지스터
    를 더 포함하는 전력 증폭기.
11. 제10항에 있어서,
    상기 증폭 회로에서, 상기 제8 트랜지스터의 제2 단자는 상기 제4 트랜지스터의 제1 단자에 직렬로 연결되고,
    상기 제2 바이어스 회로에서, 상기 제2 서브 바이어스 회로의 제1 단자 및 상기 제6 트랜지스터의 제1 단자는 제2 정전압 단자에 연결되며, 상기 제6 트랜지스터의 제어 단자 및 상기 제2 서브 바이어스 회로의 제어 단자가 서로 연결되고, 상기 제2 서브 바이어스 회로의 제2 단자는 접지되며, 상기 제5 트랜지스터의 제2 단자는 접지되고, 상기 제1 트랜지스터의 제1 단자는 상기 제5 트랜지스터의 제어 단자에 연결되고, 상기 제6 트랜지스터의 제2 단자는 상기 제5 트랜지스터의 제1 단자에 연결되며,
    상기 제2 바이어스 회로는,
    상기 제5 트랜지스터의 제1 단자로부터 상기 제2 바이어스 신호를 상기 제8 트랜지스터의 제어 단자로 출력하는,
    전력 증폭기.
12. 제10항에 있어서,
    상기 제2 서브 바이어스 회로는,
    제7 트랜지스터 및 제6 저항 소자를 포함하고,
    상기 제2 서브 바이어스 회로의 제1 단자는 상기 제7 트랜지스터의 제1 단자로 구성되며, 상기 제2 서브 바이어스 회로의 제2 단자는 상기 제6 저항 소자의 다른 단자로 구성되고,
    상기 제7 트랜지스터의 제어 단자는 상기 제7 트랜지스터의 제2 단자에 연결되며, 상기 제7 트랜지스터의 제2 단자는 상기 제6 저항 소자의 한 단자에 연결되는,
    전력 증폭기.
13. 제10항에 있어서,
    상기 제1 트랜지스터의 제1 단자는 제5 저항 소자를 통해 상기 제5 트랜지스터의 제어 단자에 연결되는,
    전력 증폭기.
14. 제10항에 있어서,
    상기 제2 바이어스 회로는,
    상기 제5 트랜지스터 및 상기 제6 트랜지스터와 같은 극성의 제9 트랜지스터를 더 포함하고,
    상기 증폭 회로는,
    상기 제8 트랜지스터와 같은 극성을 가지고, 상기 제8 트랜지스터와 직렬로 연결되며, 상기 제9 트랜지스터로부터 제3 바이어스 신호가 공급되는 제10 트랜지스터
    를 더 포함하는 전력 증폭기.
15. 제14항에 있어서,
    상기 증폭 회로에서, 상기 제10 트랜지스터의 제2 단자는 상기 제8 트랜지스터의 제1 단자에 직렬로 연결되고,
    상기 제2 바이어스 회로에서, 상기 제6 트랜지스터의 제2 단자는 상기 제9 트랜지스터의 제1 단자에 연결되며,
    상기 제9 트랜지스터의 제어 단자는 상기 제9 트랜지스터의 제2 단자에 연결되고,
    상기 제9 트랜지스터의 제2 단자는 상기 제5 트랜지스터의 제1 단자에 연결되며,
    상기 제2 바이어스 회로는,
    상기 제9 트랜지스터의 제1 단자로부터 상기 제3 바이어스 신호를 상기 제10 트랜지스터의 제어 단자로 출력하는,
    전력 증폭기.

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