JP7238689B2 - 情報処理装置 - Google Patents
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Description
図1は、本発明の実施形態による情報処理装置1の構成の一例を示すブロック図である。図1に示すように、本発明の実施形態による情報処理装置1は、機密情報を保持する記憶部120と、タンパ検知部110と、タンパ検知部110の検知結果に基づいて接続状態の正常/異常を判定し、異常状態の場合は記憶部120のデータを消去するなどの所定の動作を行うよう制御する制御部100と、を有する。以下、各構成について具体的に説明する。
制御部100は、例えばCPU(Central Processing Unit)により構成され、情報処理装置1の各機能部を制御する。本実施形態による制御部100は、タンパ検知部110に設けられた内部メモリ111から、後述するリード線113(導電線の一例)の接続状態(具体的には、リード線113により電子的に接続される複数のピン間の導通状態、さらには各ピンに電子的に接続されるI/Oポート間の導通状態とも言える)を読み出し、正常な接続状態であるか否かを判定する。正常な接続状態は予め設定されており、制御部100は、読み出した接続状態が、予め設定された接続状態と一致するか否かに基づいて、正常な接続状態であるか否かを判定し得る。予め設定された接続状態の情報は、例えば記憶部120に格納されている。
記憶部120は、例えばROM(Read Only Memory)及びRAM(Random Access Memory)等から実現され、情報処理装置1の動作を制御するための制御プログラムや、秘匿情報、プログラムコードなど、保護すべき機密情報が記憶されている。
タンパ検知部110は、導電線の接続状態を検知し、導電線の導通と絶縁といった状態変化から、情報処理装置1に対する物理的な不正行為(いわゆるタンパ)を検知することが可能である。また、タンパ検知部110は、後述するリード線113(導電線の一例)の接続状態を検知し、かかる検知結果を内部メモリ111に記録する機能を有する。内部メモリ111は、例えばレジスタにより実現される。タンパ検知部110は、情報処理装置1の起動時(電源投入時)や、所定時間毎に、導電線の接続状態を検知し、最新の検知結果をタンパ検知部110に記憶する(上書き保存してもよい)。内部メモリ111に記憶された接続状態のデータは、制御部100により読み出され、接続状態の正常/異常判定に用いられる。本実施形態によるタンパ検知部110の具体的な構成については、図2~図4を用いて後述する。
次に、本実施形態によるタンパ検知部110の回路構成の一例について図2を参照して説明する。図2は、本実施形態によるタンパ検知部110の概略回路図である。図2に示すように、タンパ検知部110は、複数の入出力端子(以下、I/Oポートと称する)を有し、I/Oポートには、導電線(例えばリード線113)が接続されている。I/Oポートおよびリード線113はそれぞれ複数設けられ、各リード線113は、それぞれ所定のI/Oポート間を接続する。各リード線113がどのI/Oポート間を接続するかは予め設定されており、(出荷前の)組み立て時に各リード線113が所定のI/Oポートにそれぞれ接続される。
{2r!×(m-2r)!}/m!
続いて、本実施形態による動作処理について図5を参照して説明する。図5は、本実施形態による情報処理装置1の動作処理の全体の流れの一例を示すフローチャートである。
100 制御部
110 タンパ検知部
111 内部メモリ
120 記憶部
113 リード線
115 ピンヘッダー
116 パターン
140 プリント基板
150 カバー
Claims (7)
- 情報処理装置に固定された基板と、
前記基板に固定された複数の端子と、
前記複数の端子間をそれぞれ接続する複数のリード線と、
前記基板を覆うカバーと、
前記情報処理装置の動作を制御する制御部と、
を備え、
前記カバーには、前記複数のリード線が固定され、
前記複数のリード線は、前記カバーに固定されていることで、前記カバーが開放されると前記複数の端子から前記複数のリード線が外れるよう、前記複数の端子にそれぞれ着脱可能に接続され、
前記制御部は、前記複数のリード線による前記複数の端子間の接続状態が予め設定された接続状態と一致するか否かを判定し、不一致の場合は正常な動作と異なる動作を行うよう制御する、情報処理装置。 - 前記制御部は、前記正常な動作と異なる動作として、前記情報処理装置の記憶部に記憶されたデータを消去する制御を行う、請求項1に記載の情報処理装置。
- 前記基板には、信号の出力および入力を行う一組の入出力ポートを複数有するタンパ検知部がさらに固定され、
前記端子は、前記入出力ポートとそれぞれ電気的に接続し、
前記制御部は、前記タンパ検知部から、前記端子間の接続状態として前記入出力ポート間の接続状態を取得する、請求項2に記載の情報処理装置。 - 前記カバーは、前記基板に固定された、前記制御部、前記記憶部、前記タンパ検知部、前記複数の端子、および前記複数のリード線を覆うよう前記基板に設置される、請求項3に記載の情報処理装置。
- 前記複数の端子は、複数のピンを有するピンヘッダーである、請求項1~4のいずれか1項に記載の情報処理装置。
- 前記接続状態は、前記複数の端子間の導通状態であり、
前記制御部は、予め設定された前記複数の端子間が導通していない場合、前記カバーが開放されたと判断し、前記正常な動作と異なる動作を行うよう制御する、請求項1~5のいずれか1項に記載の情報処理装置。 - 前記制御部は、前記正常な動作と異なる動作として、所定の通知先に不正行為の通報を行うよう制御する、請求項1~6のいずれか1項に記載の情報処理装置。
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