JP7218554B2 - Thin film capacitor and manufacturing method thereof - Google Patents
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Description
本発明は薄膜コンデンサ及びその製造方法に関し、特に、回路基板に埋め込んで使用することが可能な薄膜コンデンサ及びその製造方法に関する。 The present invention relates to a thin film capacitor and its manufacturing method, and more particularly to a thin film capacitor that can be embedded in a circuit board and used and its manufacturing method.
ICが搭載される回路基板には、通常、ICに供給する電源の電位を安定させるためにデカップリングコンデンサが搭載される。デカップリングコンデンサとしては、一般的に積層セラミックチップコンデンサが用いられ、多数の積層セラミックチップコンデンサを回路基板の表面に搭載することにより必要なデカップリング容量を確保している。 A circuit board on which an IC is mounted usually has a decoupling capacitor mounted thereon in order to stabilize the potential of the power supply supplied to the IC. Laminated ceramic chip capacitors are generally used as decoupling capacitors, and required decoupling capacity is ensured by mounting a large number of laminated ceramic chip capacitors on the surface of a circuit board.
しかしながら、近年においては、多数の積層セラミックチップコンデンサを搭載するための回路基板上のスペースが不足することがある。このため、積層セラミックチップコンデンサの代わりに、回路基板に埋め込み可能な薄膜コンデンサが用いられることがある(特許文献1及び2参照)。
In recent years, however, there has been a shortage of space on circuit boards for mounting a large number of multilayer ceramic chip capacitors. For this reason, thin-film capacitors that can be embedded in circuit boards are sometimes used instead of multilayer ceramic chip capacitors (see
特許文献1には、スパッタリング法などを用いて複数の電極層と複数の誘電体層を交互に成膜し、電極層の一部を露出させる開口部を誘電体層に形成した後、焼成することによって薄膜コンデンサを作製する方法が記載されている。また、特許文献2には、電極層の材料として白金(Pt)を用いることが記載されている。
In
特許文献1に記載されているように、誘電体層の焼成を行うと、電極層を構成する金属材料が凝集し、電極層にボイドが発生することがある。電極層に発生するボイドは、2枚の誘電体層に挟まれている領域においては製品の信頼性に悪影響を与えず、むしろ、応力が解放されることから電極層と誘電体層の密着性を高める効果をもたらす。しかしながら、ボイドが開口部に形成されると、パッシベーション膜をパターニングする際に、ボイドを介して下層の誘電体層がダメージを受けるおそれがあった。
As described in
一方、特許文献2に記載された例のように、電極層の材料として白金(Pt)を用いると、焼成を行っても電極層にはボイドがほとんど発生しない。この場合、電極層の内部応力が十分に解放されないため、電極層が誘電体層から剥離するおそれがあった。
On the other hand, when platinum (Pt) is used as the material of the electrode layer as in the example described in
したがって、本発明は、電極層と誘電体層の剥離を防止しつつ、ボイドを介して下層の誘電体層がダメージを受けにくい薄膜コンデンサ及びその製造方法を提供することを目的とする。 SUMMARY OF THE INVENTION Accordingly, it is an object of the present invention to provide a thin film capacitor and a method of manufacturing the same in which the dielectric layers below are less likely to be damaged through voids while preventing separation between the electrode layers and the dielectric layers.
本発明による薄膜コンデンサは、少なくとも第1の電極層を含む複数の電極層と、少なくとも第1及び第2の誘電体層を含む複数の誘電体層が交互に積層されてなる薄膜コンデンサであって、第1の電極層は、一方の表面が第1の誘電体層で覆われ、他方の表面が第2の誘電体層で覆われた第1の領域と、一方の表面が第1の誘電体層から露出し、他方の表面が第2の誘電体層で覆われた第2の領域を有し、第2の領域に含まれるボイドの形成密度は、第1の領域に含まれるボイドの形成密度よりも低いことを特徴とする。 A thin film capacitor according to the present invention is a thin film capacitor in which a plurality of electrode layers including at least a first electrode layer and a plurality of dielectric layers including at least first and second dielectric layers are alternately laminated. , the first electrode layer has a first region covered on one surface with a first dielectric layer and the other surface covered with a second dielectric layer; Having a second region exposed from the body layer and having the other surface covered with a second dielectric layer, the formation density of voids included in the second region is equal to that of the voids included in the first region. It is characterized by being lower than the formation density.
上記の構造を有する薄膜コンデンサは、複数の電極層と複数の誘電体層を交互に成膜する第1の工程と、複数の誘電体層の少なくとも一つに開口部を設けることによって、複数の電極層に含まれる所定の電極層の一部を露出させる第2の工程と、第2の工程を行った後、複数の誘電体層を焼成する第3の工程とを備える薄膜コンデンサの製造方法において、第1の工程を300℃以上、900℃以下に維持した状態で複数の電極層及び複数の誘電体層の成膜を行うことにより作製することができる。 The thin film capacitor having the structure described above is manufactured by a first step of alternately forming a plurality of electrode layers and a plurality of dielectric layers, and providing an opening in at least one of the plurality of dielectric layers. A method of manufacturing a thin film capacitor, comprising: a second step of exposing a portion of a predetermined electrode layer included in the electrode layer; and a third step of firing the plurality of dielectric layers after performing the second step. 3, a plurality of electrode layers and a plurality of dielectric layers are formed in the first step while the temperature is maintained at 300° C. or higher and 900° C. or lower.
本発明によれば、第1の電極層のうち、両面が誘電体層で覆われた第1の領域においてはボイドの形成密度が相対的に高く、一方の表面が露出する第2の領域においてはボイドの形成密度が相対的に低いことから、第1の領域においては応力が解放されるために電極層と誘電体層の密着性が高められ、第2の領域においてはボイドを介して下層の誘電体層がダメージを受けにくくなる。これにより、薄膜コンデンサの信頼性を高めることが可能となる。 According to the present invention, in the first region of the first electrode layer, the void formation density is relatively high in the first region covered with the dielectric layer on both sides, and in the second region where one surface is exposed Since the formation density of voids is relatively low in the first region, stress is released in the first region, so that the adhesion between the electrode layer and the dielectric layer is enhanced, and in the second region, the lower layer is formed through the voids. dielectric layer is less susceptible to damage. This makes it possible to improve the reliability of the thin film capacitor.
本発明において、第2の領域には、第1の電極層を貫通するボイドが含まれていないことが好ましい。これによれば、ボイドを介して下層の誘電体層がダメージを受けることがなくなるため、より信頼性を高めることが可能となる。 In the present invention, it is preferable that the second region does not contain voids penetrating the first electrode layer. According to this, since the lower dielectric layer is not damaged through the void, it is possible to further improve the reliability.
本発明において、複数の電極層は、ニッケル(Ni)を主成分とし、白金(Pt)、ルテニウム(Ru)、レニウム(Re)、パラジウム(Pd)、イリジウム(Ir)、タングステン(W)、クロム(Cr)、タンタル(Ta)及び銀(Ag)からなる群より選ばれた少なくとも一種類の元素が添加されていても構わない。これによれば、第2の領域におけるボイドの発生を抑制しつつ、第1の領域におけるボイドの発生を促進することが可能となる。この場合、複数の電極層は、ニッケル(Ni)を主成分とし、10at%以上、25at%以下の白金(Pt)が添加されていても構わない。これによれば、第2の領域における第1の電極層を貫通するボイドの発生を防止することが可能となる。 In the present invention, the plurality of electrode layers are mainly composed of nickel (Ni), platinum (Pt), ruthenium (Ru), rhenium (Re), palladium (Pd), iridium (Ir), tungsten (W), chromium At least one element selected from the group consisting of (Cr), tantalum (Ta) and silver (Ag) may be added. According to this, it is possible to promote the generation of voids in the first region while suppressing the generation of voids in the second region. In this case, the plurality of electrode layers may be composed mainly of nickel (Ni) and may be added with platinum (Pt) of 10 at % or more and 25 at % or less. According to this, it is possible to prevent voids from penetrating the first electrode layer in the second region.
このように、本発明によれば、電極層と誘電体層の剥離を防止しつつ、ボイドを介して下層の誘電体層がダメージを受けにくい薄膜コンデンサ及びその製造方法を提供することが可能となる。 As described above, according to the present invention, it is possible to provide a thin film capacitor and a method for manufacturing the same, while preventing the separation of the electrode layer and the dielectric layer while preventing the underlying dielectric layer from being damaged through voids. Become.
以下、添付図面を参照しながら、本発明の好ましい実施形態について詳細に説明する。 Preferred embodiments of the present invention will now be described in detail with reference to the accompanying drawings.
図1は、本発明の好ましい実施形態による薄膜コンデンサ1の構成を示す略断面図である。
FIG. 1 is a schematic cross-sectional view showing the structure of a
図1に示すように、本実施形態による薄膜コンデンサ1は、導電性基板10とその表面にこの順に積層された誘電体層11、電極層12、誘電体層13および電極層14からなる容量構造体2と、容量構造体2を覆う再配線構造体3と、再配線構造体3の表面に設けられた端子51~53とを備えている。
As shown in FIG. 1, a
導電性基板10は、ニッケル(Ni)などの高融点金属からなり、本実施形態による薄膜コンデンサ1の機械的強度を確保するための支持体として機能するとともに、コンデンサの電極層の一部としても機能する。
The
誘電体層11,13は、例えばペロブスカイト系の誘電体材料によって構成される。ペロブスカイト系の誘電体材料としては、BaTiO3(チタン酸バリウム)、(Ba1-XSrX)TiO3(チタン酸バリウムストロンチウム)、(Ba1-XCaX)TiO3、PbTiO3、Pb(ZrXTi1-X)O3等のペロブスカイト構造を持った(強)誘電体材料や、Pb(Mg1/3Nb2/3)O3等に代表される複合ペロブスカイトリラクサー型強誘電体材料や、Bi4Ti3O12、SrBi2Ta2O9等に代表されるビスマス層状化合物、(Sr1-XBaX)Nb2O6、PbNb2O6等に代表されるタングステンブロンズ型強誘電体材料等が挙げられる。ここで、ペロブスカイト構造、ペロブスカイトリラクサー型強誘電体材料、ビスマス層状化合物、タングステンブロンズ型強誘電体材料において、AサイトとBサイト比は、通常整数比であるが、特性向上のため、意図的に整数比からずらしてもよい。なお、誘電体層11,13の特性制御のため、誘電体層11,13に適宜、副成分として添加物質が含有されていてもよい。誘電体層11,13は焼成されており、その比誘電率(εr)は、例えば100以上である。なお、誘電体層11,13の比誘電率は大きいほど好ましく、その上限値は特に限定されない。誘電体層11,13の1枚当たりの厚さは、例えば10nm~1000nm程度である。
The
電極層12,14は、ニッケル(Ni)を主成分とし、白金(Pt)、ルテニウム(Ru)、レニウム(Re)、パラジウム(Pd)、イリジウム(Ir)、タングステン(W)、クロム(Cr)、タンタル(Ta)及び銀(Ag)からなる群より選ばれた少なくとも一種類の元素が添加された金属材料からなる。詳細については後述するが、主成分であるニッケル(Ni)に白金(Pt)などの元素を添加しているのは、電極層12のうち、両面が誘電体層11,13で挟まれた第1の領域においてボイドの形成を促進し、上面側が誘電体層13で覆われることなく露出する第2の領域においてボイドの形成を抑制するためである。ここで、ニッケル(Ni)に添加する元素として白金(Pt)を選択する場合、白金(Pt)の添加量を全体の10at%以上、25at%以下とすることにより、上記第1の領域におけるボイドの形成を効果的に促進しつつ、上記第2の領域におけるボイドの形成を効果的に抑制することが可能となる。電極層12,14のそれぞれの厚さは、例えば10nm~1000nm程度である。
The electrode layers 12 and 14 are mainly composed of nickel (Ni), platinum (Pt), ruthenium (Ru), rhenium (Re), palladium (Pd), iridium (Ir), tungsten (W) and chromium (Cr). , tantalum (Ta) and silver (Ag). Although the details will be described later, the addition of an element such as platinum (Pt) to nickel (Ni), which is the main component, is due to the
図1に示すように、誘電体層11、電極層12、誘電体層13および電極層14には、導電性基板10の表面を露出する開口部A1が設けられている。また、誘電体層13および電極層14には、電極層12の表面を露出する開口部A2が設けられている。
As shown in FIG. 1 ,
再配線構造体3は、パッシベーション層20、第1絶縁層21、第2絶縁層22、第1配線層31~33および第2配線層41~43を含む。パッシベーション層20は、例えば酸化シリコン(SiO2)などの無機絶縁材料からなり、開口部B1~B3を除く容量構造体2の全面に形成されている。第1絶縁層21及び第2絶縁層22は、樹脂などの有機絶縁材料からなる。第1絶縁層21の表面には第1配線層31~33が形成され、第2絶縁層22の表面には第2配線層41~43が形成される。
The
ここで、第1配線層31~33は、開口部B1~B3を介してそれぞれ導電性基板10、電極層12および電極層14に接続されている。また、第2配線層41~43は、開口部C1~C3を介してそれぞれ第1配線層31~33に接続されている。そして、第2配線層41~43は、それぞれ端子51~53に接続される。これにより、端子51は導電性基板10に接続され、端子52は電極層12に接続され、端子53は電極層14に接続されることになる。したがって、本実施形態による薄膜コンデンサ1は、端子51,53を一方の電極とし、端子52を他方の電極として使用することができる。
Here, the first wiring layers 31-33 are connected to the
端子51~53を構成する材料としては、ニッケル(Ni)、銅(Cu)、金(Au)、白金(Pt)またはこれらの金属を含有する合金を主成分とする金属材料を用いることが好ましく、特に、銅(Cu)を用いることが好ましい。端子51~53の材料として銅(Cu)を用いる場合、その純度は高いほど好ましく、99.99質量%以上の純度であることが好ましい。端子51~53の材料として銅(Cu)を用いる場合、不純物として、鉄(Fe)、チタン(Ti)、ニッケル(Ni)、アルミニウム(Al)、マグネシウム(Mg)、マンガン(Mn)、ケイ素(Si)又はクロム(Cr)、バナジウム(V)、亜鉛(Zn)、ニオブ(Nb)、タンタル(Ta)イットリウム(Y)、ランタン(La)、セシウム(Ce)等の遷移金属元素あるいは希土類元素等、塩素(Cl)、硫黄(S)、リン(P)等が含まれていても構わない。
As a material for forming the
図2は、電極層12の一部を拡大して示す平面図及び断面図である。
FIG. 2 is a plan view and a cross-sectional view showing an enlarged part of the
図2に示すように、電極層12は、両面が誘電体層11,13で覆われた第1の領域12aと、上面が誘電体層11で覆われることなく下面が誘電体層13で覆われた第2の領域12bを含んでいる。第2の領域12bは、開口部A2によって誘電体層13から露出する領域である。そして、本実施形態においては、第2の領域12bに含まれるボイドVの形成密度が第1の領域12aに含まれるボイドVの形成密度よりも低いという特徴を有している。ボイドVとは、電極層12の表面が窪むことによって誘電体層11,13から離れ、その結果として形成される空間を指す。典型的なボイドVは、電極層12を貫通している。
As shown in FIG. 2, the
但し、電極層12の表面の窪みが全てボイドVに該当するのではなく、僅かな窪みについては本発明が定義するボイドVには該当しない。具体的には、図3(a)に示すように電極層12を貫通するボイドV1は、本発明が定義するボイドVに該当する。また、図3(b)に示すように、電極層12を貫通しないものの、深さD1が電極層12の厚さTの30%以上であるボイドV2も、本発明が定義するボイドVに該当する。これに対し、図3(c)に示すように、深さD2が電極層12の厚さTの30%未満である僅かな窪みV3については、本発明が定義するボイドVには該当しない。
However, not all depressions on the surface of the
本実施形態においては、このように定義されるボイドV(V1又はV2)の形成密度が第1の領域12aよりも第2の領域12bの方が低いという特徴を有している。特に、第2の領域12bには、電極層12を貫通するボイドV1が含まれていないことが好ましい。これにより、誘電体層11,13に挟まれた第1の領域12aにおいては、ボイドVによって応力が解放されることから、電極層12と誘電体層11,13の密着性が高められ、その結果、電極層12と誘電体層11,13の剥離が生じにくくなる。一方、誘電体層13から露出する第2の領域12bにおいては、ボイドVの形成密度が低く、好ましくは電極層12を貫通するボイドV1が含まれていないことから、パッシベーション層20や第1絶縁層21をパターニングする際に、ボイドVを介して下層の誘電体層11にダメージが加わりにくくなる。これらにより、本実施形態による薄膜コンデンサ1は、高い信頼性を確保することが可能となる。
The present embodiment is characterized in that the formation density of voids V (V1 or V2) defined in this manner is lower in the
次に、本実施形態による薄膜コンデンサ1の製造方法について説明する。
Next, a method for manufacturing the
図4~図10は、本実施形態による薄膜コンデンサ1の製造方法を示す工程図である。
4 to 10 are process diagrams showing the method of manufacturing the
まず、図4に示すように、ニッケル(Ni)などからなる導電性基板10の表面に、誘電体層11、電極層12、誘電体層13および電極層14をこの順に成膜する。誘電体層11、電極層12、誘電体層13および電極層14の形成方法としては、例えばDCスパッタリング等が挙げられる。この場合、ペロブスカイト系の誘電体材料をターゲットとする第1のスパッタリングチャンバーと、ニッケル(Ni)を主成分とする金属材料をターゲットとする第2のスパッタリングチャンバーを用意し、第1及び第2のスパッタリングチャンバーを交互に用いることによって、誘電体層11、電極層12、誘電体層13および電極層14をこの順に成膜することができる。その際、導電性基板10の温度を300℃以上、900℃以下に維持した状態で、第1及び第2のスパッタリングチャンバーを交互に用い、誘電体層11、電極層12、誘電体層13および電極層14を成膜することが好ましい。
First, as shown in FIG. 4, a
一般的に、ペロブスカイト系の誘電体材料をスパッタリングする際に必要な成膜温度は400℃程度であるのに対し、ニッケル(Ni)を主成分とする金属材料をスパッタリングする際の成膜温度は常温~百数十℃程度で足りる。このため、一般的な製造方法によれば、誘電体層11,13を成膜する際には導電性基板10の温度が400℃程度に加熱され、電極層12,14を成膜する際には導電性基板10の温度が常温~百数十℃程度に冷却されるのであるが、本実施形態においては、導電性基板10を300℃以上、900℃以下、典型的には400℃程度に維持した状態で誘電体層11、電極層12、誘電体層13および電極層14の成膜を順次行う。このような温度条件で成膜を行うことにより、後述する焼成工程において、第1の領域12aにおけるボイドの形成が促進されるとともに、第2の領域12bにおけるボイドの形成が抑制される。
In general, the film formation temperature required for sputtering a perovskite-based dielectric material is about 400° C., whereas the film formation temperature for sputtering a metal material containing nickel (Ni) as a main component is Normal temperature to about 100 and several tens of degrees Celsius is sufficient. Therefore, according to a general manufacturing method, the temperature of the
次に、図5に示すように、誘電体層11、電極層12、誘電体層13および電極層14をパターニングすることによって、開口部A1,A2を形成する。このうち、開口部A1は、誘電体層11、電極層12、誘電体層13および電極層14が除去された部分であり、開口部A1においては導電性基板10の表面が露出する。一方、開口部A2は、誘電体層13および電極層14が除去された部分であり、開口部A2においては電極層12の表面、つまり、第2の領域12bが露出する。
Next, as shown in FIG. 5, openings A1 and A2 are formed by patterning
開口部A1,A2を形成した後、焼成を行うことにより誘電体層11,13を焼結させる。焼成時の温度は、誘電体層11,13を構成する誘電体材料が焼結(結晶化)する温度とすることが好ましく、ペロブスカイト系の誘電体材料を用いる場合、800~1000℃程度であることが好ましい。また、焼成時間は5分~2時間程度とすることができる。焼成時の雰囲気は特に限定されず、酸化性雰囲気、還元性雰囲気、中性雰囲気のいずれでもよいが、少なくとも、電極層12,14が酸化しない程度の酸素分圧下で焼成することが好ましい。
After forming the openings A1 and A2, the
かかる焼成工程においては、電極層12,14を構成する金属材料が凝集する。その結果、電極層12のうち、両面が誘電体層11,13で覆われた第1の領域12aにおいては多数のボイドVが発生し、これによって第1の領域12aの内部応力が解放される。これに対し、電極層12のうち開口部A2から露出する第2の領域12bにおいては、ほとんどボイドVが発生しない。一方、最上層に位置する電極層14については、その上面が全て露出しているため、第2の領域12bと同様、ほとんどボイドVが発生しない。
In such a firing process, the metal materials forming the electrode layers 12 and 14 aggregate. As a result, a large number of voids V are generated in the
このようなボイドVの選択的な形成は、上述の通り、電極層12,14の材料としてニッケル(Ni)を主成分とし、白金(Pt)、ルテニウム(Ru)、レニウム(Re)、パラジウム(Pd)、イリジウム(Ir)、タングステン(W)、クロム(Cr)、タンタル(Ta)及び銀(Ag)からなる群より選ばれた少なくとも一種類の元素を添加するとともに、導電性基板10を300℃以上、900℃以下、典型的には400℃程度に維持した状態で誘電体層11、電極層12、誘電体層13および電極層14の成膜を行うことによって実現される。 As described above, such selective formation of voids V is achieved by using nickel (Ni) as a main component as the material of the electrode layers 12 and 14, platinum (Pt), ruthenium (Ru), rhenium (Re), palladium ( Pd), iridium (Ir), tungsten (W), chromium (Cr), tantalum (Ta) and silver (Ag), and at least one element selected from the group consisting of 300 C. to 900.degree. C., typically about 400.degree.
以上の工程により、容量構造体2が完成する。
Through the above steps, the
次に、図6に示すように、容量構造体2の表面全体にパッシベーション層20を形成する。パッシベーション層20の材料として酸化シリコン(SiO2)を用いる場合、スパッタリング法によって形成することが可能である。
Next, as shown in FIG. 6, a
次に、図7に示すように、開口部A1,A2に対応する部分のパッシベーション層20をパターニングによって除去した後、全面に第1絶縁層21を形成し、さらに第1絶縁層21に開口部B1~B3を形成する。開口部B1,B2はそれぞれ開口部A1,A2に対応する位置に設けられ、開口部B3は電極層14を露出させる位置に設けられる。これにより、開口部B1を介して導電性基板10が露出し、開口部B2を介して電極層12が露出し、開口部B3を介して電極層14が露出する。ここで、パッシベーション層20のパターニングや第1絶縁層21のパターニングを行う際には、導電性基板10や電極層12,14がストッパとして機能するが、電極層12,14の露出部分にボイドV、特に電極層12,14を貫通するボイドV1が存在すると、パターニングの際に下層の誘電体層11,13がダメージを受けてしまう。しかしながら、本実施形態においては、電極層12,14の露出部分にボイドがほとんど存在しないことから、誘電体層11,13に加わるダメージを抑えることが可能となる。
Next, as shown in FIG. 7, after removing the portions of the
電極層12,14の露出部分には、ボイドVが全く存在しないことが望ましいが、少なくとも、電極層12の第1の領域12aにおけるボイドVの形成密度よりも低ければ、誘電体層11,13のダメージを低減することが可能となる。また、図3(b)に示すボイドV2は、電極層12を貫通しないことから、パターニングの初期においては誘電体層11にダメージを与えないが、オーバーエッチングによって電極層12にダメージが加わると、非貫通のボイドV2が貫通したボイドV1に進行する可能性がある。この点を考慮すれば、貫通したボイドV1だけでなく、非貫通のボイドV2についても、電極層12,14の露出部分には存在しないことが好ましい。
Although it is desirable that no voids V exist in the exposed portions of the electrode layers 12 and 14, at least if the density of formation of the voids V in the
次に、図8に示すように、第1配線層31~33を形成する。具体的には、銅(Cu)などからなる金属材料を全面に形成した後、これをパターニングすることによって、3つの第1配線層31~33に分離する。第1配線層31は開口部B1を介して導電性基板10に接続され、第1配線層32は開口部B2を介して電極層12に接続され、第1配線層33は開口部B3を介して電極層14に接続される。
Next, as shown in FIG. 8, first wiring layers 31 to 33 are formed. Specifically, after a metal material made of copper (Cu) or the like is formed on the entire surface, it is patterned to be separated into three first wiring layers 31 to 33 . The
次に、図9に示すように、第2絶縁層22を形成した後、第2材料層22に開口部C1~C3を形成する。開口部C1~C3は、それぞれ第1配線層31~33を露出させる位置に設けられる。
Next, as shown in FIG. 9, after forming the second insulating
次に、図10に示すように、第2配線層41~43を形成する。具体的には、銅(Cu)などからなる金属材料を全面に形成した後、これをパターニングすることによって、3つの第2配線層41~43に分離する。第2配線層41~43は、開口部C1~C3を介してそれぞれ第1配線層31~33に接続される。 Next, as shown in FIG. 10, second wiring layers 41 to 43 are formed. Specifically, after a metal material such as copper (Cu) is formed on the entire surface, it is patterned to be separated into three second wiring layers 41 to 43 . The second wiring layers 41-43 are connected to the first wiring layers 31-33 through openings C1-C3, respectively.
そして、第2配線層41~43にそれぞれ端子51~53を形成すれば、図1に示した薄膜コンデンサ1が完成する。
Then, by forming
以上説明したように、本実施形態による薄膜コンデンサ1の製造方法においては、誘電体層11、電極層12、誘電体層13および電極層14に開口部A1,A2を形成した後、誘電体層11,13の焼成を行っていることから、電極層12については、誘電体層13で覆われた第1の領域12aと、誘電体層13から露出した第2の領域12bを互いに異なる環境下で加熱される。そして、本実施形態においては、電極層12,14の材料としてニッケル(Ni)を主成分とし、白金(Pt)、ルテニウム(Ru)、レニウム(Re)、パラジウム(Pd)、イリジウム(Ir)、タングステン(W)、クロム(Cr)、タンタル(Ta)及び銀(Ag)からなる群より選ばれた少なくとも一種類の元素を添加するとともに、導電性基板10を300℃以上、900℃以下、典型的には400℃程度に維持した状態で誘電体層11、電極層12、誘電体層13および電極層14の成膜を行っていることから、焼成工程において、第1の領域12aにおけるボイドの形成を促進することができるとともに、第2の領域12bにおけるボイドの形成を抑制することが可能となる。
As described above, in the method of manufacturing the
以上、本発明の好ましい実施形態について説明したが、本発明は、上記の実施形態に限定されることなく、本発明の主旨を逸脱しない範囲で種々の変更が可能であり、それらも本発明の範囲内に包含されるものであることはいうまでもない。 Although the preferred embodiments of the present invention have been described above, the present invention is not limited to the above-described embodiments, and various modifications can be made without departing from the gist of the present invention. Needless to say, it is included within the scope.
例えば、上記実施形態による薄膜コンデンサ1は、2層の誘電体層11,13と2層の電極層12,14が交互に積層された構造を有しているが、誘電体層及び電極層の層数がこれに限定されるものではない。また、基板を導電性材料によって構成することも必須ではない。
For example, the
図4及び図5に示した工程を実際に行うことにより、電極層12に発生するボイドVの有無及び数について評価した。電極層12を構成する金属材料の組成および電極層12の膜厚については、サンプル毎に異なる組み合わせとした。誘電体層11、電極層12、誘電体層13および電極層14の成膜は、いずれのサンプルにおいても400℃程度に維持した状態でスパッタリング法によって行った。
By actually performing the steps shown in FIGS. 4 and 5, the presence and number of voids V generated in the
結果を表1に示す。第1の領域12aについては、2個以上のボイドVが存在する場合を○、1個のボイドVが存在する場合を△、ボイドVが存在しない場合を×と評価した。一方、第2の領域12bについては、ボイドVが存在しない場合を○、1個のボイドVが存在する場合を△、2個以上のボイドVが存在する場合を×と評価した。
Table 1 shows the results. The
表1に示すように、白金(Pt)の添加量が25at%以下であるサンプル1~14においては、第1の領域12aに2個以上のボイドVが発生し、これにより応力が十分に解放されたが、白金(Pt)の添加量が30at%であるサンプル15においては、第1の領域12aに発生したボイドVの数が1個となり、白金(Pt)の添加量が35at%であるサンプル16においては、第1の領域12aにボイドVが発生しなかった。
As shown in Table 1, in
一方、白金(Pt)の添加量が12at%以上であるサンプル7~16においては、第2の領域12bにボイドVが発生しなかった。また、白金(Pt)の添加量が10at%であり、且つ、膜厚が500nmであるサンプル6においても、第2の領域12bにボイドVが発生しなかった。これに対し、白金(Pt)の添加量が5at%以下であるサンプル1~4や、白金(Pt)の添加量が10at%であり、且つ、膜厚が200nmであるサンプル5においては、第2の領域12bに1個以上のボイドVが発生した。
On the other hand, in samples 7 to 16 in which the amount of platinum (Pt) added was 12 at % or more, no void V was generated in the
このように、第1の領域12aにボイドVを十分に発生させるためには、ニッケル(Ni)に添加する白金(Pt)の量を抑える必要がある一方、第2の領域12bにおけるボイドVの発生を防止するためには、ニッケル(Ni)に添加する白金(Pt)の量を増やす必要があることが理解できる。具体的には、白金(Pt)の添加量を10at%以上、25at%以下とすることにより、第1の領域12aにボイドVを十分に発生させつつ、第2の領域12bにおけるボイドVの発生を防止することが可能となる。
Thus, in order to sufficiently generate the voids V in the
ここで、白金(Pt)の添加量が10at%である場合、第2の領域12bにおけるボイドVの有無は、電極層12の膜厚に依存する。つまり、本実施例では、白金(Pt)の添加量が10at%である場合、電極層12の膜厚が500nmであれば第2の領域12bにボイドVが形成されず、電極層12の膜厚が20nmであれば第2の領域12bに1個のボイドVが形成されるという結果が得られている。
Here, when the added amount of platinum (Pt) is 10 at %, the presence or absence of voids V in the
図11は、第1の領域12aにボイドVが形成される条件および第2の領域12bにボイドVが形成されない条件を示すグラフであり、横軸はニッケル(Ni)に添加する白金(Pt)の量を示し、縦軸は電極層12の膜厚を示している。■印で示すプロット点は、第1の領域12aにボイドVが形成される上限値を示し、◆印で示すプロット点は、第2の領域12bにボイドVが形成されない下限値を示している。そして、曲線Hは■印で示すプロット点の近似曲線であり、曲線Lは◆印で示すプロット点の近似曲線である。このため、曲線Hを超える条件では第1の領域12aにボイドVが形成されなくなる一方、曲線Lを下回る条件では第2の領域12bにボイドVが発生する。したがって、第1の領域12aにボイドVが形成され、且つ、第2の領域12bにボイドVが形成されないようにするためには、ニッケル(Ni)に添加する白金(Pt)の量と電極層12の膜厚を図11に示す条件Mの範囲に設定する必要があることが分かる。
FIG. 11 is a graph showing conditions under which voids V are formed in the
1 薄膜コンデンサ
2 容量構造体
3 再配線構造体
10 導電性基板
11,13 誘電体層
12,14 電極層
12a 第1の領域
12b 第2の領域
20 パッシベーション層
21 第1絶縁層
22 第2絶縁層
31~33 第1配線層
41~43 第2配線層
51~53 端子
A1,A2,B1~B3,C1~C3 開口部
V,V1,V2 ボイド
V3 窪み
Claims (4)
前記複数の電極層は、ニッケル(Ni)を主成分とし、白金(Pt)、ルテニウム(Ru)、レニウム(Re)、パラジウム(Pd)、イリジウム(Ir)、タングステン(W)、クロム(Cr)、タンタル(Ta)及び銀(Ag)からなる群より選ばれた少なくとも一種類の元素が添加されており、
前記第1の電極層は、一方の表面が前記第1の誘電体層で覆われ、他方の表面が前記第2の誘電体層で覆われた第1の領域と、一方の表面が前記第1の誘電体層から露出し、他方の表面が前記第2の誘電体層で覆われた第2の領域を有し、
前記第2の領域に含まれるボイドの形成密度は、前記第1の領域に含まれるボイドの形成密度よりも低いことを特徴とする薄膜コンデンサ。 A thin film capacitor in which a plurality of electrode layers including at least a first electrode layer and a plurality of dielectric layers including at least first and second dielectric layers are alternately laminated,
The plurality of electrode layers are mainly composed of nickel (Ni), platinum (Pt), ruthenium (Ru), rhenium (Re), palladium (Pd), iridium (Ir), tungsten (W), and chromium (Cr). , at least one element selected from the group consisting of tantalum (Ta) and silver (Ag) is added,
The first electrode layer includes a first region having one surface covered with the first dielectric layer and the other surface covered with the second dielectric layer; having a second region exposed from one dielectric layer and having the other surface covered with the second dielectric layer;
A thin-film capacitor, wherein the formation density of voids contained in the second region is lower than the formation density of voids contained in the first region.
前記複数の誘電体層の少なくとも一つに開口部を設けることによって、前記複数の電極層に含まれる所定の電極層の一部を露出させる第2の工程と、
前記第2の工程を行った後、前記複数の誘電体層を焼成する第3の工程と、を備え、
前記複数の電極層は、ニッケル(Ni)を主成分とし、白金(Pt)、ルテニウム(Ru)、レニウム(Re)、パラジウム(Pd)、イリジウム(Ir)、タングステン(W)、クロム(Cr)、タンタル(Ta)及び銀(Ag)からなる群より選ばれた少なくとも一種類の元素が添加されており、
前記第1の工程は、前記導電性基板を300℃以上、900℃以下に維持した状態で前記複数の電極層及び前記複数の誘電体層の成膜を行うことを特徴とする薄膜コンデンサの製造方法。 a first step of alternately forming a plurality of electrode layers and a plurality of dielectric layers on a conductive substrate;
a second step of exposing a portion of a predetermined electrode layer included in the plurality of electrode layers by providing an opening in at least one of the plurality of dielectric layers;
a third step of firing the plurality of dielectric layers after performing the second step;
The plurality of electrode layers are mainly composed of nickel (Ni), platinum (Pt), ruthenium (Ru), rhenium (Re), palladium (Pd), iridium (Ir), tungsten (W), and chromium (Cr). , at least one element selected from the group consisting of tantalum (Ta) and silver (Ag) is added,
In the first step, the plurality of electrode layers and the plurality of dielectric layers are formed while the conductive substrate is maintained at 300° C. or higher and 900° C. or lower. Method.
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