JP7145445B2 - 撮像装置 - Google Patents

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Description

本開示は、撮像装置に関する。
自然界に存在する被写体のダイナミックレンジは広い。例えば車載用途では、被写体の明るさが刻々と変化するので、明るい被写体と暗い被写体とを同時に撮像すること、いわゆる、高ダイナミックレンジ撮影が求められている。例えば、特許文献１は、感度の異なる２つの画素で同時に撮像した画像を合成することにより、時間差なしで、高ダイナミックレンジ撮影が可能な撮像装置を開示している。
また、高速で移動する物体を撮像する技術として、グローバルシャッタ方式がある。グローバルシャッタ方式のＣＭＯＳ（Ｃｏｍｐｌｅｍｅｎｔａｒｙ Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）型固体撮像装置では、シャッタが開いていないときに電荷蓄積領域に光が入射すると、画質が劣化する。これは、入射光が電荷蓄積領域で光電変換され、発生した電荷が擬似信号となるためである。例えば、特許文献２は、上部電極、下部電極、およびこれらに挟まれた光電変換膜を有する光電変換部を有し、隣接する下部電極の間にブラックレジスト材から構成される遮光膜を設けた固体撮像素子を開示している。特許文献２に開示された固体撮像素子は、遮光膜により、電荷蓄積領域への光の入射を抑制している。
特開２０１６－０７６９２１号公報 特開２０１１－２３８７８１号公報
撮像装置において、電荷蓄積領域に光が漏れ込むことを低減し、画質の劣化を抑制することが望ましい。
本開示の限定的ではないある例示的な実施形態によれば、以下が提供される。
半導体基板と、第１画素セルおよび第２画素セルと、を備え、前記第１画素セルは、前記半導体基板の上方に位置し、第１電極と、前記第１電極に対向する第２電極と、前記第１電極と前記第２電極との間に位置し入射光を第１電荷に変換する第１光電変換層と、を含む第１光電変換部と、前記第２電極に電気的に接続された、前記半導体基板内の第１電荷蓄積領域と、を含み、前記第２画素セルは、前記半導体基板の上方に位置し、第３電極と、前記第３電極に対向する第４電極と、前記第３電極と前記第４電極との間に位置し入射光を第２電荷に変換する第２光電変換層と、を含む第２光電変換部と、前記第４電極に電気的に接続された、前記半導体基板内の第２電荷蓄積領域と、を含み、前記第２電極の面積は前記第４電極の面積よりも大きく、第２電極および第４電極は、遮光性を有する材料を含み、平面視において、前記第１電荷蓄積領域および前記第２電荷蓄積領域は、前記第２電極と重なり、第１電極および前記第３電極は、１つの電極を構成している撮像装置。
包括的または具体的な態様は、素子、デバイス、モジュール、システム、集積回路または方法で実現されてもよい。また、包括的または具体的な態様は、素子、デバイス、モジュール、システム、集積回路および方法の任意の組み合わせによって実現されてもよい。
開示された実施形態の追加的な効果および利点は、明細書および図面から明らかになる。効果および／または利点は、明細書および図面に開示の様々な実施形態または特徴によって個々に提供され、これらの１つ以上を得るために全てを必要とはしない。
電荷蓄積領域に光が漏れ込むことを低減し、画質の劣化を抑制することができる撮像装置を提供する。
参考例に係る撮像装置の概略断面図 実施の形態に係る撮像装置における電荷蓄積領域の配置を模式的に示した平面図 図２のＩＩＩ－ＩＩＩ線における概略断面図 実施の形態に係る撮像装置を模式的に示した平面図 図４のＶ－Ｖ線における概略断面図 実施の形態に係る撮像装置の回路構成を示す図 実施の形態における単位画素の回路構成を示す図 実施の形態の変形例に係る撮像装置における電荷蓄積領域の配置を模式的に示した平面図 図８のＩＸ－ＩＸ線における概略断面図
（本開示に至った知見）
積層型ＣＭＯＳセンサは、半導体基板上方に光電変換層を有する。積層型ＣＭＯＳセンサにおいて、高ダイナミックレンジ撮影を実現し、かつ、高速で移動する物体の撮像を行うためには、単位画素を感度の異なる２つの画素セルから構成し、かつ、グローバルシャッタ方式を用いるとよい。ただし、上述のように、グローバルシャッタ方式の撮像装置では、シャッタが開いていないときに電荷蓄積領域に光が入射すると、電荷蓄積領域で光電変換が起こり、発生した電荷が擬似信号となるため画質が劣化する可能性がある。そのため、電荷蓄積領域への光の漏れ込みを低減する工夫が必要である。なお、このような、シャッタが開いていないときに漏れ込む光に対する受光感度を、寄生受光感度と呼ぶ。また、寄生受光感度は、ＰＬＳ（Ｐａｒａｓｉｔｉｃ Ｌｉｇｈｔ Ｓｅｎｓｉｔｉｖｉｔｙ）、寄生感度、または寄生光感度と呼ぶこともある。
電荷蓄積領域への光の漏れ込みは、光電変換層で吸収されなかった入射光が下部電極（画素電極とも呼ぶ。）間の隙間から下層に入射することによって生じる。半導体基板に対して垂直方向から見たとき、下部電極間の隙間に近い位置にある領域ほど光が当たりやすく、下部電極の中心部に近い領域ほど光は当たりにくい。そのため、特許文献２では、平面視において下部電極の中心部に近い領域に電荷蓄積領域を配置している。
一方、特許文献１の構成では、単位画素が、面積の異なる２つの下部電極を備え、平面視において、それぞれの下部電極と重なるように電荷蓄積領域を配置している。面積の異なる２つの下部電極のうち、面積の小さい下部電極と平面視において重なるように配置された電荷蓄積領域は、面積の大きい下部電極と平面視において重なるように配置された電荷蓄積領域に比べて、下部電極間の隙間から漏れ込んだ光が電荷蓄積領域に入射しやすくなる。そのため、特許文献１の構成では、漏れ込んだ光が一方の電荷蓄積領域に入射することにより、電荷蓄積領域で光電変換が生じる、すなわち、寄生受光感度が高くなるという課題を有している。
以下、本開示の構成が適用されていない参考例に係る撮像装置の問題点について説明する。参考例に係る撮像装置では、単位画素が感度の異なる２つの画素セルから構成され、かつ、グローバルシャッタ方式が用いられている。
図１は、参考例に係る撮像装置１１０の概略断面図である。
撮像装置１１０は、複数の画素１３０を有している。複数の画素１３０のそれぞれは、第１画素セル１３１と、第１画素セル１３１とは異なる第２画素セル１３２とを有している。
第１画素セル１３１は、第１光電変換部１１４と第１電荷蓄積領域１１５とを備える。第１光電変換部１１４は、上部電極１０１と、上部電極１０１に対向する第２電極１１２と、上部電極１０１と第２電極１１２との間に配置され、入射光を電荷に変換する光電変換層１０３とを備える。第１電荷蓄積領域１１５は、配線層１１６を介して第２電極１１２に電気的に接続されている。また、第１電荷蓄積領域１１５は、半導体基板１０２内に形成されている。
また、第２画素セル１３２は、第２光電変換部１２４と第２電荷蓄積領域１２５とを備える。第２光電変換部１２４は、上部電極１０１と、上部電極１０１に対向する第４電極１２２と、上部電極１０１と第４電極１２２との間に配置され、入射光を電荷に変換する光電変換層１０３とを備える。第４電極１２２は、第２電極１１２よりも面積が小さい。第２電荷蓄積領域１２５は、配線層１２６を介して第４電極１２２に電気的に接続されている。また、第２電荷蓄積領域１２５は、半導体基板１０２内に形成されている。
図１に示すように、参考例に係る撮像装置１１０では、第１電荷蓄積領域１１５は、平面視において、第１画素セル１３１の第２電極１１２の中心部と重なるように配置されている。また、第２電荷蓄積領域１２５は、平面視において、第４電極１２２の中心部と重なるように配置されている。
画素電極である第２電極１１２および第４電極１２２は、例えばチタン（Ｔｉ）、アルミニウム（Ａｌ）などの遮光性の強い金属から構成されている。そのため、光電変換層１０３に入射した光が第２電極１１２および第４電極１２２に当たった場合、光はこれらの電極を透過しないので、半導体基板１０２にまで到達しない。一方、第２電極１１２および第４電極１２２の間から層間絶縁層１０４に漏れ込んだ入射光は、第２電極１１２および第４電極１２２の下に最も入り込んだ場合、例えば、図１において半導体基板１０２の破線で囲んだ領域にまで到達する。このように、第２電極１１２および第４電極１２２の間から層間絶縁層１０４に漏れ込んだ入射光が半導体基板１０２に到達するとき、入射光が当たる領域を半導体基板１０２の受光領域５と呼ぶ。このとき、図１において、第２電極１１２よりも面積の小さい第４電極１２２では、平面視において受光領域５は第２電荷蓄積領域１２５と一部重なる。つまり、受光領域５に到達した光は、第２電荷蓄積領域１２５の一部に入射する。そのため、入射した光によって、第２電荷蓄積領域１２５において光電変換が生じる。つまり、第２電荷蓄積領域１２５の寄生受光感度が高くなる。
撮像装置において、電荷蓄積領域に光が漏れ込むことを低減し、画質の劣化を抑制することが望まれている。
本願発明者は、新規な構造を備えた撮像装置に想到した。本開示の一態様の概要は以下の項目に記載のとおりである。
本開示の一態様に係る撮像装置は、半導体基板と、第１画素セルおよび第２画素セルと、を備え、前記第１画素セルは、前記半導体基板の上方に位置し、第１電極と、前記第１電極に対向する第２電極と、前記第１電極と前記第２電極との間に位置し入射光を第１電荷に変換する第１光電変換層と、を含む第１光電変換部と、前記第２電極に電気的に接続された、前記半導体基板内の第１電荷蓄積領域と、を含み、前記第２画素セルは、前記半導体基板の上方に位置し、第３電極と、前記第３電極に対向する第４電極と、前記第３電極と前記第４電極との間に位置し入射光を第２電荷に変換する第２光電変換層と、を含む第２光電変換部と、前記第４電極に電気的に接続された、前記半導体基板内の第２電荷蓄積領域と、を含み、前記第２電極の面積は前記第４電極の面積よりも大きく、前記第２電極および前記第４電極は、遮光性を有する材料を含み、平面視において、前記第１電荷蓄積領域および前記第２電荷蓄積領域は、前記第２電極と重なり、前記第１電極および前記第３電極は、１つの電極を構成している。
このように、平面視において、面積の大きい第２電極と重なるように第１電荷蓄積領域および第２電荷蓄積領域を配置することにより、第２電極および第４電極の間から漏れ込んだ光が第１電荷蓄積領域および第２電荷蓄積領域に入射しにくくなる。これにより、第１電荷蓄積領域および第２電荷蓄積領域において漏れ込んだ光に対して光電変換が生じることを低減することができ、寄生受光感度を低減することが可能となる。そのため、画質の劣化を抑制することができる。
例えば、平面視において、前記第１電荷蓄積領域の全体および前記第２電荷蓄積領域の全体は、前記第２電極と重なってもよい。
例えば、前記第１電極および前記第３電極は、１つの電極を構成しており、前記第１光電変換層および前記第２光電変換層は、１つの光電変換層を構成していてもよい。
これにより、製造工程を簡便化することができる。
例えば、平面視において、前記第１電荷蓄積領域および前記第２電荷蓄積領域は、前記第４電極と重ならなくてもよい。
このように、平面視において、面積の小さい第４電極と重ならず、かつ、面積の大きい第２電極と重なるように、第１電荷蓄積領域および第２電荷蓄積領域を配置することにより、第２電極および第４電極の間から漏れ込んだ光が第１電荷蓄積領域および第２電荷蓄積領域に入射しにくくなる。これにより、寄生受光感度を低減することができ、画質の劣化を抑制することができる。
例えば、前記第１画素セルは、第１トランジスタを含み、前記第２画素セルは、第２トランジスタを含み、前記第１トランジスタは、ソースおよびドレインの一方として前記第１電荷蓄積領域を含み、ソースおよびドレインの他方として第１拡散領域を含み、前記第２トランジスタは、ソースおよびドレインの一方として前記第２電荷蓄積領域を含み、ソースおよびドレインの他方として第２拡散領域を含み、平面視において、前記第１拡散領域および前記第２拡散領域は、前記第２電極と重なってもよい。
このように、平面視において、面積の大きい第２電極と重なるように第１トランジスタおよび第２トランジスタを配置することにより、第２電極および第４電極の間から漏れ込んだ光が第１トランジスタおよび第２トランジスタに当たりにくくなる。これにより、第１トランジスタおよび第２トランジスタにおいて光電変換が生じることを低減することができ、寄生受光感度を低減することが可能となる。そのため、画質の劣化を引き起こすノイズを低減することが可能となる。
例えば、平面視において、前記第１拡散領域および前記第２拡散領域は、前記第４電極と重ならなくてもよい。
このように、平面視において、面積の小さい第４電極と重ならず、かつ、面積の大きい第２電極と重なるように、第１トランジスタおよび第２トランジスタのソースおよびドレインの他方を配置することにより、第１トランジスタおよび第２トランジスタにおいて光電変換が生じることを低減することができ、寄生受光感度を低減することが可能となる。そのため、画質の劣化を引き起こすノイズを低減することが可能となる。
例えば、前記第１トランジスタは、第１ゲート電極を含み、前記第２トランジスタは、第２ゲート電極を含み、前記第１ゲート電極および前記第２ゲート電極は、前記第２電極と重なってもよい。
例えば、前記第２電極と前記第４電極との間に位置し、前記第２電極および前記第４電極と同層に位置する第５電極を備え、前記第５電極は、前記第１電荷蓄積領域および前記第２電荷蓄積領域のいずれとも電気的に接続されていなくてもよい。
これにより、例えば、第５電極が電荷排出電極として機能する場合、光電変換層中で発生した電荷が隣接画素間で行き来することを制限し、不要な電荷を光電変換層の外に、例えば電荷排出領域に排出することができる。これにより、隣接画素同士が電気的に影響することを抑制することができるため、隣接画素への混色を低減することができる。また、第５電極が第２電極および第４電極の間に配置されるため、遮光層としても機能することができる。そのため、第２電極および第４電極の間から下層に漏れ込む光量を低減させることができる。
例えば、前記第１電荷蓄積領域と前記第２電荷蓄積領域と間の距離は、０．１μｍ以上であってもよい。
これにより、第１電荷蓄積領域と第２電荷蓄積領域とが電気的に独立した状態を保つことができる。
以下、実施の形態について、図面を参照しながら具体的に説明する。
なお、以下で説明する実施の形態は、いずれも包括的または具体的な例を示すものである。以下の実施の形態で示される数値、形状、材料、構成要素、構成要素の配置位置および接続形態、ステップ、ステップの順序などは、一例であり、本開示を限定する主旨ではない。また、以下の実施の形態における構成要素のうち、最上位概念を示す独立請求項に記載されていない構成要素については、任意の構成要素として説明される。各図において、実質的に同一の構成については、同一の符号を付し、重複する説明は省略または簡略化することがある。
また、図面に示す各種の要素は、本開示の理解のために模式的に示したにすぎず、寸法比および外観などは実物とは異なり得る。
（実施の形態）
まず、本実施の形態に係る撮像装置における電荷蓄積領域の配置について説明する。図２は、実施の形態に係る撮像装置１００における第１電荷蓄積領域１５および第２電荷蓄積領域２５の配置を模式的に示した平面図である。ただし、図２では、説明を容易にするため、画素電極である第２電極１２および第４電極２２を実線で示している。図３は、図２のＩＩＩ－ＩＩＩ線における概略断面図である。図３では、第１画素セル３１および第２画素セル３２が並ぶ方向における光電変換部の境界を一点破線で示している。
図２に示すように、撮像装置１００は、複数の画素３０を備え、複数の画素３０はそれぞれ第１画素セル３１と、第１画素セル３１とは異なる第２画素セル３２とを有している。
第１画素セル３１は低ノイズに対応した画素セルであり、第２画素セル３２は高飽和に対応した画素セルである。典型的には、第１画素セル３１は高感度用の画素セルとして機能し、第２画素セル３２は低感度用の画素セルとして機能する。
図３に示すように、本実施の形態に係る撮像装置１００では、単位画素３０は、第１画素セル３１および第２画素セル３２から構成される。なお、本実施の形態では、上部電極である第１電極１１および第３電極２１は１つの電極（以下、上部電極１と称する。）を構成しており、光電変換層である第１光電変換層１３および第２光電変換層２３は１つの光電変換層（以下、光電変換層３と称する。）を構成している。上部電極１は、例えば、ＩＴＯ（Ｉｎｄｉｕｍ Ｔｉｎ Ｏｘｉｄｅ）などの透明電極であってもよい。
第１画素セル３１は、上部電極１と、上部電極１に対向する第２電極１２と、上部電極１と第２電極１２との間に配置され、入射光を第１電荷に変換する光電変換層３と、を備える第１光電変換部１４と、第２電極１２に配線層１６を介して電気的に接続された第１電荷蓄積領域１５と、を備える。
また、第２画素セル３２は、上部電極１と、上部電極１に対向する第４電極２２と、上部電極１と第４電極２２との間に配置され、入射光を第２電荷に変換する光電変換層３と、を備える第２光電変換部２４と、第４電極２２に配線層２６を介して電気的に接続された第２電荷蓄積領域２５と、を備える。
第１画素セル３１の光電変換層３で生成された第１電荷は、第２電極１２から、配線層１６を介して、第１電荷蓄積領域１５に蓄積される。第２画素セル３２の光電変換層３で生成された第２電荷は、第４電極２２から、配線層２６を介して、第２電荷蓄積領域２５に蓄積される。
また、配線層１６および２６は、層間絶縁層４で覆われている。
本開示のように、光電変換層が上部電極および下部電極（画素電極とも呼ぶ。）の間に配置された光電変換部を備える撮像装置では、半導体基板内に光電変換部を備える撮像装置と異なり、光電変換部と電荷蓄積領域とは配線層を介して電気的に接続されている。
なお、配線層１６および２６は、例えば、銅（Ｃｕ）などの金属配線から構成される。本実施の形態では、配線層１６および２６が３層のＣｕ配線から構成される多層配線構造を示したが、必要に応じて配線材料、配線層の数などを適宜選択してもよい。
第２電極１２は、第４電極２２よりも面積が大きい。光電変換層３に対して垂直な方向、すなわち半導体基板１０２の表面に垂直な方向から見たとき、第１電荷蓄積領域１５および第２電荷蓄積領域２５は、第２電極１２と重なる。つまり、第１画素セル３１の半導体基板２には、第１電荷蓄積領域１５および第２電荷蓄積領域２５が形成されている。これにより、第１電荷蓄積領域１５および第２電荷蓄積領域２５に光が漏れ込むことを低減することができるため、画質の劣化を抑制することができる。なお、これらの電荷蓄積領域は、半導体基板２に不純物をドープすることにより形成される。第１電荷蓄積領域１５および第２電荷蓄積領域２５は、例えば同じ導電型の不純物を含む。また、第１電荷蓄積領域１５および第２電荷蓄積領域２５は、第４電極２２と重ならないように配置してもよい。
図２において、網掛けを付した領域以外の領域は、第１画素セル３１の第２電極１２および第２画素セル３２の第４電極２２の間から漏れ込んだ入射光が半導体基板２に到達するときに入射光が当たる領域、すなわち、半導体基板２の受光領域５を示している。受光領域５は、平面視において、第２電極１２および第４電極２２の間の隙間、および、これらの電極の端部からある一定の距離内の領域に形成される。
また図２において、網掛けを付した領域１０Ａおよび１０Ｂは、第２電極１２および第４電極２２の間から漏れ込んだ入射光が半導体基板２に到達したとしても入射光が当たらない領域を示している。第２画素セル３２の領域１０Ｂは、第１画素セル３１の領域１０Ａよりも面積が小さい。そのため、例えば、領域１０Ｂに第２電荷蓄積領域２５を配置すると、領域１０Ｂ内に第２電荷蓄積領域２５が納まりきれない。この場合、第２電極１２および第４電極２２の間から漏れ込んだ光が第２電荷蓄積領域２５に入射する。これにより、第２電荷蓄積領域２５において漏れ込んだ光に対して光電変換が生じるため、画質の劣化につながる可能性がある。
ここで、図１を再び参照して上記現象を具体的に説明する。図１に示すように、参考例に係る撮像装置１１０では、第１電荷蓄積領域１１５を、平面視において第２電極１１２の中央部と重なるように配置している。また、第２電荷蓄積領域１２５を、平面視において第４電極１２２の中央部と重なるように配置している。この図では、上述したとおり、入射光が第２電極１１２および第４電極１２２の下に最も入り込んだときの受光領域５を示している。このとき、平面視において、低感度側の画素セル、つまり第２画素セル１３２の第２電荷蓄積領域１２５が受光領域５と一部重なる。これにより、第２電荷蓄積領域１２５に漏れ込んだ入射光に対して光電変換が生じるため、画質が劣化する可能性がある。
一方、本実施の形態に係る撮像装置１００では、図２に示すように、第１画素セル３１の電荷蓄積領域である第１電荷蓄積領域１５および第２画素セル３２の電荷蓄積領域である第２電荷蓄積領域２５は共に、第１画素セル３１の半導体基板２の領域１０Ａ内に配置される。このとき、図２および図３に示すように、第１電荷蓄積領域１５および第２電荷蓄積領域２５は受光領域５と平面視において重ならない。これにより、第１電荷蓄積領域１５および第２電荷蓄積領域２５に光が漏れ込むことを低減することができるため、画質の劣化を抑制することができる。
再び、図２および図３を参照し、第１画素セル３１と第２画素セル３２について一例を挙げて説明する。
第１画素セル３１は、高感度の画素セルとして構成される。また、第２画素セル３２は、低感度の画素セルとして構成される。第１画素セル３１に属する第２電極１２と、第２画素セル３２の第４電極２２の面積は、感度比の設定に応じて大きさが決定される。一例として、単位画素３０が平面視においてｘ方向およびｙ方向に対してそれぞれ２μｍ×２μｍの領域（図２の一点破線で囲まれた領域）を持つものとし、領域のある頂点をＥとし、頂点Ｅの対頂点をＦとすると、線分ＥＦの長さは２√２≒２．８μｍとなる。このとき、第２電極１２および第４電極２２の面積差による感度差を１０倍とするならば、第４電極２２は、第２電極１２と比べて、線分ＥＦ上の長さで、１／（√１０）≒０．３２倍の長さとなる。第２電極１２と第４電極２２の間隙の長さを０．４μｍとすると、図３での水平方向に対する第４電極２２の長さは約０．５μｍとなり、第２電極１２の長さは約１．５μｍとなる。
ここで、第１電荷蓄積領域１５および第２電荷蓄積領域２５のそれぞれは、光電変換層３に対して垂直の方向から見たとき、例えば０．３μｍ×０．１μｍ程度の領域である。図２および図３にはトランジスタの構成を図示していないが、これらの電荷蓄積領域が後述するトランジスタのドレイン領域として機能するためには、この程度の大きさが必要となる。そのため、電荷蓄積領域の大きさは、上述の一例で示した第４電極２２の大きさ（ここでは、１辺の長さが約０．５μｍ）と比較しても、特別小さいわけではない。したがって、図２に示すように、これらの電荷蓄積領域が平面視において第４電極２２と重なるように、かつ、漏れ込み光が当たらない半導体基板２の領域１０Ｂの中央部に位置するように配置されたとしても、これらの電荷蓄積領域は領域１０Ｂ内に納まりきれない。そのため、領域１０Ｂにこれらの電荷蓄積領域を配置しても、電荷蓄積領域に漏れ込み光が入射する。一方、電荷蓄積領域の大きさを第２電極１２の大きさ（１辺の長さが約１．５μｍ）と比較すると、電荷蓄積領域は十分に小さい。そのため、これらの電荷蓄積領域が平面視において第２電極と重なるように、かつ、半導体基板２の領域１０Ａの中央部に位置するように配置されると、漏れ込み光の入射を低減することができる。
なお、これらの数値は一例であり、設定する第１画素セル３１および第２画素セル３２の感度差および単位画素３０の大きさによって変化しうる。単位画素３０の大きさを大きくすれば第２電極１２および第４電極２２を大きくすることができる。また、第２電極および第４電極の面積差を小さくすれば、第２電極１２よりも小さい第４電極２２の面積を大きくすることができる。
第２電極１２および第４電極２２の間からの漏れ込み光の影響を低減させるため、漏れ込み光が到達しにくい領域に第１電荷蓄積領域１５および第２電荷蓄積領域２５を配置する必要がある。この場合、これらの電荷蓄積領域が第４電極２２よりも面積の大きい第２電極１２と平面視において重なるように、かつ、半導体基板２の領域１０Ａの中心部付近に位置するように配置されることが最も望ましい。
本実施の形態に係る撮像装置１００では、第１電荷蓄積領域１５および第２電荷蓄積領域２５が共に、第２電極１２と平面視において重なり、かつ、半導体基板２の領域１０Ａに配置されている。これにより、寄生受光感度の低減を実現する。なお、第１電荷蓄積領域１５および第２電荷蓄積領域２５が、平面視において第２電極１２と重なるように配置されていれば上記効果が得られる。例えば、第１電荷蓄積領域１５および第２電荷蓄積領域２５は、必ずしも半導体基板２の領域１０Ａに重なるように配置されていなくてもよい。また、第１電荷蓄積領域１５の全体および第２電荷蓄積領域２５の全体が、平面視において第２電極１２と重なるように配置してもよい。なお、第１電荷蓄積領域１５および第２電荷蓄積領域２５の半導体基板２での電気的な分離を保つために、第１電荷蓄積領域１５と第２電荷蓄積領域２５とは、０．１μｍ以上離間していてもよい。
第２画素セル３２における配線層２６の配置に関しては、配線層２６を第４電極２２から第２電極１２側へ伸ばすことにより、第４電極２２と第２電荷蓄積領域２５とを電気的に接続している。なお、図では配線層２６のうち最も第４電極２２側の第３層を第２電極１２側に延伸している。しかし、配線層２６の他の層、例えば、第２層などを延伸してもよいし、配線層２６の複数の層、例えば、第１層と第３層とを組み合わせて延伸してもよい。
次に、本実施の形態に係る撮像装置１００の平面図を用いて撮像装置１００の構成について説明する。図４は、本実施の形態に係る撮像装置１００を模式的に示した平面図である。
図４に示すように、撮像装置１００では、第１画素セル３１は、第１電荷蓄積領域１５をソースおよびドレインの一方として有する第１トランジスタ４１Ａを備える。第１トランジスタ４１Ａは、第１電荷蓄積領域１５、第１ゲート１７、および、第１拡散領域１８から構成される。また、第２画素セル３２は、第２電荷蓄積領域２５をソースおよびドレインの一方として有する第２トランジスタ４１Ｂを備える。第２トランジスタ４１Ｂは、第２電荷蓄積領域２５、第２ゲート２７、および、第２拡散領域２８から構成される。
また、光電変換層３に対して垂直な方向から見たとき、第１トランジスタ４１Ａのソースおよびドレインの他方である第１拡散領域１８と、第２トランジスタ４１Ｂのソースおよびドレインの他方である第２拡散領域２８とは、第２電極１２と重なってもよい。また、光電変換層３に対して垂直な方向から見たとき、第１拡散領域１８および第２拡散領域２８は、第４電極２２と重ならないように配置してもよい。なお、本実施の形態では、第１画素セル３１の第１トランジスタ４１Ａおよび第２画素セル３２の第２トランジスタ４１Ｂは、半導体基板２の領域１０Ａ内に配置されている。
図５は、図４のＶ－Ｖ線における概略断面図である。図５において、図４と同じ構成要素については同じ符号を用い、説明を省略する。ここでは、第１トランジスタ４１Ａおよび第２トランジスタ４１Ｂの構成について説明する。
図５に示すように、本実施の形態に係る撮像装置１００では、第１電荷蓄積領域１５と接するように第１ゲート１７が配置されている。第１ゲート１７は、例えばポリシリコンで形成される。ポリシリコンは一般的なＣＭＯＳ製造プロセスにおいて用いられる材料である。そのため、第１ゲート１７をポリシリコンで形成すると、設備や工程を追加する必要性が小さいという利点がある。また、第１ゲート１７を挟んで第１電荷蓄積領域１５と反対側に、第１拡散領域１８が配置される。第１拡散領域１８は、半導体基板２に不純物をドープすることによって形成される。第１拡散領域１８は、第１電荷蓄積領域１５と同じ導電型の不純物を含む。
第１電荷蓄積領域１５、第１ゲート１７、および、第１拡散領域１８は、ＭＯＳ（Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）トランジスタ（以下、第１トランジスタ４１Ａと称する。）を構成する。第１ゲート１７に印加されるバイアス電圧によっては、第１トランジスタ４１ＡがＯＮ状態になり、第１電荷蓄積領域１５と第１拡散領域１８とは電気的に接続される。第１ゲート１７を形成するポリシリコンは光を透過しやすいため、漏れ込み光が第１ゲート１７に当たると、漏れ込み光は第１ゲート１７を透過して半導体基板２のチャネルに当たる。これにより、第１トランジスタ４１Ａのチャネルにおいて光電変換が生じる。光電変換によって生じた電荷が第１電荷蓄積領域１５に到達すると、擬似信号として画質劣化の原因となる。同様に、第１トランジスタ４１ＡがＯＮ状態のときに第１拡散領域１８に漏れ込み光が入射しても、第１拡散領域１８は第１電荷蓄積領域１５と電気的に接続しているため、第１電荷蓄積領域１５に擬似信号が到達し、画質が劣化する可能性がある。つまり、第１ゲート１７および第１拡散領域１８に漏れ込み光が入射することも、第１トランジスタ４１Ａの動作状態によっては寄生受光感度悪化の原因となる。したがって、そのような漏れ込み光の入射を低減する対策が必要となる。
同様に、第２電荷蓄積領域２５と接するように第２ゲート２７および第２拡散領域２８が配置されている。第２電荷蓄積領域２５、第２ゲート２７、および、第２拡散領域２８は、ＭＯＳトランジスタ（以下、第２トランジスタ４１Ｂと称する。）を構成する。第１トランジスタ４１Ａについて上述した理由と同様の理由から、第２トランジスタ４１Ｂにおいても、第２電荷蓄積領域２５だけでなく、第２ゲート２７および第２拡散領域２８への漏れ込み光の入射を低減する対策が必要となる。
以上より、本実施の形態では、第１トランジスタ４１Ａは、第１電荷蓄積領域１５に加えて、第１ゲート１７および第１拡散領域１８も、光電変換層３に対して垂直な方向から見たとき、第２電極１２と重なるように配置されるとよい。また、本実施の形態では、第２トランジスタ４１Ｂは、第２電荷蓄積領域２５に加えて、第２ゲート２７および第２拡散領域２８も、光電変換層３に対して垂直な方向から見たとき、第２電極１２と重なるように配置されるとよい。また、第１トランジスタ４１Ａおよび第２トランジスタ４１Ｂは、光電変換層３に対して垂直な方向から見たとき、第４電極２２と重ならないように配置されてもよい。例えば、図４および図５に示すように、第１トランジスタ４１Ａおよび第２トランジスタ４１Ｂは共に、第１画素セル３１の半導体基板２の領域１０Ａに配置され、かつ、受光領域５と平面視において重ならないように配置されるとよい。これにより、第１トランジスタ４１Ａおよび第２トランジスタ４１Ｂへの漏れ込み光の入射が低減され、寄生受光感度および擬似信号を低減させることができる。
再び、図４を参照し、第１トランジスタ４１Ａおよび第２トランジスタ４１Ｂの配置について一例を挙げて説明する。図２および図３を参照して上述した一例のように、単位画素３０は、平面視においてｘ方向およびｙ方向に対してそれぞれ２μｍ×２μｍの領域（図４の一点破線で囲まれた領域）を有し、第２電極１２と第４電極２２との間隙の距離を０．４μｍとする。また、図３での水平方向に対する第４電極２２の長さを約０．５μｍ、第２電極１２の長さを約１．５μｍとする。また、第１電荷蓄積領域１５および第２電荷蓄積領域２５のそれぞれは、光電変換層３に対して垂直の方向から見たとき、０．３μｍ×０．１μｍ程度の領域であるとすると、第１拡散領域１８および第２拡散領域２８は第１電荷蓄積領域１５および第２電荷蓄積領域２５とほぼ同等の大きさとなる。また、第１ゲート１７および第２ゲート２７はこれらの電荷蓄積領域より若干大きく形成されるため、例えば０．５μｍ×０．３μｍとする。
ここで、第２トランジスタ４１Ｂを第２画素セル３２の半導体基板２に配置した場合について説明する。光電変換層３に対して垂直の方向から見たとき、第２電荷蓄積領域２５（０．３μｍ×０．１μｍ程度）を第４電極２２と重なる半導体基板２の領域（１辺の長さが約０．５μｍ）に納まるように配置すると、第２ゲート２７および第２拡散領域２８は、上記領域内に納まりきれない。そのため、第２電極１２および第４電極２２の間から漏れ込んだ光が第２ゲート２７および第２拡散領域２８に入射しやすくなる。そのため、第２トランジスタの動作状態によっては、第２電荷蓄積領域２５に擬似信号が到達してしまい、画質が劣化する可能性がある。
図６を参照しながら、実施の形態に係る撮像装置の構造を説明する。図６は、実施の形態に係る撮像装置１００の回路構成を示す図である。
図６に示すように、本実施の形態に係る撮像装置１００は、２次元に配列された複数の単位画素３０を備えている。なお、実際には、数百万個の単位画素３０が２次元に配列されている。図６は、そのうちの２×２の行列状に配置された単位画素３０を示している。また、撮像装置１００は、ラインセンサであってもよい。その場合、複数の単位画素３０は、一次元、例えば、行方向または列方向のライン状に配列される。
単位画素３０は、第１画素セル３１および第２画素セル３２を有している。上述したように、第１画素セル３１は高感度用の撮像セルとして機能し、第２画素セル３２は低感度用の撮像セルとして機能する。
撮像装置１００は、行毎に配置された複数のリセット信号線４７Ａおよび複数のアドレス信号線４８Ａと、列毎に配置された複数の垂直信号線４５Ａ、電源配線４６Ａおよび複数のフィードバック信号線４９Ａと、を備えている。リセット信号線４７Ａ、アドレス信号線４８Ａ、垂直信号線４５Ａ、電源配線４６Ａ、およびフィードバック信号線４９Ａは、第１画素セル３１に接続されている。
また、撮像装置１００は、行毎に配置された複数のリセット信号線４７Ｂおよび複数のアドレス信号線４８Ｂと、列毎に配置された複数の垂直信号線４５Ｂ、電源配線４６Ｂおよび複数のフィードバック信号線４９Ｂと、を備えている。リセット信号線４７Ｂ、アドレス信号線４８Ｂ、垂直信号線４５Ｂ、電源配線４６Ｂ、およびフィードバック信号線４９Ｂは、第２画素セル３２に接続されている。
撮像装置１００には、第１画素セル３１からの信号を処理する第１の周辺回路と、第２画素セル３２からの信号を処理する第２の周辺回路とがそれぞれ個別に設けられている。第１の周辺回路は、第１の垂直走査回路５２Ａ、第１の水平走査回路５３Ａおよび第１の列ＡＤ変換回路５４Ａを有し、第２の周辺回路は、第２の垂直走査回路５２Ｂ、第２の水平走査回路５３Ｂおよび第２の列ＡＤ変換回路５４Ｂを有している。ただし、第１画素セル３１および第２画素セル３２のアドレス信号線４８Ａおよび４８Ｂは画素の構成次第で共通にすることが可能である。
ここで、第２画素セル３２に着目すると、第２の垂直走査回路５２Ｂは、複数のリセット信号線４７Ｂおよび複数のアドレス信号線４８Ｂを制御する。垂直信号線４５Ｂは第２の水平走査回路５３Ｂに接続され、画素信号を第２の水平走査回路５３Ｂに伝達する。電源配線４６Ｂは、全ての単位画素３０の第２画素セル３２に電源電圧を供給する。フィードバック信号線４９Ｂは、垂直信号線４５Ｂの電圧と基準電圧に基づいてリセット電圧を発生するリセット電圧発生回路５５Ｂからのフィードバック信号を、単位画素３０の第２画素セル３２に伝達する。第１画素セル３１においても、第２画素セル３２と同様に各種の信号線が配線されており、それぞれの回路が各信号線を制御する。
次に、図７を参照しながら、第１画素セル３１および第２画素セル３２の回路構成の一例を説明する。図７は、実施の形態における単位画素３０の回路構成を示す図である。なお、第１画素セル３１および第２画素セル３２はそれぞれ、独立した実質的に同じ回路構成を有している。
第２画素セル３２は、第２光電変換部２４および第２電荷検出回路５１Ｂを含み、第１画素セル３１は、第１光電変換部１４および第１電荷検出回路５１Ａを含んでいる。以下、第２画素セル３２に着目して回路構成を説明する。
第２電荷検出回路５１Ｂは、増幅トランジスタ４０Ｂと、リセットトランジスタとして機能する第２トランジスタ４１Ｂと、アドレストランジスタ４２Ｂと、容量素子４３と、を含んでいる。容量素子４３は、例えばＭＯＭ容量である。同様に、第１画素セル３１の第１電荷検出回路５１Ａは、増幅トランジスタ４０Ａと、リセットトランジスタとして機能する第１トランジスタ４１Ａと、アドレストランジスタ４２Ａとを含んでいる。
第２光電変換部２４は、リセットトランジスタ４１Ｂのドレイン電極と、増幅トランジスタ４０Ｂのゲート電極とに電気的に接続されており、第２画素セル３２に入射する光（入射光）を光電変換する。第２光電変換部２４は、入射光の光量に応じた信号電荷を生成する。生成された信号電荷は、第２電荷蓄積領域２５によって蓄積される。同様に、第１画素セル３１の第１光電変換部１４は、リセットトランジスタ４１Ａのドレイン電極と、増幅トランジスタ４０Ａのゲート電極とに電気的に接続されており、入射光の光量に応じて生成された信号電荷は、第１電荷蓄積領域１５によって蓄積される。
電源配線４６Ｂは、増幅トランジスタ４０Ｂのソース電極に接続されている。電源配線４６Ｂは、列方向に配線されている。これは以下の理由による。第２画素セル３２は行単位で選択される。そのため、電源配線４６Ｂを行方向に配線すると、一行分の画素駆動電流が全て１本の電源配線４６Ｂに流れて電圧降下が大きくなるからである。電源配線４６Ｂにより、撮像装置１００における全ての第２画素セル３２内の増幅トランジスタ４０Ｂに共通のソースフォロア電源電圧が印加される。同様に、電源配線４６Ａは、増幅トランジスタ４０Ａのソース電極に接続されており、電源配線４６Ａにより、撮像装置１００における全ての第１画素セル３１内の増幅トランジスタ４０Ａに共通のソースフォロア電源電圧が印加される。
増幅トランジスタ４０Ａおよび４０Ｂは、それぞれ第１電荷蓄積領域１５および第２電荷蓄積領域２５に蓄積された信号電荷の量に応じた信号電圧を増幅する。
リセットトランジスタ４１Ｂのゲート電極は、リセット信号線４７Ｂを介して第２の垂直走査回路５２Ｂに接続され、ソース電極は、フィードバック信号線４９Ｂに接続されている。リセットトランジスタ４１Ｂは、第２電荷蓄積領域２５に蓄積された電荷をリセット（初期化）する。換言すると、リセットトランジスタ４１Ｂは、増幅トランジスタ４０Ｂのゲート電極の電位をリセットする。同様に、リセットトランジスタ４１Ａのゲート電極は、リセット信号線４７Ａを介して第１の垂直走査回路５２Ａに接続され、ソース電極は、フィードバック信号線４９Ａに接続されており、第１電荷蓄積領域１５に蓄積された電荷をリセットする。
アドレストランジスタ４２Ｂのゲート電極は、アドレス信号線４８Ｂを介して第２の垂直走査回路５２Ｂに接続され、ドレイン電極は、垂直信号線４５Ｂを介して第２の水平走査回路５３Ｂに接続されている。アドレストランジスタ４２Ｂは、増幅トランジスタ４０Ｂの出力電圧を垂直信号線４５Ｂに選択的に出力する。同様に、アドレストランジスタ４２Ａのゲート電極は、アドレス信号線４８Ａを介して第１の垂直走査回路５２Ａに接続され、ドレイン電極は、垂直信号線４５Ａを介して第１の水平走査回路５３Ａに接続されており、増幅トランジスタ４０Ａの出力電圧を垂直信号線４５Ａに選択的に出力する。
第１の垂直走査回路５２Ａは、アドレストランジスタ４２Ａのオンおよびオフを制御する行選択信号をアドレストランジスタ４２Ａのゲート電極に印加する。第２の垂直走査回路５２Ｂは、アドレストランジスタ４２Ｂのオンおよびオフを制御する行選択信号をアドレストランジスタ４２Ｂのゲート電極に印加する。これにより、垂直方向（列方向）に読み出し対象の行が走査され、読み出し対象の行が選択される。選択された行の単位画素３０から垂直信号線４５Ａおよび４５Ｂに信号電圧が読み出される。また、第１の垂直走査回路５２Ａは、リセットトランジスタ４１Ａのオンおよびオフを制御するリセット信号をリセットトランジスタ４１Ａのゲート電極に印加する。第２の垂直走査回路５２Ｂは、リセットトランジスタ４１Ｂのオンおよびオフを制御するリセット信号をリセットトランジスタ４１Ｂのゲート電極に印加する。これにより、リセット動作の対象となる単位画素３０の第１画素セル３１および第２画素セル３２の行が選択される。
リセット電圧発生回路５５Ａは、垂直信号線４５Ａに出力された信号を用いてリセット電圧を発生する場合と、一定電圧を用いてリセット電圧を発生する場合と、を切り替える。リセット電圧発生回路５５Ｂは、垂直信号線４５Ｂに出力された信号を用いてリセット電圧を発生する場合と、一定電圧を用いてリセット電圧を発生する場合と、を切り替える。なお、リセット電圧発生回路５５Ａのフィードバックアンプ５０Ａは、垂直信号線４５Ａの電圧と基準電圧との差を増幅して出力するアンプであり、リセット電圧発生回路５５Ｂのフィードバックアンプ５０Ｂは、垂直信号線４５Ｂの電圧と基準電圧との差を増幅して出力するアンプである。
第１の列ＡＤ変換回路５４Ａは、行毎に第１画素セル３１から垂直信号線４５Ａに読み出された信号に対し、例えば相関２重サンプリングに代表される雑音抑圧信号処理およびアナログ－デジタル変換（ＡＤ変換とも称する。）を行う。第２の列ＡＤ変換回路５４Ｂは、行毎に第２画素セル３２から垂直信号線４５Ｂに読み出された信号に対し、例えば相関２重サンプリングに代表される雑音抑圧信号処理およびアナログ－デジタル変換（ＡＤ変換とも称する。）を行う。第１の水平走査回路５３Ａおよび第２の水平走査回路５３Ｂは、それぞれ、第１の列ＡＤ変換回路５４Ａおよび第２の列ＡＤ変換回路５４Ｂで処理された信号の読み出しを駆動する。
以上から、本実施の形態に係る撮像装置１００では、新たな素子を追加することなく、寄生受光感度を低減することができる。そのため、生産コストの上昇を抑えつつ撮像装置の性能を向上させることが可能になる。
（変形例）
以下、図８および図９を参照しながら、実施の形態の変形例に係る撮像装置１００ａの構成について説明する。図８は、実施の形態の変形例に係る撮像装置１００ａにおける電荷蓄積領域の配置を模式的に示した平面図である。図９は、図８のＩＸ－ＩＸ線における概略断面図である。
本変形例においては、実施の形態に係る撮像装置１００との相違点についてのみ説明する。図８および図９に示すように、本変形例に係る撮像装置１００ａは、第２電極１２および第４電極２２と同層に位置する第５電極３３を有する。第５電極３３は、第１電荷蓄積領域１５および第２電荷蓄積領域２５と電気的に接続されていない。
第５電極３３は電荷排出電極として使用されてもよい。その場合には、光電変換層３で発生した電荷が隣接する２つの画素セルである第１画素セル３１および第２画素セル３２の間、ならびに、隣接する複数の単位画素３０ａの間で行き来することを制限し、不要な電荷を光電変換層３の外部に排出することができる。これにより、隣接画素への混色を抑制することができる。また、第５電極３３は、下部電極である第２電極１２および第４電極２２の間に配置されるため、遮光層としても機能する。遮光層として機能させるため、第５電極３３は、金属またはブラックレジスト材を含む導電性樹脂等から構成されてもよい。このように、第５電極３３が遮光層として機能することにより、第２電極１２および第４電極２２の間から半導体基板２に漏れ込む光量を低減させることができる。これにより、第５電極３３を有していない撮像装置１００よりも、第１電荷蓄積領域１５および第２電荷蓄積領域２５に光が漏れ込むことをさらに低減することができ、画質の劣化を抑制することができる。
再び、図８を参照し、第５電極３３、第２電極１２および第４電極２２の配置について一例を挙げて説明する。第５電極３３は、第２電極１２および第４電極２２と同層に配置される。ここで、実施の形態で上述した一例のように、単位画素３０ａは、平面視においてｘ方向およびｙ方向に対してそれぞれ２μｍ×２μｍの領域（見やすさの観点から、図８では不図示）を有し、第２電極１２と第４電極２２との間隙の長さを０．４μｍとする。この場合、電極同士の電気的な分離を保つ観点から、第５電極３３のＩＸ－ＩＸ線方向の長さは例えば０．１μｍとすることができる。このとき、第５電極３３と第２電極１２および第４電極２２との距離はそれぞれ０．１５μｍとなる。
また、第２電極１２および第４電極２２の間からの漏れ込み光の影響を低減させるため、漏れ込み光が到達しにくい領域に第１電荷蓄積領域１５および第２電荷蓄積領域２５を配置する必要がある。この場合、これらの電荷蓄積領域が第４電極２２よりも面積の大きい第２電極１２と平面視において重なるように、かつ、半導体基板２の領域１０Ａの中心部付近に位置するように配置されることが最も望ましい。
以上、本開示に係る撮像装置について、実施の形態および変形例に基づいて説明したが、本開示は、これらの実施の形態および変形例に限定されるものではない。本開示の主旨を逸脱しない限り、当業者が思いつく各種変形を実施の形態および変形例に施したものや、実施の形態および変形例における一部の構成要素を組み合わせて構築される別の形態も、本開示の範囲に含まれる。
なお、実施の形態および変形例に係る撮像装置１００および１００ａでは、第１画素セル３１および第２画素セル３２は共通の上部電極１および光電変換層３を備えていた。しかし、第１画素セル３１および第２画素セル３２は、それぞれ独立した上部電極である第１電極１１および第３電極２１、ならびに、独立した光電変換層である第１光電変換層１３および第２光電変換層２３を備えてもよい。この場合、第１画素セル３１の第１光電変換部１４と第２画素セル３２の第２光電変換部２４との間に、絶縁層を設けてもよい。これにより、第１画素セル３１および第２画素セル３２は、電気的に独立するため、隣接画素および隣接画素セル間での電荷の行き来が制限される。これにより、隣接画素および隣接画素セルへの混色を抑制することができる。
また、第１画素セル３１の第１光電変換部１４と第２画素セル３２の第２光電変換部２４との間に設けられる絶縁層は、ブラックレジスト材を含んでもよい。これにより、上記絶縁層が遮光層としても機能するため、入射光が第１光電変換部１４と第２光電変換部２４との間から半導体基板２の漏れ込むことを低減することができる。
なお、実施の形態および変形例に係る撮像装置１００および１００ａでは、第１光電変換部１４は、上部電極１と、光電変換層３と、第２電極１２とを備え、第２光電変換部２４は、上部電極１と、光電変換層３と、第４電極２２とを備える。しかし、さらに、電子ブロッキング層および／または正孔ブロッキング層を備えてもよい。これにより、光電変換層３からの電荷の引き出しがスムーズになり、光電変換率が向上する。例えば正孔を信号電荷として用いる場合、光電変換層３と第２電極の間に電子ブロッキング層を配置し、光電変換層３と上部電極との間に正孔ブロッキング層を配置することができる。
なお、本実施の形態では、第１電荷蓄積領域１５および第２電荷蓄積領域２５がそれぞれ第１トランジスタ４１Ａおよび第２トランジスタ４１Ｂのドレイン領域として兼用されたが、兼用されなくてもよい。この場合、これらの電荷蓄積領域とは別にトランジスタを設け、第１電荷蓄積領域１５とトランジスタのソースまたはドレイン領域とが接続されてもよい。
本開示による撮像装置は、例えばデジタルカメラおよび車載カメラなどのカメラに用いられるイメージセンサに有用である。
１、１０１ 上部電極
２、１０２ 半導体基板
３、１０３ 光電変換層
４、１０４ 層間絶縁層
５ 受光領域
１０Ａ、１０Ｂ 領域
１１ 第１電極
１２、１１２ 第２電極
１３ 第１光電変換層
１４、１１４ 第１光電変換部
１５、１１５ 第１電荷蓄積領域
１６、２６、１１６、１２６ 配線層
１７ 第１ゲート
１８ 第１拡散領域
２１ 第３電極
２２、１２２ 第４電極
２３ 第２光電変換層
２４、１２４ 第２光電変換部
２５、１２５ 第２電荷蓄積領域
２７ 第２ゲート
２８ 第２拡散領域
３０、３０ａ、１３０ 画素（単位画素）
３１、１３１ 第１画素セル
３２、１３２ 第２画素セル
３３ 第５電極
４０Ａ、４０Ｂ 増幅トランジスタ
４１Ａ 第１トランジスタ（リセットトランジスタ）
４１Ｂ 第２トランジスタ（リセットトランジスタ）
４２Ａ、４２Ｂ アドレストランジスタ
４３ 容量素子
４５Ａ、４５Ｂ 垂直信号線
４６Ａ、４６Ｂ 電源配線
４７Ａ、４７Ｂ リセット信号線
４８Ａ、４８Ｂ アドレス信号線
４９Ａ、４９Ｂ フィードバック信号線
５０Ａ、５０Ｂ フィードバックアンプ
５１Ａ 第１電荷検出回路
５１Ｂ 第２電荷検出回路
５２Ａ 第１の垂直走査回路
５２Ｂ 第２の垂直走査回路
５３Ａ 第１の水平走査回路
５３Ｂ 第２の水平走査回路
５４Ａ 第１の列ＡＤ変換回路
５４Ｂ 第２の列ＡＤ変換回路
５５Ａ、５５Ｂ リセット電圧発生回路
１００、１００ａ、１１０ 撮像装置

Claims (10)

  1. 半導体基板と、
    第１画素セルおよび第２画素セルと、
    を備え、
    前記第１画素セルは、
    前記半導体基板の上方に位置し、第１電極と、前記第１電極に対向する第２電極と、前記第１電極と前記第２電極との間に位置し入射光を第１電荷に変換する第１光電変換層と、を含む第１光電変換部と、
    前記第２電極に電気的に接続された、前記半導体基板内の第１電荷蓄積領域と、
    を含み、
    前記第２画素セルは、
    前記半導体基板の上方に位置し、第３電極と、前記第３電極に対向する第４電極と、前記第３電極と前記第４電極との間に位置し入射光を第２電荷に変換する第２光電変換層と、を含む第２光電変換部と、
    前記第４電極に電気的に接続された、前記半導体基板内の第２電荷蓄積領域と、
    を含み、
    前記第２電極の面積は前記第４電極の面積よりも大きく、
    前記第２電極および前記第４電極は、遮光性を有する材料を含み、
    平面視において、前記第１電荷蓄積領域および前記第２電荷蓄積領域は、前記第２電極と重なり、
    前記第１電極および前記第３電極は、１つの電極を構成している、
    撮像装置。
  2. 半導体基板と、
    第１画素セルおよび第２画素セルと、
    を備え、
    前記第１画素セルは、
    前記半導体基板の上方に位置し、第１電極と、前記第１電極に対向する第２電極と、前記第１電極と前記第２電極との間に位置し入射光を第１電荷に変換する第１光電変換層と、を含む第１光電変換部と、
    前記第２電極に電気的に接続された、前記半導体基板内の第１電荷蓄積領域と、
    を含み、
    前記第２画素セルは、
    前記半導体基板の上方に位置し、第３電極と、前記第３電極に対向する第４電極と、前記第３電極と前記第４電極との間に位置し入射光を第２電荷に変換する第２光電変換層と、を含む第２光電変換部と、
    前記第４電極に電気的に接続された、前記半導体基板内の第２電荷蓄積領域と、
    を含み、
    前記第２電極の面積は前記第４電極の面積よりも大きく、
    前記第２電極および前記第４電極は、遮光性を有する材料を含み、
    平面視において、前記第１電荷蓄積領域および前記第２電荷蓄積領域は、前記第２電極と重なり、
    平面視において、前記第１電荷蓄積領域および前記第２電荷蓄積領域は、前記第４電極と重ならない、
    撮像装置。
  3. 半導体基板と、
    第１画素セルおよび第２画素セルと、
    を備え、
    前記第１画素セルは、
    前記半導体基板の上方に位置し、第１電極と、前記第１電極に対向する第２電極と、前記第１電極と前記第２電極との間に位置し入射光を第１電荷に変換する第１光電変換層と、を含む第１光電変換部と、
    前記第２電極に電気的に接続された、前記半導体基板内の第１電荷蓄積領域と、
    を含み、
    前記第２画素セルは、
    前記半導体基板の上方に位置し、第３電極と、前記第３電極に対向する第４電極と、前記第３電極と前記第４電極との間に位置し入射光を第２電荷に変換する第２光電変換層と、を含む第２光電変換部と、
    前記第４電極に電気的に接続された、前記半導体基板内の第２電荷蓄積領域と、
    を含み、
    前記第２電極の面積は前記第４電極の面積よりも大きく、
    前記第２電極および前記第４電極は、遮光性を有する材料を含み、
    平面視において、前記第１電荷蓄積領域および前記第２電荷蓄積領域は、前記第２電極と重なり、
    前記第１電極および前記第３電極は、同一平面上に位置している、
    撮像装置。
  4. 平面視において、前記第１電荷蓄積領域の全体および前記第２電荷蓄積領域の全体は、前記第２電極と重なる、
    請求項１から３のいずれか１項に記載の撮像装置。
  5. 前記第１光電変換層および前記第２光電変換層は、１つの光電変換層を構成している、
    請求項１から４のいずれか一項に記載の撮像装置。
  6. 前記第１画素セルは、第１トランジスタを含み、
    前記第２画素セルは、第２トランジスタを含み、
    前記第１トランジスタは、ソースおよびドレインの一方として前記第１電荷蓄積領域を含み、ソースおよびドレインの他方として第１拡散領域を含み、
    前記第２トランジスタは、ソースおよびドレインの一方として前記第２電荷蓄積領域を含み、ソースおよびドレインの他方として第２拡散領域を含み、
    平面視において、前記第１拡散領域および前記第２拡散領域は、前記第２電極と重なる、
    請求項１から請求項５のいずれか一項に記載の撮像装置。
  7. 平面視において、前記第１拡散領域および前記第２拡散領域は、前記第４電極と重ならない、
    請求項６に記載の撮像装置。
  8. 前記第１トランジスタは、第１ゲート電極を含み、
    前記第２トランジスタは、第２ゲート電極を含み、
    前記第１ゲート電極および前記第２ゲート電極は、前記第２電極と重なる、
    請求項６または請求項７に記載の撮像装置。
  9. 前記第２電極と前記第４電極との間に位置し、前記第２電極および前記第４電極と同層に位置する第５電極を備え、
    前記第５電極は、前記第１電荷蓄積領域および前記第２電荷蓄積領域のいずれとも電気的に接続されていない、
    請求項１から請求項８のいずれか一項に記載の撮像装置。
  10. 前記第１電荷蓄積領域と前記第２電荷蓄積領域と間の距離は、０．１μｍ以上である、
    請求項１から請求項９のいずれか一項に記載の撮像装置。
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