JP7122942B2 - 半導体装置 - Google Patents
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Description
<半導体装置の構成>
図1は、実施の形態1に係わる半導体装置の構成を示すブロック図である。図1において、FLSは、半導体装置を示している。半導体装置FLSは、特に制限されないが、ネットワークシステム(図示しない)を構成する半導体装置である。ネットワークシステムは、複数の半導体装置等によって構成されるが、ここでは、説明に必要な半導体装置FLSのみが示されている。半導体装置FLSは、ネットワークシステムにおいて、フレームの送受信を行う機能を有している。例えば、半導体装置FLSは、フレームを受信し、受信したフレームに対して所定の演算および所定の処理を行い、演算および処理が行われたフレームを送信する機能を有している。
次に、スレーブとして機能するメモリ回路のアドレス領域を説明する。図2は、実施の形態1に係わる半導体装置に形成されたメモリ回路のアドレス領域を示す図である。メモリ回路は、連続したアドレス領域を有している。
つぎに、実施の形態1に係わる半導体装置FLSの動作を説明する。ここでは、半導体装置FLSが実行するアプリケーションとして、半導体装置FLSが受信したフレームに所定の演算および所定の処理を行い、演算および処理の行われたフレームを送信するプログラムを例として説明する。また、受信したフレームのデータは、圧縮されているものとする。先ず、図3を用いて、動作の概要を説明する。図3は、実施の形態1に係わる半導体装置FLSの動作概要を説明するタイミング図である。
第1親タスクは、送受信終了イベントからシンク(SYNC)0イベントの間の期間に、タスクの実行を終了しておくことが要求される。すなわち、第1親タスクの実行時間は、送受信終了イベントからシンク0イベントの間の期間と同じか、短いことが要求される。シンク0イベントのタイミングに注目すると、このシンク0イベントが発生するまでに、第1親タスクの出力が有効になっていることが必要とされる。同様に、第2親タスクの実行時間は、シンク1イベントと送受信開始イベントとの間の時間と同じか、短くすることが要求される。また、第3親タスクの実行時間は、フレーム1の送受信終了イベントとフレーム2の送受信開始イベントの間の時間と同じか、短いことが要求される。
実施の形態1に係わるリアルタイムスケジュール装置RTSDは、上記したタイミング制約に係わる設定レジスタを、図1に示したタイミング制約設定レジスタTISC_Rとして備えている。図5は、実施の形態1に係わるタイミング制約設定レジスタを説明する図である。図5(A)は、タイミング制約を説明するためのタイミング図である。図5(B)は、リアルタイムスケジュール装置RTSDが備えているタイミング制約設定レジスタTISC_Rの構成を示す図である。
実施の形態1において、半導体装置FLSは、3個のプロセッサCPU1~CPU3と4個のDMAコントローラDMA1~DMA4を備えている。また、フレームおよび演算データを格納するバッファとして、半導体装置FLSはメモリ回路を備えている。なお、このメモリ回路は、上記したように、16個のメモリウェイBK0-W0~BK3-W3を備えている。
次に、並列起動数を2とした場合の動作を説明する。図6は、実施の形態1に係わる並列起動時の動作を示すタイミング図である。図6は、図4に類似しているので、相違点を主に説明する。
図7は、実施の形態1に係わる並列起動時におけるリアルタイムスケジュール装置の制御を説明する図である。また、図8は、実施の形態1に係わる並列起動時の動作を説明するタイミング図である。
次に、タスク入力データが確定したとき、確定したデータに従ってタスクを起動する例を説明する。図3に関連して説明したように、受信フレームを構成するデータは圧縮されている。そのため、図3に示した受信フレーム1に対して所定の演算および所定の処理を行うためには、圧縮されているデータを解凍することが必要である。
図10は、実施の形態1に係わるリアルタイムスケジュール装置RTSDの動作を示すフローチャート図である。ここでは、上記した所定の連続したアドレス領域として、1KB(1024バイト)を例にして、タスクの入力データが確定すると、タスクが起動されることを説明する。勿論、本発明は、ここで述べる1KBのサイズに限定されるものではない。所定の連続したアドレス領域のサイズは、タスクに割り当てられたマスタが、タスクを実行するのに必要なサイズのデータであればよい。
図11は、実施の形態1に係わるデータ確定判定レジスタMACM_Rの構成を示す図である。データ確定判定レジスタMACM_Rは、3種類のレジスタを備えている。すなわち、データ確定判定レジスタMACM_Rは、図11(A)に示すタスク起動条件設定レジスタTSCR、図11(B)に示すタスク起動制御用ポインタTSSPおよび図11(C)に示すタスク一時停止条件設定レジスタTTSRを備えている。図11(C)のタスク一時停止条件設定レジスタTTSRについては、後で実施の形態2で説明するため、ここでは説明を省略する。
タスク起動制御用ポインタTSSP_1の条件部には、(2)データ解凍用タスクを実行するマスタ(便宜上、第1マスタとする)が、(2)データ解凍用タスクを実行する際に、バンクメモリBK0~BK3からリードするアドレス領域の先頭アドレスが、アドレス情報SAD_1として設定される。一方、タスク起動制御用ポインタTSSP_1に対応するタスク起動条件設定レジスタTSCR_1の条件部には、(1)バッファコピー用タスクをマスタ(便宜上、第2マスタとする)が実行したときに、第1マスタが(2)データ解凍用タスクを実行するのに必要なサイズのデータに対応するアドレス領域が、アドレス情報SAD_1を先頭アドレスとした連続アドレス領域のアドレス範囲情報ADD_1として設定される。
次に、図1に示した半導体装置FLSにおいて、タスク入力データが確定したときにタスクを起動する動作例を説明する。
受信データブロック3は、期間T3において、子タスク「(1)DMA3(R)ブロック3(R)」が実行されることにより、通信バッファ0のメモリウェイBK0-W2からリードされる。リードされた受信データブロック3は、期間T3において、子タスク「(1)DMA3(W)ブロック3(W)」が実行されることにより、演算バッファ1のメモリウェイBK1-W3の連続した1KBのアドレス領域にライトされる。
期間T1において、子タスク「(1)DMA1(R)ブロック1(R)」により、通信バッファ0のメモリウェイBK0-W0から1KBの受信データブロック1がリードされる。このリード動作と平行して、リードされている受信データブロック1は、同じ期間T1において、子タスク「(1)DMA1(W)ブロック1(W)」により、演算バッファ1のメモリウェイBK1-W0において、連続する1KBのアドレス領域にライトされる。
図12では、データ解凍用タスクによって解凍された解凍後受信データブロックのサイズが、所定のアドレス領域のサイズの整数倍にならない場合(図12では、0.5KB)、エンド情報をメモリウェイにライトするようにしていた。これにより、メモリウェイへのアクセス回数を低減することが可能である。
実施の形態2に係わる半導体装置FLSにおいては、図1に示したデータ確定判定レジスタMACM_Rが、図11(C)に示したタスク一時停止条件設定レジスタTTSRを備えている。一時停止条件設定レジスタTTSRは、一時停止を行うタスクに対応した数の一時停止条件設定レジスタTTSR_1~TTSR_n(図示せず)を備えている。ここでは、一時停止を行うタスクとして、データ解凍用タスクおよび演算用タスクの2つを例にして説明する。図11(C)において、一時停止条件設定レジスタTTSR_1は、データ解凍用タスクに対応し、一時停止条件設定レジスタTTSR_2は、演算用タスクに対応している。
図12で説明したように、(2)データ解凍用タスク(例えば「(2)CPU1(W)ブロック1(W)」)は、解凍後受信データブロック3を、バンクメモリにライトする。バンクメモリにライトされた解凍後受信データブロック3は、その後、(3)データ演算用タスク「(3)CPU2(R)ブロック1(R)」によってリードされる。
図12で説明したように、(3)演算用タスク(例えば「(3)CPU1(W)ブロック1(W)」)は、所定の演算により得られた演算後受信データブロック1を、メモリウェイにライトする。メモリウェイにライトされた演算後受信データは、この(3)演算用タスク以外の別のタスクに割り当てられたマスタよってリードされ、別のタスクの入力データとなる。
BB-SW バススイッチ回路
BK0~BK3 バンクメモリ
BK0-W0~BK0-W3、BK1-W0~BK1-W3、BK2-W0~BK2-W3、BK3-W0~BK3-W3 メモリウェイ
CPU1~CPU3 プロセッサ
DMA1~DMA4 DMAコントローラ
FLS 半導体装置
RTSD リアルタイムスケジュール装置
MACM メモリアクセスモニタ回路
MACM_R データ確定判定レジスタ
TISC1 第1転送情報取得回路
TISC2 第2転送情報取得回路
TISC_R タイミング制約レジスタ
Claims (7)
- 複数のマスタと、
メモリを備えるスレーブと、
前記複数のマスタに接続され、複数のタスクを実行するように、前記複数のマスタを制御するリアルタイムスケジュール装置と、
前記スレーブに対するマスタのアクセスを検出するアクセスモニタ回路と、
を備え、
前記リアルタイムスケジュール装置は、タスクが必要とする入力データが確定したか否かをモニタし、入力データが確定したと判定したタスクを優先的に実行させ、
前記モニタは、前記アクセスモニタ回路によって検出されたアドレス信号が、前記メモリにおける連続した所定のアドレス領域を指定するか否かを検出し、前記連続した所定のアドレス領域を指定するとき、タスクが必要とする入力データが確定したと判定し、
前記リアルタイムスケジュール装置は、前記連続した所定のアドレス領域の先頭アドレスが設定されるタスク起動制御用ポインタと、前記連続した所定のアドレス領域の範囲を示すアドレス情報が設定されるタスク起動条件設定レジスタとを備え、
前記リアルタイムスケジュール装置は、前記アクセスモニタ回路によって検出されたアドレス信号が、前記タスク起動制御用ポインタに設定された先頭アドレスと前記タスク起動条件設定レジスタに設定されたアドレス情報によって定まる前記連続した所定のアドレス領域の全てを指定したとき、タスクが必要とする入力データが確定したと判定する、半導体装置。 - 請求項1に記載の半導体装置において、
前記複数のタスクに対応した複数のタスク起動制御用ポインタおよび複数のタスク起動条件設定レジスタを備える、半導体装置。 - 請求項2に記載の半導体装置において、
前記半導体装置は、タスクを一時停止させる閾値が設定されるタスク一時停止条件設定レジスタを備え、
前記リアルタイムスケジュール装置は、第1のタスクがライトしている前記メモリのアドレス領域において、第2のタスクがリードしていないアドレス領域が、前記タスク一時停止条件設定レジスタに格納されている閾値を超えたとき、前記第1のタスクを一時的に停止させる、半導体装置。 - 請求項2に記載の半導体装置において、
前記入力データを構成するデータのサイズが、前記連続した所定のアドレス領域に満たないとき、前記連続した所定のアドレス領域には、前記入力データを構成するデータとエンド情報が格納され、前記リアルタイムスケジュール装置は、前記エンド情報を検出すると、タスクが必要とする入力データが確定したと判定する、半導体装置。 - 請求項2に記載の半導体装置において、
前記入力データを構成するデータのサイズが、前記連続した所定のアドレス領域に満たないとき、前記連続した所定のアドレス領域には、前記入力データを構成するデータと所定の情報が格納される、半導体装置。 - 請求項2に記載の半導体装置において、
前記入力データを構成するデータのサイズが、前記連続した所定のアドレス領域を超えるとき、前記入力データは、前記連続した所定のアドレス領域を超えないように、分割される、半導体装置。 - 請求項1に記載の半導体装置において、
前記複数のマスタのそれぞれから、前記スレーブにアクセスしているサイクル数を求める転送情報取得回路を、更に備え、
タスクの実行にタイミング制約があるとき、前記タイミング制約が満たされるように、前記転送情報取得回路によって求められたサイクル数を基にして、前記複数のマスタと前記スレーブ間のアクセスルートの変更または/およびアクセススケジューリングを行う、半導体装置。
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