JP7081889B2 - Semiconductor devices and methods for manufacturing semiconductor devices - Google Patents
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Description
本発明は、半導体装置および半導体装置の製造方法に関する。 The present invention relates to a semiconductor device and a method for manufacturing the semiconductor device.
耐圧の異なる複数の半導体素子を単一の半導体基板に形成する技術が知られている。例えば、特許文献1には、第1の電位を基準電位として動作する低電位基準回路部を構成する低電圧素子と、第1の電位よりも高電位である第2の電位を基準電位として動作する高電位基準回路部を構成する高電圧素子とを、SOI(Silicon on insulator)基板の活性層に混載した半導体装置が記載されている。
A technique for forming a plurality of semiconductor elements having different withstand voltage on a single semiconductor substrate is known. For example,
シリコンで構成されるMOSFET(metal-oxide-semiconductor field-effect transistor)やIGBT(Insulated Gate Bipolar Transistor)等のパワーデバイスは電気エネルギー変換効率は向上してきているものの、今後、サイズの縮小も含めて大幅な改善が極めて困難となっている。また、シリコンで構成されるパワーデバイスと制御回路とを1チップに収容した従来のパワーモジュールにおいては、チップ内におけるパワーデバイスの面積占有率が6~9割と高く、チップサイズの縮小によるコストダウンが困難となっている。 Although power devices such as MOSFETs (metal-oxide-semiconductor field-effect transistors) and IGBTs (Insulated Gate Bipolar Transistors) made of silicon have improved electrical energy conversion efficiency, they will be significantly reduced in size in the future. Improvement is extremely difficult. In addition, in a conventional power module in which a power device composed of silicon and a control circuit are housed in one chip, the area occupancy of the power device in the chip is as high as 60 to 90%, and the cost is reduced by reducing the chip size. Is becoming difficult.
近年、シリコンの性能限界を上回るSiCやGaN等のワイドバンドギャップ材料を用いたパワーデバイスも開発され、飛躍的な性能改善が進んでいる。これらのワイドバンドギャップ材料で構成されるパワーデバイスのオン抵抗は、シリコンで構成されるパワーデバイスのオン抵抗よりも低く、パワーデバイスをワイドバンドギャップ材料で構成することでチップサイズを大幅に縮小することが可能である。しかしながら、SiCやGaN等のワイドバンドギャップ材料を用いたパワーデバイスは、いわゆるディスクリート型デバイスであり、パワーデバイスと制御回路とを1チップ内に混載する技術は確立されていない。ワイドバンドギャップ材料で構成されるディスクリートのパワーデバイスと、シリコンで構成される制御回路とを、別々のチップで構成することも考えられるが、この場合、装置の小型化ができず、部品点数が増え製造工程や管理が複雑になる。 In recent years, power devices using wide bandgap materials such as SiC and GaN, which exceed the performance limit of silicon, have been developed, and dramatic performance improvement is progressing. The on-resistance of power devices made of these wide bandgap materials is lower than the on-resistance of power devices made of silicon, and the chip size is significantly reduced by making the power device made of wide bandgap material. It is possible. However, a power device using a wide bandgap material such as SiC or GaN is a so-called discrete device, and a technique for mounting a power device and a control circuit in one chip has not been established. It is conceivable to configure a discrete power device made of wide bandgap material and a control circuit made of silicon on separate chips, but in this case, the device cannot be miniaturized and the number of parts is large. The number of manufacturing processes and management becomes complicated.
本発明は、上記の点に鑑みてなされたものであり、従来よりもサイズの縮小を可能とする半導体装置およびその製造方法を提供することを目的とする。 The present invention has been made in view of the above points, and an object of the present invention is to provide a semiconductor device capable of reducing the size as compared with the conventional case and a method for manufacturing the same.
本発明に係る半導体装置は、コランダム型の結晶構造を有する基板と、前記基板の表面の第1の領域に設けられたシリコン層と、前記基板の表面の前記第1の領域に隣接する第2の領域に設けられたコランダム型の結晶構造を有する酸化物半導体層と、を含む。前記第1の領域は、第1の極性を有する第1極性領域および前記第1の極性と異なる第2の極性を有する第2極性領域を含み、前記第1極性領域および前記第2極性領域との間に第3極性領域が設けられている。 The semiconductor device according to the present invention has a substrate having a corundum-type crystal structure, a silicon layer provided in a first region on the surface of the substrate, and a second region adjacent to the first region on the surface of the substrate. Includes an oxide semiconductor layer having a corundum-type crystal structure provided in the region of. The first region includes a first polar region having a first polarity and a second polar region having a second polarity different from the first polarity, and the first polar region and the second polar region. A third polar region is provided between the two.
本発明に係る半導体装置の製造方法は、基板の表面に設けられたシリコン層の第1の領域にシリコンデバイスを形成する工程と、前記シリコン層の前記第1の領域に隣接する第2の領域を除去して前記基板の表面を部分的に露出させる工程と、前記基板の露出部分に酸化物半導体層を形成する工程と、前記酸化物半導体層に酸化物半導体デバイスを形成する工程と、を含む。 The method for manufacturing a semiconductor device according to the present invention includes a step of forming a silicon device in a first region of a silicon layer provided on the surface of a substrate, and a second region adjacent to the first region of the silicon layer. A step of partially exposing the surface of the substrate, a step of forming an oxide semiconductor layer on the exposed portion of the substrate, and a step of forming an oxide semiconductor device on the oxide semiconductor layer. include.
本発明によれば、従来よりもサイズの縮小を可能とする半導体装置およびその製造方法が提供される。 INDUSTRIAL APPLICABILITY According to the present invention, a semiconductor device capable of reducing the size as compared with the conventional case and a method for manufacturing the same are provided.
以下、本発明の実施形態の一例を図面を参照しつつ説明する。なお、各図面において同一または等価な構成要素および部分には同一の参照符号を付与している。 Hereinafter, an example of the embodiment of the present invention will be described with reference to the drawings. In addition, the same reference numerals are given to the same or equivalent components and parts in each drawing.
[第1の実施形態]
図1は、本発明の実施形態に係る半導体装置1の構成を示す断面図である。半導体装置1は、サファイヤ基板10上の第1の領域R1に設けられたシリコン層20と、サファイヤ基板10上の第1の領域R1に隣接する第2の領域R2に設けられた酸化物半導体層30とを有する。シリコン層20は、主としてシリコンで構成されており、酸化物半導体層30は、主として酸化物半導体で構成されている。
[First Embodiment]
FIG. 1 is a cross-sectional view showing the configuration of the
酸化物半導体層30を構成する酸化物半導体の例としては、酸化ガリウム(Ga2O3)、酸化インジウム(In2O3)、酸化アルミニウム(Al2O3)が挙げられる。また、酸化ガリウム(Ga2O3)にインジウム(In)またはアルミニウム(Al)を添加した材料、酸化インジウム(In2O3)にガリウム(Ga)またはアルミニウム(Al)を添加した材料、酸化アルミニウム(Al2O3)にガリウム(Ga)またはインジウム(In)を添加した材料を用いることも可能である。本実施形態に係る半導体装置1において、酸化物半導体層30の構成材料の典型例は、酸化ガリウム(Ga2O3)である。
Examples of the oxide semiconductor constituting the
サファイヤ基板10および酸化物半導体層30は、共にコランダム型の結晶構造を有する。コランダム型の結晶構造は、A2B3型イオン結晶がもつ代表的な構造であり、酸素原子の六方最密充填構造を基礎として、酸素原子の間にある八面体配位の孔の3分の2に金属原子が入った形をしており、3分の1は空孔となっている。サファイヤ基板10および酸化物半導体層30が同一の結晶構造を有することで、ミストCVD(Chemical Vapor Deposition)法等の結晶成長による成膜方法を用いて酸化物半導体層30をサファイヤ基板10上に形成することが可能となる。
Both the
シリコン層20と酸化物半導体層30とはこれらの間に設けられたシリコン酸化物(SiO2)等の絶縁体によって構成される絶縁分離膜40によって絶縁分離されている。酸化物半導体層30には酸化物半導体を含んで構成される酸化物半導体デバイス300が設けられている。酸化物半導体デバイス300は、例えば、パワートランジスタ等のパワーデバイスであってもよい。一方、シリコン層20には、シリコンを含んで構成されるシリコンデバイス200が設けられている。シリコンデバイス200は、例えば、酸化物半導体デバイス300を制御する制御回路を構成するトランジスタ、抵抗素子、キャパシタ等の回路素子であってもよい。
The
半導体装置1は、シリコンデバイス200に接続された配線51および酸化物半導体デバイス300に接続された配線52が設けられた配線層50を有する。配線層50は、シリコンデバイス200および酸化物半導体デバイス300を覆う絶縁膜60上に形成されている。配線層50は、複数の層に亘って形成される多層配線構造を有していてもよい。配線51は、絶縁膜60を貫通してシリコンデバイス200に達するビア54によってシリコンデバイス200に接続されている。配線52は、絶縁膜60を貫通して酸化物半導体デバイス300に達するビア55によって酸化物半導体デバイス300に接続されている。配線51と配線52とを接続することで、シリコンデバイス200と酸化物半導体デバイス300とを電気的に接続することが可能である。従って、例えば、シリコンデバイス200による制御回路によって酸化物半導体デバイス300の動作を制御することも可能である。また、酸化物半導体デバイス300をパワーデバイスとして構成した場合には、パワーデバイスおよびこれを制御する制御回路を含むパワーモジュールを1チップで構成することも可能である。
The
図2は、サファイヤ基板10上の第1の領域R1において、シリコン層20に形成されるシリコンデバイスの具体例を示す断面図である。サファイヤ基板10は、厚さ600μm程度のc面サファイヤ基板である。サファイヤ基板の表面には、<100>方位の単結晶シリコンで構成される厚さ150nm程度のシリコン層20が設けられている。なお、サファイヤ基板10とシリコン層20との間には、これらの間の格子不整合を緩和するためのバッファー層として機能するシリコン酸化膜(SiO2膜)が設けられていてもよい。図2には、シリコンデバイスの一例として、CMOS回路を構成するnチャネル型のMOSFET200nおよびpチャネル型のMOSFET200pが例示されている。
FIG. 2 is a cross-sectional view showing a specific example of a silicon device formed on the
nチャネル型のMOSFET200nは、キャリア濃度が1×1015/cm3~1×1016/cm3程度であるp型のボディ部201aと、ボディ部201a上にゲート絶縁膜202aを介して形成されたゲート203aを有する。ゲート絶縁膜202aは、例えば、シリコン酸化物(SiO2)で構成され、ゲート203aは、例えば、n型の不純物がドープされたポリシリコンで構成されている。ゲート203aの側面は、シリコン窒化物(Si3N4)等の絶縁体で構成されるサイドウォール204aで覆われている。ボディ部201aの表層部分にはゲート203aを間に挟むようにn型のソース205aおよびn型のドレイン205bが設けられている。ソース205aおよびドレイン205bのキャリア濃度は、例えば1×1020/cm3程度である。ソース205aに隣接してn型のLDD(Lightly Doped Drain)206aが設けられ、ドレイン205bに隣接してn型のLDD206bが設けられている。LDD206aおよび206bのキャリア濃度は、ソース205aおよびドレイン205bのキャリア濃度よりも低く、サイドウォール204aの直下に配置されている。
The n-
pチャネル型のMOSFET200pは、キャリア濃度がp型のボディ部201aよりも若干高いn型のボディ部201bと、ボディ部201b上にゲート絶縁膜202bを介して形成されたゲート203bを有する。ゲート絶縁膜202bは、例えば、シリコン酸化物(SiO2)で構成され、ゲート203bは、例えば、n型の不純物がドープされたポリシリコンで構成されている。ゲート203bの側面は、シリコン窒化物(Si3N4)等の絶縁体で構成されるサイドウォール204bで覆われている。ボディ部201bの表層部分にはゲート203bを間に挟むようにp型のソース205cおよびp型のドレイン205dが設けられている。ソース205cに隣接してp型のLDD206cが設けられ、ドレイン205dに隣接してp型のLDD206dが設けられている。LDD206cおよび206dのキャリア濃度は、それぞれ、ソース205cおよびドレイン205dのキャリア濃度よりも低く、サイドウォール204bの直下に配置されている。
The p-
nチャネル型のMOSFET200nおよびpチャネルの型MOSFET200pは、絶縁分離膜40によって隣接する他の素子から絶縁分離されている。nチャネル型のMOSFET200nおよびpチャネル型のMOSFET200pは、シリコン酸化物(SiO2)等の絶縁体で構成される絶縁膜208で覆われている。図2において図示されていないが、nチャネル型のMOSFET200nのゲート203a、ソース205a、ドレイン205bおよびpチャネル型のMOSFET200pのゲート203b、ソース205c、ドレイン205dには、それぞれ配線が接続される。
The n-
サファイヤ基板10上の第1の領域R1において、シリコン層20に形成されるシリコンデバイスの他の例として、PNPトランジスタおよびNPNトランジスタ等の横型のバイポーラトランジスタやダイオード等の能動素子、並びに抵抗素子やキャパシタ等の受動素子が挙げられる。ダイオードとして、キャリア濃度が高い領域および低い領域を利用したN+/Pダイオード、N/P+ダイオード、N/PダイオードおよびN+/P+ツェナーダイオードを形成することができる。抵抗素子として、N+抵抗、P+抵抗、Nウェル抵抗、Pウェル抵抗を形成することができる。また、抵抗素子として、ポリシリコンに高ドーズ量にて不純物を注入して形成されるシート抵抗値が比較的小さいLR抵抗、ポリシリコンに低ドーズ量にて不純物を注入して形成されるシート抵抗値が比較的大きいHR抵抗を形成することができる。キャパシタとしてNMOSキャパシタ、PMOSキャパシタを形成することができる。
As another example of the silicon device formed on the
このように、サファイヤ基板10上の第1の領域R1に設けられるシリコン層20にはシリコンデバイスとして様々な種類の能動素子および受動素子を形成することが可能であり、これらを組み合わせてロジック回路およびアナログ回路を含む集積回路を構成することも可能である。シリコン層20には、典型的には低耐圧(~5V)の回路素子を形成することが想定されるが、中耐圧(7V~30V)の回路素子が必要となる場合は、各領域の不純物濃度、寸法を調整すればよい。この場合、必要に応じて専用のフォトリソグラフィ工程およびイオン注入工程を追加で導入してもよい。
In this way, various types of active and passive elements can be formed as silicon devices in the
図3Aは、サファイヤ基板10上の第2の領域R2において、酸化物半導体層30に形成される酸化物半導体デバイスの具体例を示す断面図である。図3Aには、酸化物半導体デバイスの一例としてnチャネル型のMESFET(Metal-Semiconductor Field Effect Transistor)300aが例示されている。
FIG. 3A is a cross-sectional view showing a specific example of the oxide semiconductor device formed on the
MESFET300aは、酸化物半導体層30に形成されたボディ部301を有する。ボディ部301は、例えば、n型の不純物であるスズ(Sn)が1×1017/cm3程度の濃度でドープされたコランダム構造の酸化ガリウム半導体の単結晶で構成されている。ボディ部301の表面にはシリコン酸化物(SiO2)等の絶縁体で構成される厚さ200nm程度の絶縁膜302が設けられている。絶縁膜302は、開口を形成するようにパターニングされ、この開口には、AgOx等の導電体で構成されるゲート303が埋め込まれている。ゲート303は、ボディ部301に接触し、ゲート303とボディ部301との間にショットキー接合が形成されている。ゲート303の表面は、シリコン窒化物(Si3N4)等の絶縁体で構成される絶縁膜304で覆われている。絶縁膜302、ゲート303および絶縁膜304からなる積層体の側面は、シリコン窒化物(Si3N4)等の絶縁体で構成されるサイドウォール305で覆われている。ボディ部301の表面にはゲート303を間に挟むように、ソース306aおよびドレイン306bが設けられている。ソース306aおよびドレイン306bは、酸化物半導体層30との間でオーミック接合を形成し得るチタン(Ti)等の金属材料で構成されている。
The
絶縁膜304で覆われたゲート303、ソース306aおよびドレイン306bは、シリコン酸化物(SiO2)等の絶縁体で構成される絶縁膜60で覆われている。絶縁膜60上に形成される配線層50には、ビア309aを介してソース306aに接続されたソース配線310a、ビア309bを介してドレイン306bに接続されたドレイン配線310b、ビア309cを介してゲート303に接続されたゲート配線310cが形成されている。ソース配線310a、ドレイン配線310bおよびゲート配線310cは、例えばアルミニウム(Al)またはアルミ合金等の導電体で構成されている。ビア309a、309bおよび309cは、例えば、絶縁膜60に形成されたコンタクトホールの内部をチタン(Ti)およびタングステン(W)の積層膜で埋め込むことにより形成される。
The
MESFET300aは、ノーマリーオン型のデバイスであり、ゲート303への電圧印加によってボディ部301に形成される空乏領域の大きさを変化させることによりソース306aとドレイン306bとの間に流れる電流の大きさを制御することができる。MESFET300aはMOSFETと比較してゲート入力インピーダンスが低く、ゲートリーク電流が大きいが、高速動作特性が良好である。
The
図3Bは、サファイヤ基板10上の第2の領域R2において、酸化物半導体層30に形成される酸化物半導体デバイスの他の例を示す断面図である。図3Bには、酸化物半導体デバイスの他の例として、SBD(Schottky Barrier Diode)300bが例示されている。SBD300bは、図3Aに示すMESFET300aのゲート303とボディ部301との間に形成されるショットキー接合を利用するものであり、ゲート303をアノード、ソース306aまたはドレイン306bをカソードとして用いることができる。
FIG. 3B is a cross-sectional view showing another example of the oxide semiconductor device formed on the
図3Cは、サファイヤ基板10上の第2の領域R2において、酸化物半導体層30に形成される酸化物半導体デバイスの他の例を示す断面図である。図3Bには、酸化物半導体デバイスの他の例として、MOSFET300cが例示されている。
FIG. 3C is a cross-sectional view showing another example of the oxide semiconductor device formed on the
MOSFET300cは、酸化物半導体層30に形成されたボディ部311を有する。ボディ部311は、例えば、n型の不純物であるスズ(Sn)が1×1015/cm3以下のキャリア濃度を有するコランダム構造の酸化ガリウム半導体の単結晶で構成されている。ボディ部301の表面にはAl2O3等の絶縁体で構成されるゲート絶縁膜312を介してAgOx等の導電体で構成されるゲート313が設けられている。
The
ゲート313の表面は、シリコン酸化物(SiO2)等の絶縁体で構成される絶縁膜314で覆われている。ゲート絶縁膜312、ゲート313および絶縁膜314からなる積層体の側面は、シリコン窒化物(Si3N4)等の絶縁体で構成されるサイドウォール315で覆われている。ボディ部311の表面にはゲート313を間に挟むように、ソース316aおよびドレイン316bが設けられている。ソース316aおよびドレイン316bは、酸化物半導体層30との間でオーミック接合を形成し得るTi等の金属材料で構成されている。
The surface of the
絶縁膜314で覆われたゲート313、ソース316aおよびドレイン316bは、シリコン酸化物(SiO2)等の絶縁体で構成される絶縁膜60で覆われている。絶縁膜60上に形成された配線層50には、ビア319aを介してソース316aに接続されたソース配線320a、ビア319bを介してドレイン316bに接続されたドレイン配線320b、ビア319cを介してゲート313に接続されたゲート配線320cが形成されている。ソース配線320a、ドレイン配線320bおよびゲート配線320cは、例えばアルミニウム(Al)またはアルミ合金等の導電体で構成されている。ビア319a、319bおよび319cは、例えば、絶縁膜60に形成されたコンタクトホールの内部をチタン(Ti)およびタングステン(W)の積層膜で埋め込むことにより形成される。
The
MOSFET300cは、ゲート313への電圧印加によってソース316aとドレイン316bとの間に電流経路が形成され、オン状態となる。MOSFET300cはMESFETと比較してゲート入力インピーダンスが高く、ゲートリーク電流が小さい。
The
MOSFET300cのゲート絶縁膜312を削除してゲート313とボディ部311とを接触させ、ゲート313とボディ部311との間にショットキー接合を形成することで、ゲート313をアノード、ソース316aまたはドレイン316bをカソードとするSBDを構成することも可能である。この場合、ゲート313をAuまたはAuPtで構成することが好ましい。
By removing the
以上、酸化物半導体層30に形成される酸化物半導体デバイスの具体例を個別に示したが、酸化物半導体層30に複数の酸化物半導体デバイスを形成してもよく、複数の酸化物半導体デバイスを配線層50に形成された配線によって接続してもよい。
Although specific examples of the oxide semiconductor device formed on the
図4は、本発明の実施形態に係る半導体装置1を含んで構成されるシステムの一例を示す図である。図4には、半導体装置1を含んで構成されるシステムの一例として、降圧型のDC-DCコンバータ400が例示されている。DC-DCコンバータ400は、半導体装置1、インダクタLおよびキャパシタCを含んで構成されている。DC-DCコンバータ400は、入力端子INに入力された直流電圧を所定の電圧レベルにまで降下させ、これを出力端子OUTから出力する。
FIG. 4 is a diagram showing an example of a system including the
半導体装置1は、シリコン層20に形成されたシリコンデバイスによって構成される制御回路220と、酸化物半導体層30に形成された酸化物半導体デバイスとしてのパワートランジスタ330およびダイオード340と、を備えている。パワートランジスタ330として、図3Aに示すMESFET300aまたは図3Cに示すMOSFET300cを適用することができる。また、ダイオード340として、図3Bに示すSBD300bを適用することができる。制御回路220、パワートランジスタ330およびダイオード340は、配線層50(図1参照)に形成される配線によって相互に接続される。
The
制御回路220は、パワートランジスタ330のゲートにPWM(Pulse Width Modulation)信号を供給することでパワートランジスタ330のオンオフを制御する。出力端子OUTから出力される出力電圧は、PWM信号のデューティサイクルによって調整される。ダイオード340は、パワートランジスタ330のオフ時にインダクタLに流れる電流の経路を形成する。
The
本実施形態に係る半導体装置1によれば、図4に例示するように、酸化物半導体層30に形成されたパワーデバイスとシリコン層20に形成された制御回路とを含むパワーモジュールを1チップで構成することが可能である。図4には、半導体装置1を用いてDC-DCコンバータを構成する場合を例示したが、例えば、半導体装置1を用いてモータドライバーやLEDドライバーを構成することも可能である。
According to the
以下に本発明の実施形態に係る半導体装置1の製造方法について説明する。はじめに、本発明の実施形態に係る半導体装置1の製造方法の大まかな流れを図5に示す工程フロー図を参照しつつ説明する。
Hereinafter, a method for manufacturing the
ステップS1において、表面にシリコン層が設けられたサファイヤ基板を用意する。ステップS2において、シリコン層の第1の領域に、例えば図2に示されるようなCMOS回路等のシリコンデバイスを形成する。ステップS3において、シリコン層の第1の領域に隣接する第2の領域を除去してサファイヤ基板の表面を部分的に露出させる。ステップS4において、サファイヤ基板の露出部分に酸化物半導体層を形成する。ステップS5において、酸化物半導体層に、例えば図3A~図3Cに示されるような酸化物半導体デバイスを形成する。ステップS6において、シリコンデバイスおよび酸化物半導体デバイスにそれぞれ接続される配線を形成する。 In step S1, a sapphire substrate having a silicon layer on its surface is prepared. In step S2, a silicon device such as a CMOS circuit as shown in FIG. 2 is formed in the first region of the silicon layer. In step S3, the second region adjacent to the first region of the silicon layer is removed to partially expose the surface of the sapphire substrate. In step S4, an oxide semiconductor layer is formed on the exposed portion of the sapphire substrate. In step S5, an oxide semiconductor device as shown in FIGS. 3A to 3C is formed on the oxide semiconductor layer, for example. In step S6, wirings connected to the silicon device and the oxide semiconductor device are formed.
以下、半導体装置1の製造方法の具体例を図6A~図6Sを参照しつつ説明する。以下の説明では、シリコン層にnチャネル型のMOSFETを形成し、酸化物半導体層にnチャネル型のMISFETを形成する場合を例示する。
Hereinafter, specific examples of the manufacturing method of the
はじめに、c面方位を有する厚さ600μm程度のサファイヤ基板10上にシリコン単結晶で構成される厚さ150nm程度のシリコン層20が形成されたSOS(Silicon on Sapphire)基板を用意する(図6A)。シリコン層20は、p型の導電型を有し、キャリア濃度は、1×1015/cm3~1×1016/cm3程度である。サファイヤ基板10とシリコン層20との間には、シリコン酸化物(SiO2)で構成される厚さ50nm程度のバッファー層(図示せず)が介在している。本実施形態では、このSOS基板をスターティングマテリアルとする。なお、SOS基板は、公知のウエハ貼り合わせ技術および研磨技術、スマートカット技術等を用いて作製することが可能である。
First, an SOS (Silicon on Sapphire) substrate having a
次に、公知のLOCOS(Local Oxidation of Silicon)法を用いて、シリコン層20の所定位置にシリコン酸化物(SiO2)等の絶縁体で構成される絶縁分離膜40を形成する(図6B)。絶縁分離膜40は、サファイヤ基板10上の第1の領域R1においてシリコンデバイス間の絶縁分離を行う領域および酸化物半導体層が形成されるサファイヤ基板10上の第2の領域R2に形成される。LOCOS法は、シリコン層20の表面にパッド熱酸化膜とシリコン窒化膜を積層し、フォトリソグラフィ技術およびエッチング技術を用いてシリコン窒化膜をパターニングし、パッド熱酸化膜の露出部分において、シリコン領域を選択的に熱酸化する方法である。
Next, using a known LOCOS (Local Oxidation of Silicon) method, an insulating
次に、シリコン層20の表面を熱酸化することにより厚さ15nm程度のゲート絶縁膜202を形成する。次に、必要に応じてシリコン層20表面のキャリア濃度を調整するためのイオン注入を行い、MOSFETのスレッショルド電圧Vtを調整する。続いて、公知のCVD法を用いて、シリコン層20および絶縁分離膜40の表面全体を覆う厚さ200nm程度のポリシリコン膜203Aを形成する(図6C)。
Next, the surface of the
その後、公知のイオン注入技術を用いて、ポリシリコン膜203Aの全面に低ドーズ量にてリンを注入する。続いて、フォトリソグラフィ技術を用いて、ポリシリコン膜203A上にレジストパターンを形成し、これをマスクとしてポリシリコン膜203Aに高ドーズ量にてリンまたはヒ素を注入する。これらの処理により、ポリシリコン膜203Aにシート抵抗値100Ω/□程度の低抵抗領域およびシート抵抗値2000Ω/□程度の高抵抗領域が形成される。
Then, using a known ion implantation technique, phosphorus is injected into the entire surface of the
次に、公知のフォトリソグラフィ技術およびエッチング技術により、ポリシリコン膜203Aをパターニングして、ポリシリコン膜203Aの低抵抗領域からなるゲート203aを形成する(図6D)。また、ポリシリコン膜203Aの低抵抗領域および高抵抗領域は、適宜抵抗素子として使用される。
Next, the
次に、公知のフォトリソグラフィ技術およびイオン注入技術を用いてシリコン層20の表層部分に低ドーズ量にてヒ素を注入してLDD206a、206bを形成する。次に、公知のCVD法を用いて、シリコン層20および絶縁分離膜40の表面全体を覆う厚さ100nm程度のシリコン窒化物(Si3N4)等の絶縁体で構成される絶縁膜を形成し、公知の異方性エッチング技術を用いてこの絶縁膜をエッチバックすることで、ゲート203aの側面を覆うサイドウォール204aを形成する。次に、公知のフォトリソグラフィ技術およびイオン注入技術を用いて、シリコン層20の表層部分に高ドーズ量にてヒ素を注入して、ソース205aおよびドレイン205bを形成する。このイオン注入においては、ゲート203aおよびサイドウォール204aがマスクの一部として機能することで、ソース205aおよびドレイン205bは、ゲート203aおよびLDD206a、206bに対して自己整合的に形成される(図6E)。
Next, using known photolithography techniques and ion implantation techniques, arsenic is implanted into the surface layer portion of the
次に、公知のCVD法を用いて、シリコン層20、絶縁分離膜40およびゲート203aを全体的に覆うようにシリコン酸化物(SiO2)等の絶縁体からなる厚さ150nm程度の第1の絶縁膜208を形成する(図6F)。
Next, using a known CVD method, a first one having a thickness of about 150 nm and made of an insulator such as silicon oxide (SiO 2 ) so as to completely cover the
以上の各工程を経ることにより、サファイヤ基板10上のシリコン層20にシリコンデバイスが形成される。なお、結晶層の活性化や欠陥回復、不純物プロファイルの最適化を行うための熱処理工程を適宜追加してもよい。また、上記の説明では、シリコンデバイスとしてnチャネル型のMOSFETを形成する場合を例示したが、シリコン層20に形成されるシリコンデバイスとしてpチャネル型のMOSFET、NPNトランジスタおよびPNPトランジスタ等の他の能動素子並びに抵抗素子およびキャパシタ等の受動素子を形成することも可能である。
By going through each of the above steps, a silicon device is formed on the
シリコン層20にシリコンデバイスを形成した後、サファイヤ基板10上に酸化物半導体層を形成する前に、第1の絶縁膜208上にストッパー膜501および犠牲膜502を形成する(図6G)。後述するように、酸化物半導体層は、サファイヤ基板10の表面を部分的に露出させた後、酸化ガリウム(Ga2O3)等の酸化物半導体の結晶を、サファイヤ基板10の露出部分に成長させることにより形成される。このとき、シリコン層20を覆う第1の絶縁膜208の表面にも酸化物半導体が堆積するおそれがある。第1の絶縁膜208の表面に酸化物半導体が堆積した場合には、後の工程において第1の絶縁膜208にコンタクトホールを形成する際に、開口不良が発生するおそれがあり、これによりシリコンデバイスの動作不良が引き起こされるおそれがある。本実施形態に係る製造方法では、ストッパー膜501および犠牲膜502を用いたリフトオフ法により、第1の絶縁膜208上への酸化物半導体の堆積を防止している。ストッパー膜501は、例えば、シリコン窒化物(Si3N4)で構成され、犠牲膜502は、例えば、シリコン酸化物(SiO2)で構成され、これらの膜は公知のCVD法を用いて形成される。
After forming the silicon device on the
次に、公知のエッチング技術を用いて、サファイヤ基板10上の第2の領域R2において、犠牲膜502、ストッパー膜501、第1の絶縁膜208および絶縁分離膜40を除去して、サファイヤ基板10の表面を部分的に露出させる(図6H)。
Next, using a known etching technique, the
次に、公知のミストCVD法を用いて、サファイヤ基板10の露出部分にコランダム型の酸化ガリウム単結晶で構成される酸化物半導体層30を形成する(図6I)。ミストCVD法は、成膜材料の溶液を超音波振動等を用いてミスト状にし、このミストを酸素、窒素または空気等のキャリアガスを用いて反応炉内に導入し、熱分解反応および化学反応を生じさせることにより被成膜材料に薄膜を形成する手法である。シリコン層20に形成されたシリコンデバイスの特性変動を抑制する観点から反応炉内の温度を500℃以下とすることが好ましい。また、成膜材料にSnを不純物として添加することで、酸化物半導体層30のキャリア濃度を1×1017/cm3程度とする。反応炉内において余剰となった酸化物半導体の成膜材料によってシリコン層20(シリコンデバイス)を覆う犠牲膜502上にも酸化物半導体Xが堆積する。
Next, using a known mist CVD method, an
次に、公知のエッチング技術を用いて犠牲膜502をその表面に堆積している酸化物半導体Xとともに除去する。シリコン酸化物(SiO2)で構成される犠牲膜502をエッチングする際のエッチャントとして、例えばフッ化水素(HF)を用いることができる。シリコン窒化物(Si3N4)で構成されるストッパー膜501は、フッ化水素に対するエッチングレートが犠牲膜502よりも十分に低いため、ストッパー膜501はエッチングされず、ストッパー膜501の下層の第1の絶縁膜208が保護される。続いて、公知のエッチング技術を用いてストッパー膜501を除去する。シリコン窒化物(Si3N4)で構成されるストッパー膜501をエッチングする際のエッチャントとして、例えば熱リン酸(H3PO4)を用いることができる(図6J)。
Next, the
次に、公知のCVD法を用いて、第1の絶縁膜208および酸化物半導体層30の表面全体を覆うようにシリコン酸化物(SiO2)等の絶縁体で構成される厚さ500nm程度の絶縁膜302Aを形成する。なお、絶縁膜302AをミストCVD法によって形成されるAl2O3で構成することも可能である(図6K)。
Next, using a known CVD method, the thickness is about 500 nm, which is composed of an insulator such as silicon oxide (SiO 2 ) so as to cover the entire surface of the first insulating
次に、公知のフォトリソグラフィ技術およびエッチング技術を用いて、絶縁膜302Aを部分的に除去して開口部302Bを形成し、開口部302Bにおいて酸化物半導体層30の表面を露出させる(図6L)。開口部302Bの形成位置は、MISFETのゲート形成位置に対応している。
Next, using a known photolithography technique and etching technique, the insulating
次に、公知の蒸着法またはスパッタリング法を用いて、絶縁膜302Aの表面全体を覆うようにAgOX等の導電体で構成される厚さ400nm程度の導電膜303Aを形成する。導電膜303Aは、絶縁膜302Aの開口部302Bを埋め、開口部302Bの形成位置において酸化物半導体層30と接触する。導電膜303Aと酸化物半導体層30との間でショットキー接合が形成される(図6M)。
Next, using a known vapor deposition method or sputtering method, a
続いて、公知のCVD法を用いて、導電膜303Aの表面全体を覆うようにシリコン窒化物(Si3N4)等の絶縁体で構成される絶縁膜304を形成し、これをパターニングすることで、MISFETのゲート形成位置に絶縁膜304によるハードマスクを形成する(図6N)。なお、シリコン層20に形成されたシリコンデバイスの特性変動を抑制する観点から絶縁膜304の成膜温度は500℃以下であることが好ましい。
Subsequently, using a known CVD method, an insulating
次に、絶縁膜304をマスクとして導電膜303Aおよび絶縁膜302Aを順次エッチングすることで、酸化物半導体層30上に導電膜303Aによるゲート303を形成する(図6O)。
Next, the
次に、公知のCVD法により、サファイヤ基板10の表面全体を覆う厚さ150nm程度のシリコン窒化物(Si3N4)等の絶縁体で構成される絶縁膜を形成する。続いて、この絶縁膜を異方性エッチングにてエッチバックすることで、絶縁膜302A、ゲート303および絶縁膜304からなる積層体の側面を覆うサイドウォール305を形成する(図6P)。
Next, a known CVD method is used to form an insulating film made of an insulator such as silicon nitride (Si 3 N 4 ) having a thickness of about 150 nm that covers the entire surface of the
次に、公知のスパッタ法を用いて、酸化物半導体層30の表面のゲート303を間に挟む位置に、酸化物半導体層30との間でオーミック接合を形成し得るチタン(Ti)等の金属を堆積してソース306aおよびドレイン306bを形成する(図6Q)。
Next, using a known sputtering method, a metal such as titanium (Ti) capable of forming an ohmic contact with the
次に、公知のCVD法により、サファイヤ基板10の表面全体にシリコン酸化物(SiO2)等の絶縁体で構成される厚さ1200nm程度の第2の絶縁膜60を形成する。続いて、公知のCMP技術を用いて第2の絶縁膜60の表面を平坦化する。平坦化後の第3の絶縁膜60の厚さは、例えば800nm程度である。
Next, a second insulating
次に、公知のフォトリソグラフィ技術およびエッチング技術を用いて、第3の絶縁膜60の表面からシリコン層20に形成されたMOSFETのソース205a、ドレイン205bおよびゲート203aにそれぞれ達するコンタクトホールを形成するとともに第3の絶縁膜60の表面から酸化物半導体層30に形成されたMISFETのソース306a、ドレイン306bおよびゲート303にそれぞれ達するコンタクトホールを形成する。
Next, using known photolithography and etching techniques, contact holes are formed from the surface of the third insulating
次に、公知のCVD法を用いて、第3の絶縁膜60の表面全体を覆うように厚さ50nm程度のチタン(Ti)膜および厚さ1μm程度のタングステン(W)膜を順次形成する。これにより、先の工程で形成されたコンタクトホールの各々は、チタン膜とタングステン膜からなる積層膜によって埋められる。次に、公知のエッチバック技術またはCMP技術を用いて、第3の絶縁膜60上に堆積したチタン膜およびタングステン膜を除去する。これにより、シリコン層20に形成されたMOSFETのソース205a、ドレイン205bおよびゲート203aにそれぞれ接続されたビア209a、209b、209cが形成されるとともに酸化物半導体層30に形成されたMISFETのソース306a、ドレイン306bおよびゲート303にそれぞれ接続されたビア309a、309b、309cが形成される(図6R)。
Next, using a known CVD method, a titanium (Ti) film having a thickness of about 50 nm and a tungsten (W) film having a thickness of about 1 μm are sequentially formed so as to cover the entire surface of the third insulating
次に、公知のスパッタ法を用いて、第2の絶縁膜60の表面全体を覆うようにアルミニウム(Al)またはアルミ合金で構成される厚さ1μm程度の導電膜を形成する。続いて。公知のフォトリソグラフィ技術およびエッチング技術を用いてこの導電膜をパターニングする。これにより、シリコン層20に形成されたMOSFETのソース配線210a、ドレイン配線210bおよびゲート配線210cが形成されるとともに酸化物半導体層30に形成されたMISFETのソース配線310a、ドレイン配線310bおよびゲート配線310cが形成される(図6S)。これらの配線によって、シリコン層20に形成されたシリコンデバイスと酸化物半導体層30に形成された酸化物半導体デバイスとを電気的に接続してもよい。
Next, using a known sputtering method, a conductive film having a thickness of about 1 μm made of aluminum (Al) or an aluminum alloy is formed so as to cover the entire surface of the second insulating
以上の説明では、酸化物半導体層30にMESFETを形成する場合を例示した。以下において、酸化物半導体層30にMOSFETを形成する場合について説明する。図7A~7Hは、酸化物半導体層30にMOSFETを形成する場合の製造方法の一例を示す断面図である。なお、図7A~図7Hにはシリコン層20に形成されているシリコンデバイスの図示が省略されている。
In the above description, the case where the MESFET is formed on the
シリコン層20にシリコンデバイスを形成した後、MESFETを形成する場合と同様、サファイヤ基板10上の第2の領域R2においてサファイヤ基板10の表面を露出させ、公知のミストCVD法を用いて、サファイヤ基板10の露出部分にコランダム型の酸化ガリウム単結晶で構成される厚さ150nm以下の酸化物半導体層30を形成する(図7A)。
After forming the silicon device on the
引き続き、ミストCVD法により酸化物半導体層30の表面に酸化アルミニウム(Al2O3)等の絶縁体で構成されるゲート絶縁膜312を形成する(図7B)。なお、ゲート絶縁膜312を公知のCVD法を用いて形成されるシリコン酸化物(SiO2)で構成してもよい。この場合、シリコン層20に形成されたシリコンデバイスの特性変動を抑制する観点からシリコン酸化物(SiO2)の成膜温度を500℃以下に抑えることが好ましい。
Subsequently, a
次に、公知のフォトリソグラフィ技術を用いてゲート電極に対応する領域に開口部を設けたレジストマスクをゲート絶縁膜312上形成した後、公知の蒸着法によりゲート313の材料となる金(Au)等の導電体で構成される厚さ250nm程度の導電膜をレジストマスク上及びゲート絶縁膜312上に形成する。続いて、公知の低温CVD法を用いてシリコン酸化物(SiO2)等の絶縁体で構成される厚さ150nm程度の絶縁膜314を上記導電膜上に形成する。次に、リフトオフ法を用いて絶縁膜314および導電膜をパターニングして酸化物半導体層30上にゲート絶縁膜312、ゲート313および絶縁膜314からなる積層体を形成する(図7C)。
Next, a resist mask having an opening in the region corresponding to the gate electrode is formed on the
次に、ゲート絶縁膜312、ゲート313および絶縁膜314からなる積層体を覆うように、酸化物半導体層30上に厚さ150nm程度のシリコン窒化膜を形成する。その後、公知の異方性エッチング技術を用いてこのシリコン窒化膜をエッチバックすることで、ゲート絶縁膜312、ゲート313および絶縁膜314からなる積層体の側面を覆うサイドウォール315を形成する(図7D)。
Next, a silicon nitride film having a thickness of about 150 nm is formed on the
次に、公知のスパッタ法を用いて、酸化物半導体層30の表面のゲート313を間に挟む位置に、酸化物半導体層30との間でオーミック接触を形成し得るチタン(Ti)等の金属を堆積してソース316aおよびドレイン316bを形成する(図7E)。
Next, using a known sputtering method, a metal such as titanium (Ti) capable of forming ohmic contact with the
次に、公知のCVD法により、シリコン層20の形成領域および酸化物半導体層30の形成領域を含むサファイヤ基板10の表面全体にシリコン酸化物(SiO2)等の絶縁体で構成される厚さ1200nm程度の絶縁膜60を形成する。続いて、公知のCMP技術を用いて絶縁膜60の表面を平坦化する。平坦化後の絶縁膜60の厚さは、例えば800nm程度である(図7F)。
Next, by a known CVD method, the entire surface of the
次に、公知のフォトリソグラフィ技術およびエッチング技術を用いて、MOSFETのソース316a、ドレイン316bおよびゲート313にそれぞれ達するコンタクトホールを形成する。次に、公知のCVD法を用いて、絶縁膜60の表面全体を覆うように厚さ50nm程度のチタン(Ti)膜および厚さ1μm程度のタングステン(W)膜を順次形成する。これにより、先の工程で形成されたコンタクトホールの各々は、チタン膜とタングステン膜からなる積層膜によって埋められる。次に、公知のエッチバック技術またはCMP技術を用いて、絶縁膜60上に堆積したチタン膜およびタングステン膜を除去する。これにより、酸化物半導体層30に形成されたMOSFETのソース316a、ドレイン316bおよびゲート313にそれぞれ接続されたビア319a、319bおよび319cが形成される(図7G)。
Next, known photolithography and etching techniques are used to form contact holes that reach the
次に、公知のスパッタ法を用いて、絶縁膜60の表面全体を覆うようにアルミニウム(Al)またはアルミ合金で構成される厚さ1μm程度の導電膜を形成する。続いて。公知のフォトリソグラフィ技術およびエッチング技術を用いてこの導電膜をパターニングする。これにより、酸化物半導体層30に形成されたMOSFETのソース配線320a、ドレイン配線320bおよびゲート配線320cが形成される(図7H)。
Next, using a known sputtering method, a conductive film having a thickness of about 1 μm made of aluminum (Al) or an aluminum alloy is formed so as to cover the entire surface of the insulating
なお、上記の実施形態では、MOSFETのソースおよびドレインを酸化物半導体層30との間でオーミック接合を形成する金属を用いて形成する場合を例示したが、MOSFETのソースおよびドレインを以下のように形成することも可能である。図8A~図8Cは、MOSFETのソースおよびドレインの形成方法の他の例を示す断面図である。
In the above embodiment, the case where the source and drain of the MOSFET are formed by using a metal forming an ohmic contact with the
ゲート絶縁膜312、ゲート313および絶縁膜314からなる積層体の側面にサイドウォール315を形成した後、上記の積層体およびサイドウォール315をマスクとして、エッチングにより酸化物半導体層30を除去して、サファイヤ基板10の表面を露出させる。なお、必要に応じて、MOSFET以外の領域はレジストで保護する(図8A)。
After forming the
次に、公知のミストCVD法を用いてサファイヤ基板10の露出部分にコランダム型の酸化ガリウム単結晶で構成されるソース316aおよびドレイン316bを形成する。成膜材料にSnを不純物として添加することで、ソース316aおよびドレイン316bのキャリア濃度を、ゲート313の直下のボディ部よりも十分に高い1×1019/cm3以上とする。
Next, a
以降、上記と同様の方法で、絶縁膜60、ビア319a、319b、319c、ソース配線320a、ドレイン配線320bおよびゲート配線320cを形成する。
Hereinafter, the insulating
なお、MOSFETのソースおよびドレインの形成方法の更なる他の例として、公知のイオン注入法を用いることも可能である。すなわち、ゲート絶縁膜312、ゲート313および絶縁膜314からなる積層体の側面にサイドウォール315を形成した後、上記の積層体およびサイドウォール315をマスクとして、酸化物半導体層30の表層部分に不純物イオンを注入することで、MOSFETのソースおよびドレインを形成してもよい。この場合、前記酸化膜半導体Ga203の成長時に微量のAlを添加してもよい。これにより600℃以上でもα型のGa203が最安定なβ型に相転移することを抑えることができる。これによりイオン注入したSnをより活性化することが可能となる。
It is also possible to use a known ion implantation method as a further example of the method of forming the source and drain of the MOSFET. That is, after the
以上の説明から明らかなように、本発明の実施形態に係る半導体装置1は、サファイヤ基板10の表面の第1の領域R1に設けられたシリコン層20と、サファイヤ基板10の表面の第1の領域R1に隣接する第2の領域R2に設けられた酸化物半導体層30とを有する。シリコン層20には、シリコンデバイスとしてMOSFETおよびバイポーラトランジスタ等の能動素子や抵抗素子およびキャパシタ等の受動素子を形成することが可能であり、これらを組み合わせて、例えばCMOS回路やアナログ回路を含む集積回路を構成することも可能である。一方、酸化物半導体層30には、例えば酸化ガリウム(Ga2O3)による酸化物半導体デバイスとして、MISFET、MOSFETおよびSBD等を形成することが可能であり、これらの素子を例えば高耐圧且つ大電流容量のパワーデバイスとして構成することが可能である。
As is clear from the above description, in the
Ga2O3等の酸化物半導体によれば、単位面積当たりのオン抵抗をシリコンデバイスの1000分の1以下にすることができる。本実施形態に係る半導体装置1によれば、シリコンデバイスとは異なる物性を有する酸化物半導体デバイスが、シリコンデバイスと共に、同一のサファイヤ基板上に混載される。
According to an oxide semiconductor such as Ga 2 O 3 , the on-resistance per unit area can be reduced to 1/1000 or less of that of a silicon device. According to the
本発明の実施形態に係る半導体装置1によれば、酸化物半導体層30に形成されたパワーデバイスと、シリコン層20に形成された制御回路とを含むパワーモジュールを1チップに収容することが可能であり、例えば、図4に示すようなDC-DCコンバータ400に用いられるパワーモジュールを構成することも可能である。
According to the
本発明の実施形態に係る半導体装置1によるパワーモジュールによれば、パワーデバイスおよび制御回路の双方をシリコン層に形成した従来のパワーモジュールに対して、同等以上の性能を維持しつつパワーデバイス領域の面積を数十分の一以下に縮小することができる。パワーデバイスおよび制御回路の双方をシリコン層に形成した従来のパワーモジュールにおいては、チップ内におけるパワーデバイスの面積占有率が6~9割と高い。従って、パワーデバイスを酸化物半導体で構成することで、シリコンデバイスのみで構成される従来のパワーモジュールに対して、同等以上の性能を維持しながらも、チップサイズを数分の一に縮小することができる。また、パワーデバイス領域の面積を大幅に小さくすることで、各種寄生容量成分も大幅に削減され、トータルのエネルギー損失を大幅に改善することもできる。
According to the power module according to the
コスト面においては、サファイヤ基板は、低価格化が進んでおり、6インチであればSOI基板よりも低価格である。また、サファイヤ基板とシリコン基板とを張り合わせたSOS基板の価格も今後低下する見込みである。従って、本発明の実施形態に係る半導体装置1によれば、チップサイズの大幅な縮小により、パワーモジュールの低コスト化を達成することができる。
In terms of cost, sapphire substrates are becoming cheaper, and if they are 6 inches, they are cheaper than SOI substrates. In addition, the price of the SOS substrate, which is a combination of a sapphire substrate and a silicon substrate, is expected to decrease in the future. Therefore, according to the
また、本発明の実施形態に係る半導体装置1によれば、シリコン層20に形成されるシリコンデバイスおよび酸化物半導体層30に形成される酸化物半導体デバイスは、絶縁体であるサファイヤ基板10上に形成される。この構成によれば、配線層50に設けられる配線とサファイヤ基板10と間の寄生容量を小さくすることができ、この寄生容量に起因するエネルギー損失や信号遅延を大きく抑えることができる。また、配線とサファイヤ基板10との間の寄生容量を小さくすることで、配線に混入するノイズ及び基板から回り込むノイズを大幅に低減することもでき、回路設計が容易となる。
Further, according to the
[第2の実施形態]
上記の第1の実施形態に係る半導体装置の製造方法は、ストッパー膜501および犠牲膜502を用いたリフトオフ法によりシリコン層20を覆う第1の絶縁膜208上に堆積した酸化物半導体Xを除去する工程を含むものであった。これに対し、本発明の第2の実施形態に係る製造方法は、シリコン層20を覆う第1の絶縁膜208上への酸化物半導体Xの堆積を抑制するための工程を含む。
[Second Embodiment]
In the method for manufacturing a semiconductor device according to the first embodiment, the oxide semiconductor X deposited on the first insulating
図9A~図9Dは、本発明の第2の実施形態に係る半導体装置の製造方法の一例を示す図であり、シリコン層(シリコンデバイス)が形成される第1の領域R1を示す断面図である。図9A~図9Dにおいて、酸化物半導体層(酸化物半導体デバイス)が形成される第2の領域R2(図1参照)は図示が省略されている。 9A to 9D are views showing an example of a method for manufacturing a semiconductor device according to a second embodiment of the present invention, and is a cross-sectional view showing a first region R1 in which a silicon layer (silicon device) is formed. be. In FIGS. 9A to 9D, the second region R2 (see FIG. 1) in which the oxide semiconductor layer (oxide semiconductor device) is formed is not shown.
図9Aに示すように、サファイヤ基板10上の第1の領域R1において、シリコンデバイス200aおよび200bを形成し、その後、シリコンデバイス200aおよび200bを覆う第1の絶縁膜208を形成する。シリコンデバイス200aとシリコンデバイス200bとの間には絶縁分離膜40が設けられている。
As shown in FIG. 9A, in the first region R1 on the
次に、シリコンデバイス200aとシリコンデバイス200bとの間に延在する、第1の絶縁膜208および絶縁分離膜40をエッチングにより除去する。これにより、シリコンデバイス200aとシリコンデバイス200bとの間の領域にサファイヤ基板10の表面が露出した露出部230が形成される(図9B)。なお、本エッチング処理は、酸化物半導体層(酸化物半導体デバイス)が形成される第2の領域R2(図1参照)において、サファイヤ基板10の表面を露出させるためのエッチング工程(図6H参照)において実施される。
Next, the first insulating
次に、公知のミストCVD法を用いてサファイヤ基板10の第2の領域R2(図1参照)に酸化物半導体層を形成する。このとき、サファイヤ基板10の第1の領域R1内に形成された露出部230においても酸化物半導体240が堆積する(図9C)。すなわち、ミストCVD装置の反応炉内に導入された酸化物半導体の成膜材料による生成物は、シリコン層(シリコンデバイス)が形成される第1の領域R1においては、サファイヤ基板10が露出する露出部230に選択的に堆積する。これにより、シリコンデバイス200aおよび200bを覆う第1の絶縁膜208上への酸化物半導体の堆積を抑制することができる。
Next, an oxide semiconductor layer is formed on the second region R2 (see FIG. 1) of the
第2の領域R2において酸化物半導体デバイスを形成した後、シリコンデバイス200a、200bおよび酸化物半導体デバイスを覆う絶縁膜60を形成する。次に、シリコンデバイス200a、200bに接続されるビア209および配線210を形成するとともに酸化物半導体デバイスに接続されるビアおよび配線を形成する(図9D)。露出部230に堆積した酸化物半導体240は、トランジスタ等の回路が形成されない所謂ダミー部として第1の領域R1内に残存する。すなわち、酸化物半導体240には電極は接続されず、その全面が絶縁膜60で覆われている。
After forming the oxide semiconductor device in the second region R2, the
図10は、第1の領域R1内に形成される露出部230(図9B参照)の表面に堆積した酸化物半導体240の配置の一例を示す平面図である。なお、図10において、サファイヤ基板上の第1の領域R1にシリコンデバイスとして、MOSFET270A、270B、270C及び270Dが形成され、サファイヤ基板上の第2の領域R2に酸化物半導体デバイスとして、MOSFET370が形成されている場合が例示されている。シリコンデバイスとしてのMOSFET270A~270Dは、それぞれ、ソース271、ドレイン272及びゲート273を有し、ソース271にはソース配線274が接続され、ドレイン272にはドレイン配線275が接続され、ゲート273にはゲート配線276が接続されている。酸化物半導体デバイスとしてのMOSFET370は、ソース371、ドレイン372及びゲート373を有し、ソース371には、ソース配線374が接続され、ドレイン372にはドレイン配線375が接続され、ゲート373にはゲート配線376が接続されている。図10には、互いに隣接するシリコンデバイス同士の間の領域に設けられた各露出部230の表面に酸化物半導体240が堆積している場合が例示されている。すなわち、各露出部230の表面に堆積する酸化物半導体240は、MOSFET270AとMOSFET270Bとの間の領域、MOSFET270AとMOSFET270Cとの間の領域、MOSFET270BとMOSFET270Dとの間の領域、MOSFET270CとMOSFET270Dとの間の領域にそれぞれ設けられている。なお、図10において、MOSFET270A~270D及びMOSFET370を覆う絶縁膜は図示されておらず、ソース配線274、374、ドレイン配線275、375及びゲート配線276、376は、透視図として描画されている。
FIG. 10 is a plan view showing an example of the arrangement of the
第2の領域R2における酸化物半導体層30の成膜時に、第1の領域R1においては、互いに隣接するシリコンデバイス同士の間の各領域に設けられた露出部230に選択的に酸化物半導体が堆積し、MOSFET270A~270Dを覆う絶縁膜(図10において図示せず)上への酸化物半導体の堆積が抑制される。
When the
なお、露出部230の配置、大きさ、形状、形成範囲は、適宜改変することが可能である。また、本実施形態に係る製造方法は、上記した第1の実施形態に係る製造方法において適用されるストッパー膜501および犠牲膜502を用いたリフトオフ法に代えて実施してもよいし、リフトオフ法と併用してもよい。
The arrangement, size, shape, and forming range of the exposed
[第3の実施形態]
図11Aおよび図11Bは、それぞれ、本発明の第3の実施形態に係る半導体装置2の構成を示す平面図及び断面図である。半導体装置2は、サファイヤ基板10上の第1の領域R1においてシリコン層20に形成されるシリコンデバイスとして、集積回路600および第1の受光素子601を含む。また、半導体装置2は、サファイヤ基板10上の第2の領域R2において酸化物半導体層30に形成される酸化物半導体デバイスとして、第2の受光素子602を含む。
[Third Embodiment]
11A and 11B are a plan view and a cross-sectional view showing the configuration of the
第1の受光素子601は、シリコン単結晶で構成される高濃度p領域281、低濃度p領域282および高濃度n領域283を有し、照射された光の量に応じた光電流を生成するフォトダイオードである。図11Aに示すように、高濃度p領域281及び高濃度n領域283の平面形状は櫛歯型とされ、一方の櫛歯同士の間の領域に、他方の櫛歯が迫り出したパターンを有する。このようなパターンによればpn接合面積を大きくすることができる。低濃度p型領域282は、高濃度p領域281と高濃度n領域283との間に設けられている。高濃度p領域281にはビア284を介してアノード配線286が接続され、低濃度n領域283にはビア285を介してカソード配線287が接続されている。シリコン単結晶で構成される第1の受光素子601は、主に可視光領域に感度を有する。
The first
第2の受光素子602は、コランダム型の酸化ガリウム(Ga2O3)半導体で構成され且つn型の酸化物半導体領域350と、酸化物半導体領域350の表面を部分的に覆う透明電極360と、を有する。第2の受光素子602は、酸化物半導体領域350と透明電極360との間にショットキー接合が形成され、照射された光の量に応じた光電流を生成するフォトダイオードである。透明電極360は、例えば、PEDOT-PSS: poly(3,4-ethylence-dioxythiopherene-poly)等の光透過性を有する有機導電膜で構成されている。透明電極360には、ビア371を介してアノード配線373が接続され、酸化物半導体領域350には、ビア372を介してカソード配線374が接続されている。バンドギャップが約5eVである酸化ガリウム(Ga2O3)半導体で構成される第2の受光素子602は、主に紫外線および深紫外線に感度を有する。
The second
集積回路600は、第1の受光素子601によって生成された光電流の大きさおよび第2の受光素子602によって生成された光電流の大きさを検出する検出回路および光電流の検出値を記憶する記憶回路等を含んで構成されている。図11Aおよび図11Bには、集積回路600を構成する回路素子としてMOSFETが例示されている。MOSFETは、シリコン層20に設けられたソース291及びドレイン292と、半導体層20の表面にゲート絶縁膜293Aを介して設けられたゲート293Bと、を有する。ソース291にはビア294を介してソース配線297が接続され、ドレイン292にはビア295を介してドレイン配線298が接続され、ゲート293Bにはビア296を介してゲート配線299が接続されている。
The
第1の受光素子601と第2の受光素子602とは、これらの間に設けられた絶縁分離膜40によって絶縁分離されている。また、第1の受光素子601と集積回路600とは、これらの間に設けられた絶縁分離膜40によって絶縁分離されている。絶縁膜80は、シリコン層20および酸化物半導体層30を覆っている。なお、図11Aにおいて絶縁膜80は図示されておらず、アノード配線286、373、カソード配線287、374、ソース配線297、ドレイン配線298及びゲート配線299は、透視図として描画されている。
The first
本実施形態に係る半導体装置2において、第1の受光素子601および第2の受光素子602は、互いに異なる物性を有する半導体材料で構成されていることから、互いに異なる波長領域に対して感度を有する。従って、本実施形態に係る半導体装置2によれば、これら2つの受光素子によって広帯域の光を検出することが可能である。特に、酸化ガリウム(Ga2O3)半導体で構成される第2の受光素子602は、紫外線および深紫外線に対して感度を有するので、本実施形態に係る半導体装置2は、炎検知器や火災警報機などの用途に好適である。
In the
1、2 半導体装置
10 サファイヤ基板
20 シリコン層
30 酸化物半導体層
40 絶縁分離膜
51、52 配線
200 シリコンデバイス
220 制御回路
230 露出部
300 酸化物半導体デバイス
300a MESFET
300b SBD
300c MOSFET
330 パワートランジスタ
601 第1の受光素子
602 第2の受光素子
R1 第1の領域
R2 第2の領域
1, 2
300b SBD
300c MOSFET
330
Claims (1)
前記基板の表面の第1の領域に設けられたシリコン層と、
前記基板の表面の前記第1の領域に隣接する第2の領域に設けられたコランダム型の結晶構造を有する酸化物半導体層と、
を含み、
前記第1の領域は、第1の極性を有する第1極性領域および前記第1の極性と異なる第2の極性を有する第2極性領域を含み、
前記第1極性領域および前記第2極性領域との間に第3極性領域が設けられている
半導体装置。
A substrate with a corundum-type crystal structure and
A silicon layer provided in the first region on the surface of the substrate and
An oxide semiconductor layer having a corundum-type crystal structure provided in a second region adjacent to the first region on the surface of the substrate, and
Including
The first region includes a first polar region having a first polarity and a second polar region having a second polarity different from the first polarity.
A third polar region is provided between the first polar region and the second polar region.
Semiconductor device.
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