JP7078780B2 - 撮像システム及び製造装置 - Google Patents

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Description

本発明の一態様は、撮像システムに関する。
なお、本発明の一態様は、上記の技術分野に限定されない。本明細書等で開示する発明の
一態様の技術分野は、物、方法、または、製造方法に関するものである。または、本発明
の一態様は、プロセス、マシン、マニュファクチャ、または、組成物（コンポジション・
オブ・マター）に関するものである。そのため、より具体的に本明細書で開示する本発明
の一態様の技術分野としては、半導体装置、表示装置、液晶表示装置、発光装置、照明装
置、蓄電装置、記憶装置、撮像装置、製造装置、それらの動作方法、または、それらの製
造方法、を一例として挙げることができる。
なお、本明細書等において半導体装置とは、半導体特性を利用することで機能しうる装置
全般を指す。トランジスタ、半導体回路は半導体装置の一態様である。また、記憶装置、
表示装置、撮像装置、電子機器、製造装置は、半導体装置を有する場合がある。
トランジスタに適用可能な半導体材料として酸化物半導体が注目されている。例えば、酸
化物半導体として酸化亜鉛、またはＩｎ－Ｇａ－Ｚｎ系酸化物半導体を用いてトランジス
タを作製する技術が開示されている（特許文献１および特許文献２参照）。
また、酸化物半導体を有するトランジスタを画素回路の一部に用いる構成の撮像装置が特
許文献３に開示されている。
また、酸化物半導体を有するトランジスタは、高温下でも低いオフ電流特性を示すことが
特許文献４に開示されている。
特開２００７－１２３８６１号公報 特開２００７－９６０５５号公報 特開２０１１－１１９７１１号公報 特開２０１２－２５６０２０号公報
撮像装置は様々な製造装置に備えられ、用途によっては高温下などの厳しい環境下での動
作が求められる。シリコンを用いたトランジスタは、温度によってその電気特性が変化し
やすい。そのため、当該トランジスタを有する撮像装置を高温下で用いるには、撮像装置
に冷却機構を備える構成や、高温部と撮像装置との間に一定の距離を設ける構成が必要と
なる。
このような課題に対して、高温下でも安定な撮像手法が望まれる。また、当該撮像手法を
実行できる安価なシステムが望まれる。
したがって、本発明の一態様では、高温下で安定に動作する撮像システムを提供すること
を目的の一つとする。または、紫外光を検出することのできる撮像システムを提供するこ
とを目的の一つとする。または、紫外光で動作の制御を行う撮像システムを提供すること
を目的の一つとする。または、信頼性の高い撮像システムを提供することを目的の一つと
する。または、新規な撮像システムなどを提供することを目的の一つとする。
または、局所的な高温部の確認が容易に行える製造装置を提供することを目的の一つとす
る。または、スループットの高い製造装置を提供することを目的の一つとする。または、
アライメントの制御が容易な製造装置を提供することを目的の一つとする。または、新規
な製造装置などを提供することを目的の一つとする。
なお、これらの課題の記載は、他の課題の存在を妨げるものではない。なお、本発明の一
態様は、これらの課題の全てを解決する必要はないものとする。なお、これら以外の課題
は、明細書、図面、請求項などの記載から、自ずと明らかとなるものであり、明細書、図
面、請求項などの記載から、これら以外の課題を抽出することが可能である。
本発明の一態様は、紫外光を利用した撮像システム、または当該撮像システムを有する製
造装置に関する。
本発明の一態様は、撮像素子と、光源と、を有する撮像システムであって、撮像素子は、
画素を有し、画素は光電変換素子および電荷保持部を有し、光源は紫外光を被写体に照射
する機能を有し、被写体を反射または透過した紫外光は、光電変換素子に照射される構成
を有し、光電変換素子は、紫外光の照射時に電荷保持部の電位を変化させる機能を有し、
光電変換素子は、紫外光の非照射時に電荷保持部の電位を保持する機能を有することを特
徴とする撮像システムである。
画素は、第１のトランジスタと、第２のトランジスタと、第３のトランジスタと、第４の
トランジスタと、を有し、第１のトランジスタは光電変換素子として機能し、第１のトラ
ンジスタのソースまたはドレインの一方は、第２のトランジスタのソースまたはドレイン
の一方と電気的に接続され、第１のトランジスタのソースまたはドレインの一方は、第３
のトランジスタのゲートと電気的に接続され、第３のトランジスタのソースまたはドレイ
ンの一方は、第４のトランジスタのソースまたはドレインの一方と電気的に接続されてい
る構成とすることができる。
第１乃至第４のトランジスタは酸化物半導体を有する構成とすることができる。酸化物半
導体は、Ｉｎと、Ｚｎと、Ｍ（ＭはＡｌ、Ｇａ、ＹまたはＳｎ）と、を有することが好ま
しい。
本発明の他の一態様は、上記撮像システムと、Ｘ軸方向、Ｙ軸方向、およびθ軸方向に移
動可能なステージと、Ｚ軸方向に移動可能な熱圧着ヘッドと、を有することを特徴とする
製造装置である。
撮像素子および光源は、筐体に格納され、当該筐体は、熱圧着ヘッドに固定されている構
成とすることができる。
または、撮像素子は、筐体に格納され、光源は、ステージに格納され、筐体は、前記熱圧
着ヘッドに固定されている構成とすることができる。
本発明の一態様を用いることで、高温下で安定に動作する撮像システムを提供することが
できる。または、紫外光を検出することのできる撮像システムを提供することができる。
または、紫外光で動作の制御を行う撮像システムを提供することができる。または、信頼
性の高い撮像システムを提供することができる。または、新規な撮像システムなどを提供
することができる。
または、局所的な高温部の確認が容易に行える製造装置を提供することができる。または
、スループットの高い製造装置を提供することができる。または、アライメントの制御が
容易な製造装置を提供することができる。または、新規な製造装置などを提供することが
できる。
なお、本発明の一態様はこれらの効果に限定されるものではない。例えば、本発明の一態
様は、場合によっては、または、状況に応じて、これらの効果以外の効果を有する場合も
ある。または、例えば、本発明の一態様は、場合によっては、または、状況に応じて、こ
れらの効果を有さない場合もある。
撮像システムを説明するブロック図。 画素を説明する回路図および画素の動作を説明するタイミングチャート。 画素を説明する回路図。 画素を説明する回路図。 画素を説明する回路図および画素の動作を説明するタイミングチャート。 画素を説明する回路図および画素の動作を説明するタイミングチャート。 画素を説明する回路図および画素の動作を説明するタイミングチャート。 画素を説明する回路図。 画素を説明する回路図。 画素の動作を説明するタイミングチャート。 撮像装置の構成を説明する断面図。 撮像装置の構成を説明する断面図。 撮像装置の構成を説明する断面図。 撮像装置を説明するブロック図およびＡ／Ｄ変換回路のブロック図。 熱圧着装置を説明する図。 カメラおよび光源を説明する図。 熱圧着装置の動作を説明する図。 熱圧着装置の動作を説明する図。 カメラの設置位置を説明する図。 トランジスタを説明する上面図および断面図。 トランジスタを説明する上面図および断面図。 トランジスタを説明する上面図および断面図。 トランジスタを説明する上面図および断面図。 トランジスタを説明する上面図および断面図。 トランジスタを説明する上面図および断面図。 トランジスタを説明する上面図および断面図。 トランジスタを説明する上面図および断面図。 酸化物半導体の原子数比の範囲を説明する図。 ＩｎＭＺｎＯ４の結晶を説明する図。 酸化物半導体の積層構造におけるバンド図。 ＣＡＡＣ－ＯＳおよび単結晶酸化物半導体のＸＲＤによる構造解析を説明する図、ならびにＣＡＡＣ－ＯＳの制限視野電子回折パターンを示す図。 ＣＡＡＣ－ＯＳの断面ＴＥＭ像、ならびに平面ＴＥＭ像およびその画像解析像。 ｎｃ－ＯＳの電子回折パターンを示す図、およびｎｃ－ＯＳの断面ＴＥＭ像。 ａ－ｌｉｋｅ ＯＳの断面ＴＥＭ像。 Ｉｎ－Ｇａ－Ｚｎ酸化物の電子照射による結晶部の変化を示す図。 撮像素子を収めたパッケージの斜視図および断面図。 撮像素子を収めたパッケージの斜視図および断面図。 紫外光照射時のトランジスタのオフ電流特性を説明する図。
実施の形態について、図面を用いて詳細に説明する。但し、本発明は以下の説明に限定さ
れず、本発明の趣旨およびその範囲から逸脱することなくその形態および詳細を様々に変
更し得ることは当業者であれば容易に理解される。したがって、本発明は以下に示す実施
の形態の記載内容に限定して解釈されるものではない。なお、以下に説明する発明の構成
において、同一部分または同様な機能を有する部分には同一の符号を異なる図面間で共通
して用い、その繰り返しの説明は省略することがある。なお、図を構成する同じ要素のハ
ッチングを異なる図面間で適宜省略または変更する場合もある。
なお、第１、第２として付される序数詞は便宜的に用いるものであり、工程順または積層
順を示すものではない。そのため、例えば、「第１の」を「第２の」または「第３の」な
どと適宜置き換えて説明することができる。また、本明細書などに記載されている序数詞
と、本発明の一態様を特定するために用いられる序数詞は一致しない場合がある。
例えば、本明細書等において、ＸとＹとが接続されている、と明示的に記載されている場
合は、ＸとＹとが電気的に接続されている場合と、ＸとＹとが機能的に接続されている場
合と、ＸとＹとが直接接続されている場合とが、本明細書等に開示されているものとする
。したがって、所定の接続関係、例えば、図または文章に示された接続関係に限定されず
、図または文章に示された接続関係以外のものも、図または文章に記載されているものと
する。
ここで、Ｘ、Ｙは、対象物（例えば、装置、素子、回路、配線、電極、端子、導電膜、層
、など）であるとする。
ＸとＹとが直接的に接続されている場合の一例としては、ＸとＹとの電気的な接続を可能
とする素子（例えば、スイッチ、トランジスタ、容量素子、インダクタ、抵抗素子、ダイ
オード、表示素子、発光素子、負荷など）が、ＸとＹとの間に接続されていない場合であ
り、ＸとＹとの電気的な接続を可能とする素子（例えば、スイッチ、トランジスタ、容量
素子、インダクタ、抵抗素子、ダイオード、表示素子、発光素子、負荷など）を介さずに
、ＸとＹとが、接続されている場合である。
ＸとＹとが電気的に接続されている場合の一例としては、ＸとＹとの電気的な接続を可能
とする素子（例えば、スイッチ、トランジスタ、容量素子、インダクタ、抵抗素子、ダイ
オード、表示素子、発光素子、負荷など）が、ＸとＹとの間に１個以上接続されることが
可能である。なお、スイッチは、オンオフが制御される機能を有している。つまり、スイ
ッチは、導通状態（オン状態）、または、非導通状態（オフ状態）になり、電流を流すか
流さないかを制御する機能を有している。または、スイッチは、電流を流す経路を選択し
て切り替える機能を有している。なお、ＸとＹとが電気的に接続されている場合は、Ｘと
Ｙとが直接的に接続されている場合を含むものとする。
ＸとＹとが機能的に接続されている場合の一例としては、ＸとＹとの機能的な接続を可能
とする回路（例えば、論理回路（インバータ、ＮＡＮＤ回路、ＮＯＲ回路など）、信号変
換回路（Ｄ／Ａ変換回路、Ａ／Ｄ変換回路、ガンマ補正回路など）、電位レベル変換回路
（電源回路（昇圧回路、降圧回路など）、信号の電位レベルを変えるレベルシフタ回路な
ど）、電圧源、電流源、切り替え回路、増幅回路（信号振幅または電流量などを大きく出
来る回路、オペアンプ、差動増幅回路、ソースフォロワ回路、バッファ回路など）、信号
生成回路、記憶回路、制御回路など）が、ＸとＹとの間に１個以上接続されることが可能
である。なお、一例として、ＸとＹとの間に別の回路を挟んでいても、Ｘから出力された
信号がＹへ伝達される場合は、ＸとＹとは機能的に接続されているものとする。なお、Ｘ
とＹとが機能的に接続されている場合は、ＸとＹとが直接的に接続されている場合と、Ｘ
とＹとが電気的に接続されている場合とを含むものとする。
なお、ＸとＹとが電気的に接続されている、と明示的に記載されている場合は、ＸとＹと
が電気的に接続されている場合（つまり、ＸとＹとの間に別の素子または別の回路を挟ん
で接続されている場合）と、ＸとＹとが機能的に接続されている場合（つまり、ＸとＹと
の間に別の回路を挟んで機能的に接続されている場合）と、ＸとＹとが直接接続されてい
る場合（つまり、ＸとＹとの間に別の素子または別の回路を挟まずに接続されている場合
）とが、本明細書等に開示されているものとする。つまり、電気的に接続されている、と
明示的に記載されている場合は、単に、接続されている、とのみ明示的に記載されている
場合と同様な内容が、本明細書等に開示されているものとする。
なお、例えば、トランジスタのソース（または第１の端子など）が、Ｚ１を介して（また
は介さず）、Ｘと電気的に接続され、トランジスタのドレイン（または第２の端子など）
が、Ｚ２を介して（または介さず）、Ｙと電気的に接続されている場合や、トランジスタ
のソース（または第１の端子など）が、Ｚ１の一部と直接的に接続され、Ｚ１の別の一部
がＸと直接的に接続され、トランジスタのドレイン（または第２の端子など）が、Ｚ２の
一部と直接的に接続され、Ｚ２の別の一部がＹと直接的に接続されている場合では、以下
のように表現することが出来る。
例えば、「ＸとＹとトランジスタのソース（または第１の端子など）とドレイン（または
第２の端子など）とは、互いに電気的に接続されており、Ｘ、トランジスタのソース（ま
たは第１の端子など）、トランジスタのドレイン（または第２の端子など）、Ｙの順序で
電気的に接続されている。」と表現することができる。または、「トランジスタのソース
（または第１の端子など）は、Ｘと電気的に接続され、トランジスタのドレイン（または
第２の端子など）はＹと電気的に接続され、Ｘ、トランジスタのソース（または第１の端
子など）、トランジスタのドレイン（または第２の端子など）、Ｙは、この順序で電気的
に接続されている」と表現することができる。または、「Ｘは、トランジスタのソース（
または第１の端子など）とドレイン（または第２の端子など）とを介して、Ｙと電気的に
接続され、Ｘ、トランジスタのソース（または第１の端子など）、トランジスタのドレイ
ン（または第２の端子など）、Ｙは、この接続順序で設けられている」と表現することが
できる。これらの例と同様な表現方法を用いて、回路構成における接続の順序について規
定することにより、トランジスタのソース（または第１の端子など）と、ドレイン（また
は第２の端子など）とを、区別して、技術的範囲を決定することができる。
または、別の表現方法として、例えば、「トランジスタのソース（または第１の端子など
）は、少なくとも第１の接続経路を介して、Ｘと電気的に接続され、前記第１の接続経路
は、第２の接続経路を有しておらず、前記第２の接続経路は、トランジスタを介した、ト
ランジスタのソース（または第１の端子など）とトランジスタのドレイン（または第２の
端子など）との間の経路であり、前記第１の接続経路は、Ｚ１を介した経路であり、トラ
ンジスタのドレイン（または第２の端子など）は、少なくとも第３の接続経路を介して、
Ｙと電気的に接続され、前記第３の接続経路は、前記第２の接続経路を有しておらず、前
記第３の接続経路は、Ｚ２を介した経路である。」と表現することができる。または、「
トランジスタのソース（または第１の端子など）は、少なくとも第１の接続経路によって
、Ｚ１を介して、Ｘと電気的に接続され、前記第１の接続経路は、第２の接続経路を有し
ておらず、前記第２の接続経路は、トランジスタを介した接続経路を有し、トランジスタ
のドレイン（または第２の端子など）は、少なくとも第３の接続経路によって、Ｚ２を介
して、Ｙと電気的に接続され、前記第３の接続経路は、前記第２の接続経路を有していな
い。」と表現することができる。または、「トランジスタのソース（または第１の端子な
ど）は、少なくとも第１の電気的パスによって、Ｚ１を介して、Ｘと電気的に接続され、
前記第１の電気的パスは、第２の電気的パスを有しておらず、前記第２の電気的パスは、
トランジスタのソース（または第１の端子など）からトランジスタのドレイン（または第
２の端子など）への電気的パスであり、トランジスタのドレイン（または第２の端子など
）は、少なくとも第３の電気的パスによって、Ｚ２を介して、Ｙと電気的に接続され、前
記第３の電気的パスは、第４の電気的パスを有しておらず、前記第４の電気的パスは、ト
ランジスタのドレイン（または第２の端子など）からトランジスタのソース（または第１
の端子など）への電気的パスである。」と表現することができる。これらの例と同様な表
現方法を用いて、回路構成における接続経路について規定することにより、トランジスタ
のソース（または第１の端子など）と、ドレイン（または第２の端子など）とを、区別し
て、技術的範囲を決定することができる。
なお、これらの表現方法は、一例であり、これらの表現方法に限定されない。ここで、Ｘ
、Ｙ、Ｚ１、Ｚ２は、対象物（例えば、装置、素子、回路、配線、電極、端子、導電膜、
層、など）であるとする。
なお、回路図上は独立している構成要素同士が電気的に接続しているように図示されてい
る場合であっても、１つの構成要素が、複数の構成要素の機能を併せ持っている場合もあ
る。例えば配線の一部が電極としても機能する場合は、一の導電膜が、配線の機能、およ
び電極の機能の両方の構成要素の機能を併せ持っている。したがって、本明細書における
電気的に接続とは、このような、一の導電膜が、複数の構成要素の機能を併せ持っている
場合も、その範疇に含める。
なお、「膜」という言葉と、「層」という言葉とは、場合によっては、または、状況に応
じて、互いに入れ替えることが可能である。例えば、「導電層」という用語を、「導電膜
」という用語に変更することが可能な場合がある。または、例えば、「絶縁膜」という用
語を、「絶縁層」という用語に変更することが可能な場合がある。
なお、一般的に、電位（電圧）は、相対的なものであり、基準の電位からの相対的な大き
さによって大きさが決定される。したがって、「接地」「ＧＮＤ」「グラウンド」などと
記載されている場合であっても、必ずしも、電位が０ボルトであるとは限らないものとす
る。例えば、回路で最も低い電位を基準として、「接地」や「ＧＮＤ」を定義する場合も
ある。または、回路で中間くらいの電位を基準として、「接地」や「ＧＮＤ」を定義する
場合もある。その場合には、その電位を基準として、正の電位と負の電位が規定されるこ
ととなる。
（実施の形態１）
本実施の形態では、本発明の一態様である撮像システムについて、図面を参照して説明す
る。
本発明の一態様は、撮像素子と、光源と、を有し、光源から照射され、被写体を反射また
は透過した光によって撮像素子を動作させる撮像システムである。
撮像素子は紫外光に感度を有する光電変換素子を有する。当該光電変換素子、および撮像
素子の画素が有するトランジスタには、酸化物半導体を活性層とするトランジスタ（以下
、ＯＳトランジスタ）を用いることができる。ＯＳトランジスタは電気特性が熱的に安定
であり、高温下での撮像が容易となる。
光電変換素子にＯＳトランジスタを用いることで、フォトダイオードなどの光電変換素子
を別途設ける必要がなくなることから、撮像素子の製造コストを低減することができる。
また、ＯＳトランジスタを用いた光電変換素子は、紫外光の照射で導通を制御できること
から、画素回路のスイッチング用トランジスタを削減することができる。したがって、画
素サイズを小さくすることが容易となり、画素密度を高めることができる。または、光電
変換素子として用いるＯＳトランジスタのサイズ（または数）を大きくして光感度を高め
ることができる。
また、酸化物半導体を半導体層とするトランジスタはオフ電流が小さく、撮像素子の画素
内にデータを保持するメモリを簡易に構成することができる。
図１は、本発明の一態様の撮像システム１０の構成を説明する模式図である。撮像システ
ム１０は、撮像素子１１と、光学系１２と、光源１３ａと、光源１３ｂと、撮像システム
１０の制御等を行う回路１５と、撮像素子１１が出力するアナログデータをデジタル変換
する回路１６を有する。なお、被写体１４は任意であり、撮像システム１０の構成要素に
含めなくてもよい。
また、撮像システム１０は、光源１３ａおよび光源１３ｂの両者を有する構成であっても
よいが、いずれか一方のみを有する構成であってもよい。
光源１３ａは、被写体１４の上面に向けて光の照射が行える位置に設けられる。
光源１３ｂは、被写体１４の下面に向けて光の照射が行える位置に設けられ、被写体１４
が光源から発する光に対して透光性を有する場合に用いることができる。
光源１３ａ、１３ｂは、波長が４５０ｎｍより短い光を発することが好ましく、波長が４
００ｎｍより短い光を発することがより好ましく、波長が３８０ｎｍより短い光であって
、２００ｎｍ以上の光を発することがさらに好ましい。すなわち、光源１３ａ、１３ｂが
発する光は、紫外光であることが好ましい。なお、図１では光源１３ａまたは光源１３ｂ
が発して被写体に照射される紫外光をＵＶ１とする。
具体的には、ＵＶランプ、ブラックライト、ＬＥＤ、レーザなどを光源１３ａ、１３ｂに
用いることができる。ただし、撮像素子を動作させるには高速でオンオフを繰り返す必要
があるため、反応性がよく安価なＬＥＤを用いることが好ましい。
光学系１２は単数または複数のレンズを有し、撮像素子１１の受光部に被写体像を結像す
る役割を有する。上述したように紫外光のような短波長の光を用いるため、短波長の光の
透過率が高い材料をレンズに用いることが好ましい。例えば、当該材料としては石英また
は蛍石（フッ化カルシウム）を用いることが好ましい。なお、図１では被写体を反射また
は透過して光学系１２および撮像素子１１に入射される紫外光をＵＶ２とする。
撮像素子１１は、画素、画素を駆動する回路などを有することができる。
回路１５は、撮像素子１１と光源１３ａ、１３ｂを制御する。回路１５が光源１３ａ、１
３ｂから光を発するタイミングを制御することによって、撮像素子１１は画像データを取
得する動作を行うことができる。
回路１６は、Ａ／Ｄコンバータなどを有することができ、当該Ａ／Ｄコンバータが有する
回路は、シリコンをチャネル形成領域に有するトランジスタ（以下、Ｓｉトランジスタ）
を用いて形成することが好ましい。なお、高温下での動作が想定される用途では、回路１
６は、撮像素子１１から離して設置することが好ましい。
図２（Ａ）は、撮像素子１１が有する画素２０の回路図の一例である。なお、図２（Ａ）
などにおいてはトランジスタがｎ－ｃｈ型である場合の例を示すが、本発明の一態様はこ
れに限定されず、一部のトランジスタをｐ－ｃｈ型トランジスタに置き換えてもよい。
画素２０は、トランジスタ４１乃至４４を有する。トランジスタ４１のソースまたはドレ
インの一方は、トランジスタ４２のソースまたはドレインの一方と電気的に接続される。
トランジスタ４１のソースまたはドレインの一方は、トランジスタ４３のゲートに電気的
に接続される。トランジスタ４３のソースまたはドレインの一方は、トランジスタ４４の
ソースまたはドレインの一方と電気的に接続される。
ここで、トランジスタ４１のソースまたはドレインの一方、トランジスタ４２のソースま
たはドレインの一方、およびトランジスタ４３のゲートが接続されるノードＦＤを電荷保
持部とする。なお、図３（Ａ）に示すように、ノードＦＤと配線７４（例えばＶＳＳ）と
の間に容量素子Ｃ１が接続される構成であってもよい。
図２（Ａ）において、トランジスタ４１のソースまたはドレインの他方は、配線７１（Ｖ
ＰＤ）に電気的に接続される。トランジスタ４２のソースまたはドレインの他方は、配線
７２（ＶＲＳ）に電気的に接続される。トランジスタ４３のソースまたはドレインの他方
は、配線７３（ＶＰＩ）に電気的に接続される。トランジスタ４４のソースまたはドレイ
ンの他方は、配線９１（ＯＵＴ１）に電気的に接続される。
なお、図２（Ａ）に示すトランジスタと、配線との接続形態は一例であり、それぞれのト
ランジスタが異なる配線と電気的に接続される場合や、複数のトランジスタが同一の配線
に電気的に接続される場合もある。
配線７１（ＶＰＤ）、配線７２（ＶＲＳ）および配線７３（ＶＰＩ）は、電源線としての
機能を有することができる。例えば、配線７１（ＶＰＤ）は、低電位電源線として機能さ
せることができる。配線７２（ＶＲＳ）および配線７３（ＶＰＩ）は、高電位電源線とし
て機能させることができる。または、配線７１（ＶＰＤ）を高電位電源線として機能させ
、配線７２（ＶＲＳ）を低電位電源線として機能させてもよい。
トランジスタ４１のゲートは、配線６１（ＯＢ）と電気的に接続される。トランジスタ４
２のゲートは、配線６２（ＲＳ）と電気的に接続される。トランジスタ４４のゲートは、
配線６３（ＳＥ）と電気的に接続される。
配線６１（ＯＢ）、配線６２（ＲＳ）および配線６３（ＳＥ）は、それぞれが接続される
トランジスタの導通を制御する信号線として機能させることができる。ただし、配線６１
（ＯＢ）はトランジスタ４１を常時オフ状態とする定電位が供給できればよい。また、配
線７１（ＶＰＤ）を低電位電源線として使用する場合は、図３（Ｂ）に示すようにトラン
ジスタ４１のゲートと配線７１（ＶＰＤ）を電気的に接続したダイオード接続の構成とし
、配線６１（ＯＢ）を省いてもよい。なお、トランジスタの導通とは、ソースとドレイン
間の抵抗が下がり、導通状態になることをいう。
トランジスタ４１は、光電変換素子として機能させることができる。トランジスタ４２は
、ノードＦＤの電位をリセットする機能を有することができる。トランジスタ４３は、ノ
ードＦＤの電位に対応した出力を行う機能を有することができる。トランジスタ４４は、
画素２０を選択する機能を有することができる。
なお、上述した画素２０の構成は一例であり、一部の回路、一部のトランジスタ、一部の
容量素子、または一部の配線等が含まれない場合もある。または、上述した構成に含まれ
ない回路、トランジスタ、容量素子、配線等が含まれる場合もある。また、一部の配線の
接続形態が上述した構成とは異なる場合もある。
本発明の一態様では、光電変換素子としてＯＳトランジスタを用いる。ＯＳトランジスタ
は熱的に安定であり、高温下でも電気特性の変動は小さい。一方で、シリコンを用いたｐ
ｎ型フォトダイオードなどでは、高温下での電気特性の変動が大きい。特に暗電流が大き
く増加するため、高温下での撮像には不向きである。
ＯＳトランジスタはオフ電流が非常に小さい（数ｙＡ／μｍ（チャネル幅）：８５℃）と
いう特徴があるが、紫外光などの波長の短い光の照射に対してオフ電流が大きく変化する
。なお、トランジスタ４２乃至４４もＯＳトランジスタで形成する場合は、光照射による
電気特性の変動を抑えるために遮光することが好ましい。
図３８（Ａ）は、Ｉｎ－Ｇａ－Ｚｎ酸化物を用いたボトムゲート型トランジスタ（Ｌ／Ｗ
＝３μｍ／５０μｍ）のチャネル形成領域に、光強度を一定とし、光の波長を変化させて
照射したときのオフ電流（Ｖｇｓ＝－５Ｖ、Ｖｄｓ＝１Ｖおよび１０Ｖ時のドレイン電流
）の変化を示す図である。なお、電流測定機の測定下限は１Ｅ－１３Ａであり、波長４５
０ｎｍより長波長側の光を照射したときの実際の電流は、さらに小さいといえる。
また、図３８（Ｂ）は、Ｉｎ－Ｇａ－Ｚｎ酸化物を用いたボトムゲート型トランジスタ（
Ｌ／Ｗ＝３μｍ／１００００μｍ）のチャネル形成領域に、３５０ｎｍの光の強度を変化
させて照射したときのオフ電流（Ｖｇｓ＝－５Ｖ、Ｖｄｓ＝１Ｖおよび１０Ｖ）の変化を
示す図である。
図３８（Ａ）、（Ｂ）より、波長４５０ｎｍより短波長側の光を照射すると、短波長であ
るほど、オフ電流は大きくなる。また、波長３５０ｎｍの光照射において照射強度が大き
いほどオフ電流は大きくなる。すなわち、ＯＳトランジスタのオフ電流は、紫外光などの
波長の短い光に対して感度を有することがわかる。したがって、紫外光などの適切な波長
の光に対して、ＯＳトランジスタは光電変換素子として動作させることができる。
また、図３８（Ａ）より、ＯＳトランジスタは紫外光などの光が照射されていない状態で
は、極めてオフ電流が低い状態であるため、高機能の光スイッチとしても動作する。当該
トランジスタはゲートにオフ状態となる電位が供給されている状態において、光が照射さ
れていない状態では非導通であり、光が照射されると当該光強度に応じて導通する。
光照射によって導通状態が変化する動作は、シリコンを用いたフォトダイオードなどと同
様であるが、当該フォトダイオードは暗電流が比較的大きい。したがって、ノードＦＤの
電位を保持するためにトランジスタなどのスイッチを直列に接続する必要がある。本発明
の一態様では、ＯＳトランジスタを光電変換素子およびスイッチを兼ねた要素として利用
することができる。
図２（Ａ）に示す画素２０の動作方法の一例を図２（Ｂ）に示すタイミングチャートを用
いて説明する。なお、図１に示すように、光源１３ａまたは光源１３ｂが発して被写体に
照射される紫外光をＵＶ１とする。また、被写体を反射または透過して光学系１２および
撮像素子１１に入射される紫外光をＵＶ２とする。また、配線７１（ＶＰＤ）は低電位（
例えばＶＳＳ）とする。配線７２（ＶＲＳ）および配線７３（ＶＰＩ）は高電位（例えば
ＶＤＤ）とする。
なお、配線６１（ＯＢ）は、トランジスタ４１を常時オフ状態とするため、好ましくはソ
ース電位（配線７１（ＶＰＤ）の電位）より１乃至２ボルト程度低い電位とする。以下の
説明において、“Ｈ”は高電位、“Ｌ”は低電位を意味する。
時刻Ｔ１において、配線６２の電位を“Ｈ”とするとトランジスタ４２が導通し、ノード
ＦＤの電位が“Ｈ”となる（リセット動作）。
時刻Ｔ２において、配線６２の電位を“Ｌ”とし、ＵＶ１の照射を開始するとＵＶ２がト
ランジスタ４１に照射され、ＵＶ２の照射強度に応じてトランジスタ４１のオフ電流が上
昇する。すなわち、トランジスタ４１が導通し、ノードＦＤの電位が低下し始める（蓄積
動作）。
時刻Ｔ３において、ＵＶ１の照射を終了すると、トランジスタ４１のオフ電流が瞬時に低
下しノードＦＤの電位が保持される（保持動作）。
時刻Ｔ４乃至Ｔ５において、配線６３の電位を“Ｈ”とするとトランジスタ４４が導通し
、ノードＦＤの電位に従って画像データが配線９１（ＯＵＴ１）に出力される。
以上のように、スイッチング動作の一部を光照射で制御することで、画素２０での撮像動
作を行うことができる。
なお、トランジスタ４１はトランジスタ４２乃至４４よりもチャネル幅が大きいことが好
ましい。または、図４（Ａ）に示すようにトランジスタ４１は複数のトランジスタが並列
に接続された構成であってもよい。このような構成とすることによって、光照射時の電流
値を増大させることができる。なお、図４（Ａ）ではトランジスタ４１を３つのトランジ
スタで構成する例を示しているが、２つまたは４つ以上のトランジスタで構成してもよい
。
また、画素２０は、図４（Ｂ）に示すように、トランジスタ４５を有する構成であっても
よい。この場合、ノードＦＤの電位を制御するスイッチング動作は、光照射ではなく、ト
ランジスタ４５を配線６４（ＴＸ）の電位で操作することで行う。光照射によるスイッチ
ング動作を行わないため、光源１３ａおよび光源１３ｂの一方または両方は常時点灯であ
ってもよい。
また、画素２０は、図５（Ａ）に示すように、トランジスタ４２を省いた構成であっても
よい。この場合は、配線７１（ＶＰＤ）および配線６１（ＯＢ）の電位が可変できる構成
とする。図５（Ｂ）に当該構成の画素２０の動作を説明するタイミングチャートを示す。
時刻Ｔ１に配線７１（ＶＰＤ）および配線６１（ＯＢ）の電位を“Ｈ”とすることで、リ
セット動作を行う。そして、時刻Ｔ２で配線７１（ＶＰＤ）および配線６１（ＯＢ）の電
位を“Ｌ”とし、ＵＶ１の照射を開始することで蓄積動作を行う。以降の動作は図２（Ｂ
）に示すタイミングチャートの説明と同じである。当該構成では、３つのトランジスタと
、２つの電源線と、２つの信号線で画素を構成することができる。
また、画素２０は、図６（Ａ）に示すように、トランジスタ４１をダイオード接続とする
ことで、図５（Ａ）の構成からさらに配線６１（ＯＢ）を省いた構成とすることもできる
。この場合は、配線７１（ＶＰＤ）がトランジスタ４１のゲートと電気的に接続されてい
るため、図６（Ｂ）のタイミングチャートに示すように配線６１（ＯＢ）の制御が不要と
なる。それ以外の動作は図５（Ｂ）に示すタイミングチャートの説明と同じである。当該
構成では、３つのトランジスタと、２つの電源線と、１つの信号線で画素を構成すること
ができる。
また、画素２０は、図７（Ａ）に示すように、配線７１（ＶＰＤ）を省き、トランジスタ
４１のソースまたはドレインの他方を配線７３（ＶＰＩ）に電気的に接続する構成とする
こともできる。この場合、図７（Ｂ）のタイミングチャートに示すように、時刻Ｔ１にお
いて、配線７３（ＶＰＩ）の電位を“Ｌ”とし、配線６１（ＯＢ）の電位を“Ｈ”とする
ことで、ノードＦＤの電位を“Ｌ”にリセットする。そして、時刻Ｔ２で配線７３（ＶＰ
Ｉ）の電位を“Ｈ”とし、配線６１（ＯＢ）の電位を“Ｌ”とし、ＵＶ１の照射を開始す
ることで、蓄積動作を行う。以降の動作は図２（Ｂ）に示すタイミングチャートの説明と
同じである。当該構成では、３つのトランジスタと、１つの電源線と、２つの信号線で画
素を構成することができる。
図５（Ａ）、図６（Ａ）および図７（Ａ）に示す画素２０の構成では、トランジスタや配
線を削減することができ、画素密度を高めやすくなる。また、画素の動作制御も容易とな
る。
また、画素２０に用いるトランジスタは、図８（Ａ）に示すように、トランジスタ４１乃
至トランジスタ４４にバックゲートを設けた構成であってもよい。図８（Ａ）はバックゲ
ートに定電位を印加する構成であり、しきい値電圧を制御することができる。なお、配線
７７および配線７８は電気的に接続することもできる。
それぞれのバックゲートに接続される配線７５乃至７８には、個別に異なる電位を供給す
ることができる。または、図８（Ｂ）に示すように、トランジスタ４１およびトランジス
タ４４は、フロントゲートとバックゲートが電気的に接続される構成であってもよい。
ｎ－ｃｈ型のトランジスタでは、バックゲートにソース電位よりも低い電位を印加すると
、しきい値電圧はプラス方向にシフトする。逆に、バックゲートにソース電位よりも高い
電位を印加すると、しきい値電圧はマイナス方向にシフトする。したがって、予め定めら
れたゲート電圧で各トランジスタのオン、オフを制御する場合、バックゲートにソース電
位よりも低い電位を印加すると、オフ電流を小さくすることができる。また、バックゲー
トにソース電位よりも高い電位を印加すると、オン電流を大きくすることができる。
図２（Ａ）などに示す画素回路では、ノードＦＤの電位保持能力が高いことが望まれるた
め、トランジスタ４１、４２にはオフ電流の低いトランジスタを用いることが好ましい。
トランジスタ４１、４２のバックゲートにソース電位よりも低い電位を印加することで、
オフ電流をより小さくすることができる。したがって、ノードＦＤの電位保持能力を高め
ることができる。
また、信号を出力するトランジスタ４３、および当該信号のパスとなるトランジスタ４４
にはオン電流の高いトランジスタを用いることが好ましい。トランジスタ４３、４４のバ
ックゲートにソース電位よりも高い電位を印加することで、オン電流をより大きくするこ
とができる。したがって、配線９１（ＯＵＴ１）に出力される読み出し電位を速やかに確
定することができる、すなわち、高い周波数で動作させることができる。
また、撮像装置の内部では、各電源電位の他、信号電位および上記バックゲートに印加す
る電位など、複数の電位を用いる。撮像装置の外部から複数の電位を供給すると、端子数
などが増加するため、撮像装置の内部で複数の電位を生成する電源回路を有していること
が好ましい。
また、本発明の一態様の画素回路は、図９に示すように複数の画素でトランジスタを共有
する構成としてもよい。
図９に示すトランジスタ共有型の画素は、画素２０ａ乃至２０ｄのそれぞれがトランジス
タ４１およびトランジスタ４５を個別に有し、トランジスタ４２、４３、４４および容量
素子Ｃ１を共有している構成である。画素２０ａ乃至２０ｄが有するトランジスタ４５の
それぞれは、配線６４ａ乃至６４ｄで動作が制御される。
図９に示す画素回路は、配線９１（ＯＵＴ１）が延在する方向（以下、垂直方向）に並ん
だ複数の画素（画素２０ａ、２０ｂ、２０ｃ、２０ｄ）でトランジスタを共有する構成を
示しているが、配線６３（ＳＥ）が延在する方向（以下、水平方向）に並んだ複数の画素
でトランジスタを共有する構成であってもよい。または、水平垂直方向に並んだ複数の画
素でトランジスタを共有する構成であってもよい。
また、トランジスタを共有する画素数は４画素に限らず、２画素、３画素、または５画素
以上であってもよい。
図９に示すトランジスタ共有型の画素は、ローリングシャッタ方式およびグローバルシャ
ッタ方式のいずれの方式でも動作させることができる。ローリングシャッタ方式では、各
画素毎に順次撮像動作および読み出し動作を行えばよい。
グローバルシャッタ方式の動作方法の一例を図１０のタイミングチャートを用いて説明す
る。なお、図９に示すトランジスタ共有型の画素において、画素２０ａ乃至２０ｄのそれ
ぞれが有するトランジスタ４１およびトランジスタ４５を接続する配線をノードＦＤａ乃
至ノードＦＤｄとする。また、配線７１（ＶＰＤ）は低電位とする。配線７３（ＶＰＩ）
は高電位とする。配線６１（ＯＢ）は、トランジスタ４１が常時オフ状態となる電位とす
る。
時刻Ｔ１において、配線６２の電位を“Ｈ”、配線６４ａ乃至６４ｄの電位を“Ｈ”とす
ると、トランジスタ４２および各トランジスタ４５が導通し、ノードＦＤおよびノードＦ
Ｄａ乃至ノードＦＤｄの電位が“Ｈ”となる（リセット動作）。
時刻Ｔ２において、配線６２の電位を“Ｌ”、配線６４ａ乃至６４ｄの電位を“Ｌ”とし
、ＵＶ１の照射を開始するとＵＶ２が各トランジスタ４１に照射され、ＵＶ２の照射強度
に応じて各トランジスタ４１のオフ電流が上昇する。すなわち、トランジスタ４１が導通
し、ノードＦＤａ乃至ノードＦＤｄの電位が低下し始める（蓄積動作）。
時刻Ｔ３において、ＵＶ１の照射を終了すると、各トランジスタ４１のオフ電流が瞬時に
低下しノードＦＤａ乃至ノードＦＤｄの電位が保持される（保持動作）。
時刻Ｔ４において、配線６４ａの電位を“Ｈ”とすると、画素２０ａのトランジスタ４５
が導通し、ノードＦＤの電位が低下する。そして、配線６３の電位を“Ｈ”とするとトラ
ンジスタ４４が導通し、ノードＦＤの電位に従って画像データが配線９１（ＯＵＴ１）に
出力される。
時刻Ｔ５において、配線６４ａの電位を“Ｌ”としたのち、配線６２の電位を“Ｈ”とし
てノードＦＤをリセットする。そして、次の行の画素２０ｂの読み出し動作に進む。図１
０では時刻Ｔ６、Ｔ７に画素２０ｄの動作を示す。
以上のように、ノードＦＤａ乃至ノードＦＤｄに信号を保持したのち、順次ノードＦＤへ
転送することで全ての画素の信号を読み出すことができる。トランジスタ４１、４２、４
５にオフ電流の低いＯＳトランジスタを用いることで、ノードＦＤａ乃至ノードＦＤｄお
よびノードＦＤの電位を長時間保持することができる。
図１１（Ａ）、（Ｂ）は、図２（Ａ）に示す画素２０の具体的な構成の一例を説明する図
であり、トランジスタ４１、４２、４３、４４のチャネル長方向を表す断面図である。
なお、本実施の形態で説明する断面図において、配線、電極、金属層およびコンタクトプ
ラグ（導電体８８）を個別の要素として図示しているが、それらが電気的に接続している
場合においては、同一の要素として設けられる場合もある。また、配線、電極および金属
層などの要素が導電体８８を介して接続される形態は一例であり、各要素が導電体８８を
介さずに直接接続される場合もある。
基板上、およびトランジスタなどの各要素上には保護膜、層間絶縁膜または平坦化膜とし
ての機能を有する絶縁層８１乃至８３等が設けられる。例えば、絶縁層８１乃至８３は、
酸化シリコン膜、酸化窒化シリコン膜などの無機絶縁膜を用いることができる。または、
アクリル樹脂、ポリイミド樹脂などの有機絶縁膜などを用いてもよい。絶縁層８１乃至８
３等の上面は、必要に応じてＣＭＰ（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌ
ｉｓｈｉｎｇ）法等で平坦化処理を行ってもよい。
なお、図面に示される配線やトランジスタ等の一部が設けられない場合や、図面に示され
ない配線やトランジスタ等が各層に含まれる場合もある。
前述したように、トランジスタ４１にはＯＳトランジスタを用いる。また、トランジスタ
４２乃至４４もＯＳトランジスタであることが好ましい。ＯＳトランジスタは極めて低い
オフ電流特性を有するため、トランジスタ４１およびトランジスタ４２の低いオフ電流特
性によって、ノードＦＤで電荷を保持できる期間を極めて長くすることができる。そのた
め、回路構成や動作方法を複雑にすることなく、全画素で同時に電荷の蓄積動作を行うグ
ローバルシャッタ方式を適用することができる。
また、ＯＳトランジスタは、Ｓｉトランジスタよりも電気特性変動の温度依存性が小さい
ため、極めて広い温度範囲で使用することができる。したがって、ＯＳトランジスタを有
する半導体装置は、自動車、航空機、宇宙機および高温環境で動作する製造装置などへの
搭載にも適している。
図１１（Ａ）は、トップゲート型のＯＳトランジスタをトランジスタ４１乃至４４に用い
た構成である。例えば、ＯＳトランジスタは基板１１５上に形成された絶縁層８１上に設
けられ、酸化物半導体層１３０と、ソース電極またはドレイン電極として機能する導電層
１４０と、ゲート絶縁層として機能する絶縁層１６０と、ゲート電極として機能する導電
層１７０を有する。なお、絶縁層８１はゲート絶縁層としての機能を有することもできる
。また、トランジスタ４１のソースまたはドレインの一方、トランジスタ４２のソースま
たはドレインの一方、およびトランジスタ４３のゲートを電気的に接続する配線６５は、
電荷保持部の一部として機能する。
図１１（Ａ）では、トランジスタ４２乃至４４にバックゲート電極として機能する導電層
１７３を設け、トランジスタ４１には導電層１７３を設けない構成を例示している。トラ
ンジスタ４１をトップゲート型トランジスタとする場合は、基板１１５側から光が入射す
る構成とするため、バックゲート電極は設けない構成とすることが好ましい。また、トラ
ンジスタ４２乃至４４は光照射によるトランジスタの電気特性の変動を抑えるため、金属
層などの遮光できる材料で導電層１７３を設けることが好ましい。
ただし、図１１（Ｂ）に示すように透光性導電層などを用いることでトランジスタ４１に
バックゲート電極として機能する導電層１７４を設けることもできる。
図１２（Ａ）は、ボトムゲート型のＯＳトランジスタをトランジスタ４１乃至４４に用い
た構成である。図１２（Ａ）では、トランジスタ４２乃至４４にバックゲート電極として
機能する導電層１７３を設け、トランジスタ４１には導電層１７３を設けない構成を例示
している。トランジスタ４１をボトムゲート型トランジスタとする場合は、絶縁層８３側
から光が入射する構成とするため、バックゲート電極は設けない構成とすることが好まし
い。また、トランジスタ４２乃至４４は光照射によるトランジスタの電気特性の変動を抑
えるため、金属層などの遮光できる材料で導電層１７３を設けることが好ましい。
ただし、図１２（Ｂ）に示すように透光性導電層などを用いることでトランジスタ４１に
バックゲート電極として機能する導電層１７４を設けることもできる。なお、図１２（Ｂ
）において、配線６１、および導電体８８の一部を破線で示しているが、これは他の要素
とは奥行き方向の位置が異なることを意味している。例えば、図１２（Ａ）に示す配線６
１および配線６１と接続する導電体８８は、図１２（Ａ）に示す断面図とは異なる位置で
導電層１７０と電気的に接続している。
図１３（Ａ）は、画素２０上にマイクロレンズアレイ等を付加した形態の一例の断面図で
ある。当該断面図は、３画素分の画素回路を有する領域の一部を示している。画素２０が
形成される層１２００上には、絶縁層２５００が形成される。絶縁層２５００は可視光に
対して透光性の高い酸化シリコン膜などを用いることができる。また、パッシベーション
膜として窒化シリコン膜を積層する構成としてもよい。また、反射防止膜として、酸化ハ
フニウムなどの誘電体膜を積層する構成としてもよい。
絶縁層２５００上には、遮光層２５１０が形成されてもよい。遮光層２５１０は、斜め方
向から侵入する迷光を遮蔽する機能を有する。遮光層２５１０には、アルミニウム、タン
グステンなどの金属層や当該金属層と反射防止膜としての機能を有する誘電体膜を積層す
る構成とすることができる。
絶縁層２５００および遮光層２５１０上には平坦化膜として有機樹脂層２５２０を設ける
ことができる。そして、有機樹脂層２５２０上に透光性を有する絶縁層２５６０などを介
してマイクロレンズアレイ２５４０を設けることができる。なお、絶縁層２５６０を省く
こともできる。
また、図１３（Ｂ）に示すように、マイクロレンズアレイ２５４０を設けない構成とする
こともできる。
また、図１３（Ｃ）に示すようにマイクロレンズアレイ２５４０の上方に回折格子１５０
０を設けた構成としてもよい。回折格子１５００を介した被写体の像（回折画像）を画素
に取り込み、画素における撮像画像から演算処理により入力画像（被写体の像）を構成す
ることができる。また、レンズの替わりに回折格子１５００を用いることで撮像装置を有
する電子機器などのコストを下げることができる。
回折格子１５００は、透光性を有する材料で形成することができる。例えば、酸化シリコ
ン膜、酸化窒化シリコン膜などの無機絶縁膜を用いることができる。または、アクリル樹
脂、ポリイミド樹脂などの有機絶縁膜などを用いてもよい。または、上記無機絶縁膜と有
機絶縁膜との積層であってもよい。
また、回折格子１５００は、感光性樹脂などを用いたリソグラフィ工程で形成することが
できる。また、リソグラフィ工程とエッチング工程とを用いて形成することもできる。ま
た、ナノインプリントリソグラフィやレーザスクライブなどを用いて形成することもでき
る。
図１４（Ａ）は、本発明の一態様の撮像素子１１のブロック図である。撮像素子１１は、
画素アレイ２１と、マルチプレクサ用ドライバー２３と、選択トランジスタドライバー２
４と、マルチプレクサ用トランジスタ２５と、バッファアンプ２６と、出力端子３０を有
することができる。
画素アレイ２１は、マトリクス状に配列された画素２０と、各種配線を有している。図１
４（Ａ）では、配線６３（ＳＥ）と、配線９１（ＯＵＴ１）を図示しているが、その他の
配線は省略している。
以下に動作を説明する。まず１行目の画素を前述した方法で駆動する。トランジスタ４４
が導通している間は各配線９１（ＯＵＴ１）に映像信号が出力されているため、その間に
マルチプレクサ用トランジスタ２５を列毎に順次動作させ、バッファアンプ２６および配
線９２（ＯＵＴ２）を介して出力端子３０から映像信号を取り出す。
同様に２行目の画素の駆動をおこない、２行目の画素の映像信号を出力端子３０から取り
出す。順にｎ行目まで駆動することにより１画面の映像を取り出すことができる。
マルチプレクサ用ドライバー２３および選択トランジスタドライバー２４はシフトレジス
タ回路で構成が可能であり、ＯＳトランジスタのみで構成することができる。また、マル
チプレクサ用トランジスタ２５には、ＯＳトランジスタを用いることができる。また、バ
ッファアンプ２６もソースフォロワ回路を使うことによりＯＳトランジスタのみで構成す
ることができる。このようにＯＳトランジスタを使うことにより、様々な環境下で撮像素
子１１を安定に動作することができる。
図１４（Ｂ）は、出力端子３０に電気的に接続することのできる回路１６の一例を示すブ
ロック図である。回路１６は、コンパレータ２８、カウンター回路２９等を有することが
でき、Ａ／Ｄコンバータとして動作することができる。
回路１６では、出力端子３０からコンパレータ２８に入力される信号電位と、上昇または
下降するように掃引される基準電位（ＶＲＥＦ）とが比較される。そして、コンパレータ
２８の出力に応じてカウンター回路２９が動作し、配線９３（ＯＵＴ３）にデジタル信号
が出力される。
ここで、回路１６は、高速動作および省電力化のため、ＣＭＯＳ回路を構成できるＳｉト
ランジスタで形成することが好ましい。
Ｓｉトランジスタは特に高温の環境下で電気特性が変動しやすいが、本発明の一態様のよ
うに、データ変換を行う回路１６を撮像素子１１内に設けず、外部に設けることで温度の
影響を排除することができる。したがって、高温下においても安定して撮像動作を行うこ
とができる。
なお、本実施の形態において、本発明の一態様について述べた。または、他の実施の形態
において、本発明の一態様について述べる。ただし、本発明の一態様は、これらに限定さ
れない。つまり、本実施の形態および他の実施の形態では、様々な発明の態様が記載され
ているため、本発明の一態様は、特定の態様に限定されない。例えば、本発明の一態様と
して、撮像装置に適用した場合の例を示したが、本発明の一態様は、これに限定されない
。場合によっては、または、状況に応じて、本発明の一態様は、撮像装置に適用しなくて
もよい。例えば、本発明の一態様は、別の機能を有する半導体装置に適用してもよい。例
えば、本発明の一態様として、トランジスタのチャネル形成領域、ソースドレイン領域な
どが、酸化物半導体を有する場合の例を示したが、本発明の一態様は、これに限定されな
い。場合によっては、または、状況に応じて、本発明の一態様における様々なトランジス
タ、トランジスタのチャネル形成領域、または、トランジスタのソースドレイン領域など
は、様々な半導体を有していてもよい。場合によっては、または、状況に応じて、本発明
の一態様における様々なトランジスタ、トランジスタのチャネル形成領域、または、トラ
ンジスタのソースドレイン領域などは、例えば、シリコン、ゲルマニウム、シリコンゲル
マニウム、炭化シリコン、ガリウムヒ素、アルミニウムガリウムヒ素、インジウムリン、
窒化ガリウム、または、有機半導体などの少なくとも一つを有していてもよい。または例
えば、場合によっては、または、状況に応じて、本発明の一態様における様々なトランジ
スタ、トランジスタのチャネル形成領域、または、トランジスタのソースドレイン領域な
どは、酸化物半導体を有していなくてもよい。
本実施の形態は、他の実施の形態に記載した構成と適宜組み合わせて実施することが可能
である。
（実施の形態２）
本実施の形態では、本発明の一態様の撮像システムを有する製造装置の一例について説明
する。
複数の平板を重ねて接着するための装置として、熱圧着装置が用いられている。例えば、
平坦な基板にＦＰＣ（Ｆｌｅｘｉｂｌｅ Ｐｒｉｎｔｅｄ Ｃｉｒｃｕｉｔｓ）をＡＣＦ
（Ａｎｉｓｏｔｒｏｐｉｃ Ｃｏｎｄｕｃｔｉｖｅ Ｆｉｌｍ）等を介して貼りつける工
程には、アライメント機能を有する熱圧着装置が使われる。
アライメントは、基板が有するマーカーおよびＦＰＣが有するマーカーを映像で確認し、
両方のマーカーの位置関係を自動または手動で調整することにより行う。
従来の装置では、高温下で撮像素子の動作が不安定となるため、熱圧着ヘッドの熱が影響
しない位置にカメラを設置する必要があった。そのため、アライメント工程時と熱圧着工
程時のそれぞれにおいて被加工物を設置したステージの移動が必要となり、スループット
向上の妨げとなっていた。
また、圧着工程を観察する場合など、高温領域を撮像する場合には冷却機構を有するカメ
ラが必要となり、撮像システムが高価となっていた。
本実施の形態では、高温下でも安定した撮像が可能な撮像システムを有する熱圧着装置を
説明する。当該撮像システムには、実施の形態１で説明した撮像システムを用いることが
できる。
図１５（Ａ）は、本発明の一態様の熱圧着装置５００を説明する図である。熱圧着装置５
００は、Ｘ軸スライド機構５０１と、Ｙ軸スライド機構５０２と、ステージ５０３と、シ
リンダー５０４と、シリンダーロッド５０５と、熱圧着ヘッド５１３と、カメラ５１０（
カメラ５１０ａ、カメラ５１０ｂ）と、を有する。なお、図の明瞭化のため、一部の要素
に接続される電源ケーブル、信号ケーブルおよび各要素を固定する治具などは省略してい
る。
Ｘ軸スライド機構５０１およびＹ軸スライド機構５０２には、例えば、ボールねじなどを
用いた直動機構を用いることができる。
ステージ５０３はＸ軸スライド機構５０１のガイド部に固定され、Ｘ軸スライド機構５０
１はＹ軸スライド機構５０２のガイド部に固定される。したがって、ステージ５０３は、
Ｘ方向およびＹ方向に自由に移動させることができる。また、ステージ５０３は、下面の
中央部を軸として回転するように動かすことができる。すなわち、θ方向の移動も可能で
ある。
シリンダー５０４は、油圧、空圧または電動機構によってシリンダーロッド５０５をＺ軸
方向に上下させる機能を有する。シリンダーロッド５０５の端部には熱圧着ヘッド５１３
が設けられ、ステージ５０３上に設置した被加工物５２０を熱圧着ヘッド５１３で加圧お
よび加熱することにより加工を行う。
カメラ５１０は、例えば、図１６（Ａ）に示すように、筐体５１１と、撮像素子１１と、
光学系１２と、ケーブル５１２を有する構成とすることができる。ケーブル５１２は、複
数の信号線および電源線等を有する。撮像素子１１と、図１に示す回路１５および回路１
６等は、ケーブル５１２を介して電気的に接続される。すなわち、カメラ５１０は撮像シ
ステム１０の一部の要素である。
また、カメラ５１０には、図１６（Ｂ）に示すように光源１３ａが設けられていてもよい
。光源１３ａは、例えば紫外光を発するＬＥＤとすることができる。光源１３ａと回路１
５は、ケーブル５１２を介して電気的に接続される。
また、図１６（Ｃ）に示すようにステージ５０３に光源１３ｂが設けられていてもよい。
ステージ５０３の上面には石英窓５１５が設けられる。光源１３ｂは、例えば紫外光を発
するＬＥＤとすることができ、光源１３ｂが発する光は石英窓５１５を通して被加工物５
２０に照射することができる。
ここで、従来の熱圧着装置およびその動作について説明する。図１５（Ｂ）は従来の熱圧
着装置５５０を説明する図である。熱圧着装置５５０は、カメラおよびカメラの設置位置
が図１５（Ａ）に示す熱圧着装置５００と異なる。
熱圧着装置５５０が有するカメラ５３０（カメラ５３０ａ、５３０ｂ）は、高温下で撮像
素子の動作が不安定となるため、熱圧着ヘッド５１３の熱が影響しない位置にカメラが設
置される。
熱圧着装置５５０では、まず、イニシャルの位置にステージ５０３を移動させ、被加工物
５２０を設置する（図１７（Ａ）参照）。
次に、被加工物５２０が有するマーカー５２１がカメラ５３０ａ、５３０ｂで撮像できる
位置にステージ５０３を移動させる。なお、当該位置をイニシャルの位置とすることで、
図１７（Ａ）の動作は省略することもできる。
次に、ステージ５０３をＸ方向、Ｙ方向、θ方向に微動させてマーカー５２１の位置関係
を調整するアライメント動作を行う（図１７（Ｂ）参照）。当該アライメント動作により
熱圧着ヘッド５１３が接する領域となる被加工物５２０上の領域Ｘの位置を確定させる。
次に、領域Ｘの位置が熱圧着ヘッド５１３の直下となるようにステージ５０３を移動させ
る（図１７（Ｃ）参照）。
次に、熱圧着ヘッド５１３を領域Ｘに下降させ、被加工物５２０の加工を行う（図１７（
Ｄ）参照）。以上が熱圧着装置５５０の一連の動作である。
次に、本発明の一態様の熱圧着装置５００の動作の説明を行う。
まず、イニシャルの位置にステージ５０３を移動させ、被加工物５２０を設置する（図１
８（Ａ）参照）。
次に、被加工物５２０が有するマーカー５２１がカメラ５１０ａ、５１０ｂで撮像できる
位置にステージ５０３を移動させる。なお、当該位置をイニシャルの位置とすることで、
図１８（Ａ）の動作は省略することもできる。
次に、ステージ５０３をＸ方向、Ｙ方向、θ方向に微動させてマーカー５２１の位置関係
を調整するアライメント動作を行う（図１８（Ｂ）参照）。当該アライメント動作により
熱圧着ヘッド５１３が接する領域となる被加工物５２０上の領域Ｘの位置を確定させる。
次に、熱圧着ヘッド５１３を領域Ｘに下降させ、被加工物５２０の加工を行う（図１８（
Ｃ）参照）。以上が熱圧着装置５００の一連の動作である。
熱圧着装置５００では、熱圧着ヘッド５１３またはその近傍にカメラ５１０ａ、５１０ｂ
を設置することができるため、少なくとも熱圧着装置５５０における図１７（Ｃ）の動作
を省略することができる。したがって、スループットを向上させることができる。
なお、図１５（Ａ）などでは、図１９（Ａ）に示すようにカメラ５１０ａ、５１０ｂが熱
圧着ヘッド５１３に固定される構成を図示しているが、図１９（Ｂ）に示すようにシリン
ダーロッド５０５に固定治具５０７を介してカメラ５１０ａ、５１０ｂが固定される構成
であってもよい。このような構成では、熱圧着ヘッド５１３の交換が容易になる。
また、図１９（Ｃ）に示すように固定された支柱５０８に固定治具５０７を介してカメラ
５１０ａ、５１０ｂが固定される構成であってもよい。このような構成とすることで、カ
メラ５１０ａ、５１０ｂの上下方向の位置が固定されるため、常時、被加工物５２０の観
察が可能となる。例えば、熱圧着ヘッド５１３での被加工物５２０の加圧時における位置
ずれの有無などを観察することができる。
なお、本実施の形態は、本明細書で示す他の実施の形態と適宜組み合わせることができる
。
（実施の形態３）
本実施の形態では、本発明の一態様に用いることのできるＯＳトランジスタについて図面
を用いて説明する。なお、本実施の形態における図面では、明瞭化のために一部の要素を
拡大、縮小、または省略して図示している。
図２０（Ａ）、（Ｂ）、（Ｃ）は、本発明の一態様のトランジスタ１０１の上面図および
断面図である。図２０（Ａ）は上面図であり、図２０（Ａ）に示す一点鎖線Ｘ１－Ｘ２方
向の断面が図２０（Ｂ）に相当する。また、図２０（Ａ）に示す一点鎖線Ｙ１－Ｙ２方向
の断面が図２０（Ｃ）に相当する。
なお、本実施の形態で説明する図面において、一点鎖線Ｘ１－Ｘ２方向をチャネル長方向
、一点鎖線Ｙ１－Ｙ２方向をチャネル幅方向と呼ぶ。
トランジスタ１０１は、基板１１５と接する絶縁層１２０と、絶縁層１２０と接する導電
層１７３と、絶縁層１２０と接する酸化物半導体層１３０と、酸化物半導体層１３０と電
気的に接続する導電層１４０および導電層１５０と、酸化物半導体層１３０、導電層１４
０および導電層１５０と接する絶縁層１６０と、絶縁層１６０と接する導電層１７０を有
する。
また、トランジスタ１０１上には、酸化物半導体層１３０、導電層１４０、導電層１５０
、絶縁層１６０および導電層１７０と接する絶縁層１８０を必要に応じて設けてもよい。
酸化物半導体層１３０は、一例として、酸化物半導体層１３０ａ、１３０ｂ、１３０ｃの
三層構造とすることができる。
導電層１４０および導電層１５０はソース電極層またはドレイン電極層、絶縁層１６０は
ゲート絶縁膜、導電層１７０はゲート電極層としてそれぞれ機能することができる。
また、導電層１７３を第２のゲート電極層（バックゲート）として用いることで、オン電
流の増加や、しきい値電圧の制御を行うことができる。なお、導電層１７３は、遮光層と
しても機能させることができる。
オン電流を増加させるには、例えば、導電層１７０と導電層１７３を同電位とし、ダブル
ゲートトランジスタとして駆動させればよい。また、しきい値電圧の制御を行うには、導
電層１７０とは異なる定電位を導電層１７３に供給すればよい。
酸化物半導体層１３０において、導電層１４０および導電層１５０と接する領域は、ソー
ス領域またはドレイン領域として機能することができる。
酸化物半導体層１３０と導電層１４０および導電層１５０とが接することで酸化物半導体
層１３０内に酸素欠損が生じ、当該酸素欠損と酸化物半導体層１３０内に残留または外部
から拡散する水素との相互作用により、当該領域は導電型がｎ型の低抵抗領域となる。
なお、トランジスタの「ソース」や「ドレイン」の機能は、異なる極性のトランジスタを
採用する場合や、回路動作において電流の方向が変化する場合などには入れ替わることが
ある。このため、本明細書においては、「ソース」や「ドレイン」という用語は、入れ替
えて用いることができるものとする。また、「電極層」は、「配線」と言い換えることも
できる。
導電層１４０および導電層１５０は、酸化物半導体層１３０の上面と接し、側面には接し
ない構成となっている。このような構成にすることにより、酸化物半導体層１３０内の酸
素欠損を絶縁層１２０が有する酸素で補填しやすくなる。
本発明の一態様のトランジスタは、図２１（Ａ）、（Ｂ）、（Ｃ）に示す構成であっても
よい。図２１（Ａ）はトランジスタ１０２の上面図であり、図２１（Ａ）に示す一点鎖線
Ｘ１－Ｘ２方向の断面が図２１（Ｂ）に相当する。また、図２１（Ａ）に示す一点鎖線Ｙ
１－Ｙ２方向の断面が図２１（Ｃ）に相当する。
トランジスタ１０２は、導電層１４０および導電層１５０が絶縁層１２０と接している点
、および導電層１４０および導電層１５０が酸化物半導体層１３０の側面と接している点
を除き、トランジスタ１０１と同様の構成を有する。
また、本発明の一態様のトランジスタは、図２２（Ａ）、（Ｂ）、（Ｃ）に示す構成であ
ってもよい。図２２（Ａ）はトランジスタ１０３の上面図であり、図２２（Ａ）に示す一
点鎖線Ｘ１－Ｘ２方向の断面が図２２（Ｂ）に相当する。また、図２２（Ａ）に示す一点
鎖線Ｙ１－Ｙ２方向の断面が図２２（Ｃ）に相当する。
トランジスタ１０３は、酸化物半導体層１３０ａ、１３０ｂ、導電層１４０および導電層
１５０が酸化物半導体層１３０ｃおよび絶縁層１６０で覆われている点を除き、トランジ
スタ１０１と同様の構成を有する。
酸化物半導体層１３０ｃで酸化物半導体層１３０ａ、１３０ｂを覆うことで、酸化物半導
体層１３０ａ、１３０ｂおよび絶縁層１２０に対する酸素の補填効果を高めることができ
る。また、酸化物半導体層１３０ｃが介在することにより、絶縁層１８０による導電層１
４０および導電層１５０の酸化を抑制することができる。
また、本発明の一態様のトランジスタは、図２３（Ａ）、（Ｂ）、（Ｃ）に示す構成であ
ってもよい。図２３（Ａ）はトランジスタ１０４の上面図であり、図２３（Ａ）に示す一
点鎖線Ｘ１－Ｘ２方向の断面が図２３（Ｂ）に相当する。また、図２３（Ａ）に示す一点
鎖線Ｙ１－Ｙ２方向の断面が図２３（Ｃ）に相当する。
トランジスタ１０４は、酸化物半導体層１３０ａ、１３０ｂ、導電層１４０および導電層
１５０が酸化物半導体層１３０ｃで覆われている点、導電層１７０が絶縁層２１０で覆わ
れている点を除き、トランジスタ１０１と同様の構成を有する。
絶縁層２１０には、酸素に対するブロッキング性を有する材料を用いることができる。絶
縁層２１０としては、例えば酸化アルミニウム等の金属酸化物を用いることができる。絶
縁層２１０が介在することにより、絶縁層１８０による導電層１７０の酸化を抑制するこ
とができる。
トランジスタ１０１乃至１０４は、導電層１７０と導電層１４０および導電層１５０が重
なる領域を有するトップゲート構造である。当該領域のチャネル長方向の幅は、寄生容量
を小さくするために３ｎｍ以上３００ｎｍ未満とすることが好ましい。当該構成では、酸
化物半導体層１３０にオフセット領域が形成されないため、オン電流の高いトランジスタ
を形成しやすい。
本発明の一態様のトランジスタは、図２４（Ａ）、（Ｂ）、（Ｃ）に示す構成であっても
よい。図２４（Ａ）はトランジスタ１０５の上面図であり、図２４（Ａ）に示す一点鎖線
Ｘ１－Ｘ２方向の断面が図２４（Ｂ）に相当する。また、図２４（Ａ）に示す一点鎖線Ｙ
１－Ｙ２方向の断面が図２４（Ｃ）に相当する。
トランジスタ１０５は、基板１１５と接する絶縁層１２０と、絶縁層１２０と接する導電
層１７３と、絶縁層１２０と接する酸化物半導体層１３０と、酸化物半導体層１３０と接
する絶縁層１６０と、絶縁層１６０と接する導電層１７０を有する。
また、層間絶縁膜として機能する絶縁層１８０には、酸化物半導体層１３０の領域２３１
と接する導電体２００と、酸化物半導体層１３０の領域２３２と接する導電体２０１が設
けられる。導電体２００および導電体２０１は、ソース電極層の一部またはドレイン電極
層の一部として機能することができる。
トランジスタ１０５における領域２３１および領域２３２には、酸素欠損を形成し導電率
を高めるための不純物を添加することが好ましい。酸化物半導体層に酸素欠損を形成する
不純物としては、例えば、リン、砒素、アンチモン、ホウ素、アルミニウム、シリコン、
窒素、ヘリウム、ネオン、アルゴン、クリプトン、キセノン、インジウム、フッ素、塩素
、チタン、亜鉛、および炭素のいずれかから選択される一つ以上を用いることができる。
当該不純物の添加方法としては、プラズマ処理法、イオン注入法、イオンドーピング法、
プラズマイマージョンイオンインプランテーション法などを用いることができる。
不純物元素として、上記元素が酸化物半導体層に添加されると、酸化物半導体層中の金属
元素および酸素の結合が切断され、酸素欠損が形成される。酸化物半導体層に含まれる酸
素欠損と酸化物半導体層中に残存または後から添加される水素の相互作用により、酸化物
半導体層の導電率を高くすることができる。
不純物元素の添加により酸素欠損が形成された酸化物半導体に水素を添加すると、酸素欠
損サイトに水素が入り伝導帯近傍にドナー準位が形成される。その結果、酸化物導電体を
形成することができる。ここでは、導電体化された酸化物半導体を酸化物導電体という。
トランジスタ１０５は、導電層１７０と導電層１４０および導電層１５０が重なる領域を
有さないセルフアライン構造である。セルフアライン構造のトランジスタはゲート電極層
とソース電極層およびドレイン電極層間の寄生容量が極めて小さいため、高速動作用途に
適している。
本発明の一態様のトランジスタは、図２５（Ａ）、（Ｂ）、（Ｃ）に示す構成であっても
よい。図２５（Ａ）はトランジスタ１０６の上面図であり、図２５（Ａ）に示す一点鎖線
Ｘ１－Ｘ２方向の断面が図２５（Ｂ）に相当する。また、図２５（Ａ）に示す一点鎖線Ｙ
１－Ｙ２方向の断面が図２５（Ｃ）に相当する。
トランジスタ１０６は、基板１１５と、基板１１５上の絶縁層１２０と、絶縁層１２０と
接する導電層１７３と、絶縁層１２０上の酸化物半導体層１３０（酸化物半導体層１３０
ａ、酸化物半導体層１３０ｂ、酸化物半導体層１３０ｃ）と、酸化物半導体層１３０に接
し、間隔を開けて配置された導電層１４０および導電層１５０と、酸化物半導体層１３０
ｃと接する絶縁層１６０と、絶縁層１６０と接する導電層１７０を有する。
なお、酸化物半導体層１３０ｃ、絶縁層１６０および導電層１７０は、トランジスタ１０
６上の絶縁層１８０に設けられた酸化物半導体層１３０ａ、酸化物半導体層１３０ｂおよ
び絶縁層１２０に達する開口部に設けられている。
本発明の一態様のトランジスタは、図２６（Ａ）、（Ｂ）、（Ｃ）に示す構成であっても
よい。図２６（Ａ）はトランジスタ１０７の上面図であり、図２６（Ａ）に示す一点鎖線
Ｘ１－Ｘ２方向の断面が図２６（Ｂ）に相当する。また、図２６（Ａ）に示す一点鎖線Ｙ
１－Ｙ２方向の断面が図２６（Ｃ）に相当する。
トランジスタ１０７は、酸化物半導体層１３０ａ、１３０ｂ、導電層１４０および導電層
１５０が酸化物半導体層１３０ｃまたは酸化物半導体層１３０ｄで覆われている点を除き
、トランジスタ１０６と同様の構成を有する。酸化物半導体層１３０ｄは酸化物半導体層
１３０ｃと同じ材料で形成することができる。
酸化物半導体層１３０ｃ、または１３０ｄで酸化物半導体層１３０ａ、１３０ｂを覆うこ
とで、酸化物半導体層１３０ａ、１３０ｂおよび絶縁層１２０に対する酸素の補填効果を
高めることができる。また、酸化物半導体層１３０ｄが介在することにより、絶縁層１８
０による導電層１４０および導電層１５０の酸化を抑制することができる。
トランジスタ１０６、１０７の構成は、ソースまたはドレインとなる導電体とゲート電極
となる導電体の重なる領域が少ないため、寄生容量を小さくすることができる。したがっ
て、トランジスタ１０６、１０７は、高速動作を必要とする回路の要素として適している
。
また、本発明の一態様のトランジスタは、図２７（Ａ）に示すように、酸化物半導体層１
３０を単層で形成してもよい。また、図２７（Ｂ）に示すように、酸化物半導体層１３０
を２層で形成してもよい。
また、本発明の一態様のトランジスタは、図２７（Ｃ）に示すように、導電層１７３を有
さない構成であってもよい。
また、本発明の一態様のトランジスタにおいて、導電層１７０と導電層１７３を電気的に
接続するには、例えば、図２７（Ｄ）に示すように、絶縁層１２０、酸化物半導体層１３
０ｃおよび絶縁層１６０に導電層１７３に達する開口部を設け、当該開口部を覆うように
導電層１７０を形成すればよい。
また、本発明の一態様のトランジスタは、図２７（Ｅ）に示すように導電層１４０および
導電層１５０のそれぞれと接する絶縁層１４５および絶縁層１５５を設けてもよい。絶縁
層１４５および絶縁層１５５により導電層１４０および導電層１５０の酸化を抑制するこ
とができる。
絶縁層１４５および絶縁層１５５としては、酸素に対するブロッキング性を有する材料を
用いることができる。例えば、絶縁層１４５および絶縁層１５５として、酸化アルミニウ
ム等の金属酸化物を用いることができる。
また、本発明の一態様のトランジスタは、図２７（Ｆ）に示すように、導電層１７０を導
電層１７１および導電層１７２の積層で形成してもよい。
また、酸化物半導体層１３０上に導電層１４０、１５０が設けられる本発明の一態様のト
ランジスタにおいては、図２７（Ｇ）、（Ｈ）に示す上面図（酸化物半導体層１３０、導
電層１４０および導電層１５０のみを図示）のように酸化物半導体層１３０の幅（ＷＯＳ
）よりも導電層１４０および導電層１５０の幅（ＷＳＤ）が短く形成されていてもよい。
ＷＯＳ≧ＷＳＤ（ＷＳＤはＷＯＳ以下）とすることで、ゲート電界がチャネル形成領域全
体にかかりやすくなり、トランジスタの電気特性を向上させることができる。
なお、図２７（Ａ）乃至（Ｆ）では、トランジスタ１０１の変形例として例示したが、当
該変形例は本実施の形態で説明したその他のトランジスタにも適用可能である。
本発明の一態様のトランジスタでは、いずれの構成においても、ゲート電極層である導電
層１７０（および導電層１７３）が絶縁層を介して酸化物半導体層１３０のチャネル幅方
向を電気的に取り囲む構成である。このような構成ではオン電流を高めることができ、ｓ
ｕｒｒｏｕｎｄｅｄ ｃｈａｎｎｅｌ（ｓ－ｃｈａｎｎｅｌ）構造とよぶ。
酸化物半導体層１３０ａおよび酸化物半導体層１３０ｂを有するトランジスタ、ならびに
酸化物半導体層１３０ａ、酸化物半導体層１３０ｂおよび酸化物半導体層１３０ｃを有す
るトランジスタにおいては、酸化物半導体層１３０を構成する二層または三層の材料を適
切に選択することで酸化物半導体層１３０ｂに電流を流すことができる。酸化物半導体層
１３０ｂに電流が流れることで、界面散乱の影響を受けにくく、高いオン電流を得ること
ができる。
以上の構成のトランジスタを用いることにより、半導体装置に良好な電気特性を付与する
ことができる。
本実施の形態に示す構成は、他の実施の形態に示す構成と適宜組み合わせて用いることが
できる。
（実施の形態４）
本実施の形態では、実施の形態３に示したトランジスタの構成要素について詳細を説明す
る。
基板１１５には、ガラス基板、石英基板、半導体基板、セラミックス基板、表面が絶縁処
理された金属基板などを用いることができる。または、トランジスタやフォトダイオード
が形成されたシリコン基板、および当該シリコン基板上に絶縁層、配線、コンタクトプラ
グとして機能を有する導電体等が形成されたものを用いることができる。なお、シリコン
基板にｐ－ｃｈ型のトランジスタを形成する場合は、ｎ－型の導電型を有するシリコン基
板を用いることが好ましい。または、ｎ－型またはｉ型のシリコン層を有するＳＯＩ基板
であってもよい。また、シリコン基板に設けるトランジスタがｐ－ｃｈ型である場合は、
トランジスタを形成する面の面方位は、（１１０）面であるシリコン基板を用いることが
好ましい。（１１０）面にｐ－ｃｈ型トランジスタを形成することで、移動度を高くする
ことができる。
絶縁層１２０は、基板１１５に含まれる要素からの不純物の拡散を防止する役割を有する
ほか、酸化物半導体層１３０に酸素を供給する役割を担うことができる。したがって、絶
縁層１２０は酸素を含む絶縁膜であることが好ましく、化学量論組成よりも多い酸素を含
む絶縁膜であることがより好ましい。例えば、膜の表面温度が１００℃以上７００℃以下
、好ましくは１００℃以上５００℃以下の加熱処理で行われるＴＤＳ法にて、酸素原子に
換算した酸素の放出量が１．０×１０１９ａｔｏｍｓ／ｃｍ３以上である膜とする。また
、基板１１５が他のデバイスが形成された基板である場合、絶縁層１２０は、層間絶縁膜
としての機能も有する。その場合は、表面が平坦になるようにＣＭＰ法等で平坦化処理を
行うことが好ましい。
バックゲート電極層として作用する導電層１７３には、例えば、Ａｌ、Ｔｉ、Ｃｒ、Ｃｏ
、Ｎｉ、Ｃｕ、Ｙ、Ｚｒ、Ｍｏ、Ｒｕ、Ａｇ、Ｍｎ、Ｎｄ、Ｓｃ、ＴａおよびＷなどの導
電膜を用いることができる。また、上記材料の合金や上記材料の導電性窒化物を用いても
よい。また、上記材料、上記材料の合金、および上記材料の導電性窒化物から選ばれた複
数の材料の積層であってもよい。
例えば、絶縁層１２０には、酸化アルミニウム、酸化マグネシウム、酸化シリコン、酸化
窒化シリコン、酸化ガリウム、酸化ゲルマニウム、酸化イットリウム、酸化ジルコニウム
、酸化ランタン、酸化ネオジム、酸化ハフニウムおよび酸化タンタルなどの酸化物絶縁膜
、窒化シリコン、窒化酸化シリコン、窒化アルミニウム、窒化酸化アルミニウムなどの窒
化物絶縁膜、またはこれらの混合材料を用いることができる。また、上記材料の積層であ
ってもよい。
酸化物半導体層１３０は、酸化物半導体層１３０ａ、酸化物半導体層１３０ｂおよび酸化
物半導体層１３０ｃを絶縁層１２０側から順に積んだ三層構造とすることができる。
なお、酸化物半導体層１３０が単層の場合は、本実施の形態に示す、酸化物半導体層１３
０ｂに相当する層を用いればよい。
酸化物半導体層１３０が二層の場合は、酸化物半導体層１３０ａに相当する層および酸化
物半導体層１３０ｂに相当する層を絶縁層１２０側から順に積んだ積層を用いればよい。
この構成の場合、酸化物半導体層１３０ａと酸化物半導体層１３０ｂとを入れ替えること
もできる。
一例としては、酸化物半導体層１３０ｂには、酸化物半導体層１３０ａおよび酸化物半導
体層１３０ｃよりも電子親和力（真空準位から伝導帯下端までのエネルギー）が大きい酸
化物半導体を用いる。
このような構造において、導電層１７０に電圧を印加すると、酸化物半導体層１３０のう
ち、伝導帯下端のエネルギーが最も小さい酸化物半導体層１３０ｂにチャネルが形成され
る。したがって、酸化物半導体層１３０ｂは半導体として機能する領域を有するといえる
が、酸化物半導体層１３０ａおよび酸化物半導体層１３０ｃは絶縁体または半絶縁体とし
て機能する領域を有するともいえる。
酸化物半導体層１３０ａ、酸化物半導体層１３０ｂ、および酸化物半導体層１３０ｃとし
て用いることのできる酸化物半導体は、少なくともＩｎもしくはＺｎを含むことが好まし
い。または、ＩｎとＺｎの双方を含むことが好ましい。また、該酸化物半導体を用いたト
ランジスタの電気特性のばらつきを減らすため、それらと共に、Ａｌ、Ｇａ、Ｙ、または
Ｓｎ等のスタビライザーを含むことが好ましい。
例えば、酸化物半導体層１３０ａおよび酸化物半導体層１３０ｃにはＩｎ：Ｇａ：Ｚｎ＝
１：３：２、１：３：３、１：３：４、１：３：６、１：４：５、１：６：４または１：
９：６（原子数比）、およびその近傍の原子数比を有するＩｎ－Ｇａ－Ｚｎ酸化物などを
用いることができる。また、酸化物半導体層１３０ｂにはＩｎ：Ｇａ：Ｚｎ＝１：１：１
、２：１：３、５：５：６、３：１：２、３：１：４、５：１：６、または４：２：３（
原子数比）およびその近傍の原子数比を有するＩｎ－Ｇａ－Ｚｎ酸化物などを用いること
ができる。
酸化物半導体層１３０ａ、酸化物半導体層１３０ｂおよび酸化物半導体層１３０ｃには、
結晶部が含まれていてもよい。例えばｃ軸に配向した結晶を用いることでトランジスタに
安定した電気特性を付与することができる。また、ｃ軸に配向した結晶は歪曲に強く、フ
レキシブル基板を用いた半導体装置の信頼性を向上させることができる。
ソース電極層として作用する導電層１４０およびドレイン電極層として作用する導電層１
５０には、例えば、Ａｌ、Ｃｒ、Ｃｕ、Ｔａ、Ｔｉ、Ｍｏ、Ｗ、Ｎｉ、Ｍｎ、Ｎｄ、Ｓｃ
、および当該金属材料の合金または導電性窒化物から選ばれた材料の単層、あるいは積層
を用いることができる。なお、導電性窒化物である窒化タンタルを用いることで酸化を防
止することができる。また、低抵抗のＣｕやＣｕ－Ｍｎなどの合金と上記材料との積層を
用いてもよい。
上記材料は酸化物半導体膜から酸素を引き抜く性質を有する。そのため、上記材料と接し
た酸化物半導体膜の一部の領域では酸化物半導体膜中の酸素が脱離し、酸素欠損が形成さ
れる。膜中に僅かに含まれる水素と当該酸素欠損が結合することにより当該領域は顕著に
ｎ型化する。したがって、ｎ型化した当該領域はトランジスタのソースまたはドレインと
して作用させることができる。
ゲート絶縁膜として作用する絶縁層１６０には、酸化アルミニウム、酸化マグネシウム、
酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、酸化ガリウム、酸
化ゲルマニウム、酸化イットリウム、酸化ジルコニウム、酸化ランタン、酸化ネオジム、
酸化ハフニウムおよび酸化タンタルを一種以上含む絶縁膜を用いることができる。また、
絶縁層１６０は上記材料の積層であってもよい。
また、酸化物半導体層１３０と接する絶縁層１２０および絶縁層１６０は、窒素酸化物の
放出量の少ない膜を用いることが好ましい。窒素酸化物の放出量の多い絶縁層と酸化物半
導体が接した場合、窒素酸化物に起因する準位密度が高くなることがある。
絶縁層１２０および絶縁層１６０として、上記絶縁膜を用いることで、トランジスタのし
きい値電圧のシフトを低減することが可能であり、トランジスタの電気特性の変動を低減
することができる。
ゲート電極層として作用する導電層１７０には、例えば、Ａｌ、Ｔｉ、Ｃｒ、Ｃｏ、Ｎｉ
、Ｃｕ、Ｙ、Ｚｒ、Ｍｏ、Ｒｕ、Ａｇ、Ｍｎ、Ｎｄ、Ｓｃ、ＴａおよびＷなどの導電膜を
用いることができる。また、上記材料の合金や上記材料の導電性窒化物を用いてもよい。
また、上記材料、上記材料の合金、および上記材料の導電性窒化物から選ばれた複数の材
料の積層であってもよい。代表的には、タングステン、タングステンと窒化チタンの積層
、タングステンと窒化タンタルの積層などを用いることができる。また、低抵抗のＣｕま
たはＣｕ－Ｍｎなどの合金や上記材料とＣｕまたはＣｕ－Ｍｎなどの合金との積層を用い
てもよい。例えば、導電層１７１に窒化チタン、導電層１７２にタングステンを用いて導
電層１７０を形成することができる。
また、導電層１７０にはＩｎ－Ｇａ－Ｚｎ酸化物、酸化亜鉛、酸化インジウム、酸化スズ
、酸化インジウムスズなどの酸化物導電層を用いてもよい。絶縁層１６０と接するように
酸化物導電層を設けることで、当該酸化物導電層から酸化物半導体層１３０に酸素を供給
することができる。
絶縁層１８０には、酸化マグネシウム、酸化シリコン、酸化窒化シリコン、窒化酸化シリ
コン、窒化シリコン、酸化ガリウム、酸化ゲルマニウム、酸化イットリウム、酸化ジルコ
ニウム、酸化ランタン、酸化ネオジム、酸化ハフニウムおよび酸化タンタルを一種以上含
む絶縁膜を用いることができる。また、当該絶縁層は上記材料の積層であってもよい。
ここで、絶縁層１８０は絶縁層１２０と同様に化学量論組成よりも多くの酸素を有するこ
とが好ましい。絶縁層１８０から放出される酸素は絶縁層１６０を経由して酸化物半導体
層１３０のチャネル形成領域に拡散させることができることから、チャネル形成領域に形
成された酸素欠損に酸素を補填することができる。したがって、安定したトランジスタの
電気特性を得ることができる。
また、トランジスタ上または絶縁層１８０上には、不純物をブロッキングする効果を有す
る膜を設けることが好ましい。当該ブロッキング膜には窒化シリコン膜、窒化アルミニウ
ム膜または酸化アルミニウム膜などを用いることができる。
窒化絶縁膜は水分などをブロッキングする機能を有し、トランジスタの信頼性を向上させ
ることができる。また、酸化アルミニウム膜は、水素、水分などの不純物、および酸素の
両方に対して膜を透過させない遮断効果が高い。したがって、酸化アルミニウム膜は、ト
ランジスタの作製工程中および作製後において、水素、水分などの不純物の酸化物半導体
層１３０への混入防止、酸素の酸化物半導体層からの放出防止、絶縁層１２０からの酸素
の不必要な放出防止の効果を有する保護膜として用いることに適している。
半導体装置を高集積化するにはトランジスタの微細化が必須である。一方、トランジスタ
の微細化によりトランジスタの電気特性は悪化する傾向にあり、例えばチャネル幅を縮小
させるとオン電流は低下してしまう。
本発明の一態様のトランジスタでは、チャネルが形成される酸化物半導体層１３０ｂを酸
化物半導体層１３０ｃで覆う構成とすることができる。当該構成では、チャネル形成層と
ゲート絶縁膜が接しないため、チャネル形成層とゲート絶縁膜との界面で生じるキャリア
の散乱を抑えることができ、トランジスタのオン電流を大きくすることができる。
本発明の一態様のトランジスタでは、前述したように酸化物半導体層１３０のチャネル幅
方向を電気的に取り囲むようにゲート電極層（導電層１７０）が形成されているため、酸
化物半導体層１３０に対しては上面に垂直な方向からのゲート電界に加えて、側面に垂直
な方向からのゲート電界が印加される。すなわち、チャネル形成層に対して全体的にゲー
ト電界が印加されることになり実効チャネル幅が拡大するため、さらにオン電流を高めら
れる。
本実施の形態で説明した金属膜、半導体膜、無機絶縁膜など様々な膜は、代表的にはスパ
ッタ法やプラズマＣＶＤ法により形成することができるが、他の方法、例えば、熱ＣＶＤ
法により形成してもよい。熱ＣＶＤ法の例としては、ＭＯＣＶＤ（Ｍｅｔａｌ Ｏｒｇａ
ｎｉｃ Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法やＡＬＤ（Ａｔｏｍ
ｉｃ Ｌａｙｅｒ Ｄｅｐｏｓｉｔｉｏｎ）法などがある。
熱ＣＶＤ法は、プラズマを使わない成膜方法のため、プラズマダメージにより欠陥が生成
されることが無いという利点を有する。
また、熱ＣＶＤ法では、原料ガスと酸化剤を同時にチャンバー内に送り、チャンバー内を
大気圧または減圧下とし、基板近傍または基板上で反応させて基板上に堆積させることで
成膜を行ってもよい。
ＡＬＤ法は、チャンバー内を大気圧または減圧下とし、反応のための原料ガスをチャンバ
ーに導入・反応させ、これを繰り返すことで成膜を行う。原料ガスと一緒に不活性ガス（
アルゴン、或いは窒素など）をキャリアガスとして導入しても良い。例えば２種類以上の
原料ガスを順番にチャンバーに供給してもよい。その際、複数種の原料ガスが混ざらない
ように第１の原料ガスの反応後、不活性ガスを導入し、第２の原料ガスを導入する。ある
いは、不活性ガスを導入する代わりに真空排気によって第１の原料ガスを排出した後、第
２の原料ガスを導入してもよい。第１の原料ガスが基板の表面に吸着・反応して第１の層
を成膜し、後から導入される第２の原料ガスが吸着・反応して、第２の層が第１の層上に
積層されて薄膜が形成される。このガス導入順序を制御しつつ所望の厚さになるまで複数
回繰り返すことで、段差被覆性に優れた薄膜を形成することができる。薄膜の厚さは、ガ
ス導入の繰り返す回数によって調節することができるため、精密な膜厚調節が可能であり
、微細なＦＥＴを作製する場合に適している。
また、酸化物半導体層の成膜には、対向ターゲット式スパッタ装置を用いることもできる
。当該対向ターゲット式スパッタ装置を用いた成膜法を、ＶＤＳＰ（ｖａｐｏｒ ｄｅｐ
ｏｓｉｔｉｏｎ ＳＰ）と呼ぶこともできる。
対向ターゲット式スパッタ装置を用いて酸化物半導体層を成膜することによって、酸化物
半導体層の成膜時におけるプラズマ損傷を低減することができる。そのため、膜中の酸素
欠損を低減することができる。また、対向ターゲット式スパッタ装置を用いることで低圧
での成膜が可能となるため、成膜された酸化物半導体層中の不純物濃度（例えば水素、希
ガス（アルゴンなど）、水など）を低減させることができる。
本実施の形態に示す構成は、他の実施の形態に示す構成と適宜組み合わせて用いることが
できる。
（実施の形態５）
本実施の形態では、本発明の一態様に用いることのできる酸化物半導体の材料について説
明する。
酸化物半導体は、少なくともインジウムまたは亜鉛を含むことが好ましい。特にインジウ
ムおよび亜鉛を含むことが好ましい。また、それらに加えて、元素Ｍとしてアルミニウム
、ガリウム、イットリウムまたはスズなどが含まれていることが好ましい。また、元素Ｍ
としては、ホウ素、シリコン、チタン、鉄、ニッケル、ゲルマニウム、ジルコニウム、モ
リブデン、ランタン、セリウム、ネオジム、ハフニウム、タンタル、タングステン、また
はマグネシウムなどから選ばれた一種、または複数種が含まれていてもよい。
ここで、酸化物半導体が、インジウム、元素Ｍおよび亜鉛を有する場合を考える。
まず、図２８（Ａ）、図２８（Ｂ）、および図２８（Ｃ）を用いて、本発明に係る酸化物
半導体が有するインジウム、元素Ｍおよび亜鉛の原子数比の好ましい範囲について説明す
る。なお、酸素の原子数比については記載しない。また、酸化物半導体が有するインジウ
ム、元素Ｍ、および亜鉛の原子数比のそれぞれの項を［Ｉｎ］、［Ｍ］、および［Ｚｎ］
とする。
図２８（Ａ）、図２８（Ｂ）、および図２８（Ｃ）において、破線は、［Ｉｎ］：［Ｍ］
：［Ｚｎ］＝（１＋α）：（１－α）：１の原子数比（－１≦α≦１）となるライン、［
Ｉｎ］：［Ｍ］：［Ｚｎ］＝（１＋α）：（１－α）：２の原子数比となるライン、［Ｉ
ｎ］：［Ｍ］：［Ｚｎ］＝（１＋α）：（１－α）：３の原子数比となるライン、［Ｉｎ
］：［Ｍ］：［Ｚｎ］＝（１＋α）：（１－α）：４の原子数比となるライン、および［
Ｉｎ］：［Ｍ］：［Ｚｎ］＝（１＋α）：（１－α）：５の原子数比となるラインを表す
。
また、一点鎖線は、［Ｉｎ］：［Ｍ］：［Ｚｎ］＝１：１：βの原子数比（β≧０）とな
るライン、［Ｉｎ］：［Ｍ］：［Ｚｎ］＝１：２：βの原子数比となるライン、［Ｉｎ］
：［Ｍ］：［Ｚｎ］＝１：３：βの原子数比となるライン、［Ｉｎ］：［Ｍ］：［Ｚｎ］
＝１：４：βの原子数比となるライン、［Ｉｎ］：［Ｍ］：［Ｚｎ］＝２：１：βの原子
数比となるライン、および［Ｉｎ］：［Ｍ］：［Ｚｎ］＝５：１：βの原子数比となるラ
インを表す。
また、図２８に示す、［Ｉｎ］：［Ｍ］：［Ｚｎ］＝０：２：１の原子数比またはその近
傍値の酸化物半導体は、スピネル型の結晶構造をとりやすい。
図２８（Ａ）および図２８（Ｂ）では、本発明の一態様の酸化物半導体が有する、インジ
ウム、元素Ｍ、および亜鉛の原子数比の好ましい範囲の一例について示している。
一例として、図２９に、［Ｉｎ］：［Ｍ］：［Ｚｎ］＝１：１：１である、ＩｎＭＺｎＯ
４の結晶構造を示す。また、図２９は、ｂ軸に平行な方向から観察した場合のＩｎＭＺｎ
Ｏ４の結晶構造である。なお、図２９に示すＭ、Ｚｎ、酸素を有する層（以下、（Ｍ，Ｚ
ｎ）層）における金属元素は、元素Ｍまたは亜鉛を表している。この場合、元素Ｍと亜鉛
の割合が等しいものとする。元素Ｍと亜鉛とは、置換が可能であり、配列は不規則である
。
ＩｎＭＺｎＯ４は、層状の結晶構造（層状構造ともいう）をとり、図２９に示すように、
インジウム、および酸素を有する層（以下、Ｉｎ層）が１に対し、元素Ｍ、亜鉛、および
酸素を有する（Ｍ，Ｚｎ）層が２となる。
また、インジウムと元素Ｍは、互いに置換可能である。そのため、（Ｍ，Ｚｎ）層の元素
Ｍがインジウムと置換し、（Ｉｎ，Ｍ，Ｚｎ）層と表すこともできる。その場合、Ｉｎ層
が１に対し、（Ｉｎ，Ｍ，Ｚｎ）層が２である層状構造をとる。
［Ｉｎ］：［Ｍ］：［Ｚｎ］＝１：１：２となる原子数比の酸化物半導体は、Ｉｎ層が１
に対し、（Ｍ，Ｚｎ）層が３である層状構造をとる。つまり、［Ｉｎ］および［Ｍ］に対
し［Ｚｎ］が大きくなると、酸化物半導体が結晶化した場合、Ｉｎ層に対する（Ｍ，Ｚｎ
）層の割合が増加する。
ただし、酸化物半導体中において、Ｉｎ層が１層に対し、（Ｍ，Ｚｎ）層の層数が非整数
である場合、Ｉｎ層が１層に対し、（Ｍ，Ｚｎ）層の層数が整数である層状構造を複数種
有する場合がある。例えば、［Ｉｎ］：［Ｍ］：［Ｚｎ］＝１：１：１．５である場合、
Ｉｎ層が１層に対し、（Ｍ，Ｚｎ）層の層数が２である層状構造と、（Ｍ，Ｚｎ）層が３
である層状構造とが混在する層状構造となる場合がある。
例えば、酸化物半導体をスパッタ装置にて成膜する場合、ターゲットの原子数比からずれ
た原子数比の膜が形成される。特に、成膜時の基板温度によっては、ターゲットの［Ｚｎ
］よりも、膜の［Ｚｎ］が小さくなる場合がある。
また、酸化物半導体中に複数の相が共存する場合がある（二相共存、三相共存など）。例
えば、［Ｉｎ］：［Ｍ］：［Ｚｎ］＝０：２：１の原子数比の近傍値である原子数比では
、スピネル型の結晶構造と層状の結晶構造との二相が共存しやすい。また、［Ｉｎ］：［
Ｍ］：［Ｚｎ］＝１：０：０を示す原子数比の近傍値である原子数比では、ビックスバイ
ト型の結晶構造と層状の結晶構造との二相が共存しやすい。酸化物半導体中に複数の相が
共存する場合、異なる結晶構造の間において、粒界（グレインバウンダリーともいう）が
形成される場合がある。
また、インジウムの含有率を高くすることで、酸化物半導体のキャリア移動度（電子移動
度）を高くすることができる。これは、インジウム、元素Ｍおよび亜鉛を有する酸化物半
導体では、主として重金属のｓ軌道がキャリア伝導に寄与しており、インジウムの含有率
を高くすることにより、ｓ軌道が重なる領域がより大きくなるため、インジウムの含有率
が高い酸化物半導体はインジウムの含有率が低い酸化物半導体と比較してキャリア移動度
が高くなるためである。
一方、酸化物半導体中のインジウムおよび亜鉛の含有率が低くなると、キャリア移動度が
低くなる。したがって、［Ｉｎ］：［Ｍ］：［Ｚｎ］＝０：１：０を示す原子数比、およ
びその近傍値である原子数比（例えば図２８（Ｃ）に示す領域Ｃ）では、絶縁性が高くな
る。
したがって、本発明の一態様の酸化物半導体は、キャリア移動度が高く、かつ、粒界が少
ない層状構造となりやすい、図２８（Ａ）の領域Ａで示される原子数比を有することが好
ましい。
また、図２８（Ｂ）に示す領域Ｂは、［Ｉｎ］：［Ｍ］：［Ｚｎ］＝４：２：３から４．
１、およびその近傍値を示している。近傍値には、例えば、原子数比が［Ｉｎ］：［Ｍ］
：［Ｚｎ］＝５：３：４が含まれる。領域Ｂで示される原子数比を有する酸化物半導体は
、特に、結晶性が高く、キャリア移動度も高い優れた酸化物半導体である。
なお、酸化物半導体が、層状構造を形成する条件は、原子数比によって一義的に定まらな
い。原子数比により、層状構造を形成するための難易の差はある。一方、同じ原子数比で
あっても、形成条件により、層状構造になる場合も層状構造にならない場合もある。した
がって、図示する領域は、酸化物半導体が層状構造を有する原子数比を示す領域であり、
領域Ａ乃至領域Ｃの境界は厳密ではない。
続いて、上記酸化物半導体をトランジスタに用いる場合について説明する。
なお、上記酸化物半導体をトランジスタに用いることで、粒界におけるキャリア散乱等を
減少させることができるため、高い電界効果移動度のトランジスタを実現することができ
る。また、信頼性の高いトランジスタを実現することができる。
また、トランジスタには、キャリア密度の低い酸化物半導体を用いることが好ましい。例
えば、酸化物半導体は、キャリア密度が８×１０１１／ｃｍ３未満、好ましくは１×１０
１１／ｃｍ３未満、さらに好ましくは１×１０１０／ｃｍ３未満であり、１×１０－９／
ｃｍ３以上とすればよい。
なお、高純度真性または実質的に高純度真性である酸化物半導体は、キャリア発生源が少
ないため、キャリア密度を低くすることができる。また、高純度真性または実質的に高純
度真性である酸化物半導体は、欠陥準位密度が低いため、トラップ準位密度も低くなる場
合がある。
また、酸化物半導体のトラップ準位に捕獲された電荷は、消失するまでに要する時間が長
く、あたかも固定電荷のように振る舞うことがある。そのため、トラップ準位密度の高い
酸化物半導体にチャネル領域が形成されるトランジスタは、電気特性が不安定となる場合
がある。
したがって、トランジスタの電気特性を安定にするためには、酸化物半導体中の不純物濃
度を低減することが有効である。また、酸化物半導体中の不純物濃度を低減するためには
、近接する膜中の不純物濃度も低減することが好ましい。不純物としては、水素、窒素、
アルカリ金属、アルカリ土類金属、鉄、ニッケル、シリコン等がある。
ここで、酸化物半導体中における各不純物の影響について説明する。
酸化物半導体において、第１４族元素の一つであるシリコンや炭素が含まれると、酸化物
半導体において欠陥準位が形成される。このため、酸化物半導体または酸化物半導体と接
する層との界面近傍においては、シリコンや炭素の濃度（二次イオン質量分析法（ＳＩＭ
Ｓ：Ｓｅｃｏｎｄａｒｙ Ｉｏｎ Ｍａｓｓ Ｓｐｅｃｔｒｏｍｅｔｒｙ）により得られ
る濃度）が、２×１０１８ａｔｏｍｓ／ｃｍ３以下、好ましくは２×１０１７ａｔｏｍｓ
／ｃｍ３以下となる領域を有するように制御する。
また、酸化物半導体にアルカリ金属またはアルカリ土類金属が含まれると、欠陥準位を形
成し、キャリアを生成する場合がある。したがって、アルカリ金属またはアルカリ土類金
属が含まれている酸化物半導体を用いたトランジスタはノーマリーオン特性となりやすい
。このため、酸化物半導体中のアルカリ金属またはアルカリ土類金属の濃度を低減するこ
とが好ましい。具体的には、酸化物半導体中のアルカリ金属またはアルカリ土類金属の濃
度（ＳＩＭＳ分析により得られる濃度）が、１×１０１８ａｔｏｍｓ／ｃｍ３以下、好ま
しくは２×１０１６ａｔｏｍｓ／ｃｍ３以下となる領域を有するように制御する。
また、酸化物半導体において、窒素が含まれると、キャリアである電子が生じ、キャリア
密度が増加し、ｎ型化しやすい。この結果、窒素が含まれている酸化物半導体を半導体に
用いたトランジスタはノーマリーオン特性となりやすい。したがって、該酸化物半導体に
おいて、窒素はできる限り低減されていることが好ましい、具体的には、酸化物半導体中
の窒素濃度（ＳＩＭＳ分析により得られる濃度）が、５×１０１９ａｔｏｍｓ／ｃｍ３未
満、好ましくは５×１０１８ａｔｏｍｓ／ｃｍ３以下、より好ましくは１×１０１８ａｔ
ｏｍｓ／ｃｍ３以下、さらに好ましくは５×１０１７ａｔｏｍｓ／ｃｍ３以下となる領域
を有するように制御する。
また、酸化物半導体に含まれる水素は、金属原子と結合する酸素と反応して水になるため
、酸素欠損を形成する場合がある。該酸素欠損に水素が入ることで、キャリアである電子
が生成される場合がある。また、水素の一部が金属原子と結合する酸素と結合して、キャ
リアである電子を生成することがある。したがって、水素が含まれている酸化物半導体を
用いたトランジスタはノーマリーオン特性となりやすい。このため、酸化物半導体中の水
素はできる限り低減されていることが好ましい。具体的には、酸化物半導体中の水素濃度
（ＳＩＭＳ分析により得られる濃度）が、１×１０２０ａｔｏｍｓ／ｃｍ３未満、好まし
くは１×１０１９ａｔｏｍｓ／ｃｍ３未満、より好ましくは５×１０１８ａｔｏｍｓ／ｃ
ｍ３未満、さらに好ましくは１×１０１８ａｔｏｍｓ／ｃｍ３未満となる領域を有するよ
うに制御する。
不純物が十分に低減された酸化物半導体をトランジスタのチャネル形成領域に用いること
で、安定した電気特性を付与することができる。また、上述のように高純度化された酸化
物半導体をチャネル形成領域に用いたトランジスタのオフ電流は極めて小さい。例えば、
ソースとドレインとの間の電圧を０．１Ｖ、５Ｖ、または、１０Ｖ程度とした場合に、ト
ランジスタのチャネル幅あたりのオフ電流を数ｙＡ／μｍ乃至数ｚＡ／μｍにまで低減す
ることが可能となる。
続いて、該酸化物半導体を２層構造、または３層構造とした場合について述べる。酸化物
半導体Ｓ１、酸化物半導体Ｓ２、および酸化物半導体Ｓ３の積層構造、および積層構造に
接する絶縁体のバンド図と、酸化物半導体Ｓ２および酸化物半導体Ｓ３の積層構造、およ
び積層構造に接する絶縁体のバンド図と、について、図３０を用いて説明する。なお、酸
化物半導体Ｓ１は酸化物半導体層１３０ａ、酸化物半導体Ｓ２は酸化物半導体層１３０ｂ
、酸化物半導体Ｓ３は酸化物半導体層１３０ｃに相当する。
図３０（Ａ）は、絶縁体Ｉ１、酸化物半導体Ｓ１、酸化物半導体Ｓ２、酸化物半導体Ｓ３
、および絶縁体Ｉ２を有する積層構造の膜厚方向のバンド図の一例である。また、図３０
（Ｂ）は、絶縁体Ｉ１、酸化物半導体Ｓ２、酸化物半導体Ｓ３、および絶縁体Ｉ２を有す
る積層構造の膜厚方向のバンド図の一例である。なお、バンド図は、理解を容易にするた
め絶縁体Ｉ１、酸化物半導体Ｓ１、酸化物半導体Ｓ２、酸化物半導体Ｓ３、および絶縁体
Ｉ２の伝導帯下端のエネルギー準位（Ｅｃ）を示す。
酸化物半導体Ｓ１、酸化物半導体Ｓ３は、酸化物半導体Ｓ２よりも伝導帯下端のエネルギ
ー準位が真空準位に近く、代表的には、酸化物半導体Ｓ２の伝導帯下端のエネルギー準位
と、酸化物半導体Ｓ１、酸化物半導体Ｓ３の伝導帯下端のエネルギー準位との差が、０．
１５ｅＶ以上、または０．５ｅＶ以上、かつ２ｅＶ以下、または１ｅＶ以下であることが
好ましい。すなわち、酸化物半導体Ｓ１、酸化物半導体Ｓ３の電子親和力よりも、酸化物
半導体Ｓ２の電子親和力が大きく、酸化物半導体Ｓ１、酸化物半導体Ｓ３の電子親和力と
、酸化物半導体Ｓ２の電子親和力との差が、０．１５ｅＶ以上、または０．５ｅＶ以上、
かつ２ｅＶ以下、または１ｅＶ以下であることが好ましい。
図３０（Ａ）、および図３０（Ｂ）に示すように、酸化物半導体Ｓ１、酸化物半導体Ｓ２
、酸化物半導体Ｓ３において、伝導帯下端のエネルギー準位はなだらかに変化する。換言
すると、連続的に変化または連続接合するともいうことができる。このようなバンド図を
有するためには、酸化物半導体Ｓ１と酸化物半導体Ｓ２との界面、または酸化物半導体Ｓ
２と酸化物半導体Ｓ３との界面において形成される混合層の欠陥準位密度を低くするとよ
い。
具体的には、酸化物半導体Ｓ１と酸化物半導体Ｓ２、酸化物半導体Ｓ２と酸化物半導体Ｓ
３が、酸素以外に共通の元素を有する（主成分とする）ことで、欠陥準位密度が低い混合
層を形成することができる。例えば、酸化物半導体Ｓ２がＩｎ－Ｇａ－Ｚｎ酸化物半導体
の場合、酸化物半導体Ｓ１、酸化物半導体Ｓ３として、Ｉｎ－Ｇａ－Ｚｎ酸化物半導体、
Ｇａ－Ｚｎ酸化物半導体、酸化ガリウムなどを用いるとよい。
このとき、キャリアの主たる経路は酸化物半導体Ｓ２となる。酸化物半導体Ｓ１と酸化物
半導体Ｓ２との界面、および酸化物半導体Ｓ２と酸化物半導体Ｓ３との界面における欠陥
準位密度を低くすることができるため、界面散乱によるキャリア伝導への影響が小さく、
高いオン電流が得られる。
トラップ準位に電子が捕獲されることで、捕獲された電子は固定電荷のように振る舞うた
め、トランジスタのしきい値電圧はプラス方向にシフトしてしまう。酸化物半導体Ｓ１、
酸化物半導体Ｓ３を設けることにより、トラップ準位を酸化物半導体Ｓ２より遠ざけるこ
とができる。当該構成とすることで、トランジスタのしきい値電圧がプラス方向にシフト
することを防止することができる。
酸化物半導体Ｓ１、酸化物半導体Ｓ３は、酸化物半導体Ｓ２と比較して、導電率が十分に
低い材料を用いる。このとき、酸化物半導体Ｓ２、酸化物半導体Ｓ２と酸化物半導体Ｓ１
との界面、および酸化物半導体Ｓ２と酸化物半導体Ｓ３との界面が、主にチャネル領域と
して機能する。例えば、酸化物半導体Ｓ１、酸化物半導体Ｓ３には、図２８（Ｃ）におい
て、絶縁性が高くなる領域Ｃで示す原子数比の酸化物半導体を用いればよい。
特に、酸化物半導体Ｓ２に領域Ａで示される原子数比の酸化物半導体を用いる場合、酸化
物半導体Ｓ１および酸化物半導体Ｓ３には、［Ｍ］／［Ｉｎ］が１以上、好ましくは２以
上となる原子数比の酸化物半導体を用いることが好ましい。また、酸化物半導体Ｓ３とし
て、十分に高い絶縁性を得ることができる［Ｍ］／（［Ｚｎ］＋［Ｉｎ］）が１以上とな
るような原子数比の酸化物半導体を用いることが好適である。
本実施の形態に示す構成は、他の実施の形態に示す構成と適宜組み合わせて用いることが
できる。
（実施の形態６）
以下では、本発明の一態様に用いることのできる酸化物半導体の構造について説明する。
なお、本明細書において、「平行」とは、二つの直線が－１０°以上１０°以下の角度で
配置されている状態をいう。したがって、－５°以上５°以下の場合も含まれる。また、
「垂直」とは、二つの直線が８０°以上１００°以下の角度で配置されている状態をいう
。したがって、８５°以上９５°以下の場合も含まれる。
また、本明細書において、結晶が三方晶または菱面体晶である場合、六方晶系として表す
。
＜酸化物半導体の構造＞
以下では、酸化物半導体の構造について説明する。
酸化物半導体は、単結晶酸化物半導体と、それ以外の非単結晶酸化物半導体と、に分けら
れる。非単結晶酸化物半導体としては、ＣＡＡＣ－ＯＳ（ｃ－ａｘｉｓ－ａｌｉｇｎｅｄ
ｃｒｙｓｔａｌｌｉｎｅ ｏｘｉｄｅ ｓｅｍｉｃｏｎｄｕｃｔｏｒ）、多結晶酸化物
半導体、ｎｃ－ＯＳ（ｎａｎｏｃｒｙｓｔａｌｌｉｎｅ ｏｘｉｄｅ ｓｅｍｉｃｏｎｄ
ｕｃｔｏｒ）、擬似非晶質酸化物半導体（ａ－ｌｉｋｅ ＯＳ：ａｍｏｒｐｈｏｕｓ－ｌ
ｉｋｅ ｏｘｉｄｅ ｓｅｍｉｃｏｎｄｕｃｔｏｒ）および非晶質酸化物半導体などがあ
る。
また別の観点では、酸化物半導体は、非晶質酸化物半導体と、それ以外の結晶性酸化物半
導体と、に分けられる。結晶性酸化物半導体としては、単結晶酸化物半導体、ＣＡＡＣ－
ＯＳ、多結晶酸化物半導体およびｎｃ－ＯＳなどがある。
非晶質構造は、一般に、等方的であって不均質構造を持たない、準安定状態で原子の配置
が固定化していない、結合角度が柔軟である、短距離秩序は有するが長距離秩序を有さな
い、などといわれている。
逆の見方をすると、安定な酸化物半導体を完全な非晶質（ｃｏｍｐｌｅｔｅｌｙ ａｍｏ
ｒｐｈｏｕｓ）酸化物半導体とは呼べない。また、等方的でない（例えば、微小な領域に
おいて周期構造を有する）酸化物半導体を、完全な非晶質酸化物半導体とは呼べない。一
方、ａ－ｌｉｋｅ ＯＳは、等方的でないが、鬆（ボイドともいう。）を有する不安定な
構造である。不安定であるという点では、ａ－ｌｉｋｅ ＯＳは、物性的に非晶質酸化物
半導体に近い。
＜ＣＡＡＣ－ＯＳ＞
まずは、ＣＡＡＣ－ＯＳについて説明する。
ＣＡＡＣ－ＯＳは、ｃ軸配向した複数の結晶部（ペレットともいう。）を有する酸化物半
導体の一種である。
ＣＡＡＣ－ＯＳをＸ線回折（ＸＲＤ：Ｘ－Ｒａｙ Ｄｉｆｆｒａｃｔｉｏｎ）によって解
析した場合について説明する。例えば、空間群Ｒ－３ｍに分類されるＩｎＧａＺｎＯ４の
結晶を有するＣＡＡＣ－ＯＳに対し、ｏｕｔ－ｏｆ－ｐｌａｎｅ法による構造解析を行う
と、図３１（Ａ）に示すように回折角（２θ）が３１°近傍にピークが現れる。このピー
クは、ＩｎＧａＺｎＯ４の結晶の（００９）面に帰属されることから、ＣＡＡＣ－ＯＳで
は、結晶がｃ軸配向性を有し、ｃ軸がＣＡＡＣ－ＯＳの膜を形成する面（被形成面ともい
う。）、または上面に略垂直な方向を向いていることが確認できる。なお、２θが３１°
近傍のピークの他に、２θが３６°近傍にもピークが現れる場合がある。２θが３６°近
傍のピークは、空間群Ｆｄ－３ｍに分類される結晶構造に起因する。そのため、ＣＡＡＣ
－ＯＳは、該ピークを示さないことが好ましい。
一方、ＣＡＡＣ－ＯＳに対し、被形成面に平行な方向からＸ線を入射させるｉｎ－ｐｌａ
ｎｅ法による構造解析を行うと、２θが５６°近傍にピークが現れる。このピークは、Ｉ
ｎＧａＺｎＯ４の結晶の（１１０）面に帰属される。そして、２θを５６°近傍に固定し
、試料面の法線ベクトルを軸（φ軸）として試料を回転させながら分析（φスキャン）を
行っても、図３１（Ｂ）に示すように明瞭なピークは現れない。一方、単結晶ＩｎＧａＺ
ｎＯ４に対し、２θを５６°近傍に固定してφスキャンした場合、図３１（Ｃ）に示すよ
うに（１１０）面と等価な結晶面に帰属されるピークが６本観察される。したがって、Ｘ
ＲＤを用いた構造解析から、ＣＡＡＣ－ＯＳは、ａ軸およびｂ軸の配向が不規則であるこ
とが確認できる。
次に、電子回折によって解析したＣＡＡＣ－ＯＳについて説明する。例えば、ＩｎＧａＺ
ｎＯ４の結晶を有するＣＡＡＣ－ＯＳに対し、ＣＡＡＣ－ＯＳの被形成面に平行にプロー
ブ径が３００ｎｍの電子線を入射させると、図３１（Ｄ）に示すような回折パターン（制
限視野電子回折パターンともいう。）が現れる場合がある。この回折パターンには、Ｉｎ
ＧａＺｎＯ４の結晶の（００９）面に起因するスポットが含まれる。したがって、電子回
折によっても、ＣＡＡＣ－ＯＳに含まれるペレットがｃ軸配向性を有し、ｃ軸が被形成面
または上面に略垂直な方向を向いていることがわかる。一方、同じ試料に対し、試料面に
垂直にプローブ径が３００ｎｍの電子線を入射させたときの回折パターンを図３１（Ｅ）
に示す。図３１（Ｅ）より、リング状の回折パターンが確認される。したがって、プロー
ブ径が３００ｎｍの電子線を用いた電子回折によっても、ＣＡＡＣ－ＯＳに含まれるペレ
ットのａ軸およびｂ軸は配向性を有さないことがわかる。なお、図３１（Ｅ）における第
１リングは、ＩｎＧａＺｎＯ４の結晶の（０１０）面および（１００）面などに起因する
と考えられる。また、図３１（Ｅ）における第２リングは（１１０）面などに起因すると
考えられる。
また、透過型電子顕微鏡（ＴＥＭ：Ｔｒａｎｓｍｉｓｓｉｏｎ Ｅｌｅｃｔｒｏｎ Ｍｉ
ｃｒｏｓｃｏｐｅ）によって、ＣＡＡＣ－ＯＳの明視野像と回折パターンとの複合解析像
（高分解能ＴＥＭ像ともいう。）を観察すると、複数のペレットを確認することができる
。一方、高分解能ＴＥＭ像であってもペレット同士の境界、即ち結晶粒界（グレインバウ
ンダリーともいう。）を明確に確認することができない場合がある。そのため、ＣＡＡＣ
－ＯＳは、結晶粒界に起因する電子移動度の低下が起こりにくいといえる。
図３２（Ａ）に、試料面と略平行な方向から観察したＣＡＡＣ－ＯＳの断面の高分解能Ｔ
ＥＭ像を示す。高分解能ＴＥＭ像の観察には、球面収差補正（Ｓｐｈｅｒｉｃａｌ Ａｂ
ｅｒｒａｔｉｏｎ Ｃｏｒｒｅｃｔｏｒ）機能を用いた。球面収差補正機能を用いた高分
解能ＴＥＭ像を、特にＣｓ補正高分解能ＴＥＭ像と呼ぶ。Ｃｓ補正高分解能ＴＥＭ像は、
例えば、日本電子株式会社製原子分解能分析電子顕微鏡ＪＥＭ－ＡＲＭ２００Ｆなどによ
って観察することができる。
図３２（Ａ）より、金属原子が層状に配列している領域であるペレットを確認することが
できる。ペレット一つの大きさは１ｎｍ以上のものや、３ｎｍ以上のものがあることがわ
かる。したがって、ペレットを、ナノ結晶（ｎｃ：ｎａｎｏｃｒｙｓｔａｌ）と呼ぶこと
もできる。また、ＣＡＡＣ－ＯＳを、ＣＡＮＣ（Ｃ－Ａｘｉｓ Ａｌｉｇｎｅｄ ｎａｎ
ｏｃｒｙｓｔａｌｓ）を有する酸化物半導体と呼ぶこともできる。ペレットは、ＣＡＡＣ
－ＯＳの被形成面または上面の凹凸を反映しており、ＣＡＡＣ－ＯＳの被形成面または上
面と平行となる。
また、図３２（Ｂ）および図３２（Ｃ）に、試料面と略垂直な方向から観察したＣＡＡＣ
－ＯＳの平面のＣｓ補正高分解能ＴＥＭ像を示す。図３２（Ｄ）および図３２（Ｅ）は、
それぞれ図３２（Ｂ）および図３２（Ｃ）を画像処理した像である。以下では、画像処理
の方法について説明する。まず、図３２（Ｂ）を高速フーリエ変換（ＦＦＴ：Ｆａｓｔ
Ｆｏｕｒｉｅｒ Ｔｒａｎｓｆｏｒｍ）処理することでＦＦＴ像を取得する。次に、取得
したＦＦＴ像において原点を基準に、２．８ｎｍ－１から５．０ｎｍ－１の間の範囲を残
すマスク処理する。次に、マスク処理したＦＦＴ像を、逆高速フーリエ変換（ＩＦＦＴ：
Ｉｎｖｅｒｓｅ Ｆａｓｔ Ｆｏｕｒｉｅｒ Ｔｒａｎｓｆｏｒｍ）処理することで画像
処理した像を取得する。こうして取得した像をＦＦＴフィルタリング像と呼ぶ。ＦＦＴフ
ィルタリング像は、Ｃｓ補正高分解能ＴＥＭ像から周期成分を抜き出した像であり、格子
配列を示している。
図３２（Ｄ）では、格子配列の乱れた箇所を破線で示している。破線で囲まれた領域が、
一つのペレットである。そして、破線で示した箇所がペレットとペレットとの連結部であ
る。破線は、六角形状であるため、ペレットが六角形状であることがわかる。なお、ペレ
ットの形状は、正六角形状とは限らず、非正六角形状である場合が多い。
図３２（Ｅ）では、格子配列の揃った領域と、別の格子配列の揃った領域と、の間を点線
で示している。点線近傍においても、明確な結晶粒界を確認することはできない。点線近
傍の格子点を中心に周囲の格子点を繋ぐと、歪んだ六角形や、五角形または／および七角
形などが形成できる。即ち、格子配列を歪ませることによって結晶粒界の形成を抑制して
いることがわかる。これは、ＣＡＡＣ－ＯＳが、ａ－ｂ面方向において酸素原子の配列が
稠密でないことや、金属元素が置換することで原子間の結合距離が変化することなどによ
って、歪みを許容することができるためと考えられる。
以上に示すように、ＣＡＡＣ－ＯＳは、ｃ軸配向性を有し、かつａ－ｂ面方向において複
数のペレット（ナノ結晶）が連結し、歪みを有した結晶構造となっている。よって、ＣＡ
ＡＣ－ＯＳを、ＣＡＡ ｃｒｙｓｔａｌ（ｃ－ａｘｉｓ－ａｌｉｇｎｅｄ ａ－ｂ－ｐｌ
ａｎｅ－ａｎｃｈｏｒｅｄ ｃｒｙｓｔａｌ）を有する酸化物半導体と称することもでき
る。
ＣＡＡＣ－ＯＳは結晶性の高い酸化物半導体である。酸化物半導体の結晶性は不純物の混
入や欠陥の生成などによって低下する場合があるため、逆の見方をするとＣＡＡＣ－ＯＳ
は不純物や欠陥（酸素欠損など）の少ない酸化物半導体ともいえる。
なお、不純物は、酸化物半導体の主成分以外の元素で、水素、炭素、シリコン、遷移金属
元素などがある。例えば、シリコンなどの、酸化物半導体を構成する金属元素よりも酸素
との結合力の強い元素は、酸化物半導体から酸素を奪うことで酸化物半導体の原子配列を
乱し、結晶性を低下させる要因となる。また、鉄やニッケルなどの重金属、アルゴン、二
酸化炭素などは、原子半径（または分子半径）が大きいため、酸化物半導体の原子配列を
乱し、結晶性を低下させる要因となる。
＜ｎｃ－ＯＳ＞
次に、ｎｃ－ＯＳについて説明する。
ｎｃ－ＯＳをＸＲＤによって解析した場合について説明する。例えば、ｎｃ－ＯＳに対し
、ｏｕｔ－ｏｆ－ｐｌａｎｅ法による構造解析を行うと、配向性を示すピークが現れない
。即ち、ｎｃ－ＯＳの結晶は配向性を有さない。
また、例えば、ＩｎＧａＺｎＯ４の結晶を有するｎｃ－ＯＳを薄片化し、厚さが３４ｎｍ
の領域に対し、被形成面に平行にプローブ径が５０ｎｍの電子線を入射させると、図３３
（Ａ）に示すようなリング状の回折パターン（ナノビーム電子回折パターン）が観測され
る。また、同じ試料にプローブ径が１ｎｍの電子線を入射させたときの回折パターン（ナ
ノビーム電子回折パターン）を図３３（Ｂ）に示す。図３３（Ｂ）より、リング状の領域
内に複数のスポットが観測される。したがって、ｎｃ－ＯＳは、プローブ径が５０ｎｍの
電子線を入射させることでは秩序性が確認されないが、プローブ径が１ｎｍの電子線を入
射させることでは秩序性が確認される。
また、厚さが１０ｎｍ未満の領域に対し、プローブ径が１ｎｍの電子線を入射させると、
図３３（Ｃ）に示すように、スポットが略正六角状に配置された電子回折パターンを観測
される場合がある。したがって、厚さが１０ｎｍ未満の範囲において、ｎｃ－ＯＳが秩序
性の高い領域、即ち結晶を有することがわかる。なお、結晶が様々な方向を向いているた
め、規則的な電子回折パターンが観測されない領域もある。
図３３（Ｄ）に、被形成面と略平行な方向から観察したｎｃ－ＯＳの断面のＣｓ補正高分
解能ＴＥＭ像を示す。ｎｃ－ＯＳは、高分解能ＴＥＭ像において、補助線で示す箇所など
のように結晶部を確認することのできる領域と、明確な結晶部を確認することのできない
領域と、を有する。ｎｃ－ＯＳに含まれる結晶部は、１ｎｍ以上１０ｎｍ以下の大きさで
あり、特に１ｎｍ以上３ｎｍ以下の大きさであることが多い。なお、結晶部の大きさが１
０ｎｍより大きく１００ｎｍ以下である酸化物半導体を微結晶酸化物半導体（ｍｉｃｒｏ
ｃｒｙｓｔａｌｌｉｎｅ ｏｘｉｄｅ ｓｅｍｉｃｏｎｄｕｃｔｏｒ）と呼ぶことがあ
る。ｎｃ－ＯＳは、例えば、高分解能ＴＥＭ像では、結晶粒界を明確に確認できない場合
がある。なお、ナノ結晶は、ＣＡＡＣ－ＯＳにおけるペレットと起源を同じくする可能性
がある。そのため、以下ではｎｃ－ＯＳの結晶部をペレットと呼ぶ場合がある。
このように、ｎｃ－ＯＳは、微小な領域（例えば、１ｎｍ以上１０ｎｍ以下の領域、特に
１ｎｍ以上３ｎｍ以下の領域）において原子配列に周期性を有する。また、ｎｃ－ＯＳは
、異なるペレット間で結晶方位に規則性が見られない。そのため、膜全体で配向性が見ら
れない。したがって、ｎｃ－ＯＳは、分析方法によっては、ａ－ｌｉｋｅ ＯＳや非晶質
酸化物半導体と区別が付かない場合がある。
なお、ペレット（ナノ結晶）間で結晶方位が規則性を有さないことから、ｎｃ－ＯＳを、
ＲＡＮＣ（Ｒａｎｄｏｍ Ａｌｉｇｎｅｄ ｎａｎｏｃｒｙｓｔａｌｓ）を有する酸化物
半導体、またはＮＡＮＣ（Ｎｏｎ－Ａｌｉｇｎｅｄ ｎａｎｏｃｒｙｓｔａｌｓ）を有す
る酸化物半導体と呼ぶこともできる。
ｎｃ－ＯＳは、非晶質酸化物半導体よりも規則性の高い酸化物半導体である。そのため、
ｎｃ－ＯＳは、ａ－ｌｉｋｅ ＯＳや非晶質酸化物半導体よりも欠陥準位密度が低くなる
。ただし、ｎｃ－ＯＳは、異なるペレット間で結晶方位に規則性が見られない。そのため
、ｎｃ－ＯＳは、ＣＡＡＣ－ＯＳと比べて欠陥準位密度が高くなる。
＜ａ－ｌｉｋｅ ＯＳ＞
ａ－ｌｉｋｅ ＯＳは、ｎｃ－ＯＳと非晶質酸化物半導体との間の構造を有する酸化物半
導体である。
図３４に、ａ－ｌｉｋｅ ＯＳの高分解能断面ＴＥＭ像を示す。ここで、図３４（Ａ）は
電子照射開始時におけるａ－ｌｉｋｅ ＯＳの高分解能断面ＴＥＭ像である。図３４（Ｂ
）は４．３×１０８ｅ－／ｎｍ２の電子（ｅ－）照射後におけるａ－ｌｉｋｅ ＯＳの高
分解能断面ＴＥＭ像である。図３４（Ａ）および図３４（Ｂ）より、ａ－ｌｉｋｅ ＯＳ
は電子照射開始時から、縦方向に延伸する縞状の明領域が観察されることがわかる。また
、明領域は、電子照射後に形状が変化することがわかる。なお、明領域は、鬆または低密
度領域と推測される。
鬆を有するため、ａ－ｌｉｋｅ ＯＳは、不安定な構造である。以下では、ａ－ｌｉｋｅ
ＯＳが、ＣＡＡＣ－ＯＳおよびｎｃ－ＯＳと比べて不安定な構造であることを示すため
、電子照射による構造の変化を示す。
試料として、ａ－ｌｉｋｅ ＯＳ、ｎｃ－ＯＳおよびＣＡＡＣ－ＯＳを準備する。いずれ
の試料もＩｎ－Ｇａ－Ｚｎ酸化物である。
まず、各試料の高分解能断面ＴＥＭ像を取得する。高分解能断面ＴＥＭ像により、各試料
は、いずれも結晶部を有する。
なお、ＩｎＧａＺｎＯ４の結晶の単位格子は、Ｉｎ－Ｏ層を３層有し、またＧａ－Ｚｎ－
Ｏ層を６層有する、計９層がｃ軸方向に層状に重なった構造を有することが知られている
。これらの近接する層同士の間隔は、（００９）面の格子面間隔（ｄ値ともいう。）と同
程度であり、結晶構造解析からその値は０．２９ｎｍと求められている。したがって、以
下では、格子縞の間隔が０．２８ｎｍ以上０．３０ｎｍ以下である箇所を、ＩｎＧａＺｎ
Ｏ４の結晶部と見なした。なお、格子縞は、ＩｎＧａＺｎＯ４の結晶のａ－ｂ面に対応す
る。
図３５は、各試料の結晶部（２２箇所から３０箇所）の平均の大きさを調査した例である
。なお、上述した格子縞の長さを結晶部の大きさとしている。図３４より、ａ－ｌｉｋｅ
ＯＳは、ＴＥＭ像の取得などに係る電子の累積照射量に応じて結晶部が大きくなってい
くことがわかる。図３４より、ＴＥＭによる観察初期においては１．２ｎｍ程度の大きさ
だった結晶部（初期核ともいう。）が、電子（ｅ－）の累積照射量が４．２×１０８ｅ－
／ｎｍ２においては１．９ｎｍ程度の大きさまで成長していることがわかる。一方、ｎｃ
－ＯＳおよびＣＡＡＣ－ＯＳは、電子照射開始時から電子の累積照射量が４．２×１０８
ｅ－／ｎｍ２までの範囲で、結晶部の大きさに変化が見られないことがわかる。図３４よ
り、電子の累積照射量によらず、ｎｃ－ＯＳおよびＣＡＡＣ－ＯＳの結晶部の大きさは、
それぞれ１．３ｎｍ程度および１．８ｎｍ程度であることがわかる。なお、電子線照射お
よびＴＥＭの観察は、日立透過電子顕微鏡Ｈ－９０００ＮＡＲを用いた。電子線照射条件
は、加速電圧を３００ｋＶ、電流密度を６．７×１０５ｅ－／（ｎｍ２・ｓ）、照射領域
の直径を２３０ｎｍとした。
このように、ａ－ｌｉｋｅ ＯＳは、電子照射によって結晶部の成長が見られる場合があ
る。一方、ｎｃ－ＯＳおよびＣＡＡＣ－ＯＳは、電子照射による結晶部の成長がほとんど
見られない。即ち、ａ－ｌｉｋｅ ＯＳは、ｎｃ－ＯＳおよびＣＡＡＣ－ＯＳと比べて、
不安定な構造であることがわかる。
また、鬆を有するため、ａ－ｌｉｋｅ ＯＳは、ｎｃ－ＯＳおよびＣＡＡＣ－ＯＳと比べ
て密度の低い構造である。具体的には、ａ－ｌｉｋｅ ＯＳの密度は、同じ組成の単結晶
酸化物半導体の密度の７８．６％以上９２．３％未満である。また、ｎｃ－ＯＳの密度お
よびＣＡＡＣ－ＯＳの密度は、同じ組成の単結晶酸化物半導体の密度の９２．３％以上１
００％未満である。単結晶酸化物半導体の密度の７８％未満である酸化物半導体は、成膜
すること自体が困難である。
例えば、Ｉｎ：Ｇａ：Ｚｎ＝１：１：１［原子数比］を満たす酸化物半導体において、菱
面体晶構造を有する単結晶ＩｎＧａＺｎＯ４の密度は６．３５７ｇ／ｃｍ３である。よっ
て、例えば、Ｉｎ：Ｇａ：Ｚｎ＝１：１：１［原子数比］を満たす酸化物半導体において
、ａ－ｌｉｋｅ ＯＳの密度は５．０ｇ／ｃｍ３以上５．９ｇ／ｃｍ３未満である。また
、例えば、Ｉｎ：Ｇａ：Ｚｎ＝１：１：１［原子数比］を満たす酸化物半導体において、
ｎｃ－ＯＳの密度およびＣＡＡＣ－ＯＳの密度は５．９ｇ／ｃｍ３以上６．３ｇ／ｃｍ３
未満である。
なお、同じ組成の単結晶が存在しない場合、任意の割合で組成の異なる単結晶を組み合わ
せることにより、所望の組成における単結晶に相当する密度を見積もることができる。所
望の組成の単結晶に相当する密度は、組成の異なる単結晶を組み合わせる割合に対して、
加重平均を用いて見積もればよい。ただし、密度は、可能な限り少ない種類の単結晶を組
み合わせて見積もることが好ましい。
以上のように、酸化物半導体は、様々な構造をとり、それぞれが様々な特性を有する。な
お、酸化物半導体は、例えば、非晶質酸化物半導体、ａ－ｌｉｋｅ ＯＳ、ｎｃ－ＯＳ、
ＣＡＡＣ－ＯＳのうち、二種以上を有する積層膜であってもよい。
＜酸化物半導体のキャリア密度＞
次に、酸化物半導体のキャリア密度について、以下に説明を行う。
酸化物半導体のキャリア密度に影響を与える因子としては、酸化物半導体中の酸素欠損（
Ｖｏ）、または酸化物半導体中の不純物などが挙げられる。
酸化物半導体中の酸素欠損が多くなると、該酸素欠損に水素が結合（この状態をＶｏＨと
もいう）した際に、欠陥準位密度が高くなる。または、酸化物半導体中の不純物が多くな
ると、該不純物に起因し欠陥準位密度が高くなる。したがって、酸化物半導体中の欠陥準
位密度を制御することで、酸化物半導体のキャリア密度を制御することができる。
ここで、酸化物半導体をチャネル領域に用いるトランジスタを考える。
トランジスタのしきい値電圧のマイナスシフトの抑制、またはトランジスタのオフ電流の
低減を目的とする場合においては、酸化物半導体のキャリア密度を低くする方が好ましい
。酸化物半導体のキャリア密度を低くする場合においては、酸化物半導体中の不純物濃度
を低くし、欠陥準位密度を低くすればよい。本明細書等において、不純物濃度が低く、欠
陥準位密度の低いことを高純度真性または実質的に高純度真性と言う。高純度真性の酸化
物半導体のキャリア密度としては、８×１０１５ｃｍ－３未満、好ましくは１×１０１１
ｃｍ－３未満、さらに好ましくは１×１０１０ｃｍ－３未満であり、１×１０－９ｃｍ－
３以上とすればよい。
一方で、トランジスタのオン電流の向上、またはトランジスタの電界効果移動度の向上を
目的とする場合においては、酸化物半導体のキャリア密度を高くする方が好ましい。酸化
物半導体のキャリア密度を高くする場合においては、酸化物半導体の不純物濃度をわずか
に高める、または酸化物半導体の欠陥準位密度をわずかに高めればよい。あるいは、酸化
物半導体のバンドギャップをより小さくするとよい。例えば、トランジスタのＩｄ－Ｖｇ
特性のオン／オフ比が取れる範囲において、不純物濃度がわずかに高い、または欠陥準位
密度がわずかに高い酸化物半導体は、実質的に真性とみなせる。また、電子親和力が大き
く、それにともなってバンドギャップが小さくなり、その結果、熱励起された電子（キャ
リア）の密度が増加した酸化物半導体は、実質的に真性とみなせる。なお、より電子親和
力が大きな酸化物半導体を用いた場合には、トランジスタのしきい値電圧がより低くなる
。
上述のキャリア密度が高められた酸化物半導体は、わずかにｎ型化している。したがって
、キャリア密度が高められた酸化物半導体を、「Ｓｌｉｇｈｔｌｙ－ｎ」と呼称してもよ
い。
実質的に真性の酸化物半導体のキャリア密度は、１×１０５ｃｍ－３以上１×１０１８ｃ
ｍ－３未満が好ましく、１×１０７ｃｍ－３以上１×１０１７ｃｍ－３以下がより好まし
く、１×１０９ｃｍ－３以上５×１０１６ｃｍ－３以下がさらに好ましく、１×１０１０
ｃｍ－３以上１×１０１６ｃｍ－３以下がさらに好ましく、１×１０１１ｃｍ－３以上１
×１０１５ｃｍ－３以下がさらに好ましい。
本実施の形態に示す構成は、他の実施の形態に示す構成と適宜組み合わせて用いることが
できる。
（実施の形態７）
本実施の形態では、イメージセンサチップを収めたパッケージおよびカメラモジュールの
一例について説明する。当該イメージセンサチップには、本発明の一態様の撮像素子の構
成を用いることができる。
図３６（Ａ）は、イメージセンサチップを収めたパッケージの上面側の外観斜視図である
。当該パッケージは、パッケージ基板８１０、カバーガラス８２０および両者を接着する
接着剤８３０等を有する。
図３６（Ｂ）は、当該パッケージの下面側の外観斜視図である。パッケージの下面には、
半田ボールをバンプ８４０としたＢＧＡ（Ｂａｌｌ ｇｒｉｄ ａｒｒａｙ）の構成を有
する。なお、ＢＧＡに限らず、ＬＧＡ（Ｌａｎｄ ｇｒｉｄ ａｒｒａｙ）やＰＧＡ（Ｐ
ｉｎ Ｇｒｉｄ Ａｒｒａｙ）などであってもよい。
図３６（Ｃ）は、カバーガラス８２０および接着剤８３０の一部を省いて図示したパッケ
ージの斜視図であり、図３６（Ｄ）は、当該パッケージの断面図である。パッケージ基板
８１０上にはイメージセンサチップ８５０と電極パッド８６０が形成され、電極パッド８
６０およびバンプ８４０はスルーホール８８０およびランド８８５を介して電気的に接続
されている。電極パッド８６０は、イメージセンサチップ８５０が有する電極とワイヤ８
７０によって電気的に接続されている。
また、図３７（Ａ）は、イメージセンサチップをレンズ一体型のパッケージに収めたカメ
ラモジュールの上面側の外観斜視図である。当該カメラモジュールは、パッケージ基板８
１１、レンズカバー８２１、およびレンズ８３５等を有する。
図３７（Ｂ）は、当該カメラモジュールの下面側の外観斜視図である。パッケージ基板８
１１の下面および４側面には、実装用のランド８４１が設けられるＱＦＮ（Ｑｕａｄ ｆ
ｌａｔ ｎｏ－ｌｅａｄ ｐａｃｋａｇｅ）の構成を有する。なお、当該構成は一例であ
り、ＱＦＰ（Ｑｕａｄ ｆｌａｔ ｐａｃｋａｇｅ）や前述したＢＧＡ等であってもよい
。
図３７（Ｃ）は、レンズカバー８２１およびレンズ８３５の一部を省いて図示したモジュ
ールの斜視図であり、図３７（Ｄ）は、当該カメラモジュールの断面図である。パッケー
ジ基板８１１の上面にはイメージセンサチップ８５１が固定されている。また、パッケー
ジ基板８１１およびイメージセンサチップ８５１の間には撮像装置の駆動回路および信号
変換回路などの機能を有するＩＣチップ８９０も設けられており、ＳｉＰ（Ｓｙｓｔｅｍ
ｉｎ ｐａｃｋａｇｅ）としての構成を有している。さらに、ランド８４１の一部は電
極パッド８６１として利用され、電極パッド８６１はイメージセンサチップ８５１および
ＩＣチップ８９０が有する電極とワイヤ８７１によって電気的に接続されている。
イメージセンサチップを上述したような形態のパッケージに収めることで実装が容易にな
り、様々な電子機器に組み込むことができる。
本実施の形態に示す構成は、他の実施の形態に示す構成と適宜組み合わせて用いることが
できる。
１０ 撮像システム
１１ 撮像素子
１２ 光学系
１３ａ 光源
１３ｂ 光源
１４ 被写体
１５ 回路
１６ 回路
２０ 画素
２０ａ 画素
２０ｂ 画素
２０ｃ 画素
２０ｄ 画素
２１ 画素アレイ
２３ マルチプレクサ用ドライバー
２４ 選択トランジスタドライバー
２５ マルチプレクサ用トランジスタ
２６ バッファアンプ
２８ コンパレータ
２９ カウンター回路
３０ 出力端子
４１ トランジスタ
４２ トランジスタ
４３ トランジスタ
４４ トランジスタ
４５ トランジスタ
６１ 配線
６２ 配線
６３ 配線
６４ 配線
６４ａ 配線
６４ｄ 配線
６５ 配線
７１ 配線
７２ 配線
７３ 配線
７４ 配線
７５ 配線
７７ 配線
７８ 配線
８１ 絶縁層
８３ 絶縁層
８８ 導電体
９１ 配線
９２ 配線
９３ 配線
１０１ トランジスタ
１０２ トランジスタ
１０３ トランジスタ
１０４ トランジスタ
１０５ トランジスタ
１０６ トランジスタ
１０７ トランジスタ
１１５ 基板
１２０ 絶縁層
１３０ 酸化物半導体層
１３０ａ 酸化物半導体層
１３０ｂ 酸化物半導体層
１３０ｃ 酸化物半導体層
１３０ｄ 酸化物半導体層
１４０ 導電層
１４５ 絶縁層
１５０ 導電層
１５５ 絶縁層
１６０ 絶縁層
１７０ 導電層
１７１ 導電層
１７２ 導電層
１７３ 導電層
１７４ 導電層
１８０ 絶縁層
２００ 導電体
２０１ 導電体
２１０ 絶縁層
２３１ 領域
２３２ 領域
５００ 熱圧着装置
５０１ Ｘ軸スライド機構
５０２ Ｙ軸スライド機構
５０３ ステージ
５０４ シリンダー
５０５ シリンダーロッド
５０７ 固定治具
５０８ 支柱
５１０ カメラ
５１０ａ カメラ
５１０ｂ カメラ
５１１ 筐体
５１２ ケーブル
５１３ 熱圧着ヘッド
５１５ 石英窓
５２０ 被加工物
５２１ マーカー
５３０ カメラ
５３０ａ カメラ
５３０ｂ カメラ
５５０ 熱圧着装置
８１０ パッケージ基板
８１１ パッケージ基板
８２０ カバーガラス
８２１ レンズカバー
８３０ 接着剤
８３５ レンズ
８４０ バンプ
８４１ ランド
８５０ イメージセンサチップ
８５１ イメージセンサチップ
８６０ 電極パッド
８６１ 電極パッド
８７０ ワイヤ
８７１ ワイヤ
８８０ スルーホール
８８５ ランド
８９０ ＩＣチップ
１２００ 層
１５００ 回折格子
２５００ 絶縁層
２５１０ 遮光層
２５２０ 有機樹脂層
２５４０ マイクロレンズアレイ
２５６０ 絶縁層

Claims (5)

  1. 撮像素子と、光源と、を有する撮像システムであって、
    前記撮像素子は画素を有し、
    前記画素は光電変換素子および電荷保持部を有し、
    前記光源は紫外光を被写体に照射する機能を有し、
    前記被写体を反射または透過した前記紫外光は、前記光電変換素子に照射される構成を有し、
    前記光電変換素子は、前記紫外光の照射時に前記電荷保持部の電位を変化させる機能を有し、
    前記光電変換素子は、前記紫外光の非照射時に前記電荷保持部の電位を保持する機能を有し、
    前記画素は、第１のトランジスタと、第２のトランジスタと、第３のトランジスタと、第４のトランジスタと、を有し、
    前記第１のトランジスタは前記光電変換素子として機能し、
    前記第１のトランジスタのソースまたはドレインの一方は、前記第２のトランジスタのソースまたはドレインの一方と電気的に接続され、
    前記第１のトランジスタのソースまたはドレインの他方は、前記第１のトランジスタのゲートと電気的に接続され、
    前記第１のトランジスタのソースまたはドレインの一方は、前記第３のトランジスタのゲートと電気的に接続され、
    前記第３のトランジスタのソースまたはドレインの一方は、前記第４のトランジスタのソースまたはドレインの一方と電気的に接続されていることを特徴とする撮像システム。
  2. 請求項１において、
    前記第１乃至前記第４のトランジスタは、酸化物半導体を有し、
    前記酸化物半導体は、Ｉｎと、Ｚｎと、Ｍ（ＭはＡｌ、Ｇａ、ＹまたはＳｎ）と、を有することを特徴とする撮像システム。
  3. 請求項１または請求項２に記載の撮像システムと、
    Ｘ軸方向、Ｙ軸方向、およびθ軸方向に移動可能なステージと、
    Ｚ軸方向に移動可能な熱圧着ヘッドと、を有することを特徴とする製造装置。
  4. 請求項３において、
    前記撮像素子および前記光源は、筐体に格納され、前記筐体は、前記熱圧着ヘッドに固定されていることを特徴とする製造装置。
  5. 請求項３において、
    前記撮像素子は、筐体に格納され、前記光源は、前記ステージに格納され、前記筐体は、前記熱圧着ヘッドに固定されていることを特徴とする製造装置。
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Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN105611135B (zh) * 2015-11-13 2019-03-19 宁波舜宇光电信息有限公司 系统级摄像模组及其电气支架和制造方法
US10770496B2 (en) * 2018-04-16 2020-09-08 Visera Technologies Company Limited Optical sensors and methods for forming the same
CN111570958B (zh) * 2019-02-15 2022-06-21 上海炫邦电子科技有限公司 一种精密焊接机
JP7283148B2 (ja) * 2019-03-14 2023-05-30 富士通株式会社 赤外線検出器、これを用いた撮像装置、及び赤外線検出器の製造方法

Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2006147702A (ja) 2004-11-17 2006-06-08 Juki Corp 電子部品圧着装置
JP2009182213A (ja) 2008-01-31 2009-08-13 Nec Saitama Ltd Ｆｐｃ圧着装置
JP2009182194A (ja) 2008-01-31 2009-08-13 Sony Corp 光センサー素子、撮像装置、電子機器、およびメモリー素子
JP2012137753A (ja) 2010-12-10 2012-07-19 Semiconductor Energy Lab Co Ltd 表示装置
US20130250274A1 (en) 2012-03-21 2013-09-26 Semiconductor Energy Laboratory Co., Ltd. Distance measurement device and distance measurement system
JP2015195378A (ja) 2014-03-28 2015-11-05 株式会社半導体エネルギー研究所 撮像装置
JP2014194410A5 (ja) 2014-02-27 2017-01-12

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0947429A (ja) * 1995-08-10 1997-02-18 Hitachi Ltd 電子内視鏡
JP3986619B2 (ja) * 1997-06-03 2007-10-03 大崎エンジニアリング株式会社 Ｃｏｇ圧着機
JPH11311673A (ja) 1998-04-28 1999-11-09 Shimadzu Corp 放射線撮像装置
US7558524B2 (en) * 2002-03-01 2009-07-07 Seiko Epson Corporation Image reading system
EP3614442A3 (en) 2005-09-29 2020-03-25 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device having oxide semiconductor layer and manufactoring method thereof
JP5064747B2 (ja) 2005-09-29 2012-10-31 株式会社半導体エネルギー研究所 半導体装置、電気泳動表示装置、表示モジュール、電子機器、及び半導体装置の作製方法
JP5078246B2 (ja) 2005-09-29 2012-11-21 株式会社半導体エネルギー研究所 半導体装置、及び半導体装置の作製方法
KR101707159B1 (ko) 2009-11-06 2017-02-15 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치
JP2012256020A (ja) 2010-12-15 2012-12-27 Semiconductor Energy Lab Co Ltd 半導体装置及びその駆動方法
TWI612321B (zh) 2013-02-27 2018-01-21 半導體能源研究所股份有限公司 成像裝置

Patent Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2006147702A (ja) 2004-11-17 2006-06-08 Juki Corp 電子部品圧着装置
JP2009182213A (ja) 2008-01-31 2009-08-13 Nec Saitama Ltd Ｆｐｃ圧着装置
JP2009182194A (ja) 2008-01-31 2009-08-13 Sony Corp 光センサー素子、撮像装置、電子機器、およびメモリー素子
JP2012137753A (ja) 2010-12-10 2012-07-19 Semiconductor Energy Lab Co Ltd 表示装置
US20130250274A1 (en) 2012-03-21 2013-09-26 Semiconductor Energy Laboratory Co., Ltd. Distance measurement device and distance measurement system
JP2013224931A (ja) 2012-03-21 2013-10-31 Semiconductor Energy Lab Co Ltd 距離測定装置、距離測定システム
JP2014194410A5 (ja) 2014-02-27 2017-01-12
JP2015195378A (ja) 2014-03-28 2015-11-05 株式会社半導体エネルギー研究所 撮像装置

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