JP7077251B2 - Semiconductor device - Google Patents
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Description
本発明の実施形態は、半導体装置に関する。 Embodiments of the present invention relate to semiconductor devices.
MOSFET(Metal Oxide Semiconductor Field Effect Transistor)などの半導体装置は、電力変換等に用いられる。半導体装置の消費電力は、小さいことが望ましい。 Semiconductor devices such as MOSFETs (Metal Oxide Semiconductor Field Effect Transistor) are used for power conversion and the like. It is desirable that the power consumption of the semiconductor device is small.
本発明が解決しようとする課題は、消費電力を低減できる半導体装置を提供することである。 An object to be solved by the present invention is to provide a semiconductor device capable of reducing power consumption.
実施形態に係る半導体装置は、第1電極と、第1導電形の第1半導体領域と、第2導電形の複数の第2半導体領域と、第1導電形の複数の第3半導体領域と、第1導電部と、ゲート電極と、第2電極と、を有する。前記第1半導体領域は、前記第1電極の上に設けられ、前記第1電極と電気的に接続されている。前記複数の第2半導体領域は、前記第1半導体領域の上に設けられている。前記複数の第3半導体領域は、前記複数の第2半導体領域の上にそれぞれ選択的に設けられている。前記第1導電部は、前記第1半導体領域中に第1絶縁部を介して設けられている。前記ゲート電極は、前記第1導電部及び前記第1絶縁部の上に設けられ、前記第1導電部から離れている。前記ゲート電極は、第1電極部分及び第2電極部分を有する。前記第1電極部分は、前記第1電極から前記第1半導体領域に向かう第1方向に垂直な第2方向において、前記第1半導体領域の一部、前記複数の第2半導体領域の1つ、及び前記複数の第3半導体領域の1つと、第1ゲート絶縁部を介して対向する。前記第2電極部分は、前記第2方向において前記第1電極部分と前記複数の第3半導体領域の別の1つとの間に位置し、前記第1半導体領域の別の一部、前記複数の第2半導体領域の別の1つ、及び前記複数の第3半導体領域の前記別の1つと第2ゲート絶縁部を介して対向する。前記第1電極部分と前記第2電極部分との間に、空隙を含む第2絶縁部が設けられている。前記第2電極は、前記複数の第2半導体領域及び前記複数の第3半導体領域の上に設けられ、前記複数の第2半導体領域、前記複数の第3半導体領域、及び前記第1導電部と電気的に接続されている。 The semiconductor device according to the embodiment includes a first electrode, a first semiconductor region of the first conductive type, a plurality of second semiconductor regions of the second conductive type, and a plurality of third semiconductor regions of the first conductive type. It has a first conductive portion, a gate electrode, and a second electrode. The first semiconductor region is provided on the first electrode and is electrically connected to the first electrode. The plurality of second semiconductor regions are provided on the first semiconductor region. The plurality of third semiconductor regions are selectively provided on the plurality of second semiconductor regions. The first conductive portion is provided in the first semiconductor region via the first insulating portion. The gate electrode is provided on the first conductive portion and the first insulating portion, and is separated from the first conductive portion. The gate electrode has a first electrode portion and a second electrode portion. The first electrode portion is a part of the first semiconductor region and one of the plurality of second semiconductor regions in a second direction perpendicular to the first direction from the first electrode to the first semiconductor region. And one of the plurality of third semiconductor regions facing each other via the first gate insulating portion. The second electrode portion is located between the first electrode portion and another one of the plurality of third semiconductor regions in the second direction, and another part of the first semiconductor region, the plurality of said. It faces another one of the second semiconductor regions and the other one of the plurality of third semiconductor regions via the second gate insulating portion. A second insulating portion including a gap is provided between the first electrode portion and the second electrode portion. The second electrode is provided on the plurality of second semiconductor regions and the plurality of third semiconductor regions, and includes the plurality of second semiconductor regions, the plurality of third semiconductor regions, and the first conductive portion. It is electrically connected.
以下に、本発明の各実施形態について図面を参照しつつ説明する。
図面は模式的または概念的なものであり、各部分の厚みと幅との関係、部分間の大きさの比率などは、必ずしも現実のものと同一とは限らない。同じ部分を表す場合であっても、図面により互いの寸法や比率が異なって表される場合もある。
本願明細書と各図において、既に説明したものと同様の要素には同一の符号を付して詳細な説明は適宜省略する。
以下の説明及び図面において、n+、n-及びp+、pの表記は、不純物濃度の相対的な高低を表す。すなわち、「+」が付されている表記は、「+」及び「-」のいずれも付されていない表記よりも不純物濃度が相対的に高く、「-」が付されている表記は、いずれも付されていない表記よりも不純物濃度が相対的に低いことを示す。これらの表記は、それぞれの領域にp形不純物とn形不純物の両方が含まれている場合には、それらの不純物が補償しあった後の正味の不純物濃度の相対的な高低を表す。
以下で説明する各実施形態について、各半導体領域のp形とn形を反転させて各実施形態を実施してもよい。
Hereinafter, each embodiment of the present invention will be described with reference to the drawings.
The drawings are schematic or conceptual, and the relationship between the thickness and width of each part, the ratio of the sizes between the parts, etc. are not always the same as the actual ones. Even if the same part is represented, the dimensions and ratios may be different from each other depending on the drawing.
In the present specification and each figure, the same elements as those already described are designated by the same reference numerals, and detailed description thereof will be omitted as appropriate.
In the following description and drawings, the notations n + , n- and p + , p represent the relative highs and lows of the impurity concentration. That is, the notation with "+" has a relatively higher impurity concentration than the notation without either "+" or "-", and the notation with "-" is any of them. Indicates that the impurity concentration is relatively lower than the notation not marked with. When each region contains both p-type impurities and n-type impurities, these notations represent the relative high and low of the net impurity concentration after the impurities have compensated for each other.
For each embodiment described below, each embodiment may be implemented by inverting the p-type and n-type of each semiconductor region.
図1は、実施形態に係る半導体装置の一部を表す斜視断面図である。
図1に表した実施形態に係る半導体装置100は、MOSFETである。実施形態に係る半導体装置100は、n-形(第1導電形)ドリフト領域1(第1半導体領域)、p形(第2導電形)ベース領域2(第2半導体領域)、n+形ソース領域3(第3半導体領域)、p+形コンタクト領域4、n+形ドレイン領域5、第1導電部11、ゲート電極20、第1絶縁部31、第2絶縁部32、ドレイン電極41(第1電極)、及びソース電極42(第2電極)を有する。
FIG. 1 is a perspective sectional view showing a part of the semiconductor device according to the embodiment.
The
実施形態の説明には、XYZ直交座標系を用いる。ここでは、ドレイン電極41からn-形ドリフト領域1に向かう方向をZ方向(第1方向)とする。Z方向に垂直であり、相互に直交する2方向をX方向(第2方向)及びY方向とする。また、説明のために、ドレイン電極41からn-形ドリフト領域1に向かう方向を「上」と言い、その反対方向を「下」と言う。これらの方向は、ドレイン電極41とn-形ドリフト領域1との相対的な位置関係に基づき、重力の方向とは無関係である。
An XYZ Cartesian coordinate system is used for the description of the embodiment. Here, the direction from the
ドレイン電極41は、半導体装置100の下面に設けられている。n+形ドレイン領域5は、ドレイン電極41の上に設けられ、ドレイン電極41と電気的に接続されている。n-形ドリフト領域1は、n+形ドレイン領域5の上に設けられている。n-形ドリフト領域1は、n+形ドレイン領域5を介してドレイン電極41と電気的に接続されている。p形ベース領域2は、n-形ドリフト領域1の上に設けられている。n+形ソース領域3及びp+形コンタクト領域4は、p形ベース領域2の上に選択的に設けられている。
The
第1導電部11は、フィールドプレート電極であり、n-形ドリフト領域1中に第1絶縁部31を介して設けられている。この第1導電部11は、n+形ソース領域3に電圧を印加する電極と接続されても良い。第1絶縁部31は、フィールドプレート絶縁膜であり、第1導電部11とその他の領域を絶縁するための絶縁膜である。ゲート電極20は、第1導電部11及び第1絶縁部31の上に設けられている。ゲート電極20の具体的な構造については、後述する。
The first
ソース電極42は、n+形ソース領域3及びp+形コンタクト領域4の上に設けられ、第1導電部11、n+形ソース領域3、及びp+形コンタクト領域4と電気的に接続されている。ゲート電極20とソース電極42との間には絶縁部34が設けられている。この絶縁部34は、層間絶縁膜であり、ゲート電極20とソース電極42は電気的に分離されている。
The
半導体装置100に設けられている各領域、例えば、p形ベース領域2、n+形ソース領域3、p+形コンタクト領域4、第1導電部11、及びゲート電極20は、X方向において複数設けられ、それぞれがY方向に延びている。ソース電極42は、複数のp形ベース領域2、複数のn+形ソース領域3、及び複数の第1導電部11と電気的に接続されている。
Each region provided in the
各ゲート電極20は、X方向において互いに離れた第1電極部分21及び第2電極部分22を有する。第1電極部分21と第2電極部分22との間には、第2絶縁部32が設けられている。第2絶縁部32には、空隙Vが設けられている。空隙Vは、X-Z面において、第2絶縁部32に囲まれている。
Each
第1電極部分21は、X方向において、第2電極部分22と、複数のn+形ソース領域3の1つと、の間に位置している。第2電極部分22は、X方向において、第1電極部分21と、複数のn+形ソース領域3の別の1つと、の間に位置している。
The
第1電極部分21は、X方向において、n-形ドリフト領域1の一部、複数のp形ベース領域2の1つ、及び複数のn+形ソース領域3の前記1つと、ゲート絶縁部33(第1ゲート絶縁部)を介して対向している。第2電極部分22は、X方向において、n-形ドリフト領域1の別の一部、複数のp形ベース領域2の別の1つ、及び複数のn+形ソース領域3の前記別の1つと、別のゲート絶縁部33(第2ゲート絶縁部)を介して対向している。
The
半導体装置100の動作について説明する。
ソース電極42に対してドレイン電極41に正電圧が印加された状態で、ゲート電極20に閾値以上の電圧を印加する。これにより、p形ベース領域2にチャネル(反転層)が形成され、半導体装置100がオン状態となる。電子は、このチャネルを通ってソース電極42からドレイン電極41へ流れる。その後、ゲート電極20に印加される電圧が閾値よりも低くなると、p形ベース領域2におけるチャネルが消滅し、半導体装置100がオフ状態になる。
The operation of the
With the positive voltage applied to the
半導体装置100がオフ状態に切り替わると、ソース電極42に対してドレイン電極41に印加される正電圧が増大する。正電圧の増大により、第1絶縁部31とn-形ドリフト領域1との界面からn-形ドリフト領域1に向けて、空乏層が広がる。この空乏層の広がりにより、半導体装置100の耐圧を高めることができる。又は、半導体装置100の耐圧を維持したまま、n-形ドリフト領域1におけるn形不純物濃度を高め、半導体装置100のオン抵抗を低減できる。
When the
半導体装置100の各構成要素の材料の一例を説明する。
n-形ドリフト領域1、p形ベース領域2、n+形ソース領域3、p+形コンタクト領域4、及びn+形ドレイン領域5は、半導体材料として、シリコン(Si)又は炭化シリコン(SiC)を含む。半導体材料としてシリコンが用いられる場合、n形不純物として、ヒ素(As)、リン(P)、またはアンチモン(Sb)を用いることができる。p形不純物として、ボロン(B)を用いることができる。
第1導電部11及びゲート電極20は、ポリシリコンなどの導電材料を含む。導電材料には、不純物が添加されていても良い。
第1絶縁部31、第2絶縁部32、ゲート絶縁部33、及び絶縁部34は、酸化シリコンなどの絶縁材料を含む。第2絶縁部32は、不純物(例えばリン)を含んでいても良い。例えば、第2絶縁部32における不純物濃度は、第1絶縁部31における不純物濃度よりも高い。第1絶縁部31における不純物濃度は、ゼロであっても良い。
ドレイン電極41及びソース電極42は、アルミニウムなどの金属を含む。
An example of the material of each component of the
The n -
The first
The first insulating
The
図2~図4は、実施形態に係る半導体装置の製造工程を表す工程断面図である。
図2~図4を参照して、実施形態に係る半導体装置100の製造方法の一例を説明する。
2 to 4 are process cross-sectional views showing a manufacturing process of the semiconductor device according to the embodiment.
An example of the manufacturing method of the
まず、半導体基板Sを用意する。半導体基板Sは、n+形半導体領域5aと、n+形半導体領域5aの上に設けられたn-形半導体領域1aと、を有する。n-形半導体領域1aの上面にY方向に延びる複数のトレンチTを形成する。図2(a)に表したように、n-形半導体領域1aの上面及びトレンチTの内面に沿って、絶縁層31aを形成する。絶縁層31aは、半導体基板Sを熱酸化することで形成される。又は、化学気相成長法(Chemical Vapor Deposition,CVD)により、n-形半導体領域1aの上面及びトレンチTの内面に沿って絶縁材料(例えば酸化シリコン)を堆積させることで絶縁層31aを形成しても良い。
First, the semiconductor substrate S is prepared. The semiconductor substrate S has an n +
絶縁層31aの上に、トレンチTを埋め込む導電層11aを形成する。導電層11aは、ポリシリコンなどの導電材料をCVDにより堆積することで形成される。この導電層11aは、導電性不純物(例えばリン)を拡散させる製法で形成される。又は、導電層11aは、ドープドポリシリコンをCVDにより堆積することで形成しても良い。導電層11aの一部を、ケミカルドライエッチング(Chemical Dry Etching,CDE)などで除去し、導電層の上面を後退させる。これにより、図2(b)に表したように、複数のトレンチT内にそれぞれ分断して設けられた複数の導電層11aが形成される。
A
ウェットエッチング又はCDEにより、絶縁層31aの上面を後退させる。これにより、図3(a)に表したように、導電層11aの上部が露出する。以降では、露出した導電層11aの上部を、露出部と呼ぶ。この状態で、以下の第1酸化処理及び第2酸化処理を実行する。
The upper surface of the insulating
第1酸化処理では、酸素を含むガス中にて、第1温度で半導体基板Sを加熱する。これにより、導電層11a及びn-形半導体領域1aが酸化される。第1温度は、導電層11aの酸化レートがn-形半導体領域1aの酸化レートよりも早くなるように設定される。酸化レートは、例えば、単位時間あたりに酸化した導電層又は半導体領域の厚みで表される。導電層11aがリンを添加したポリシリコンを含み、n-形半導体領域1aが単結晶シリコンを含む場合、第1温度は、750度以上850度以下に設定されることが望ましい。
In the first oxidation treatment, the semiconductor substrate S is heated at the first temperature in a gas containing oxygen. As a result, the
例えば、第1酸化処理では、酸素(O2)及び水素(H2)を含むガス中で半導体基板Sが加熱される。ガスは、さらに窒素(N2)を含んでいても良い。半導体基板Sは、オゾン(O3)を含むガス中又は水蒸気中で加熱されても良い。 For example, in the first oxidation treatment, the semiconductor substrate S is heated in a gas containing oxygen (O 2 ) and hydrogen (H 2 ). The gas may further contain nitrogen (N 2 ). The semiconductor substrate S may be heated in a gas containing ozone ( O3) or in steam.
例えば、第1酸化処理は、導電層11aの露出部が全て酸化するまで継続される。導電層11aの露出部が酸化されることで、図3(b)に表したように、絶縁層32aが形成される。このとき、絶縁層32a中に空隙Vが形成される。また、第1酸化処理により、露出したn-形半導体領域1aの表面に、絶縁層33aが形成される。
For example, the first oxidation treatment is continued until all the exposed portions of the
空隙Vは、以下の理由により形成されると考えられる。
導電層11aのX方向における中央には、シームが存在する。シームは、微小な空隙であり、Z方向に沿って延伸している。シームは、例えば以下のように形成される。
導電層11aを形成する際、絶縁層31aの内壁面から垂直方向に導電材料が堆積していく。例えば、内壁面のうち、Z方向に沿う一方の内側面と、Z方向に沿う他方の内側面と、では、X方向に向けて導電材料が堆積していく。導電材料の堆積が進むと、トレンチTのX方向における略中央で、一方の内側面に堆積した導電材料と、他方の内側面に堆積した導電材料と、が接する。このとき、内壁面上の各点における堆積量のばらつきにより、トレンチTのX方向における略中央では、材料が充填されていない空間が発生する。この結果、シームが形成される。
The void V is considered to be formed for the following reasons.
A seam exists at the center of the
When the
導電層11aの露出部が酸化される際、酸化される表面の垂直方向に沿って、外側に向けて力が生じる。例えば、露出部の側面が酸化された際には、X方向に沿って外側に向けて力が生じる。また、この外側に向けた力は、酸化レートが早いほど高まると考えられる。導電層11aに対する酸化レートの早い第1酸化処理を実行することで、シームを境として、露出部の左側と右側が互いに反対方向に引っ張られる。この結果、露出部のシームが存在していた部分に、空隙Vが形成される。
When the exposed portion of the
第2酸化処理は、第1酸化処理の後に実行される。第2酸化処理では、酸素を含むガス中にて、第2温度で半導体基板Sを加熱する。第2温度は、第1温度よりも高く設定される。第2温度は、950度以上1100度以下に設定されることが望ましい。第2酸化処理は、絶縁層33aの厚みを大きくするために実行される。
The second oxidation treatment is performed after the first oxidation treatment. In the second oxidation treatment, the semiconductor substrate S is heated at the second temperature in a gas containing oxygen. The second temperature is set higher than the first temperature. The second temperature is preferably set to 950 degrees or more and 1100 degrees or less. The second oxidation treatment is performed to increase the thickness of the insulating
絶縁層31a~絶縁層33aの上にトレンチTを埋め込む導電層20aを形成する。この導電層20aは、ポリシリコンなどの導電材料をCVDにより堆積することで形成される。導電層20aは、導電性不純物(例えばリン)を拡散させる製法で形成される。又は、導電層20aは、ドープドポリシリコンをCVDにより堆積することで形成しても良い。導電層20aの一部を、CDEなどで除去し、導電層20aの上面を後退させる。これにより、図4(a)に表したように、複数のトレンチT内に複数の導電層20aがそれぞれ形成される。それぞれの導電層20aは、絶縁層32aによりX方向において分断された第1導電部分21a及び第2導電部分22aを含む。
A
トレンチT同士の間のn-形半導体領域1aの上部に、p形不純物及びn形不純物を順次イオン注入し、p形半導体領域2a及びn+形半導体領域3aを形成する。複数の導電層20aを覆う絶縁層34aを形成する。絶縁層33aの一部及び絶縁層34aの一部を除去する。これにより、開口OPを形成する。例えば、開口OPを形成するために、それぞれのn+形半導体領域3aの一部及びそれぞれのp形半導体領域2aの一部が除去される。開口OPは、それぞれ、n+形半導体領域3aを通ってp形半導体領域2aに達する。開口OPを通してp形半導体領域2aにp形不純物をイオン注入し、図4(b)に表したように、p+形半導体領域4aを形成する。
P-type impurities and n-type impurities are sequentially ion-implanted into the upper part of the n -
絶縁層34aの上に、開口OPを埋め込む金属層を形成する。その後、n+形半導体領域5aが所定の厚さになるまで半導体基板Sの下面を研削する。研削した下面に別の金属層を形成する。以上の工程により、図1に表した半導体装置100が製造される。
A metal layer in which the opening OP is embedded is formed on the insulating
図5は、実施形態に係る半導体装置のゲート電極近傍を拡大した断面図である。
図5を参照して、実施形態の効果を説明する。実施形態に係る半導体装置100において、第1電極部分21とソース電極42との間には、図5に表したように、容量C1~C3が存在する。
FIG. 5 is an enlarged cross-sectional view of the vicinity of the gate electrode of the semiconductor device according to the embodiment.
The effect of the embodiment will be described with reference to FIG. In the
容量C1は、第1電極部分21とp形ベース領域2との間に発生する容量成分を示している。容量C2及びC3は、第1電極部分21と第1導電部11との間に発生する容量成分を示している。容量C2は、第1電極部分21と第1導電部11との間の最短経路において発生する容量成分を示している。容量C3は、空隙Vを通過する経路において発生する容量成分を示している。第1電極部分21とソース電極42との間の容量は、容量C1~C3の合計で表される。
The capacitance C1 indicates a capacitance component generated between the
容量C3は、容量C31、容量C32、及び容量C33から構成される。容量C31は、第1電極部分21と空隙Vとの間で発生する容量成分を示している。容量C32は、空隙V中で発生する容量成分を示している。容量C33は、空隙Vと第1導電部11との間で発生する容量成分を示している。
The capacity C3 is composed of a capacity C3 1 , a capacity C3 2 , and a capacity C3 3 . The capacitance C3 1 indicates a capacitance component generated between the
空隙Vには、例えば空気が含まれる。空隙Vには、酸素と水素の混合ガスが含まれていても良い。空隙Vは、減圧されていても良い。いずれの場合においても、空隙Vにおける比誘電率は、絶縁体の比誘電率よりも低くなる。従って、実施形態によれば、空隙Vが設けられておらず、空隙Vに代えて酸化物が設けられている場合に比べて、容量C32を低減できる。容量C32の低減により、容量C3を低減できる。この結果、第1電極部分21とソース電極42との間の容量を低減できる。第1電極部分21とソース電極42との間の容量を低減することで、半導体装置100のスイッチング速度を向上させ、半導体装置100のスイッチング損失を低減できる。
The void V contains, for example, air. The void V may contain a mixed gas of oxygen and hydrogen. The void V may be depressurized. In either case, the relative permittivity in the void V is lower than the relative permittivity of the insulator. Therefore, according to the embodiment, the capacity C3 2 can be reduced as compared with the case where the void V is not provided and the oxide is provided instead of the void V. By reducing the capacity C3 2 , the capacity C3 can be reduced. As a result, the capacitance between the
第2電極部分22とソース電極42との間には、容量C1~C3と同様に、容量C4~C6が存在する。容量C4は、第2電極部分22とp形ベース領域2との間に発生する容量成分を示している。容量C5及びC6は、第2電極部分22と第1導電部11との間に発生する容量成分を示している。容量C5は、第2電極部分22と第1導電部11との間の最短経路において発生する容量成分を示している。容量C6は、空隙Vを通過する経路において発生する容量成分を示している。第2電極部分22とソース電極42との間の容量は、容量C4~C6の合計で表される。
Similar to the capacitances C1 to C3, the capacitances C4 to C6 exist between the
容量C6は、容量C61、容量C62、及び容量C63から構成される。容量C61は、第2電極部分22と空隙Vとの間で発生する容量成分を示している。容量C62は、空隙V中で発生する容量成分を示している。容量C63は、空隙Vと第1導電部11との間で発生する容量成分を示している。
The capacity C6 is composed of a capacity C6 1 , a capacity C6 2 , and a capacity C6 3 . The capacitance C61 indicates a capacitance component generated between the
実施形態によれば、空隙Vに代えて酸化物が設けられている場合に比べて、容量C62を低減できる。この結果、第2電極部分22とソース電極42との間の容量を低減でき、半導体装置100のスイッチング損失を低減できる。
According to the embodiment, the capacity C6 2 can be reduced as compared with the case where the oxide is provided instead of the void V. As a result, the capacitance between the
実施形態の別の効果を説明する。第2絶縁部32は、第1導電部11、第1電極部分21、及び第2電極部分22に囲まれている。これらに囲まれた第2絶縁部32に空隙Vが設けられていると、第1導電部11とゲート電極20との間における絶縁破壊の発生を抑制し、半導体装置100の信頼性を向上できる。
Another effect of the embodiment will be described. The second insulating
電位が異なる導電体同士の間の絶縁破壊は、例えば、パーコレーションモデルと呼ばれるモデルを用いて説明される。パーコレーションモデルの概要は、以下の通りである。2つの導電体同士の間に電圧が印加されると、それらの間の絶縁体に、球形の電子トラップ(欠陥)がランダムに発生する。電子トラップは、時間の経過とともに増大する。2つの導電体同士が複数の電子トラップで繋がると、絶縁破壊が生じる。 Dielectric breakdown between conductors with different potentials is described, for example, using a model called a percolation model. The outline of the percolation model is as follows. When a voltage is applied between two conductors, spherical electron traps (defects) are randomly generated in the insulator between them. Electronic traps increase over time. Dielectric breakdown occurs when two conductors are connected by a plurality of electronic traps.
空隙Vでは、上述した電子トラップが発生しない。従って、空隙Vが設けられると、第1導電部11とゲート電極20との間において、複数の電子トラップの繋がりが発生し難くなる。この結果、第1導電部11とゲート電極20との間における絶縁破壊の発生を抑制でき、半導体装置100の信頼性を向上できる。
In the gap V, the above-mentioned electron trap does not occur. Therefore, when the gap V is provided, it becomes difficult for a plurality of electron traps to be connected between the first
実施形態のさらに別の効果を説明する。第2絶縁部32に空隙Vが設けられていると、半導体装置100の製造工程において、半導体基板Sに加わる応力を低減できる。具体的には、半導体装置100の製造工程において、半導体基板Sのn-形半導体領域1a側には、圧縮応力が発生する。例えば、図3(b)に表した工程の後、ゲート電極を形成するための導電層20aにリンを拡散させた際、導電層20aの体積が膨張し、大きな圧縮応力が発生する。空隙Vが設けられていると、空隙Vの一部が潰れることで、圧縮応力を緩和できる。この結果、例えば、圧縮応力によるn-形半導体領域1aの結晶欠陥の発生を抑制でき、ドレイン電極41とソース電極42との間のリーク電流を低減できる。
Yet another effect of the embodiment will be described. When the gap V is provided in the second insulating
半導体装置100の製造工程において、空隙Vがより形成され易く、又は空隙Vの体積がより大きくなるように、第1酸化処理による導電層11aの酸化レートは、より大きいことが望ましい。導電層11aの酸化レートを増大させるためには、導電層11aが不純物(例えばリン)を含むことが効果的である。さらに、酸素(O2)及び水素(H2)を含むガス中で半導体基板Sを加熱することで、導電層11aの酸化レートをさらに増大できる。また、導電層11aの幅(X方向における長さ)が広いと、第1酸化処理において、露出した導電層11aの上部を酸化するのに時間を要する。導電層11aがX方向において全て酸化されないと、空隙Vは形成されない。このため、導電層11aの上部における幅は、図2(b)に表した状態において、400nm以下であることが望ましい。
In the manufacturing process of the
空隙Vの体積を大きくすることで、第1導電部11とゲート電極20との間における絶縁破壊の発生をさらに抑制し、且つドレイン電極41とソース電極42との間のリーク電流をさらに低減できる。
By increasing the volume of the void V, it is possible to further suppress the occurrence of dielectric breakdown between the first
(第1変形例)
図6及び図7は、第1変形例に係る半導体装置の一部を表す斜視断面図である。
図6に表した半導体装置111は、第2導電部12をさらに有する。第2導電部12は、第1電極部分21と第2電極部分22との間に設けられ、第2絶縁部32に囲まれている。第2導電部12は、第1導電部11、第1電極部分21、第2電極部分22、及び空隙Vから離れている。第2導電部12は、Z方向において、第1導電部11と空隙Vとの間に位置する。第2導電部12は、例えばソース電極42と電気的に接続されている。又は、第2導電部12の電位は、フローティングであっても良い。
(First modification)
6 and 7 are perspective sectional views showing a part of the semiconductor device according to the first modification.
The
図7に表した半導体装置112では、第2導電部12は、空隙Vの上に設けられている。空隙Vは、Z方向において、第1導電部11と第2導電部12との間に位置する。
In the
第2導電部12は、第1酸化処理において、導電層11aの露出部を酸化した際に、酸化されなかった露出部の一部である。第2導電部12が形成される位置は、露出部の形状に依存すると考えられる。
The second
図8は、第1変形例に係る半導体装置の製造工程を表す断面図である。
図8(a)及び図8(c)は、図3(a)に表した工程を実施した後の、導電層11aの露出部近傍を表している。
FIG. 8 is a cross-sectional view showing a manufacturing process of the semiconductor device according to the first modification.
8 (a) and 8 (c) show the vicinity of the exposed portion of the
図8(a)に表した例では、露出部の幅が、下に向かうほど広がっている。この場合、比較的幅の狭い露出部上部は、全て酸化されて空隙Vが形成される。比較的幅の広い露出部下部は、全て酸化されずに第2導電部12が形成される。
In the example shown in FIG. 8A, the width of the exposed portion increases toward the bottom. In this case, the upper part of the exposed portion having a relatively narrow width is completely oxidized to form a void V. The second
図8(c)に表した例では、露出部の幅が、上に向かうほど広がっている。この場合、比較的幅の狭い露出部下部は、全て酸化されて空隙Vが形成される。比較的幅の広い露出部上部は、全て酸化されずに第2導電部12が形成される。
In the example shown in FIG. 8 (c), the width of the exposed portion increases toward the top. In this case, the lower part of the exposed portion having a relatively narrow width is completely oxidized to form a void V. The second
(第2変形例)
図9~図11は、第2変形例に係る半導体装置の一部を表す斜視断面図である。
図9に表した半導体装置121では、第2絶縁部32が、第1絶縁部分P1及び第2絶縁部分P2を有する。第1絶縁部分P1には、空隙Vが設けられている。第2絶縁部分P2には、空隙Vが設けられていない。第2絶縁部分P2は、第1絶縁部分P1とY方向において並んでいる。例えば、第1絶縁部分P1と第2絶縁部分P2は、Y方向において交互に設けられている。
(Second modification)
9 to 11 are perspective sectional views showing a part of the semiconductor device according to the second modification.
In the
図10に表した半導体装置122では、第2絶縁部32が、第1絶縁部分P1及び第3絶縁部分P3を有する。第3絶縁部分P3には、第2導電部12が設けられており、空隙Vが設けられていない。第3絶縁部分P3は、第1絶縁部分P1とY方向において並んでいる。例えば、第2導電部12の少なくとも一部は、空隙VとY方向において並んでいる。例えば、第1絶縁部分P1と第3絶縁部分P3は、Y方向において交互に設けられている。
In the
図11に表した半導体装置123では、第2絶縁部32が、第1絶縁部分P1~第3絶縁部分P3を有する。第1絶縁部分P1~第3絶縁部分P3は、Y方向において互いに並んでいる。第1絶縁部分P1~第3絶縁部分P3の並ぶ順番は、図11に示す例に限定されず、任意である。
In the
(第3変形例)
図12は、第3変形例に係る半導体装置の一部を表す斜視断面図である。
図12に表した半導体装置130では、ゲート電極20が第3電極部分23をさらに有する。第3電極部分23は、第1電極部分21の上部と第2電極部分22の上部とを接続している。第3電極部分23は、第2絶縁部32の上に位置する。
(Third modification example)
FIG. 12 is a perspective sectional view showing a part of the semiconductor device according to the third modification.
In the
以上で説明した各変形例によれば、実施形態と同様に、半導体装置のスイッチング損失の低減、半導体装置の信頼性向上、及び半導体装置におけるリーク電流の低減が可能となる。 According to each modification described above, it is possible to reduce the switching loss of the semiconductor device, improve the reliability of the semiconductor device, and reduce the leakage current in the semiconductor device, as in the embodiment.
以上で説明した各変形例の構造は、適宜組み合わせることが可能である。例えば、第1変形例又は第2変形例に係る半導体装置において、ゲート電極20が第3電極部分23を有していても良い。
The structures of the modified examples described above can be combined as appropriate. For example, in the semiconductor device according to the first modification or the second modification, the
以上で説明した各実施形態における、各半導体領域の間の不純物濃度の相対的な高低については、例えば、SCM(走査型静電容量顕微鏡)を用いて確認することが可能である。なお、各半導体領域におけるキャリア濃度は、各半導体領域において活性化している不純物濃度と等しいものとみなすことができる。従って、各半導体領域の間のキャリア濃度の相対的な高低についても、SCMを用いて確認することができる。また、各半導体領域における不純物濃度については、例えば、SIMS(二次イオン質量分析法)により測定することが可能である。 The relative high and low of the impurity concentration between the semiconductor regions in each of the embodiments described above can be confirmed by using, for example, an SCM (scanning capacitance microscope). The carrier concentration in each semiconductor region can be regarded as equal to the concentration of impurities activated in each semiconductor region. Therefore, the relative high and low of the carrier concentration between the semiconductor regions can also be confirmed by using SCM. Further, the impurity concentration in each semiconductor region can be measured by, for example, SIMS (secondary ion mass spectrometry).
以上、本発明のいくつかの実施形態を例示したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更などを行うことができる。これら実施形態やその変形例は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。また、前述の各実施形態は、相互に組み合わせて実施することができる。 Although some embodiments of the present invention have been exemplified above, these embodiments are presented as examples and are not intended to limit the scope of the invention. These novel embodiments can be implemented in various other embodiments, and various omissions, replacements, changes, and the like can be made without departing from the gist of the invention. These embodiments and variations thereof are included in the scope and gist of the invention, and are also included in the scope of the invention described in the claims and the equivalent scope thereof. In addition, each of the above-described embodiments can be implemented in combination with each other.
1 n-形ドリフト領域、 1a n-形半導体領域、 2 p形ベース領域、 2a p形半導体領域、 3 n+形ソース領域、 3a n+形半導体領域、 4 p+形コンタクト領域、 4a p+形半導体領域、 5 n+形ドレイン領域、 5a n+形半導体領域、 11 第1導電部、 11a 導電層、 12 第2導電部、 20 ゲート電極、 20a 導電層、 21 第1電極部分、 21a 第1導電部分、 22 第2電極部分、 22a 第2導電部分、 23 第3電極部分、 31 第1絶縁部、 31a 絶縁層、 32 第2絶縁部、 32a 絶縁層、 33 ゲート絶縁部、 33a 絶縁層、 34 絶縁部、 34a 絶縁層、 41 ドレイン電極、 42 ソース電極、 100、111、112、121~123、130 半導体装置、 C1~C6 容量、 OP 開口、 P1 第1絶縁部分、 P2 第2絶縁部分、 P3 第3絶縁部分、 S 半導体基板、 T トレンチ、 V 空隙
1 n - type drift region, 1an - type semiconductor region, 2p type base region, 2ap type semiconductor region, 3n + type source region, 3an + type semiconductor region, 4p + type contact region, 4a p + Shaped semiconductor region, 5 n + type drain region, 5an + type semiconductor region, 11 1st conductive part, 11a conductive layer, 12 2nd conductive part, 20 gate electrode, 20a conductive layer, 21 1st electrode part,
Claims (7)
前記第1電極の上に設けられ、前記第1電極と電気的に接続された第1導電形の第1半導体領域と、
前記第1半導体領域の上に設けられた第2導電形の複数の第2半導体領域と、
前記複数の第2半導体領域の上にそれぞれ選択的に設けられた第1導電形の複数の第3半導体領域と、
前記第1半導体領域中に第1絶縁部を介して設けられた第1導電部と、
前記第1導電部及び前記第1絶縁部の上に設けられ、前記第1導電部から離れたゲート電極であって、
前記第1電極から前記第1半導体領域に向かう第1方向に垂直な第2方向において、前記第1半導体領域の一部、前記複数の第2半導体領域の1つ、及び前記複数の第3半導体領域の1つと、第1ゲート絶縁部を介して対向する第1電極部分と、
前記第2方向において前記第1電極部分と前記複数の第3半導体領域の別の1つとの間に位置し、前記第1半導体領域の別の一部、前記複数の第2半導体領域の別の1つ、及び前記複数の第3半導体領域の前記別の1つと第2ゲート絶縁部を介して対向する第2電極部分と、
を有し、前記第1電極部分と前記第2電極部分との間に、空隙を含む第2絶縁部が設けられた、前記ゲート電極と、
前記複数の第2半導体領域及び前記複数の第3半導体領域の上に設けられ、前記複数の第2半導体領域、前記複数の第3半導体領域、及び前記第1導電部と電気的に接続された第2電極と、
を備えた半導体装置。 With the first electrode
A first conductive type first semiconductor region provided on the first electrode and electrically connected to the first electrode,
A plurality of second conductive type second semiconductor regions provided on the first semiconductor region, and
A plurality of first conductive type third semiconductor regions selectively provided on the plurality of second semiconductor regions, respectively.
A first conductive portion provided in the first semiconductor region via a first insulating portion, and a first conductive portion.
A gate electrode provided on the first conductive portion and the first insulating portion and separated from the first conductive portion.
A part of the first semiconductor region, one of the plurality of second semiconductor regions, and the plurality of third semiconductors in a second direction perpendicular to the first direction from the first electrode to the first semiconductor region. One of the regions, the first electrode portion facing the first gate insulating portion, and the first electrode portion.
Located between the first electrode portion and another one of the plurality of third semiconductor regions in the second direction, another part of the first semiconductor region, another part of the plurality of second semiconductor regions. One and the second electrode portion facing the other one of the plurality of third semiconductor regions via the second gate insulating portion.
The gate electrode is provided with a second insulating portion including a gap between the first electrode portion and the second electrode portion.
It is provided on the plurality of second semiconductor regions and the plurality of third semiconductor regions, and is electrically connected to the plurality of second semiconductor regions, the plurality of third semiconductor regions, and the first conductive portion. With the second electrode
A semiconductor device equipped with.
前記空隙を含む第1絶縁部分と、
前記第1方向及び前記第2方向に垂直な第3方向において前記第1絶縁部分と並び、
前記空隙を含まない第2絶縁部分と、
を有する請求項1記載の半導体装置。 The second insulating part is
The first insulating portion including the void and
Along with the first insulating portion in the first direction and the third direction perpendicular to the second direction,
The second insulating portion that does not contain the void and
The semiconductor device according to claim 1.
前記第2絶縁部は、
前記空隙を含む第1絶縁部分と、
前記第1方向及び前記第2方向に垂直な第3方向において前記第1絶縁部分と並び、
前記第2導電部を含み、前記空隙を含まない第3絶縁部分と、
を有する請求項1記載の半導体装置。 A second conductive portion provided in the second insulating portion and separated from the first conductive portion and the gate electrode is further provided.
The second insulating part is
The first insulating portion including the void and
Along with the first insulating portion in the first direction and the third direction perpendicular to the second direction,
The third insulating portion including the second conductive portion and not including the void, and the third insulating portion.
The semiconductor device according to claim 1.
前記第3電極部分は、前記第1電極部分の上部及び前記第2電極部分の上部に接続された請求項1~5のいずれか1つに記載の半導体装置。 The gate electrode further has a third electrode portion provided on the second insulating portion.
The semiconductor device according to any one of claims 1 to 5, wherein the third electrode portion is connected to an upper portion of the first electrode portion and an upper portion of the second electrode portion.
前記第2絶縁部における不純物濃度は、前記第1絶縁部における不純物濃度よりも高い請求項1~6のいずれか1つに記載の半導体装置。 The second insulating portion contains impurities and contains impurities.
The semiconductor device according to any one of claims 1 to 6, wherein the impurity concentration in the second insulating portion is higher than the impurity concentration in the first insulating portion.
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CN115799307B (en) * | 2022-11-29 | 2023-07-21 | 上海功成半导体科技有限公司 | Shielding grid power device and preparation method thereof |
Citations (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2000243930A (en) | 1999-02-22 | 2000-09-08 | Toshiba Corp | Manufacture of semiconductor device |
JP2012204590A (en) | 2011-03-25 | 2012-10-22 | Toshiba Corp | Semiconductor device and method of manufacturing the same |
JP2014187182A (en) | 2013-03-22 | 2014-10-02 | Toshiba Corp | Semiconductor device |
JP5627494B2 (en) | 2011-02-09 | 2014-11-19 | 株式会社東芝 | Semiconductor device and manufacturing method thereof |
US20170236934A1 (en) | 2016-02-17 | 2017-08-17 | Polar Semiconductor, Llc | Floating-shield triple-gate mosfet |
Family Cites Families (16)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS54154515A (en) | 1978-05-24 | 1979-12-05 | Kureha Chem Ind Co Ltd | Slowly releasing drug |
JPS60159708U (en) | 1984-03-30 | 1985-10-24 | 新明和工業株式会社 | Container lashing device in compactor |
GB0327792D0 (en) * | 2003-11-29 | 2003-12-31 | Koninkl Philips Electronics Nv | Trench insulated gate field effect transistor |
CN103199017B (en) * | 2003-12-30 | 2016-08-03 | 飞兆半导体公司 | Form buried conductive layer method, material thickness control methods, form transistor method |
JP2007035841A (en) * | 2005-07-26 | 2007-02-08 | Toshiba Corp | Semiconductor device |
JP2010199304A (en) * | 2009-02-25 | 2010-09-09 | Fuji Electric Systems Co Ltd | Method of manufacturing semiconductor device |
CN101656268A (en) * | 2009-07-24 | 2010-02-24 | 上海宏力半导体制造有限公司 | Semiconductor field effect transistor of metallic oxide and manufacturing method thereof |
JP2013062344A (en) | 2011-09-13 | 2013-04-04 | Toshiba Corp | Semiconductor device and manufacturing method of the same |
JP2013065774A (en) * | 2011-09-20 | 2013-04-11 | Toshiba Corp | Semiconductor device and manufacturing method of the same |
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Patent Citations (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2000243930A (en) | 1999-02-22 | 2000-09-08 | Toshiba Corp | Manufacture of semiconductor device |
JP5627494B2 (en) | 2011-02-09 | 2014-11-19 | 株式会社東芝 | Semiconductor device and manufacturing method thereof |
JP2012204590A (en) | 2011-03-25 | 2012-10-22 | Toshiba Corp | Semiconductor device and method of manufacturing the same |
JP2014187182A (en) | 2013-03-22 | 2014-10-02 | Toshiba Corp | Semiconductor device |
US20170236934A1 (en) | 2016-02-17 | 2017-08-17 | Polar Semiconductor, Llc | Floating-shield triple-gate mosfet |
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