JP7070437B2 - 炭化珪素エピタキシャル基板および炭化珪素半導体装置の製造方法 - Google Patents

炭化珪素エピタキシャル基板および炭化珪素半導体装置の製造方法 Download PDF

Info

Publication number
JP7070437B2
JP7070437B2 JP2018565960A JP2018565960A JP7070437B2 JP 7070437 B2 JP7070437 B2 JP 7070437B2 JP 2018565960 A JP2018565960 A JP 2018565960A JP 2018565960 A JP2018565960 A JP 2018565960A JP 7070437 B2 JP7070437 B2 JP 7070437B2
Authority
JP
Japan
Prior art keywords
silicon carbide
main surface
defect
defects
epitaxial substrate
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
JP2018565960A
Other languages
English (en)
Other versions
JPWO2018142744A1 (ja
Inventor
洋典 伊東
圭司 和田
勉 堀
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Sumitomo Electric Industries Ltd
Original Assignee
Sumitomo Electric Industries Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Sumitomo Electric Industries Ltd filed Critical Sumitomo Electric Industries Ltd
Publication of JPWO2018142744A1 publication Critical patent/JPWO2018142744A1/ja
Application granted granted Critical
Publication of JP7070437B2 publication Critical patent/JP7070437B2/ja
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/16—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic Table
    • H01L29/1608—Silicon carbide
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/08—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/0843—Source or drain regions of field-effect devices
    • H01L29/0847—Source or drain regions of field-effect devices of field-effect transistors with insulated gate
    • H01L29/0852—Source or drain regions of field-effect devices of field-effect transistors with insulated gate of DMOS transistors
    • H01L29/0873—Drain regions
    • H01L29/0878—Impurity concentration or distribution
    • C—CHEMISTRY; METALLURGY
    • C30—CRYSTAL GROWTH
    • C30B—SINGLE-CRYSTAL GROWTH; UNIDIRECTIONAL SOLIDIFICATION OF EUTECTIC MATERIAL OR UNIDIRECTIONAL DEMIXING OF EUTECTOID MATERIAL; REFINING BY ZONE-MELTING OF MATERIAL; PRODUCTION OF A HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; SINGLE CRYSTALS OR HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; AFTER-TREATMENT OF SINGLE CRYSTALS OR A HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; APPARATUS THEREFOR
    • C30B25/00—Single-crystal growth by chemical reaction of reactive gases, e.g. chemical vapour-deposition growth
    • C30B25/02—Epitaxial-layer growth
    • C—CHEMISTRY; METALLURGY
    • C30—CRYSTAL GROWTH
    • C30B—SINGLE-CRYSTAL GROWTH; UNIDIRECTIONAL SOLIDIFICATION OF EUTECTIC MATERIAL OR UNIDIRECTIONAL DEMIXING OF EUTECTOID MATERIAL; REFINING BY ZONE-MELTING OF MATERIAL; PRODUCTION OF A HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; SINGLE CRYSTALS OR HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; AFTER-TREATMENT OF SINGLE CRYSTALS OR A HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; APPARATUS THEREFOR
    • C30B29/00—Single crystals or homogeneous polycrystalline material with defined structure characterised by the material or by their shape
    • C30B29/10—Inorganic compounds or compositions
    • C30B29/36—Carbides
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02367—Substrates
    • H01L21/0237—Materials
    • H01L21/02373—Group 14 semiconducting materials
    • H01L21/02378—Silicon carbide
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02367—Substrates
    • H01L21/02433—Crystal orientation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02436—Intermediate layers between substrates and deposited layers
    • H01L21/02439—Materials
    • H01L21/02441—Group 14 semiconducting materials
    • H01L21/02447—Silicon carbide
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02518—Deposited layers
    • H01L21/02521—Materials
    • H01L21/02524—Group 14 semiconducting materials
    • H01L21/02529—Silicon carbide
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02518—Deposited layers
    • H01L21/02609—Crystal orientation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02612—Formation types
    • H01L21/02617—Deposition types
    • H01L21/0262—Reduction or decomposition of gaseous compounds, e.g. CVD
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02656—Special treatments
    • H01L21/02658—Pretreatments
    • H01L21/02661—In-situ cleaning
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/302—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
    • H01L21/306—Chemical or electrical treatment, e.g. electrolytic etching
    • H01L21/30625—With simultaneous mechanical treatment, e.g. mechanico-chemical polishing
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/04—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their crystalline structure, e.g. polycrystalline, cubic or particular orientation of crystalline planes
    • H01L29/045—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their crystalline structure, e.g. polycrystalline, cubic or particular orientation of crystalline planes by their particular orientation of crystalline planes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/30—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by physical imperfections; having polished or roughened surface
    • H01L29/34—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by physical imperfections; having polished or roughened surface the imperfections being on the surface
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66053—Multistep manufacturing processes of devices having a semiconductor body comprising crystalline silicon carbide
    • H01L29/66068—Multistep manufacturing processes of devices having a semiconductor body comprising crystalline silicon carbide the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/70—Bipolar devices
    • H01L29/72—Transistor-type devices, i.e. able to continuously respond to applied control signals
    • H01L29/739—Transistor-type devices, i.e. able to continuously respond to applied control signals controlled by field-effect, e.g. bipolar static induction transistors [BSIT]
    • H01L29/7393—Insulated gate bipolar mode transistors, i.e. IGBT; IGT; COMFET
    • H01L29/7395—Vertical transistors, e.g. vertical IGBT
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/70—Bipolar devices
    • H01L29/74—Thyristor-type devices, e.g. having four-zone regenerative action
    • H01L29/744—Gate-turn-off devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/70—Bipolar devices
    • H01L29/74—Thyristor-type devices, e.g. having four-zone regenerative action
    • H01L29/744—Gate-turn-off devices
    • H01L29/745—Gate-turn-off devices with turn-off by field effect
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/7802—Vertical DMOS transistors, i.e. VDMOS transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/86—Types of semiconductor device ; Multistep manufacturing processes therefor controllable only by variation of the electric current supplied, or only the electric potential applied, to one or more of the electrodes carrying the current to be rectified, amplified, oscillated or switched
    • H01L29/861—Diodes
    • H01L29/868—PIN diodes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/86—Types of semiconductor device ; Multistep manufacturing processes therefor controllable only by variation of the electric current supplied, or only the electric potential applied, to one or more of the electrodes carrying the current to be rectified, amplified, oscillated or switched
    • H01L29/861—Diodes
    • H01L29/872—Schottky diodes

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Chemical & Material Sciences (AREA)
  • Manufacturing & Machinery (AREA)
  • Ceramic Engineering (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Materials Engineering (AREA)
  • Metallurgy (AREA)
  • Organic Chemistry (AREA)
  • Inorganic Chemistry (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • General Chemical & Material Sciences (AREA)
  • Crystals, And After-Treatments Of Crystals (AREA)
  • Recrystallisation Techniques (AREA)
  • Chemical Vapour Deposition (AREA)

Description

本開示は、炭化珪素エピタキシャル基板および炭化珪素半導体装置の製造方法に関する。本出願は、２０１７年１月３１日に出願した日本特許出願である特願２０１７－０１５５０２号に基づく優先権を主張する。当該日本特許出願に記載された全ての記載内容は、参照によって本明細書に援用される。
特開２０１４－１７０８９１号公報（特許文献１）には、炭化珪素単結晶基板上に炭化珪素層をエピタキシャル成長させる方法が開示されている。
特開２０１４－１７０８９１号公報
本開示に係る炭化珪素エピタキシャル基板は、第１主面を有する炭化珪素単結晶基板と、第１主面上の炭化珪素層とを備えている。炭化珪素層は、炭化珪素単結晶基板と接する面と反対側の第２主面を含む。第２主面は、｛０００１｝面がオフ方向にオフ角だけ傾斜した面である。第２主面には、欠陥がある。オフ角をθ°とし、第２主面に垂直な方向における炭化珪素層の厚みをＷμｍとし、オフ方向を第２主面に投影した方向に対して平行な方向における欠陥の幅をＬμｍとし、オフ方向に対して垂直であってかつ第２主面に対して平行な方向における欠陥の幅をＹμｍとした場合において、式１および式２の関係を満たす欠陥を第１欠陥とし、第２主面に対して垂直な方向から見て、細長い形状を有しており、かつ第２主面に対して垂直な方向から見て、欠陥の長手方向における幅をＡμｍとし、欠陥の短手方向における幅をＢμｍとした場合において、式３および式４の関係を満たす欠陥を第２欠陥とすると、第２欠陥の数を、第１欠陥の数と第２欠陥の数との合計で除した値は、０．５よりも大きい。
Figure 0007070437000001
Figure 0007070437000002
Figure 0007070437000003
Figure 0007070437000004
図１は、本実施形態に係る炭化珪素エピタキシャル基板の構成を示す平面模式図である。 図２は、図３のＩＩ－ＩＩ線矢視断面模式図である。 図３は、本実施形態に係る炭化珪素エピタキシャル基板の第２主面の第１部分の構成を示す平面模式図である。 図４は、本実施形態に係る炭化珪素エピタキシャル基板の第２主面の第２部分の構成を示す平面模式図である。 図５は、図４のＶ－Ｖ線矢視断面模式図である。 図６は、本実施形態に係る炭化珪素エピタキシャル基板の製造装置の構成を示す一部断面模式図である。 図７は、本実施形態に係る炭化珪素エピタキシャル基板の製造方法を概略的に示すフローチャートである。 図８は、本実施形態に係る炭化珪素エピタキシャル基板の製造方法の第１工程を示す断面模式図である。 図９は、本実施形態に係る炭化珪素エピタキシャル基板の製造方法の第２工程を示す断面模式図である。 図１０は、本実施形態に係る炭化珪素半導体装置の製造方法を概略的に示すフローチャートである。 図１１は、本実施形態に係る炭化珪素半導体装置の製造方法の第１工程を示す断面模式図である。 図１２は、本実施形態に係る炭化珪素半導体装置の製造方法の第２工程を示す断面模式図である。 図１３は、本実施形態に係る炭化珪素半導体装置の構成を示す断面模式図である。
［本開示の実施形態の概要］
まず本開示の実施形態の概要について説明する。本明細書の結晶学的記載においては、個別方位を［］、集合方位を＜＞、個別面を（）、集合面を｛｝でそれぞれ示す。結晶学上の指数が負であることは、通常、数字の上に”－”（バー）を付すことによって表現されるが、本明細書では数字の前に負の符号を付すことによって結晶学上の負の指数を表現する。
（１）本開示に係る炭化珪素エピタキシャル基板１００は、第１主面１１を有する炭化珪素単結晶基板１０と、第１主面１１上の炭化珪素層２０とを備えている。炭化珪素層２０は、炭化珪素単結晶基板１０と接する面１４と反対側の第２主面１２を含む。第２主面１２は、｛０００１｝面がオフ方向にオフ角だけ傾斜した面である。第２主面１２には、欠陥がある。オフ角をθ°とし、第２主面１２に垂直な方向における炭化珪素層２０の厚みをＷμｍとし、オフ方向を第２主面１２に投影した方向に対して平行な方向における欠陥の幅をＬμｍとし、オフ方向に対して垂直であってかつ第２主面１２に対して平行な方向における欠陥の幅をＹμｍとした場合において、式１および式２の関係を満たす欠陥を第１欠陥１とし、第２主面１２に対して垂直な方向から見て、細長い形状を有しており、かつ第２主面１２に対して垂直な方向から見て、欠陥の長手方向における幅をＡμｍとし、欠陥の短手方向における幅をＢμｍとした場合において、式３および式４の関係を満たす欠陥を第２欠陥２とすると、第２欠陥２の数を、第１欠陥１の数と第２欠陥２の数との合計で除した値は、０．５よりも大きい。これにより、欠陥の２次元的な広がりを抑制することができる。
（２）上記（１）に係る炭化珪素エピタキシャル基板１００において、炭化珪素層２０の厚みは、５μｍ以上１００μｍ以下であってもよい。
（３）上記（１）または（２）に係る炭化珪素エピタキシャル基板１００において、オフ角は、０°より大きく８°以下であってもよい。
（４）上記（１）～（３）のいずれかに係る炭化珪素エピタキシャル基板１００において、第２欠陥２の数を、第１欠陥１の数と第２欠陥２の数との合計で除した値は、０．６よりも大きくてもよい。
（５）上記（４）に係る炭化珪素エピタキシャル基板１００において、第２欠陥２の数を、第１欠陥１の数と第２欠陥２の数との合計で除した値は、０．７よりも大きくてもよい。
（６）上記（５）に係る炭化珪素エピタキシャル基板１００において、第２欠陥２の数を、第１欠陥１の数と第２欠陥２の数との合計で除した値は、０．８よりも大きくてもよい。
（７）上記（６）に係る炭化珪素エピタキシャル基板１００において、第２欠陥２の数を、第１欠陥１の数と第２欠陥２の数との合計で除した値は、０．９よりも大きくてもよい。
（８）本開示に係る炭化珪素半導体装置３００の製造方法は以下の工程を備えている。上記（１）～（７）のいずれかに係る炭化珪素エピタキシャル基板１００が準備される。炭化珪素エピタキシャル基板１００が加工される。
［本開示の実施形態の詳細］
以下、本開示の実施形態の詳細について説明する。以下の説明では、同一または対応する要素には同一の符号を付し、それらについて同じ説明は繰り返さない。
（炭化珪素エピタキシャル基板）
図１および図２に示されるように、本実施形態に係る炭化珪素エピタキシャル基板１００は、炭化珪素単結晶基板１０と、炭化珪素層２０とを有している。炭化珪素単結晶基板１０は、第１主面１１と、第１主面１１と反対側の第３主面１３とを含む。炭化珪素層２０は、炭化珪素単結晶基板１０と接する第４主面１４と、第４主面１４と反対側の第２主面１２を含む。図１に示されるように、炭化珪素エピタキシャル基板１００には、第１方向１０１に延在する第１フラット１６が設けられて入れてもよい。炭化珪素エピタキシャル基板１００には、第２方向１０２に延在する第２フラット（図示せず）が設けられていてもよい。
第１方向１０１は、第２主面１２に対して平行であり、かつ第２方向１０２に対して垂直な方向である。第２方向１０２は、たとえば＜１－１００＞方向である。図１に示されるように、第２主面１２の最大径１１１（直径）は、たとえば１００ｍｍ以上である。最大径１１１は１５０ｍｍ以上でもよいし、２００ｍｍ以上でもよいし、２５０ｍｍ以上でもよい。最大径１１１の上限は特に限定されない。最大径１１１の上限は、たとえば３００ｍｍであってもよい。
炭化珪素単結晶基板１０は、炭化珪素単結晶から構成される。炭化珪素単結晶のポリタイプは、たとえば４Ｈ－ＳｉＣである。４Ｈ－ＳｉＣは、電子移動度、絶縁破壊電界強度等において他のポリタイプより優れている。炭化珪素単結晶基板１０は、たとえば窒素（Ｎ）などのｎ型不純物を含んでいる。炭化珪素単結晶基板１０の導電型は、たとえばｎ型である。第１主面１１は、｛０００１｝面から８°以下の角度だけ傾斜した面である。第１主面１１が｛０００１｝面から傾斜している場合、第１主面１１の法線の傾斜方向は、たとえば＜１１－２０＞方向である。
図２に示されるように、炭化珪素層２０は、炭化珪素単結晶基板１０の第１主面１１上にある。炭化珪素層２０は、エピタキシャル層である。炭化珪素層２０は、第１主面１１に接している。炭化珪素層２０は、たとえば窒素などのｎ型不純物を含んでいる。炭化珪素層２０の導電型は、たとえばｎ型である。第２主面は、｛０００１｝面がオフ方向にオフ角θ（°）だけ傾斜した面である。具体的には、第２主面１２は、（０００１）面がオフ方向に８°以下傾斜した面であってもよい。代替的に、第２主面１２は、（０００－１）面がオフ方向に８°以下傾斜した面であってもよい。オフ方向は、たとえば＜１１－２０＞方向である。なお、オフ方向は、＜１１－２０＞方向に限定されない。オフ方向は、たとえば＜１－１００＞方向であってもよいし、＜１－１００＞方向成分と＜１１－２０＞方向成分とを有する方向であってもよい。
オフ角θは、第２主面が｛０００１｝面に対して傾斜している角度である。言い換えれば、オフ角θは、第２主面の法線が＜０００１＞方向に対して傾斜している角度である。オフ角θは、たとえば０°より大きく８°以下である。オフ角θは、１°以上であってもよいし、２°以上であってもよい。オフ角は、７°以下であってもよいし、６°以下であってもよい。
図２において破線で記載された面１５は、たとえば｛０００１｝面である。第３方向１０３は、面１５に対して垂直な方向である。第３方向１０３は、たとえば＜０００１＞方向である。第４方向１０４は、第３方向１０３に対して垂直な方向である。第４方向１０４は、たとえば＜１１－２０＞方向である。第４方向１０４は、オフ方向である。第２主面１２の法線方向は、第５方向１０５である。第５方向は、＜０００１＞方向に対してオフ方向にオフ角θだけ傾斜した方向である。
炭化珪素層２０は、バッファ層２１と、ドリフト層２２とを含む。バッファ層２１は、第１主面１１に接している。バッファ層２１は、炭化珪素層２０の第４主面１４を構成する。ドリフト層２２は、バッファ層２１上にある。ドリフト層２２は、炭化珪素層２０の第２主面１２を構成する。バッファ層２１は、たとえば窒素などのｎ型不純物を含んでいる。バッファ層２１が含むｎ型不純物の濃度は、たとえば１×１０18ｃｍ-3である。バッファ層２１が含むｎ型不純物の濃度は、たとえば５×１０1７ｃｍ-3以上１×１０19ｃｍ-3以下であってもよい。ドリフト層が含むｎ型不純物の濃度は、たとえば３×１０15ｃｍ-3である。ドリフト層２２が含むｎ型不純物の濃度は、バッファ層２１が含むｎ型不純物の濃度よりも低い。バッファ層２１が含むｎ型不純物の濃度は、炭化珪素単結晶基板１０が含むｎ型不純物の濃度よりも低くてもよい。
図３に示されるように、第２主面１２には、第１欠陥１がある場合がある。第１欠陥１は、たとえば三角欠陥である。図２および図３に示されるように、オフ角をθ（°）とし、第２主面１２に垂直な第５方向１０５における炭化珪素層の厚みをＷ（μｍ）とし、オフ方向に対して平行な方向を第２主面に投影した第１方向１０１における欠陥の幅をＬ（μｍ）とし、オフ方向に対して垂直であってかつ第２主面に対して平行な第２方向１０２における欠陥の幅をＹ（μｍ）とした場合において、第１欠陥１は、上記式１および上記式２の関係を満たす欠陥である。炭化珪素層の厚みＷは、たとえば５μｍ以上１００μｍ以下である。炭化珪素層の厚みＷの下限は、特に限定されないが、たとえば１０μｍであってもよいし、２０μｍであってもよい。炭化珪素層の厚みＷの上限は、特に限定されないが、たとえば８０μｍであってもよいし、５０μｍであってもよい。
図２および図３に示されるように、第１欠陥１は、たとえば貫通螺旋転位２５を起点として、第１方向１０１に向かって伸長している。第２主面１２に対して垂直な方向から見て、第１欠陥１は、第１方向１０１に対して±４５°以内の領域に広がるように延在している。第２主面１２に対して垂直な方向から見て、第１欠陥１は、たとえば三角形の形状を有している。第１欠陥１を構成する炭化珪素のポリタイプは、炭化珪素層２０を構成するポリタイプと異なっている。第１欠陥１を構成する炭化珪素のポリタイプは、たとえば３Ｃであってもよいし、８Ｈであってもよい。第１欠陥１の表面は、第１方向１０１側において第２主面１２と連なっていてもよい。第１方向１０１と反対側における第１欠陥１の表面の高さは、第２主面１２よりも低くてもよい。なお、理想的には、第２主面１２には、第１欠陥１がない。
図４に示されるように、第２主面１２には、１以上の第２欠陥２がある。図４に示されるように、第２主面１２に対して垂直な方向から見て、第２欠陥２は、細長い形状を有している。第２主面１２に対して垂直な方向から見て、第２欠陥２は、長方形状の欠陥である。第２主面１２に対して垂直な方向から見て、第２欠陥２の長手方向における幅をＡ（μｍ）とし、第２欠陥２の短手方向における幅をＢ（μｍ）とした場合において、第２欠陥２は、式３の関係を満たす。
第２欠陥２の長手方向とは、第２主面１２に対して垂直な方向から見て、第２欠陥２の寸法が最大となる方向である。第２欠陥の短手方向とは、第２主面１２に対して垂直な方向から見て、長手方向に対して垂直な方向である。第２主面１２に対して垂直な方向から見て、ＡをＢで除した値は、４以上であってもよいし、５以上であってもよい。図４および図５に示されるように、オフ角をθ(°）とし、第２主面１２に垂直な第５方向１０５における炭化珪素層２０の厚みをＷ（μｍ）とし、オフ方向に対して平行な方向を第２主面１２に投影した第１方向１０１における欠陥の幅をＬ（μｍ）とした場合において、第２欠陥２は、式４の関係を満たす欠陥である。
図４に示されるように、第２主面１２に対して垂直な方向から見て、第２欠陥２は、第１方向１０１に対して±４５°以内の領域の一部を占めていてもよい。第２主面１２に対して垂直な方向から見て、第２欠陥２は、第１方向１０１に対して第２方向１０２側に４５°傾斜した方向に延在していてもよいし、第２方向１０２とは反対側に４５°傾斜した方向に延在していてもよい。第２欠陥２を構成する炭化珪素のポリタイプは、炭化珪素層２０を構成するポリタイプと異なっている。第２欠陥２を構成する炭化珪素のポリタイプは、たとえば３Ｃであってもよいし、８Ｈであってもよい。第２欠陥２の表面は、第１方向１０１側において第２主面１２と連なっていてもよい。第１方向１０１と反対側における第２欠陥２の表面の高さは、第２主面１２よりも低くてもよい。第２主面１２に対して垂直な方向から見て、第２欠陥２の面積は、第１欠陥１の面積よりも小さい。
炭化珪素エピタキシャル基板１００に第２主面１２においては、第１欠陥１の数を減らし、第２欠陥２の数を増やすことが望ましい。本実施形態に係る炭化珪素エピタキシャル基板１００によれば、第２欠陥２の数を、第１欠陥１の数と第２欠陥２の数との合計で除した値は、０．５よりも大きい。たとえば第２主面１２において、第１欠陥の数が１個であり、第２欠陥の数が９個の場合、第２欠陥２の数を、第１欠陥１の数と第２欠陥２の数との合計で除した値は、９／（１＋９）＝０．９である。第２欠陥２の数を、第１欠陥１の数と第２欠陥２の数との合計で除した値は、０．６よりも大きくてもよいし、０．７よりも大きくてもよいし、０．８よりも大きくてもよいし、０．９よりも大きくてもよい。
（欠陥の数の測定方法）
第１欠陥１および第２欠陥２の数は、たとえば共焦点微分干渉顕微鏡を備える欠陥検査装置を用いて炭化珪素エピタキシャル基板１００の第２主面１２を観察することにより測定することができる。共焦点微分干渉顕微鏡を備える欠陥検査装置としては、たとえばレーザーテック株式会社製のＷＡＳＡＶＩシリーズ「ＳＩＣＡ ６Ｘ」を用いることができる。対物レンズの倍率は、１０倍である。当該欠陥検査装置の検出感度の閾値は、標準試料を用いて取り決められる。当該欠陥検査装置を用いることにより、第１欠陥１および第２欠陥の数を定量的に評価することができる。
具体的には、まず第２主面１２が複数の観察領域に分割される。一つの観察領域は、たとえば１．３ｍｍ×１．３ｍｍの正方形領域である。全ての観察領域における画像が撮影される。各観察領域の画像が所定の方法で処理されることで、当該画像中において欠陥が特定される。欠陥の寸法に基づいて、特定された欠陥が、第１欠陥１、第２欠陥２およびその他の欠陥に分類される。第２主面１２の全ての観察領域の各々において、第１欠陥１および第２欠陥２の数が計算されることで、第２主面１２全体における第１欠陥１および第２欠陥２の数が求められる。
（炭化珪素エピタキシャル基板の製造装置）
次に、本実施形態に係る炭化珪素エピタキシャル基板１００の製造装置２００の構成について説明する。
図６に示されるように、炭化珪素エピタキシャル基板１００の製造装置２００は、たとえばホットウォール方式の横型ＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）装置である。製造装置２００は、反応室２０１と、発熱体２０３、石英管２０４、断熱材２０５、誘導加熱コイル２０６とを主に有している。
発熱体２０３は、たとえば筒状の形状を有しており、内部に反応室２０１を形成している。発熱体２０３は、たとえば黒鉛製である。断熱材２０５は、発熱体２０３の外周を取り囲んでいる。断熱材２０５は、石英管２０４の内周面に接するように石英管２０４の内部に設けられている。誘導加熱コイル２０６は、たとえば石英管２０４の外周面に沿って巻回されている。誘導加熱コイル２０６は、外部電源（図示せず）により、交流電流が供給可能に構成されている。これにより、発熱体２０３が誘導加熱される。結果として、反応室２０１が発熱体２０３により加熱される。
反応室２０１は、発熱体２０３に取り囲まれて形成された空間である。反応室２０１内には、炭化珪素単結晶基板１０が配置される。反応室２０１は、炭化珪素単結晶基板１０を加熱可能に構成されている。反応室２０１には、炭化珪素単結晶基板１０を保持するサセプタ２１０が設けられている。サセプタ２１０は、回転軸２１２の周りを自転可能に構成されている。
製造装置２００は、ガス導入口２０７およびガス排気口２０８を有している。ガス排気口２０８は、排気ポンプ（図示せず）に接続されている。図６中の矢印は、ガスの流れを示している。ガスは、ガス導入口２０７から反応室２０１に導入され、ガス排気口２０８から排気される。反応室２０１内の圧力は、ガスの供給量と、ガスの排気量とのバランスによって調整される。
製造装置２００は、たとえば、シランと、アンモニアと、水素と、プロパンとを含む混合ガスを、反応室２０１に供給可能に構成されたガス供給部（図示せず）を有している。具体的には、ガス供給部は、プロパンガスを供給可能なガスボンベと、水素ガスを供給可能なガスボンベと、シランガスを供給可能なガスボンベと、アンモニアガスまたは、アンモニアガスと窒素ガスの混合ガスを供給可能なガスボンベとを有していてもよい。
反応室２０１の軸方向において、誘導加熱コイル２０６の巻き密度を変化させてもよい。巻き密度［回／ｍ］とは、装置の軸方向の単位長さあたりのコイルの周回数である。たとえば、上流側でアンモニアを効果的に熱分解させるために、上流側の誘導加熱コイル２０６の巻き密度は、下流側の誘導加熱コイル２０６の巻き密度よりも高くてもよい。
（炭化珪素エピタキシャル基板の製造方法）
次に、本実施形態に係る炭化珪素エピタキシャル基板の製造方法について説明する。
まず、炭化珪素単結晶基板準備工程（Ｓ１１：図７）が実施される。たとえば昇華法により、ポリタイプ４Ｈの炭化珪素単結晶が製造される。次に、たとえばワイヤーソーによって、炭化珪素単結晶をスライスすることにより、炭化珪素単結晶基板１０が準備される。炭化珪素単結晶基板１０は、たとえば窒素などのｎ型不純物を含んでいる。炭化珪素単結晶基板１０の導電型は、たとえばｎ型である。
図８に示されるように、炭化珪素単結晶基板１０は、第１主面１１と、第１主面１１の反対側にある第３主面１３とを有する。第１主面１１は、たとえば｛０００１｝面１５がオフ角θだけオフ方向に傾斜した面である。オフ方向は、たとえば＜１１－２０＞方向である。炭化珪素単結晶基板１０の第１主面１１の最大径は、たとえば１５０ｍｍ以上である。炭化珪素単結晶基板１０には、たとえば貫通螺旋転位２５またはカーボンインクルージョンなどが存在する場合がある。貫通螺旋転位またはカーボンインクルージョンは、たとえば三角欠陥などの第１欠陥が発生する起点となる場合が多い。貫通螺旋転位２５は、｛０００１｝面１５に対して垂直な方向１０３に延在している。
次に、表面処理工程（Ｓ１２：図７）が実施される。まず、炭化珪素単結晶基板１０が反応室２０１内においてサセプタ２１０上に配置される（図６参照）。たとえば真空ポンプなどにより反応室２０１の圧力が大気圧から１×１０-３Ｐａから１×１０-6Ｐａ程度に低減される。反応室２０１内の大気成分や水分等の残留ガスが低減された後、炭化珪素単結晶基板１０の昇温が開始される。次に、水素ガスが反応室２０１に導入される。これにより、炭化珪素単結晶基板１０の第１主面１１が、たとえば水素ガスによってエッチングされる。具体的には、例えば水素ガス流量１５０ｓｌｍ、温度１６００℃、圧力１×１０４Ｐａ、保持時間２０分の条件にて水素エッチングを行う。これにより、貫通螺旋転位が第１主面１１に露出したピットを除去することができる。水素エッチングに代えて、または水素エッチングに加えて、第１主面１１に対してＣＭＰ（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ）が行われてもよい。これにより、第１主面１１の平坦性を向上することができる。具体的には、第１主面１１の算術平均粗さ（Ｒａ）は、たとえば０．１ｎｍ未満とされてもよい。
次に、バッファ層形成工程（Ｓ１３：図７）が実施される。炭化珪素単結晶基板１０の温度がたとえば１６００℃以上になった後、反応室２０１に、原料ガス、ドーパントガスおよびキャリアガスが供給される。具体的には、反応室２０１に、シランとプロパンとアンモニアと水素とを含む混合ガスが供給される。反応室２０１において、それぞれのガスが熱分解され、炭化珪素単結晶基板１０上にバッファ層２１が形成される（図９参照）。バッファ層２１を形成する工程において、サセプタ２１０は回転軸２１２の周りを自転する。炭化珪素単結晶基板１０は回転軸２１２の周りを公転する（図６参照）。
バッファ層を形成する工程においては、（Ｃ＋Ｎ）／Ｓｉ比が１．０以下となるように、アンモニアと、シランと、プロパンとの流量が調整される。具体的には、シランガスの流量がたとえば９６ｓｃｃｍとなるように調整される。プロパンガスの流量がたとえば３０．３ｓｃｃｍとなるように調整される。アンモニアガスの流量が０．２５ｓｃｃｍとなるように調整される。この場合、（Ｃ＋Ｎ）／Ｓｉ＝（３０．３×３＋０．２５）／９６＝約０．９５である。バッファ層２１が含む窒素原子の濃度は、１×１０18ｃｍ-3程度である。バッファ層２１の厚みは、たとえば０．５μｍである。以上のように、炭化珪素単結晶基板１０上にバッファ層２１がエピタキシャル成長によって形成される。
なお、アンモニアガスは、三重結合を有する窒素ガスに比べて熱分解されやすい。アンモニアガスは、窒素ガスに比べて炭化珪素に取り込まれやすい。もしアンモニアガスの代わりに窒素ガスを用いて同様の窒素原子の濃度を有するバッファ層２１を形成する場合には、窒素ガスの流量は５０ｓｃｃｍ程度が必要とされる。この場合、（Ｃ＋Ｎ）／Ｓｉ＝（３０．３×３＋５０×２）／９６＝約１．９９となる。
次に、ドリフト層形成工程（Ｓ１４：図７）が実施される。炭化珪素単結晶基板１０の温度がたとえば１６４０℃程度に維持された状態で、反応室２０１に、シランとプロパンとアンモニアと水素とを含む混合ガスが供給される。反応室２０１において、それぞれのガスが熱分解され、バッファ層２１上にドリフト層２２が形成される（図２および図５参照）。ドリフト層２２を形成する工程において、サセプタ２１０は回転軸２１２の周りを自転する。炭化珪素単結晶基板１０は回転軸２１２の周りを公転する（図６参照）。
ドリフト層を形成する工程においては、（Ｃ＋Ｎ）／Ｓｉ比が１．３５程度となるように、アンモニアと、シランと、プロパンとの流量が調整される。具体的には、シランガスの流量がたとえば１４０ｓｃｃｍとなるように調整される。プロパンガスの流量がたとえば６３ｓｃｃｍとなるように調整される。アンモニアガスの流量が０．０７ｓｃｃｍとなるように調整される。この場合、（Ｃ＋Ｎ）／Ｓｉ＝（６３×３＋０．０７）／１４０＝約１．３５である。ドリフト層２２が含む窒素原子の濃度は、３×１０15ｃｍ-3程度である。ドリフト層２２の厚みは、たとえば３０μｍである。以上のように、バッファ層２１上にドリフト層２２がエピタキシャル成長によって形成されることで、炭化珪素エピタキシャル基板１００が製造される。
もしアンモニアガスの代わりに窒素ガスを用いて同様の窒素原子の濃度を有するバッファ層２１を形成する場合には、窒素ガスの流量は１５ｓｃｃｍ程度が必要とされる。この場合、（Ｃ＋Ｎ）／Ｓｉ＝（６３×３＋１５×２）／１４０＝約１．５６となる。
（欠陥の広がりを抑制するメカニズム）
次に、欠陥の広がりを抑制する推定メカニズムについて説明する。
炭化珪素層のエピタキシャル成長においては、Ｎ原子は、Ｎ原子は、Ｓｉ原子に比べるとＣ原子に近いサイズであるため、ＳｉサイトではなくＣサイトに入ると考えられる。Ｃ原子およびＮ原子と比較して、Ｓｉ原子あるいはＳｉを有するラジカル、前駆体は、ステップフロー成長において、成長表面上をマイグレーションしやすい性質を有する。そのため、Ｃ原子およびＮ原子に対するＳｉ原子の比率が高い条件を用いてエピタキシャル成長を行う場合は、良好なステップフロー成長を実現することができ、結果として平坦な成長面が得られる。反対に、Ｃ原子およびＮ原子に対するＳｉ原子の比率が低い条件を用いてエピタキシャル成長を行う場合は、良好なステップフロー成長を実現することが困難であり、結果として成長面にステップバンチングが発生しやすいと考えられる。
前述のように、アンモニアガスは、三重結合を有する窒素ガスに比べて熱分解されやすいため、Ｎ原子は炭化珪素層に取り込まれやすい。アンモニアガスの場合には、窒素ガスの数百分の一程度の流量で、同じＮ原子濃度を有する炭化珪素層を形成することができる。そのため、アンモニアガスを用いる場合は、窒素ガスを用いる場合よりも、Ｃ原子およびＮ原子に対するＳｉ原子の比率を高くすることができる。よって、アンモニアガスを用いる場合には、良好なステップフロー成長が実現できると考えられる。
三角欠陥などのように二次元的な広がりを有する欠陥は、貫通螺旋転位またはカーボンインクルージョンなどに起因して発生すると考えられる。より詳細には、以下のようなメカニズムであると想定される。成膜中のエピ層表面には貫通螺旋転位が表出している状態で、シリコン（Ｓｉ原子単体やＳｉと水素が結びついたようなラジカル）が拡散している。螺旋転位上でのＳｉの拡散が、Ｃ原子および／またはＮ原子によって妨げられ、相互作用により結合する。そのような結合は、４Ｈ－ＳｉＣにならず、３Ｃ－ＳｉＣなどの欠陥となり、それらが二次元的拡がりを有する欠陥の核となる。つまり三角欠陥の発生原因の一つとなり得る。成長初期のバッファ層を形成する工程（結晶成長初期段階）においてアンモニアガスを使用することにより、（Ｃ＋Ｎ）／Ｓｉの比率をたとえば１．０以下程度まで低くした場合であっても、１×１０18ｃｍ-3程度の高いＮ原子濃度を有するバッファ層を形成することができる。つまり、アンモニアガスを用いることにより、Ｓｉリッチな条件でバッファ層を形成することができる。そのため、結晶成長初期段階において、良好なステップフロー成長を実現することが可能であるため、炭化珪素単結晶基板に存在している貫通螺旋転位またはカーボンインクルージョンなどを起点として欠陥が二次元的に広がることを抑制することができる。結果として、貫通螺旋転位またはカーボンインクルージョンなどが、二次元的な広がりの大きい第１欠陥に成長する確率を低め、二次元的な広がりの小さい第２欠陥に成長する確率を高めることができると考えられる。
なお、炭化珪素単結晶基板上にバッファ層を形成する前に、炭化珪素単結晶基板の表面に対して水素エッチングなどの表面処理が行われることが望ましい。これにより、貫通螺旋転位またはカーボンインクルージョンに起因し、かつ炭化珪素単結晶基板の表面に露出したピットを除去することができる。その結果、貫通螺旋転位またはカーボンインクルージョンなどを起点として欠陥が二次元的に広がることをさらに抑制することができる。
（炭化珪素半導体装置の製造方法）
次に、本実施形態に係る炭化珪素半導体装置３００の製造方法について説明する。
本実施形態に係る炭化珪素半導体装置の製造方法は、エピタキシャル基板準備工程（Ｓ１０：図１０）と、基板加工工程（Ｓ２０：図１０）とを主に有する。
まず、エピタキシャル基板準備工程（Ｓ１０：図１０）が実施される。具体的には、前述した炭化珪素エピタキシャル基板の製造方法によって、炭化珪素エピタキシャル基板１００が準備される（図７参照）。
次に、基板加工工程（Ｓ２０：図１０）が実施される。具体的には、炭化珪素エピタキシャル基板を加工することにより、炭化珪素半導体装置が製造される。「加工」には、たとえば、イオン注入、熱処理、エッチング、酸化膜形成、電極形成、ダイシング等の各種加工が含まれる。すなわち基板加工ステップは、イオン注入、熱処理、エッチング、酸化膜形成、電極形成およびダイシングのうち、少なくともいずれかの加工を含むものであってもよい。
以下では、炭化珪素半導体装置の一例としてのＭＯＳＦＥＴ（Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）の製造方法を説明する。基板加工工程（Ｓ２０：図１０）は、たとえばイオン注入工程（Ｓ２１：図１０）、酸化膜形成工程（Ｓ２２：図１０）、電極形成工程（Ｓ２３：図１０）およびダイシング工程（Ｓ２４：図１０）を含む。
まず、イオン注入工程（Ｓ２１：図１０）が実施される。開口部を有するマスク（図示せず）が形成された第２主面１２に対して、たとえばアルミニウム（Ａｌ）等のｐ型不純物が注入される。これにより、ｐ型の導電型を有するボディ領域１３２が形成される。次に、ボディ領域１３２内の所定位置に、たとえばリン（Ｐ）等のｎ型不純物が注入される。これにより、ｎ型の導電型を有するソース領域１３３が形成される。次に、アルミニウム等のｐ型不純物がソース領域１３３内の所定位置に注入される。これにより、ｐ型の導電型を有するコンタクト領域１３４が形成される（図１１参照）。
炭化珪素層２０において、ボディ領域１３２、ソース領域１３３およびコンタクト領域１３４以外の部分は、ドリフト領域１３１となる。ソース領域１３３は、ボディ領域１３２によってドリフト領域１３１から隔てられている。イオン注入は、炭化珪素エピタキシャル基板１００を３００℃以上６００℃以下程度に加熱して行われてもよい。イオン注入の後、炭化珪素エピタキシャル基板１００に対して活性化アニールが行われる。活性化アニールにより、炭化珪素層２０に注入された不純物が活性化し、各領域においてキャリアが生成される。活性化アニールの雰囲気は、たとえばアルゴン（Ａｒ）雰囲気である。活性化アニールの温度は、たとえば１８００℃程度である。活性化アニールの時間は、たとえば３０分程度である。
次に、酸化膜形成工程（Ｓ２２：図１０）が実施される。たとえば炭化珪素エピタキシャル基板１００が酸素を含む雰囲気中において加熱されることにより、第２主面１２上に酸化膜１３６が形成される（図１２参照）。酸化膜１３６は、たとえば二酸化珪素等から構成される。酸化膜１３６は、ゲート絶縁膜として機能する。熱酸化処理の温度は、たとえば１３００℃程度である。熱酸化処理の時間は、たとえば３０分程度である。
酸化膜１３６が形成された後、さらに窒素雰囲気中で熱処理が行なわれてもよい。たとえば、一酸化窒素の雰囲気中、１１００℃程度で１時間程度、熱処理が実施される。さらにその後、アルゴン雰囲気中で熱処理が行なわれる。たとえば、アルゴン雰囲気中、１１００～１５００℃程度で、１時間程度、熱処理が行われる。
次に、電極形成工程（Ｓ２３：図１０）が実施される。第１電極１４１は、酸化膜１３６上に形成される。第１電極１４１は、ゲート電極として機能する。第１電極１４１は、たとえばＣＶＤ法により形成される。第１電極１４１は、たとえば導電性を有するポリシリコン等から構成される。第１電極１４１は、ソース領域１３３およびボディ領域１３２に対面する位置に形成される。
次に、第１電極１４１を覆う層間絶縁膜１３７が形成される。層間絶縁膜１３７は、たとえばＣＶＤ法により形成される。層間絶縁膜１３７は、たとえば二酸化珪素等から構成される。層間絶縁膜１３７は、第１電極１４１と酸化膜１３６とに接するように形成される。次に、所定位置の酸化膜１３６および層間絶縁膜１３７がエッチングによって除去される。これにより、ソース領域１３３およびコンタクト領域１３４が、酸化膜１３６から露出する。
次に、たとえばスパッタリング法により当該露出部に第２電極１４２が形成される。第２電極１４２はソース電極として機能する。第２電極１４２は、たとえばチタン、アルミニウムおよびシリコン等から構成される。第２電極１４２が形成された後、第２電極１４２と炭化珪素エピタキシャル基板１００が、たとえば９００℃以上１１００℃以下程度の温度で加熱される。これにより、第２電極１４２と炭化珪素エピタキシャル基板１００とがオーミック接触するようになる。次に、第２電極１４２に接するように、配線層１３８が形成される。配線層１３８は、たとえばアルミニウムを含む材料から構成される。
次に、第３主面１３に第３電極１４３が形成される。第３電極１４３は、ドレイン電極として機能する。第３電極１４３は、たとえばニッケルおよびシリコンを含む合金（たとえばＮｉＳｉ等）から構成される。
次に、ダイシング工程（Ｓ２４：図１０）が実施される。たとえば炭化珪素エピタキシャル基板１００がダイシングラインに沿ってダイシングされることにより、炭化珪素エピタキシャル基板１００が複数の半導体チップに分割される。以上より、炭化珪素半導体装置３００が製造される（図１３参照）。
上記において、ＭＯＳＦＥＴを例示して、本開示に係る炭化珪素半導体装置の製造方法を説明したが、本開示に係る製造方法はこれに限定されない。本開示に係る製造方法は、たとえばＩＧＢＴ（Ｉｎｓｕｌａｔｅｄ Ｇａｔｅ Ｂｉｐｏｌａｒ Ｔｒａｎｓｉｓｔｏｒ）、ＳＢＤ（Ｓｃｈｏｔｔｋｙ Ｂａｒｒｉｅｒ Ｄｉｏｄｅ）、サイリスタ、ＧＴＯ（Ｇａｔｅ Ｔｕｒｎ Ｏｆｆ ｔｈｙｒｉｓｔｏｒ）、ＰｉＮダイオード等の炭化珪素半導体装置に適用可能である。
今回開示された実施形態はすべての点で例示であって、制限的なものではないと考えられるべきである。本発明の範囲は上記した実施形態ではなく請求の範囲によって示され、請求の範囲と均等の意味、および範囲内でのすべての変更が含まれることが意図される。
１ 第１欠陥、２ 第２欠陥、１０ 炭化珪素単結晶基板、１１ 第１主面、１２ 第２主面、１３ 第３主面、１４ 第４主面、１５ ｛０００１｝面、１６ 第１フラット、２０ 炭化珪素層、２１ バッファ層、２２ ドリフト層、２５ 貫通螺旋転位、１００ 炭化珪素エピタキシャル基板、１０１ 第１方向、１０２ 第２方向、１０３ 第３方向、１０４ 第４方向、１０５ 第５方向、１１１ 最大径、１３１ ドリフト領域、１３２ ボディ領域、１３３ ソース領域、１３４ コンタクト領域、１３６ 酸化膜、１３７ 層間絶縁膜、１３８ 配線層、１４１ 第１電極、１４２ 第２電極、１４３ 第３電極、２００ 製造装置、２０１ 反応室、２０３ 発熱体、２０４ 石英管、２０５ 断熱材、２０６ 誘導加熱コイル、２０７ ガス導入口、２０８ ガス排気口、２１０ サセプタ、２１２ 回転軸、３００ 炭化珪素半導体装置。

Claims (8)

  1. 第１主面を有する炭化珪素単結晶基板と、
    前記第１主面上の炭化珪素層とを備え、
    前記炭化珪素層は、前記炭化珪素単結晶基板と接する面と反対側の第２主面を含み、
    前記第２主面は、｛０００１｝面がオフ方向にオフ角だけ傾斜した面であり、
    前記第２主面には、欠陥があり、
    前記オフ角をθ°とし、前記第２主面に垂直な方向における前記炭化珪素層の厚みをＷμｍとし、前記オフ方向を前記第２主面に投影した方向に対して平行な方向における前記欠陥の幅をＬμｍとし、前記オフ方向に対して垂直であってかつ前記第２主面に対して平行な方向における前記欠陥の幅をＹμｍとした場合において、
    式１および式２の関係を満たす前記欠陥を第１欠陥とし、
    前記第２主面に対して垂直な方向から見て、細長い形状を有しており、かつ前記第２主面に対して垂直な方向から見て、前記欠陥の長手方向における幅をＡμｍとし、前記欠陥の短手方向における幅をＢμｍとした場合において、式３および式４の関係を満たす前記欠陥を第２欠陥とすると、
    前記第２欠陥の数を、前記第１欠陥の数と前記第２欠陥の数との合計で除した値は、０．５よりも大きく、
    前記炭化珪素層は、前記第１主面に接するバッファ層を含み、
    前記バッファ層が含む窒素原子の濃度は、５×１０ 17 ｃｍ -3 以上１×１０ 19 ｃｍ -3 以下である、炭化珪素エピタキシャル基板。
    Figure 0007070437000005
    Figure 0007070437000006
    Figure 0007070437000007
    Figure 0007070437000008
  2. 前記炭化珪素層の厚みは、５μｍ以上１００μｍ以下である、請求項１に記載の炭化珪素エピタキシャル基板。
  3. 前記オフ角は、０°より大きく８°以下である、請求項１または請求項２に記載の炭化珪素エピタキシャル基板。
  4. 前記第２欠陥の数を、前記第１欠陥の数と前記第２欠陥の数との合計で除した値は、０．６よりも大きい、請求項１～請求項３のいずれか１項に記載の炭化珪素エピタキシャル基板。
  5. 前記第２欠陥の数を、前記第１欠陥の数と前記第２欠陥の数との合計で除した値は、０．７よりも大きい、請求項４に記載の炭化珪素エピタキシャル基板。
  6. 前記第２欠陥の数を、前記第１欠陥の数と前記第２欠陥の数との合計で除した値は、０．８よりも大きい、請求項５に記載の炭化珪素エピタキシャル基板。
  7. 前記第２欠陥の数を、前記第１欠陥の数と前記第２欠陥の数との合計で除した値は、０．９よりも大きい、請求項６に記載の炭化珪素エピタキシャル基板。
  8. 請求項１～請求項７のいずれか１項に記載の炭化珪素エピタキシャル基板を準備する工程と、
    前記炭化珪素エピタキシャル基板を加工する工程と、を備える、炭化珪素半導体装置の製造方法。
JP2018565960A 2017-01-31 2017-12-01 炭化珪素エピタキシャル基板および炭化珪素半導体装置の製造方法 Active JP7070437B2 (ja)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
JP2017015502 2017-01-31
JP2017015502 2017-01-31
PCT/JP2017/043246 WO2018142744A1 (ja) 2017-01-31 2017-12-01 炭化珪素エピタキシャル基板および炭化珪素半導体装置の製造方法

Publications (2)

Publication Number Publication Date
JPWO2018142744A1 JPWO2018142744A1 (ja) 2019-11-21
JP7070437B2 true JP7070437B2 (ja) 2022-05-18

Family

ID=63040415

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2018565960A Active JP7070437B2 (ja) 2017-01-31 2017-12-01 炭化珪素エピタキシャル基板および炭化珪素半導体装置の製造方法

Country Status (5)

Country Link
US (1) US10811500B2 (ja)
JP (1) JP7070437B2 (ja)
CN (1) CN110214363B (ja)
DE (1) DE112017006965T5 (ja)
WO (1) WO2018142744A1 (ja)

Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2018142668A1 (ja) * 2017-01-31 2018-08-09 住友電気工業株式会社 炭化珪素エピタキシャル基板および炭化珪素半導体装置の製造方法
JP7310822B2 (ja) * 2018-08-21 2023-07-19 住友電気工業株式会社 炭化珪素エピタキシャル基板の製造方法および炭化珪素半導体装置の製造方法
WO2022153918A1 (ja) * 2021-01-15 2022-07-21 住友電気工業株式会社 炭化珪素エピタキシャル基板および炭化珪素半導体装置

Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2011074453A1 (ja) 2009-12-14 2011-06-23 昭和電工株式会社 ＳｉＣエピタキシャルウェハ及びその製造方法
JP2013014469A (ja) 2011-07-04 2013-01-24 Panasonic Corp ＳｉＣエピタキシャル基板およびその製造方法
JP2015051895A (ja) 2013-09-06 2015-03-19 住友電気工業株式会社 炭化珪素エピタキシャル基板、炭化珪素エピタキシャル基板の製造方法、炭化珪素半導体装置の製造方法、炭化珪素成長装置および炭化珪素成長装置用部材
JP2015143168A (ja) 2014-01-31 2015-08-06 住友電気工業株式会社 炭化珪素エピタキシャル基板および炭化珪素エピタキシャル基板の製造方法
JP2015185653A (ja) 2014-03-24 2015-10-22 三菱電機株式会社 炭化珪素半導体装置の製造方法
JP2017043525A (ja) 2015-08-28 2017-03-02 昭和電工株式会社 ＳｉＣエピタキシャルウェハ及びその製造方法
JP2017145150A (ja) 2016-02-15 2017-08-24 住友電気工業株式会社 炭化珪素エピタキシャル基板および炭化珪素半導体装置の製造方法

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2010131573A1 (ja) * 2009-05-11 2010-11-18 住友電気工業株式会社 絶縁ゲート型バイポーラトランジスタ
JP2014170891A (ja) 2013-03-05 2014-09-18 Sumitomo Electric Ind Ltd 炭化珪素基板、炭化珪素基板の製造方法および炭化珪素半導体装置の製造方法
JP6679229B2 (ja) 2015-06-30 2020-04-15 キヤノン株式会社 被検体情報取得装置及び光源装置
WO2018142668A1 (ja) * 2017-01-31 2018-08-09 住友電気工業株式会社 炭化珪素エピタキシャル基板および炭化珪素半導体装置の製造方法

Patent Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2011074453A1 (ja) 2009-12-14 2011-06-23 昭和電工株式会社 ＳｉＣエピタキシャルウェハ及びその製造方法
JP2013014469A (ja) 2011-07-04 2013-01-24 Panasonic Corp ＳｉＣエピタキシャル基板およびその製造方法
JP2015051895A (ja) 2013-09-06 2015-03-19 住友電気工業株式会社 炭化珪素エピタキシャル基板、炭化珪素エピタキシャル基板の製造方法、炭化珪素半導体装置の製造方法、炭化珪素成長装置および炭化珪素成長装置用部材
JP2015143168A (ja) 2014-01-31 2015-08-06 住友電気工業株式会社 炭化珪素エピタキシャル基板および炭化珪素エピタキシャル基板の製造方法
JP2015185653A (ja) 2014-03-24 2015-10-22 三菱電機株式会社 炭化珪素半導体装置の製造方法
JP2017043525A (ja) 2015-08-28 2017-03-02 昭和電工株式会社 ＳｉＣエピタキシャルウェハ及びその製造方法
JP2017145150A (ja) 2016-02-15 2017-08-24 住友電気工業株式会社 炭化珪素エピタキシャル基板および炭化珪素半導体装置の製造方法

Also Published As

Publication number Publication date
CN110214363A (zh) 2019-09-06
JPWO2018142744A1 (ja) 2019-11-21
WO2018142744A1 (ja) 2018-08-09
US10811500B2 (en) 2020-10-20
US20200013858A1 (en) 2020-01-09
DE112017006965T5 (de) 2019-10-17
CN110214363B (zh) 2023-07-28

Similar Documents

Publication Publication Date Title
JP6856156B2 (ja) 炭化珪素エピタキシャル基板および炭化珪素半導体装置の製造方法
JP6969578B2 (ja) 炭化珪素エピタキシャル基板および炭化珪素半導体装置の製造方法
CN108028185B (zh) 碳化硅外延基板及制造碳化硅半导体装置的方法
JP6798293B2 (ja) 炭化珪素エピタキシャル基板および炭化珪素半導体装置の製造方法
WO2017056691A1 (ja) 炭化珪素エピタキシャル基板の製造方法、炭化珪素半導体装置の製造方法および炭化珪素エピタキシャル基板の製造装置
JP7070437B2 (ja) 炭化珪素エピタキシャル基板および炭化珪素半導体装置の製造方法
JP6891758B2 (ja) 炭化珪素エピタキシャル基板及び炭化珪素半導体装置の製造方法
JP7415558B2 (ja) 炭化珪素エピタキシャル基板および炭化珪素半導体装置の製造方法
JP6954316B2 (ja) 炭化珪素エピタキシャル基板および炭化珪素半導体装置の製造方法
JP2015119083A (ja) 炭化珪素半導体基板および炭化珪素半導体装置ならびにそれらの製造方法
WO2018123148A1 (ja) 炭化珪素エピタキシャル基板および炭化珪素半導体装置の製造方法
JP7388365B2 (ja) 炭化珪素エピタキシャル基板および炭化珪素半導体装置
JP6090552B1 (ja) 炭化珪素エピタキシャル基板の製造方法、炭化珪素半導体装置の製造方法および炭化珪素エピタキシャル基板の製造装置
JP6658257B2 (ja) 炭化珪素半導体装置
US20230261057A1 (en) Silicon carbide epitaxial substrate and method of manufacturing silicon carbide epitaxial substrate
CN112335057B (zh) 碳化硅外延衬底及碳化硅半导体器件
JP7036095B2 (ja) 炭化珪素エピタキシャル基板および炭化珪素半導体装置の製造方法
JPWO2020017208A1 (ja) 炭化珪素エピタキシャル基板および炭化珪素半導体装置の製造方法
JPWO2019216024A1 (ja) 炭化珪素エピタキシャル基板および炭化珪素半導体装置の製造方法

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20201021

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20210914

A601 Written request for extension of time

Free format text: JAPANESE INTERMEDIATE CODE: A601

Effective date: 20211109

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20211207

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20220405

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20220418

R150 Certificate of patent or registration of utility model

Ref document number: 7070437

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150