JP7059253B6 - １２８素子アレイプローブ用の超音波システムフロントエンド回路 - Google Patents

Description

本発明は、医用診断超音波システムに関し、具体的には、１２８個以上のトランスデューサ素子を有する超音波アレイプローブ用のフロントエンド回路に関する。

超音波システムのフロントエンドとは、超音波プローブと通信し、プローブトランスデューサからの超音波送信を制御し、トランスデューサからの戻りエコー信号を受信し、最初に処理する当該超音波システムの部分である。フロントエンド回路は更に、エコー信号のＴＧＣ増幅、デジタル処理及びビーム形成処理の少なくとも一部といった関連処理も制御する。システムのサイズ及び重量、また、願わくは費用も低減するように、当該回路の大部分が集積回路（ＩＣ）形式で作られることが望ましい。しかし、今日の超音波システムは、ビームを電子的にステアリング及びフォーカシングするために多素子アレイトランスデューサを有するプローブを使用し、プローブ内の機械的部分を取り除いている。従来の１Ｄ（１次元）アレイサイズは、１２８素子であるが、１９２及び２５６素子を有するプローブが使用されており、また、３Ｄ撮像用の２Ｄプローブは、何千ものトランスデューサ素子を有する。２Ｄアレイプローブでは、効率的なサイズのケーブルの使用を可能とするためにマイクロビームフォーマが不可欠であるが、フロントエンド回路は、依然として、概して、プローブ制御及び最終ビーム形成に使用される。

更に、フロントエンド回路が、幅広い機能を提供し、パルス送信を必要とするプローブ及び整形波形送信を使用するプローブだけでなく、マルチライン機能を有するプローブも動作可能であることが望ましい。また更に、デジタルビームフォーマをすべての撮像応用に使用可能であるように、ビーム形成の前に、デジタル処理が行われることが望ましい。これらの要件は、集積回路コンポーネントの数及びレイアウトに関して課題をもたらす。というのは、当該要件は、多数の集積回路コンポーネントを相互接続するために必要なＩＣピン数を増加させるからである。これらの要件は、トランスデューサ素子の数が少ないプローブや、多重化を使用するプローブでは少なくなるが、多重化は、通常、性能を低下させるので、１２８素子アレイプローブを効率よく動作させる必要が、最低限に所望される要件である。

本発明は、様々な電圧及び機能のＩＣに必要である様々なタイプの製造の観点から、効率的な構成、パッケージング及びＰＣ基板レイアウトのためにピン数が低減されたＩＣパッケージを有する１２８素子アレイトランスデューサプローブの高品質性能を提供する超音波システムの集積回路フロントエンドを提供することを目的とする。

本発明の原理によれば、超音波システム用のフロントエンド回路が説明される。当該回路は、ビームフォーマＦＰＧＡ集積回路と、パルス送信器及び線形波形送信器の両方を有する送信ＩＣと、送信制御及び受信器ＩＣと、アナログ－デジタル変換器（ＡＤＣ）ＩＣとを含む。送信ＩＣだけが高電圧を必要とし、送信／受信スイッチは、送信ＩＣに組み込まれるので、受信器ＩＣが高電圧から分離される。送信器は、パルス立ち上がり及び立ち下がりレートを調整するためにトリミングすることができ、これにより、高調波周波数成分が少ないパルスの送信が可能となり、したがって、より優れた高調波画像が可能になる。線形送信器及びパルス送信器の両方の波形データが、送信制御及び受信器ＩＣに記憶されるので、当該データの従来の供給源であるＦＰＧＡのピンが削減される。ＡＤＣは、シリアルバス線を介して、デジタルエコーデータをＦＰＧＡにビーム形成のために結合するので、従来のパラレルデータ構成に比べて追加のＦＰＧＡピンが削減される。送信ＩＣ内へのパルス送信能力及び線形波形送信能力の両方の統合は、カラーフロー画像形成において、ドップラービームにパルス送信器を使用し、Ｂモードビームに線形送信器を使用するといったように、マルチモード画像形成において、両方のタイプの送信器を使用することを可能にする。

図１は、本発明の原理に従って構成された超音波システムフロントエンドのＩＣの構成をブロック図で示す。 図２は、本発明の原理に従って、パルサー及び線形波形送信器の両方と、送信－受信スイッチとが同じＩＣ上に集積化された送信ＩＣの概略図である。 図３は、本発明の原理に従って構成された送信制御及び受信器ＩＣのブロック図及び概略図である。 図４は、図１の超音波システムフロントエンド回路の動作を説明するフローチャートである。 図５は、図１から図３の超音波システムフロントエンド回路のパルサー及び線形波形送信器の両方を使用するカラーフロー画像用のエコー信号の取得を説明するフローチャートである。 図６は、図１から図３のフロントエンド回路を使用する超音波システムをブロック図で示す。

図１を最初に参照するに、本発明の原理に従って構成される超音波システムフロントエンドのＩＣがブロック図で示されている。ビームフォーマＦＰＧＡ（フィールドプログラマブルゲートアレイ）１０が、システムバックエンドと通信し、アレイトランスデューサを有するプローブ用の送信－受信撮像シーケンスのコマンドを受信し、バックエンドにおける画像形成のためにデジタル的にビーム形成されたエコーデータを送り返す。ＦＰＧＡ１０は、当技術分野において知られているように、受信エコー信号のデジタルビーム形成を行う。ビーム形成には、トランスデューサアレイの素子によって受信されたエコー信号を受信し、エコーをそれぞれ遅延させて、エコーを時間的及び位相的に一致するようにして、その後、それらを合計することが含まれる。基本的には、画像フィールド内の共通点からアレイトランスデューサの様々な素子によって受信されるエコーは、コヒーレントなビーム形成エコー信号を生成するように組み合わされる。アナログビームフォーマは、組み合わせのためのエコー信号を遅延させるために遅延線を使用するが、デジタルビームフォーマは、エコー信号のサンプリング（デジタル化）の相対時間、シフトレジスタを通してデジタルエコー信号サンプルのシーケンスをクロックする時間、又は、ランダムアクセスメモリに記憶されるエコーの書き込みから読み出しまでの時間を含む様々な遅延技術を使用することができる。これらの技術は、例えば米国特許第４，１７３，００７号（ＭｃＫｅｉｇｈｅｎ他）に説明されている。ＦＰＧＡ１０内に組み込み可能である代表的なデジタルビームフォーマは、例えば米国特許第８，１３７，２７２号（Ｃｏｏｌｅｙ他）及び米国特許第６，３１５，７２３号（Ｒｏｂｉｎｓｏｎ他）に示されている。

ＦＰＧＡ１０によってビーム形成されたエコー信号は、ＡＤＣ１８によって生成され、ＤＲＡＭメモリに記憶される。ＦＰＧＡは、メモリからデータを随時抽出し、データをデジタルコヒーレントエコー信号にビーム形成する。当該信号は、更なる処理及び画像形成のために超音波システムバックエンドに通信される。ＤＲＡＭメモリは、ＦＰＧＡ１０に電気的に結合される別個のメモリＩＣを含んでよい。好適には、ＤＲＡＭメモリは、ＦＰＧＡと同じＩＣパッケージと一体である。このような一体型ＩＣデバイスは、電子パッケージとして製造可能であり、その中で、複数の集積回路が統合基板上にパッケージ化され、当該複数の集積回路の単一コンポーネントとしての使用を容易にし、当該単一コンポーネントに、複数の集積回路デバイスの機能及び性能がずっと小さいボリュームで含まれる。別のパッケージ化アプローチは、ＦＰＧＡチップ及びメモリチップをＰＣ基板上に垂直に積み重ねることである。これは、パッケージ化サイズ（即ち、長さ及び幅）、また、回路基板上でチップによって占められるフットプリントを最小限に抑える。しかし、このアプローチは、基板サイズ縮小という目的は達成するが、ＩＣパッケージに必要なピン数を低減するという本発明の目的の１つを達成しない。これは、外部パッケージピンが、ＦＰＧＡとメモリＩＣとの間のデータバス、クロック信号及び制御線（例えばアドレス線）のために依然として必要だからである。本発明の好適な実施態様は、ＦＰＧＡデバイスとＤＲＡＭチップとの両方を同じＩＣパッケージ内にパッケージ化することであり、これにより、それらの間の接続は、パッケージ内に内部化され、ＦＰＧＡパッケージ上の外部ピンを低減し、フロントエンドの他のＩＣへの接続といった他の使用のために解放することができる。

ＦＰＧＡは、特定の送信－受信撮像シーケンスのコマンドに応えて、送信及び受信制御データ（ＴｘＲｘ制御データ）を、送信制御及び受信器ＩＣ１６に通信する。１２８素子トランスデューサアレイの好適な実施態様では、各送信制御及び受信器ＩＣ１６は、トランスデューサアレイの３２個の素子の動作のための制御データを受信する。したがって、１２８素子アレイの動作には、４個の送信制御及び受信器ＩＣ１６が必要である。各送信制御及び受信器ＩＣ１６は、アレイの３２個の素子用の送信データを生成することによって応える。各ＩＣ１６は更に、同じ３２個の素子のために前置増幅器及びＴＣＧ制御部を含む３２個の受信信号経路を含む。送信制御及び受信器ＩＣは、各トランスデューサ素子に対して、パルス制御信号及び線形波形信号の両方を生成する。送信制御及び受信器ＩＣは、線形及びパルサー送信器ＩＣ１４に結合される各トランスデューサ素子に対して、線形送信器用の線形波形信号と、パルサー用の送信制御データとを出力する。線形及びパルサー送信器ＩＣには更に、送信器利得及びイネーブル信号といった送信器パラメータを制御するための制御信号も結合される。送信制御及び受信器ＩＣ１６と、線形及びパルサー送信器ＩＣ１４との間には、受信したエコー信号を、ＩＣ１６内の受信信号経路のＴＧＣ制御された前置増幅器に戻すための信号線も接続される。

好適な実施態様において、各線形及びパルサー送信器ＩＣ１４は、２つのトランスデューサ素子に対して、パルサー、線形送信器及び送信／受信（Ｔ／Ｒ）スイッチを含む。したがって、１２８素子トランスデューサアレイには、６４個の線形及びパルサー送信器ＩＣ１４が必要である。送信－受信サイクルの受信部分では、Ｔ／Ｒスイッチは、受信信号を、送信制御及び受信器ＩＣの受信信号経路に戻すように閉じる。送信－受信サイクルの送信部分では、Ｔ／Ｒスイッチは、受信信号経路を送信高電圧から分離するために開く。したがって、高電圧は、線形及びパルサー送信器ＩＣ１４のみに必要であり、送信制御及び受信器ＩＣは、送信の高電圧から完全に分離され、高電圧要件がないため、完全に低電圧ＩＣである。

線形及びパルサー送信器ＩＣ１４から受信されるエコー信号は、送信制御及び受信器ＩＣ１６の受信信号経路内の前置増幅器によってＴＧＣ利得制御で増幅され、ＡＤＣ ＩＣ１８に結合される。１２８素子トランスデューサアレイの好適な実施態様では、各ＡＤＣ ＩＣ１８は、アレイの８個の素子から受信するエコー信号に対して８個のＡＤＣを含む。したがって、各送信制御及び受信器ＩＣ１６は、４個のＡＤＣ ＩＣ１８に結合される。８個のトランスデューサ素子のデジタル化されたエコー信号は、シリアル受信データ線（シリアルＲｘデータ）を通じて、時分割多重化によって、各ＡＤＣ ＩＣ１８からＦＰＧＡ１０に戻される。デジタル化されたエコー信号データは、ビーム形成において、ＦＰＧＡによる使用のために、ＤＲＡＭメモリに記憶される。パラレルデータ線ではなく、シリアルデータ線を使用することによって、ＦＰＧＡ ＩＣに必要となるピン数が削減され、また、８個のＡＤＣのデジタル化されたエコー信号を各ＡＤＣ ＩＣについて同じシリアルデータ線を通じて、時分割多重化することによって、ＦＰＧＡに必要となるピン数が更に削減され、１２８素子アレイの好適な実施態様では、１６個のシリアルデータ線しか必要でない。好適な実施態様では、各シリアルデータ線は、ＪＥＳＤ２０４Ｂシリアルデータバスフォーマットに従って動作する導体の差動対として実現される。

図２は、線形及びパルサー送信器ＩＣ１４の回路の概要を示す。好適な実施態様における各ＩＣ１４は、２つのトランスデューサ素子１２を動作させるので、図２の回路は、２つのトランスデューサ素子に対して、１つのＩＣ内で２つ複製される。ＩＣパッケージの境界は、破線で区切られ、破線上の小さいボックスは、ＩＣパッケージの外部接続ピンを示す。デジタルデータＤｉｇ．Ｉｎは、トランスデューサ素子１２によるパルス送信のために、パルサー５０によって生成される高電圧駆動パルスの特性を規定し、特定の素子からの信号が寄与する送信ビームのステアリング及びフォーカシングに適したタイミングで加えられる。Ｄｉｇ．Ｉｎデータは、パルス論理回路５２によって解釈され、２レベルパルス（例えば０及び１）、３レベルパルス又は７レベルパルスの生成のためにパルサー５０が制御される。Ｄｉｇ．Ｉｎデータは、２レベルパルスでは１ビット（０又は１）、３レベルパルスでは２ビット、７レベルパルスでは３ビットを含む。パルサー５０は、ＩＣ１４のピン（図示せず）に印加される高電圧＋ＨＶＰ及び－ＨＶＰによって動力が与えられる。アナログ波形ＤＡＣ Ｉｎが、トランスデューサ素子１２を駆動するように整形された正弦波といった線形波形の送信のために、ＩＣ１４のピンに、ここでも、特定の素子が寄与する送信ビームに適したタイミングで結合される。低電圧ＤＡＣ Ｉｎ波形は、選択可能利得を有する増幅器５６によって増幅され、トランスデューサ素子を駆動する高出力線形送信器５４によって更に増幅される波形を生成する。線形送信器５４は、ＩＣ１４のピン（図示せず）に印加される高電圧＋ＨＶＬ及び－ＨＶＬによって動力が与えられる。パルサー５０及び線形送信器５４の両方の出力は、ＩＣ１４の同じ出力ピンに結合され、当該ピンに、トランスデューサ素子１２が接続されている。送信制御論理回路５８によって送信期間の前に受信される送信制御データ（Ｔｘ制御データ）は、各送信器に対するイネーブル信号Ｐｅｎ及びＬｅｎの生成によって、どの送信器を使用すべきか、即ち、パルサー５０か、又は、線形送信器５４かを決定する。パルサーイネーブル信号Ｐｅｎは、パルス論理回路５２に結合され、線形送信器イネーブル信号Ｌｅｎは、増幅器５６に結合される。送信制御論理回路によって生成される利得制御信号も、利得決定のために増幅器５６に印加される。

更にＴ／Ｒスイッチ６０が、各トランスデューサ素子１２のＩＣ１４に集積化される。好適なＴ／Ｒスイッチは、トランスデューサ素子１２からの受信信号経路と直列の１つの単極単投スイッチＴＲ_０と、接地までの信号経路をシャントする別の単極単投スイッチＴＲ_１とを含む。これらのスイッチは、送信制御論理回路５８によって生成されるＴＲ制御信号によって、相補的に動作させられる。送信中、高電圧パルサー又は線形送信器のどちらかがトランスデューサ素子１２を駆動する場合、送信制御及び受信器ＩＣ１６の受信信号経路を高電圧から分離するために、ＴＲ_０スイッチは開き、ＴＲ_１スイッチは閉じる。エコー受信中、送信器が無効にされ、エコー信号がトランスデューサ素子１２によって受信される場合、受信したエコー信号を、出力線ＲｃｖＯｕｔを経由して受信信号経路に結合するように、ＴＲ_０スイッチは閉じ、ＴＲ_１スイッチは開く。

好適な実施態様におけるパルサー５０は、通常、高調波信号動作のために使用される。高調波信号動作では、体内で組織又は造影剤によって生じる高調波周波数信号がパルス送信によって刺激され、撮像又は他の診断のためにトランスデューサによって受信される。トランスデューサアレイによって受信される高調波信号が可能な限りクリーンであるためには、送信パルス自体が可能な限り高周波成分が少ないことが望ましく、さもなければ、身体ではなく、超音波システムから発生した高調波周波数帯域における信号が受信される。超音波システムによる高調波周波数発生を低減するために、送信パルスが、それらの立ち上がり時間及び立ち下がり時間、１つのパルスレベルから別のパルスレベルまでのそれらのスルーレートにおいて可能な限り対称であることが望ましい。半導体処理は、ほとんどの応用において正確ではあるが、補完的駆動パルサー構成では、正駆動ＭＯＳＦＥＴ７６及び負駆動ＭＯＳＦＥＴ７８間に電流及び／又はインピーダンス差が依然としてもたらされる場合がある。正駆動トランジスタ７６が、所与の駆動信号について、負駆動トランジスタ７８よりもより伝導性があるならば、例えば送信パルスは、立ち上がりエッジにおいて、立ち下がりエッジにおける減少率よりも速い立ち上がり時間（より大きいスルーレート）を有する。立ち下がりエッジでも同様の作用が生じる可能性がある。本発明の更なる態様によれば、パルサー５０の駆動トランジスタは、送信パルスの立ち上がり特性及び立ち下がり特性を等しくするために制御可能にトリミングされることが可能である。これを行う１つのやり方は７２に示され、駆動トランジスタのサイズを制御可能に変更することである。図示されるように、駆動トランジスタは、ＭＯＳＦＥＴのソース電極とドレイン電極との間の並列切替可能チャネル経路と、ゲート電極用のチャネル経路とで作られる。追加の並列半導体経路が切替可能に組み込まれているので、トランジスタの伝導性は、トランジスタの実効サイズが増加していることにより増加される。正駆動トランジスタ７６のサイズが増加されると、例えば正電圧レールの方への立ち上がり時間が増加され、サイズが減少されると、立ち上がり時間は減速する。駆動トランジスタのサイズは、超音波システムの製造又は検査時に制御可能に調整可能であり、最小限の高調波周波数成分を有する対称にバランスの取れたパルスが生成されるまで、テストパルスが印加され、測定される。スルーレート特性は、必要に応じて現場で調整されてもよい。例えばパルサーによって見られるトランスデューサ素子の電気負荷も、印加駆動パルスの立ち上がり特性及び立ち下がり特性に影響を及ぼす。新しく開発されたプローブは、最良の高調波性能を達成するために、パルサートランジスタの様々なトリミングを必要とするトランスデューサアレイを有する。新しいプローブが、走査手順のためにシステムに接続されると、プローブのＥＰＲＯＭ内のデータが、ＦＰＧＡによって読み出され、線形及びパルサー送信器ＩＣ１４に結合され、新しいプローブによるより優れた高調波性能のために、パルサートランジスタのトリミングがリセットされる。

バランスの取れたスルーレート性能のためにパルサートランジスタをトリミングする別のやり方は、高電圧ＭＯＳＦＥＴを駆動するために使用される第１段トランジスタの制御可能な調整によるやり方である。図２のＭＯＳＦＥＴ７６及び７８といった電力トランジスタの相補対は、通常、バランスの取れた対として通常動作させられる、それらのゲート電極に結合される低出力駆動トランジスタの対によって駆動される。本発明によれば、このような駆動トランジスタは、図２に示されるように、トランジスタ電圧源に結合される切替え可能な並列トランジスタ７４を使用してトリミング可能であるバイアス電流を有する。供給電圧と、駆動トランジスタの電極との間で並列により多くの抵抗器を追加することによって、駆動信号に反応して、伝導性がより高くなるように、又は、より早期に伝導性がより高くなるようにトランジスタの動作が変更される。したがって、より早期の又はより大きい伝導性のために正供給駆動トランジスタにバイアスをかけることによって、正電力トランジスタ７６の立ち上がり時間は増加され、立ち上がり送信パルスのスルーレートを対応して増加させる。電力トランジスタ７６、７８の駆動トランジスタの１つ又は両方のバイアス電源をこのようにトリミングすることによって、立ち上がり及び立ち下がりパルス並びにパルスエッジの両方について、実質的に同一の立ち上がり時間を示すように、パルサーの性能を調整することができる。

図３は、図１の送信制御及び受信器ＩＣ１６のうちの１つのＩＣ１６の回路のブロック図及び概略図である。図１の各ＩＣ１６は、３２個のトランスデューサ素子に対して、図３に示されるコンポーネントを含むので、図３の回路は、１２８素子アレイトランスデューサ用の各ＩＣについて、３２個複製される。図の上部に示される送信回路は、複数の様々なパルサーパルスシーケンス及び線形送信波形のデータシーケンスを含むｎバイトデジタルメモリ８２である送信データメモリを含む。送信及び受信制御論理回路８０は、送信コンポーネントの送信パルス及び波形及びＴＧＣ制御特性と、フロントエンド回路の受信信号経路とを規定する制御データ（ＴｘＲｘ制御データ、図１）をＦＰＧＡ１０から受信する。この情報に応えて、アドレスレジスタ８４が、メモリ８２に記憶されている適切な送信パルス又は波形のｎバイトの記憶位置をアドレス指定する。パルス又は波形データのシーケンスがメモリ８２から読み出され、パルサー論理回路８６及びデジタル－アナログ変換器（ＤＡＣ）８８に印加される。パルサー論理回路８６は、上記データに、所望のパルサー波形に適切なビット長のデジタルデータバイトのシーケンスを出力することによって応える。当該シーケンスは、線形及びパルサー送信器ＩＣ１４のパルサー入力部に印加される（Ｄｉｇ．Ｉｎ）。このデータシーケンスは、通常、数百バイトの長さであり、クロック周波数及び所望の送信パルス分解能に依存して、パルサーに、所望のパルス形状及び持続時間を送信させる。線形波形のデータがメモリ８２から読み出される場合、データバイトのシーケンスは、ＤＡＣ８８によって、線形に変化するアナログ波形に変換される。当該アナログ波形は、線形送信器に印加される（ＤＡＣ Ｉｎ）。送信及び受信制御論理回路８０は更に、パルサー又は線形送信器の動作の制御のためのイネーブルビット及びＴ／Ｒスイッチ６０の制御のためのビットを含む送信パルス又は波形の他のパラメータの制御のための制御データ（Ｔｘ制御データ）も出力する。

図３の下部に、トランスデューサ素子１２によって受信され、Ｔ／Ｒスイッチ６０によって結合されるエコー信号の受信信号経路が示される。エコー信号（ＲｃｖＯｕｔ）は、利得制御ＴＧＣ_１抵抗器を有する第１の前置増幅器９０に印加される。当該抵抗器は、送信及び受信制御論理回路８０が受信する制御データによって決定される時間において、スイッチ９２によって回路内に切り替え可能に組み込まれる（switched into）。前置増幅器９０の出力は、第２の利得段９４に結合される。第２の利得段９４は、第２の段のＴＧＣ制御のための第２の切替え可能なフィードバック抵抗器ＴＧＣ_２を含む。ＴＧＣ_２抵抗器は、スイッチ９６によって回路内に切り替え可能に組み込まれる。これも、送信及び受信制御論理回路８０によって生成される信号によって制御される。これに、第３の前置増幅器９８が続く。前置増幅器９８の出力部における増幅されたエコー信号は、相補対、つまり、更なる反転前置増幅器９９によって生成されるＲｃｖＯｕｔ Ｐ及び前置増幅器９８によって生成されるＲｃｖＯｕｔ Ｎの形で、デジタル化のためのＡＤＣ ＩＣ１８に結合される。ＩＣチップ１８のうちの１つのチップ１８のＡＤＣによるデジタル化後、デジタル化されたエコーデータは、シリアルデータバスによって、ビーム形成のためにＦＰＧＡ１０に結合される（シリアルＲｘデータ）。送信制御及び受信器ＩＣ１６のコンポーネント及び信号はすべて、低電圧コンポーネント及び信号であり、これらのＩＣは、効率的な低電圧ＣＭＯＳ処理を使用して作ることができることが分かるであろう。

図４に、超音波送信－受信走査シーケンスのために、図１から図３のフロントエンドＩＣ回路を動作させる方法が示される。ステップ１０２における開始において、超音波システムのバックエンドからＦＰＧＡ１０に、走査シーケンスを規定する情報が送信される。ステップ１０４において、ＦＰＧＡ１０は、送信制御及び受信器ＩＣ１６に、送信及び受信制御データを送信する。ステップ１０６において、ＩＣ１６は、次に、線形及びパルサー送信器ＩＣ１４に、送信制御データを送信する。ステップ１０８において、ＩＣ１６は、所望のＴＧＣ動作のために受信信号経路を調整する。ステップ１１０において、送信制御及び受信器ＩＣ１６内で送信波形が生成され、線形及びパルサー送信器ＩＣのイネーブルされたパルサーか又は線形送信器に印加され、トランスデューサ素子に所望のパルス又は線形波形を送信させ、結果として、エコー信号を受信させる。エコー信号は、Ｔ／Ｒスイッチ６０を介して、送信制御及び受信器ＩＣ１６の受信信号経路に結合され、そこで、ＴＧＣ増幅が適用される。ステップ１１２において、増幅されたエコー信号は、ＡＤＣ ＩＣに印加され、ＡＤＣ ＩＣは、増幅されたエコー信号をデジタル信号サンプルに変換する。ステップ１１４において、デジタルエコー信号サンプルが、ＦＰＧＡ１０内でのビーム形成のために、シリアルデータ線を介して、ＦＰＧＡ１０に送信される。

図５に示されるように、エコー信号の様々なモードを取得するためにパルサー及び線形送信器の両方を使用して、カラーフロー（colorflow）画像といったマルチモード画像を生成するように、図４の走査シーケンスを更に規定してもよい。カラーフロー画像のエコー信号の取得のために、動作は、ステップ１２２において、超音波システムのバックエンドからＦＰＧＡ１０に、所望のカラーフロー走査シーケンスを通信することから開始する。ステップ１２４において、ドップラー（動作）エコーデータ用のドップラービーム及びＢモード（構造）エコーデータ用のＢモードビームの送信及び受信のための制御データ（ＴｘＲｘ制御データ）が、送信制御及び受信器ＩＣ１６に送信される。ステップ１２６において、パルサー及び線形増幅器用の送信制御データ（Ｔｘ制御データ）が、線形及びパルサー送信器ＩＣ１４に送信される。受信制御データを使用して、送信制御及び受信器ＩＣの受信信号経路内で受信エコーに適用されるＴＧＣ特性を制御するために使用される。ステップ１２８において、ｎバイトメモリ８２からのデジタルデータが、ＩＣ１６のパルサー論理回路によって処理され、アレイ素子１２によるパルスドップラービームの送信のために、ＩＣ１４内のパルサー５０の入力部に結合される。ドップラービームに反応して受信されるエコーは、トランスデューサ素子から、ＩＣ１４のＴ／Ｒスイッチ６０を介して、ＩＣ１６の受信信号経路のＴＧＣ前置増幅器に結合される。ステップ１３２において、増幅されたエコー信号（ＲｃｖＯｕｔ Ｐ、Ｎ）は、ＡＤＣ ＩＣ１８に結合される。ＡＤＣ ＩＣ１８において、当該増幅されたエコー信号は、デジタル信号サンプルに変換される。ステップ１３４において、デジタルドップラーエコー信号サンプル（シリアルＲｘデータ）は、各ドップラー走査線に沿って受信されるコヒーレントエコー信号へのＦＰＧＡによるビーム形成のための準備として、一時的な保存のために、ＦＰＧＡのＤＲＡＭメモリに送信される。

Ｂモード走査線について、デジタル波形バイトのシーケンスが、ｎバイトメモリからＤＡＣ８８に結合され、当該ＤＡＣ８８は、Ｂモード送信のための線形に変化する波形を生成する。ステップ１３０において、波形（ＤＡＣ Ｉｎ）は、ＩＣ１４の線形送信器５４の増幅器５６の入力部に、適切な時間に印加され、当該送信器は、Ｂモード波形ビームを送信するようにトランスデューサアレイの素子を駆動する。Ｂモードビームに反応して、エコーが、被検体の構造（例えば組織）から戻され、トランスデューサ素子１２によって受信される。受信Ｂモードエコー信号は、Ｔ／Ｒスイッチ６０を介して、ドップラーエコー信号に使用したものと同じ又は異なるＴＧＣ利得特性を有するＩＣ１６の受信信号経路に結合される。ステップ１３２において、増幅されたＢモードエコー（ＲｃｖＯｕｔ Ｐ、Ｎ）は、ＡＤＣ ＩＣ１８に結合され、当該ＡＤＣ ＩＣ１８において、当該増幅されたＢモードエコーは、デジタルＢモードエコー信号サンプル（シリアルＲｘデータ）に変換され、一時的な保存及びビーム形成のために、ＦＰＧＡ１０のＤＲＡＭメモリに転送される。

所与の走査線についてドップラーエコー信号及びＢモードエコー信号を、実質的に同時に取得することが求められるので、ドップラーパルス及びＢモード波形の送信と、結果としてのエコー受信とは、通常、アレイ全体に亘って交互に入れ替えられる。ドップラー処理は、画像フィールド内の各点から経時的に取得されるエコー信号の集合体を必要とするので、ドップラーパルスの数は、Ｂモードパルスの数を上回り、複数のドップラービームは、各走査線方向に沿って、様々な時間に送信される。図５の右側の矢印によって示されるドップラー及びＢモードインターリーブのタイミング及び程度は、検出されるべき組織運動又は血流速度の範囲（即ち、ナイキストサンプリングルール）を考慮して、当技術分野において知られているように決定され、集合体のドップラーエコーは、より低い速度の測定については、より大きい時間間隔に亘って取得される。ドップラー集合体を取得するために使用されるドップラー送信の数は、流れ及び運動の情報の所望精度といった考慮すべき事項に依存する。

図６に、カラーフロー画像を含む超音波画像の生成のために、上記フロントエンドＩＣを利用する超音波システムがブロック図で示される。本例では、１２８素子のトランスデューサアレイ１２を有するプローブ１００が、図１に示されるＩＣフロントエンド、具体的には、線形及びパルサー送信器ＩＣ１４のトランスデューサ素子ピンに結合される。ＦＰＧＡのビームフォーマは、画像フィールド全体に送信されたパルス及び波形ビームに応えて、コヒーレントエコー信号の走査線を生成する。幾つかの実施態様では、第２のシステムビームフォーマ１４０を使用して、ＦＰＧＡビームフォーマによって生成された部分的にビーム形成された和からのビーム形成の完成といった特殊なビーム形成の一部を行ってもよい。しかし、多くの場合、ＦＰＧＡビームフォーマが、マルチラインビーム形成といった複雑な計算を必要とするビーム形成であっても、すべてのビーム形成に十分である。これは、図１の例示的なフロントエンド構成の場合のように、パルス及び波形特性の保存及びそれらの処理といったＦＰＧＡ内で一般的に行われる機能が、他のコンポーネントにオフロードされる場合に特に言えることである。図１の実施態様では、パルス及び波形データは、送信制御及び受信器ＩＣのｎバイトメモリ８２に記憶され、当該メモリは、ＦＰＧＡからこの機能を取り除くだけでなく、当該機能を、当該機能が使用される送信器ＩＣのより近くに持ってくる。ＦＰＧＡは、その名の通り、フィールドプログラマブルであるので、ファームウェアを使用して、ＦＰＧＡ内の論理回路素子を、一部の撮像手順のために単一１２８チャネルビームフォーマに、又は、他の撮像手順における単一の送信イベントに応える複数受信ビームの生成のために２×、４×、８×若しくは更にはより高い次数のマルチラインビームフォーマに再構成することができる。更に、上記ＦＰＧＡ構成の使用は、図１に示されるような単一のＦＰＧＡ ＩＣだけの使用で、上記能力を有する高品質性能の超音波システムフロントエンドが実現可能であることを明らかにした。

ビーム形成からもたらされるデジタルコヒーレントエコー信号は、信号プロセッサ１４２によって処理される。信号プロセッサ１４２は、デシメーション、フィルタリング、空間又は周波数合成及びドップラー処理用の直交検波といった機能を行う。処理された信号は、Ｂモードプロセッサ１４４に印加される。Ｂモードプロセッサ１４４において、Ｂモードエコー信号は、その振幅が検出され、Ｂモード画像形成のために更に処理される。処理された信号は、ドップラープロセッサにも印加される。ドップラープロセッサにおいて、ドップラーエコー信号の集合体が処理されて、画像フィールド内の点における流れ又は運動のドップラーシフト（周波数）が推定される。カラーフロー画像については、ドップラー周波数を使用して、色データテーブル内の色値が調べられ、これにより、ドップラー測定された運動を、対応する色で表示することができる。ドップラー及びＢモード走査線は、画像プロセッサ１５０に結合される。画像プロセッサ１５０において、当該ドップラー及びＢモード走査線は、走査変換によって、所望の表示形式（例えばセクタ、リニア又は３Ｄ）の画像用のオーバーレイに組み合わされる。結果としてもたらされるＢモード画像、カラーフロー画像、カラードップラー画像又は他のマルチモード画像が、画像ディスプレイ４０上に表示される。

超音波システムのユーザ制御は、ユーザ制御部２０を介して達成される。ユーザ制御部とのユーザインタラクションからもたらされる信号は、システムコントローラ１６０に結合される。システムコントローラ１６０は、所望の撮像走査シーケンス定義のために、フロントエンド回路にＢモード及びドップラーエコー信号を取得するように命令することや、これらのエコー信号を表示カラーフロー画像又は他の画像となるように処理する及び組み合わせるように、バックエンドのＢモードプロセッサ、ドップラープロセッサ及び画像プロセッサを制御するといったように、超音波システムの全体の制御を調整する。

なお、前述され、図６の例示的な超音波システムによって説明される様々な実施形態は、ハードウェア、ソフトウェア又はこれらの組み合わせで実現されてよい。超音波システムの様々な実施形態及び／又はコンポーネント（例えばその中のモジュール、コンポーネント及びコントローラ）は、１つ以上のコンピュータ又はマイクロプロセッサの一部として実現されてもよい。コンピュータ又はプロセッサは、コンピュータデバイス、入力デバイス、表示ユニット及び例えばインターネットにアクセスするためのインターフェースを含む。コンピュータ又はプロセッサは、マイクロプロセッサを含んでもよい。マイクロプロセッサは、例えばＰＡＣＳシステムにアクセスするために通信バスに接続されてよい。コンピュータ又はプロセッサは更に、メモリを含んでよい。上記メモリデバイスには、ランダムアクセスメモリ（ＲＡＭ）及び読み出し専用メモリ（ＲＯＭ）が含まれてよい。コンピュータ又はプロセッサは更に、ハードディスクドライブ、又は、フロッピー（登録商標）ディスクドライブ、光学ディスクドライブ、固体サムドライブ等といったリムーバブルストレージドライブであってよいストレージデバイスを含んでよい。ストレージデバイスは更に、コンピュータプログラム又は他の命令をコンピュータ又はプロセッサにロードするための他の同様の手段であってもよい。

本明細書において使用される場合、「コンピュータ」、「モジュール」又は「プロセッサ」との用語には、マイクロコントローラ、縮小命令セットコンピュータ（ＲＩＳＣ）、ＡＳＩＣ、論理回路及び本明細書において説明される機能を実行可能である任意の他の回路又はプロセッサを使用するシステムを含む任意のプロセッサベース又はマイクロプロセッサベースのシステムが含まれる。上記例は例示に過ぎないので、これらの用語の定義及び／又は意味をいかようにも限定することを意図していない。

コンピュータ又はプロセッサは、入力データを処理するために、１つ以上のストレージ素子に記憶される命令のセットを実行する。ストレージ素子は更に、必要に応じて、データ又は他の情報も記憶する。ストレージ素子は、処理マシン内の情報源又は物理的なメモリ素子の形であってよい。

超音波システムの命令のセットには、コンピュータ又はプロセッサに、処理マシンとして、本発明の様々な実施形態の方法及び処理といった特定の演算を行うように命令する様々なコマンドが含まれる。命令のセットは、ソフトウェアプログラムの形であってよい。ソフトウェアは、システムソフトウェア又はアプリケーションソフトウェアといった様々な形式であってよく、また、有形及び非一時的なコンピュータ可読媒体として具体化される。更に、ソフトウェアは、別箇のプログラム又はモジュールの集合体、より大きいプログラム内のプログラムモジュール又はプログラムモジュールの一部の形であってよい。ソフトウェアは更に、オブジェクト指向プログラミングの形のモジュラプログラミングを含んでもよい。処理マシンによる入力データの処理は、操作者のコマンドに応えて、前の処理の結果に応じて、又は、別の処理マシンによるリクエストに応えて行われる。

更に、以下の請求項における限定は、ミーンズ・プラス・ファンクション形式で記載されておらず、当該請求項の限定が、更なる構造のない機能の説明が後に続く「～の手段（means for）」の表現を明示的に使用しない限り又は明示的に使用するまで、米国特許法第１１２条第６パラグラフに基づいて解釈されることを意図していない。

Claims (9)

1. 共通の出力部に共に結合されるパルサー及び線形送信器、並びに、前記パルサー及び前記線形送信器と同じ集積回路にある送信／受信スイッチを含む高電圧送信器集積回路であって、前記パルサー及び前記線形送信器の前記共通の出力部と、前記送信／受信スイッチとは、トランスデューサアレイのトランスデューサ素子に結合されるように適合されている、高電圧送信器集積回路と、
   前記共通の出力部に信号を提供するために前記パルサー又は前記線形送信器のいずれかを選択的にイネーブルする送信制御論理回路と、
   前記高電圧送信器集積回路の前記送信／受信スイッチに結合される低電圧受信信号経路と、
   を含む、
   超音波システムフロントエンド回路。
2. 前記低電圧受信信号経路は、別個の低電圧集積回路にある、請求項１に記載の超音波システムフロントエンド回路。
3. 前記低電圧受信信号経路に結合されるビームフォーマＦＰＧＡを更に含む、請求項１に記載の超音波システムフロントエンド回路。
4. 前記パルサー及び前記線形送信器用の送信データを記憶するデジタル送信データメモリを更に含み、
   前記デジタル送信データメモリは、前記ビームフォーマＦＰＧＡとは違う集積回路にある、請求項３に記載の超音波システムフロントエンド回路。
5. 前記デジタル送信データメモリと前記パルサーの入力部との間に結合されるパルサー論理回路と、前記デジタル送信データメモリと前記線形送信器の入力部との間に結合されるＤＡＣとを更に含む、請求項４に記載の超音波システムフロントエンド回路。
6. 前記低電圧受信信号経路と前記ビームフォーマＦＰＧＡとの間に結合されるアナログ－デジタル変換器を更に含む、請求項５に記載の超音波システムフロントエンド回路。
7. 前記低電圧受信信号経路は更に、１つ以上のＴＧＣ前置増幅器を含む、請求項６に記載の超音波システムフロントエンド回路。
8. 前記別個の低電圧集積回路にあるデジタル送信データメモリを更に含む、請求項２に記載の超音波システムフロントエンド回路。
9. １２８個の対にされ、出力が接続されたパルサー及び線形送信器、並びに、前記パルサー及び前記線形送信器と同じ集積回路にある１２８個の送信／受信スイッチを含む複数の高電圧送信器集積回路と、
   単一のビームフォーマＦＰＧＡと、
   を更に含む、請求項１に記載の超音波システムフロントエンド回路。

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