CN109564278B - 用于128元件阵列探头的超声系统前端电路 - Google Patents

Abstract

一种用于超声系统的前端电路，包括波束形成器FPGA集成电路、具有脉冲发射器和线性波形发射器两者的发射IC和/或T/R开关、发射控制和接收器IC以及模数转换器(ADC)IC。仅所述发射IC要求高电压，并且所述发射/接收开关被集成在所述发射IC中，这将所述接收器IC与高电压隔离开。所述发射器能够被修调以调节脉冲上升和下降速率，这实现了具有低谐波频率含量的脉冲的传输，并且因此实现了更好的谐波图像。

Description

用于128元件阵列探头的超声系统前端电路

技术领域

本发明涉及医学诊断超声系统，并且具体涉及用于具有128个或更多个换能器元件的超声阵列探头的前端电路。

背景技术

超声系统的前端是与超声探头通信的系统的部分，其控制来自探头换能器的超声的传输并且接收和初始地处理来自换能器的返回回波信号。前端电路还控制相关的处理，诸如对回波信号的TGC放大、数字化以及波束形成过程的至少某个部分。期望该电路的大部分以集成电路(IC)的形式来制作以减少系统大小和重量以及希望的成本。但是，现今的超声系统使用具有多元件阵列换能器的探头来对波束进行电子地转向和聚焦，这消除探头中的机械部件。常规的1D(一维)阵列大小是128个元件，但是具有192个元件和256个元件的探头也在使用，并且用于3D成像的2D探头具有成千上万的换能器元件。对于2D阵列探头而言，微波束形成器需要使得能够使用有效尺寸的线缆，但是前端电路通常仍然被用于探头控制和最终的波束形成。

也期望所述前端电路提供能够操作要求脉冲传输的探头和使用成形的波形传输的那些探头以及具有多线能力的那些探头的全方位能力。还期望数字化在波束形成之前完成以使得数字波束形成器能够被用于所有成像应用。这些要求强加针对集成电路部件的数量和布局的挑战，因为其导致将许多集成的电路部件互连的增加的IC引脚计数。这些要求针对具有较少数量的换能器元件的探头和使用复用的那些探头将降低，但是复用通常降低性能并且因此高效地操作128元件阵列探头的需要是最低限度的期望的要求。本发明的目标是提供一种用于超声系统的集成电路前端，其为128元件换能器探头提供优质性能，所述128元件换能器探头具有用于高效配置、封装和p.c.板布局的减少的引脚计数的IC封装并且考虑针对不同电压和能力的IC所要求的各种类型的制造。

发明内容

根据本发明的原理，描述了一种用于超声系统的前端电路，所述前端电路包括波束形成器FPGA集成电路、具有脉冲发射器和线性波形发射器两者的发射IC、发射控制和接收器IC以及模数转换器(ADC)IC。仅所述发射IC要求高电压，并且发射/接收开关被集成在所述发射IC中，这将所述接收器IC与高电压隔离。所述发射器能够被修调(trimmed)以调节脉冲上升和下降速率，这实现了具有低谐波频率含量的脉冲的传输以及因此实现了更好的谐波图像。针对所述线性和脉冲发射器两者的波形数据被存储在所述发射控制和接收器IC中，这节省了FPGA上的引脚，其是该数据的常规资源。所述ADC将数字回波信号耦合到所述FPGA以用于在串行总线线路上的波束形成，这节省了在常规并行数据配置上的额外的FPGA引脚。将脉冲和线性波形发射能力两者包括在所述发射IC中使得能够将这两种类型的发射器用在多模式图像的形成中，诸如将用于多普勒波束的脉冲发射器和用于B模式波束的线性发射器用在颜色流图像的形成中。

附图说明

在附图中：

图1以框图形式图示了根据本发明的原理构建的超声系统前端的IC的配置。

图2是根据本发明的原理的将脉冲器和线性波形发射器两者与发射-接收开关集成在相同的IC上的发射IC的示意性图示。

图3是根据本发明的原理构建的发射控制和接收器IC的框图和示意性图示。

图4是图示了图1的超声系统前端电路的操作的流程图。

图5是图示了使用图1-3的超声系统前端电路的脉冲器和线性波形发射器两者采集针对颜色流图像的回波信号的流程图。

图6以框图形式图示了使用图1-3的前端电路的超声系统。

具体实施方式

首先参考图1，以框图形式示出了根据本发明的原理构建的超声系统前端的IC。波束形成器FPGA(现场可编程门阵列)10与系统后端通信，接收针对具有阵列换能器的探头的发射-接收成像序列的命令并且发送回用于在后端中的图像形成的数字波束形成的回波数据。FPGA 10被配置为执行对接收到的回波信号的数字波束形成，如在本领域中已知的。波束形成包括接收由换能器阵列的元件接收到的回波信号并且相应地延迟所述回波以使其时间和相位相干，然后对其求和。大体上，由阵列换能器的不同元件从图像场中的共同的点接收到的回波被组合以产生相干波束形成的回波信号。模拟波束形成器使用延迟线来延迟用于组合的回波信号，但是数字波束形成器能够使用各种延迟技术，包括回波信号的采样(数字化)的相对时间、对通过移位寄存器的数字回波信号样本的序列进行计时的时间或者被存储在随机存取存储器中的回波的读写时间。例如，在美国专利4173007(McKeighen等人)中描述了这些技术。例如，在美国专利8137272(Cooley等人)和美国专利6315723(Robinson等人)中示出可以被实施在FPGA 10中的代表性数字波束形成器。

由FPGA 10波束形成的回波信号由ADC 18产生并且被存储在DRAM存储器中。FPGA然后根据需要从存储器中提取所述数据并且将所述数据波束形成为数字相干回波信号，其然后被传送到超声系统后端以用于进一步处理和图像形成。DRAM存储器可以包括分离的存储器IC，其被电气地耦合到FPGA 10。优选地，DRAM存储器与FPGA被集成到相同的IC封装。这样的集成的IC器件能够被制作为其中多个集成电路被封装在统一衬底上的电子封装，这促进其用作在小得多的体积中包括多个集成电路器件的功能和能力的单个部件。另一种封装方案是将FPGA芯片和(一个或多个)存储器芯片垂直地堆叠在p.c.板上，其使封装大小(即，长度和宽度)以及由电路板上的芯片占据的占用面积最小化。在实现板大小降低的目标的同时，该方法将不实现本发明的目标之一，即：减少针对IC封装所要求的引脚的数量，因为外部封装引脚将仍然需要用于FPGA与存储器IC之间的数据总线、时钟信号和控制线(例如，地址线)。本发明的优选实施方案是将FPGA器件和DRAM芯片两者封装在相同的IC封装中，使得其之间的连接能够在封装内部，这减少并且释放了用于其他用途的FPGA封装上的外部引脚(诸如到前端的其他IC的连接)。

响应于针对特定发射-接收成像序列的命令，FPGA将发射和接收控制数据(TxRx控制数据)传送到发射控制和接收器IC 16。在针对128元件换能器阵列的优选实施方案中，每个发射控制和接收器IC 16接收针对换能器阵列的三十二个元件的操作的控制数据。因此，四个发射控制和接收器IC 16被要求用于128元件阵列的操作。每个发射控制和接收器IC16通过产生针对阵列的三十二个元件的发射数据做出反应。每个IC 16还包括三十二条接收信号路径，包括针对相同的三十二个元件的前置放大器和TCG控制。所述发射控制和接收器IC产生针对每个换能器元件的脉冲控制信号和线性波形信号两者。发射控制和接收器IC输出针对线性发射器的线性波形信号以及针对每个换能器元件的脉冲器的发射控制数据，所述每个换能器元件被耦合到线性和脉冲器发射器IC 14。还被耦合到线性和脉冲器发射器IC的是控制发射器参数(诸如发射器增益和使能信号)的控制信号。信号线还被连接在发射控制和接收器IC 16与线性和脉冲器发射器IC 14之间以将接收到的回波信号耦合回到IC 16中的接收信号路径的TGC控制的前置放大器。

在优选实施方案中，每个线性和脉冲器发射器IC 14包括脉冲器和线性发射器以及用于两个换能器元件12的发射/接收(T/R)开关。因此，针对128元件换能器阵列需要六十四个线性和脉冲器发射器IC 14。在发射-接收周期的接收部分期间，T/R开关被闭合以将接收到的信号耦合回到发射控制和接收器IC的接收信号路径。在发射-接收周期的发射部分期间，T/R开关被断开以将接收信号路径与发射高电压隔离开。因此，高电压仅被需要用于线性和脉冲器发射器IC 14，并且发射控制和接收器IC是完全低电压IC，因为其完全地与传输的高电压隔离并且不具有高电压要求。

从线性和脉冲器发射器IC 14接收到的回波信号由发射控制和接收器IC 16的接收信号路径中的前置放大器利用TGC增益控制来放大并且被耦合到ADC IC 18。在针对128元件换能器阵列的优选实施方案中，每个ADC IC 18包括针对从阵列的八个元件接收到的回波信号的八个ADC。因此，每个发射控制和接收器IC 16被耦合到四个ADC IC 18。八个换能器元件的数字化的回波信号通过在串行接收数据线(串行Rx数据)上的时间复用从每个ADC IC 18被耦合回到FPGA 10，其中，所述数字化的回波信号数据被存储在DRAM存储器中以供FPGA用于波束形成。通过使用串行数据线而不是并行数据线，在FPGA IC上所要求的引脚的数量减少，并且通过将八个ADC的数字化的回波信号时间复用到针对每个ADC IC的相同串行数据线上，在FPGA上所要求的引脚的数量进一步减少；针对128元件阵列的优选实施方案仅要求十六条串行数据线。在优选实施方案中，每条串行数据线被实施为根据JESD204B串行数据总线格式而操作的导体的差分对。

图2以示意性细节图示了线性和脉冲器发射器IC 14的电路。由于在优选实施方案中的每个IC 14操作两个换能器元件12，因而图2的电路在针对两个换能器元件的IC中被重复两次。IC封装的边界由虚线描绘，其中，虚线上的小框指示IC封装的外部连接引脚。数字数据Dig.In定义了由用于换能器元件12的脉冲传输的、由脉冲器50产生的高电压驱动脉冲的特性，并且被施加有适于来自特定元件的信号有助于的发射波束的转向和聚焦的计时。Dig.In数据由脉冲逻辑52来解读以控制用于两级脉冲(例如，零和一)、三级脉冲或七级脉冲的产生的脉冲器50。Dig.In数据包括针对两级脉冲的一位(零或一)、针对三级脉冲的两位以及针对七级脉冲的三位。脉冲器50由被施加到IC 14的引脚(未示出)的高电压+HVP和-HVP来供电。模拟波形DAC In被耦合到IC 14的引脚以用于传输线性波形(诸如成形的正弦波)以驱动换能器元件12，再次具有适于特定元件有助于的传输波束的计时。低电压DAC In波形由具有可选择的增益的放大器56来放大并且产生由驱动换能器元件的高功率线性发射器54进一步放大的波形。线性发射器54由被施加到IC 14的引脚(未示出)的高电压+HVL和-HVL来供电。脉冲器50和线性发射器54两者的输出被耦合到换能器元件12被连接到的IC14的相同输出引脚。由发射控制逻辑58在传输时段之前接收到的发射控制数据(Tx控制数据)通过生成针对每个发射器的使能信号Pen和Len来确定哪个发射器将被使用(脉冲器50或线性传感器54)。脉冲器使能信号Pen被耦合到脉冲逻辑52并且线性发射器使能信号Len被耦合到放大器56。由发射控制逻辑所生成的增益控制信号还被应用到用于增益确定的放大器56。

T/R开关60还被集成在针对每个换能器元件12的IC 14上。优选的T/R开关包含与来自换能器元件12的接收信号路径串联的一个单刀单掷开关TR₀以及将信号路径分接到接地的另一单刀单掷开关TR₁。所述开关通过由发射控制逻辑58所生成的TR控制信号以互补的方式来操作。在传输期间，当要么高电压脉冲器要么线性发射器正在驱动换能器元件12时，TR₀开关被断开并且TR₁开关被闭合以将发射控制和接收器IC 16的信号路径与高电压隔离开。在回波接收期间，当发射器被禁用并且回波信号由换能器元件12接收时，TR₀开关被闭合并且TR₁开关被断开以通过输出线RcvOut将接收到的回波信号耦合到接收信号路径。

在优选实施方案中的脉冲器50通常被用于谐波信号操作，其中，要么由组织要么由造影剂在身体中发出的谐波频率信号由脉冲传输来刺激并且由换能器阵列接收以用于成像或其他诊断的。为了使由换能器阵列接收到的谐波信号尽可能的干净，期望所发射的脉冲自身包含尽可能少的高频含量，其将以其他方式导致对起源于超声系统而非身体的谐波频带中的信号的接收。为了减少通过超声系统的谐波频率生成，期望所发射的脉冲在其上升和下降时间内(其从一个脉冲水平到另一脉冲水平的回转速率)尽可能的对称。尽管针对大部分应用是精确的，但是半导体处理仍然会导致互补驱动脉冲器配置的正驱动和负驱动MOSFET 76、78之间的电流和/或阻抗差。例如，如果正驱动晶体管76是比负驱动晶体管78针对给定驱动信号更导电的，则例如发射脉冲将具有比在下降沿处的下降的速率更快的在上升沿处的上升时间(更大的回转速率)。对于下降沿能够发生相同的效果。根据本发明的另外的方面，脉冲器50的驱动晶体管能够被可控制地修调以均衡所发射的脉冲的上升和下降特性。在72处指示了这样做的一种方式，其将可控制地改变驱动晶体管的大小。如在附图中所指示的，驱动晶体管能够利用MOSFET的源电极与漏电极之间以及还针对栅电极的并行可切换的通道路径来制作。在额外的并行半导体路径被接通时，晶体管的电导率随着晶体管的有效大小增加而增加。当正驱动晶体管76的大小增加时，例如，朝向正电压轨的上升时间增加，并且当大小减少时，上升时间减慢。驱动晶体管的大小能够在超声系统的制造或测试期间被可控制地调节，并且测试脉冲被施加和测量直到产生具有最小谐波频率含量的对称平衡的脉冲。如果期望的话，还可以在本领域中调节回转速率特性。例如，由脉冲器看到的换能器元件的电气负载还能够影响所施加的驱动脉冲的上升和下降特性。新开发的探头可以具有要求对脉冲器晶体管的不同的修调来实现最好的谐波性能的换能器阵列。当新探头被连接到用于扫描流程的系统时，探头EPROM中的数据能够由FPGA读取并且被耦合到线性和脉冲器发射器IC 14以通过新探头来重置对脉冲晶体管的修调以获得更好的谐波性能。

对脉冲晶体管进行修调以获得平衡的回转速率性能的另一种方式是通过对被用于驱动高电压MOSFET的第一级晶体管的可控制的调节。互补的一对功率晶体管(诸如在图2中的MOSFET 76和78)通常由被耦合到其栅电极的一对低功率驱动晶体管来驱动，所述一对低功率驱动晶体通常被操作为平衡对。在本发明中，这样的驱动晶体管具有能够使用被耦合到如在图2中所示的晶体管电压源的可切换的并联电阻器74来修调。通过在供电电压与驱动晶体管的电极之间并行地添加更多的电阻器，晶体管操作被更改，使得其将变得更导电，或者响应于驱动信号更早地更导电。因此，通过使用于更早或更大的电导率的正供电驱动晶体管偏置，正功率晶体管76的上升时间对应地增加，增加了正向发射脉冲的回转速率。通过以这种方式修调针对功率晶体管76、78的驱动晶体管之一或者这两者的偏置电源，脉冲器的性能能够被调节为展示针对正向和负向脉冲和脉冲沿的基本上相同的上升时间。

图3是图1的发射控制和接收器IC 16之一的电路的框图和示意图。图1的每个IC16包含针对三十二个换能器元件的在图3中所图示的部件，并且因此，图3的电路在针对128元件阵列换能器的每个IC中被重复三十二次。在附图的顶部处示出的发射电路包括发射数据存储器，所述发射数据存储器是包含针对多个不同的脉冲器脉冲序列和线性发射波形的数据序列的n字节数字存储器82。发射和接收控制逻辑80从FPGA 10接收控制数据(TxRx控制数据，图1)，所述控制数据定义发射脉冲和波形以及针对发射部件的TGC控制特性和前端电路的接收信号路径。响应于该信息，地址寄存器84寻址针对被存储在存储器82中的n字节的适当的发射脉冲或波形的存储器位置。脉冲或波形数据的序列是从存储器82中读出的并且被应用到脉冲器逻辑86和数模转换器(DAC)88。脉冲器逻辑86通过输出针对期望的脉冲器波形的适当的位长度的数字数据字节的序列来对该数据做出响应，其被应用到线性和脉冲器发射器IC 14的脉冲器输入部(Dig.In)。取决于时钟频率和期望的发射脉冲分辨率，通常具有数百字节的长度的该数据序列使得脉冲器发射期望的脉冲形状和持续时间。当针对线性波形的数据是从存储器82中读出的时，数据字节的序列通过DAC 88被转换为线性地变化的模拟波形，其被应用到线性发射器(DAC In)。发射和接收控制逻辑80还输出针对发射脉冲或波形的其他参数的控制的控制数据(Tx控制数据)，包括用于脉冲器或线性发射器操作的控制的使能位以及用于T/R开关60的控制的位。

在图3的底部处示出了由换能器元件12接收并且由T/R开关60耦合的回波信号的接收信号路径。回波信号(RcvOut)被应用到具有控制TGC₁电阻器的增益的第一前置放大器90，其在通过由发射和接收控制逻辑80接收到的控制数据所确定的时间处由开关92被切换到电路中。前置放大器90的输出被耦合到第二增益级94，第二增益级94包括用于TGC控制的第二级的第二可切换的反馈电阻器TGC₂。TGC₂电阻器通过也通过由发射和接收控制逻辑80所生成的信号来控制的开关96被切换到电路中。这跟随有第三前置放大器98。在前置放大器98的输出部处的经放大的回波信号被耦合到ADC IC 18以用于以互补对(由另外的反相前置放大器99产生的RcvOut P和由前置放大器98产生的RcvOut N)的形式的数字化。在通过IC芯片18之一的ADC数字化之后，经数字化的回波数据借助于串行数据总线(串行Rx数据)被耦合到FPGA 10以用于波束形成。应当看到，发射控制和接收器IC 16的部件和信号全部是低电压部件和信号，这使得这些IC能够使用高效的低电压CMOS过程来制作。

在图4中图示了用于操作用于超声发射-接收扫描序列的先前的附图的前端IC电路的方法。在步骤102中在开始处，定义所述扫描序列的信息从超声系统的后端被发送到FPGA 10。在步骤102中，FPGA 10将发射和接收控制数据发送到发射控制和接收器IC 16。在步骤106中，IC 16继而将发射控制数据发送到线性和脉冲器发射器IC 14，并且在步骤108中还调节针对期望的TGC操作的接收信号路径。发射波形在发射控制和接收器IC 16中产生并且被应用到线性和脉冲器发射器IC的使能的脉冲器或线性发射器，这引起在步骤110中通过换能器元件对期望的脉冲或线性波形的传输，以及对回波信号的所得到的接收。所述回波信号通过T/R开关60被耦合到发射控制和接收器IC 16的接收信号路径，在其中应用TGC放大。在步骤112中，经放大的回波信号然后被应用到ADC IC，所述ADC IC将所述经放大的回波信号转换为数字信号样本。在步骤114中，数字回波信号样本然后通过针对FPGA中的波束形成的串行数据线被发送到FPGA 10。

图4的扫描序列能够进一步被定义为使用脉冲器和线性发射器两者产生多模式图像(诸如颜色流图像)以采集不同模式的回波信号，如在图5中所示的。为了针对颜色流图像的回波信号的采集，操作从在步骤122中将期望的颜色流扫描序列从超声系统的后端传送到FPGA 10开始。在步骤124中，针对多普勒(运动)回波数据的多普勒波束以及针对B模式(结构)回波数据的B模式波束的传输和接收的控制数据被发送到发射控制和接收器IC 16(TxRx控制数据)。在步骤126中，针对脉冲器和线性放大器的发射控制数据被发送到线性和脉冲器发射器IC 14(Tx控制数据)。接收控制数据被用于控制被应用到发射控制和接收器IC的接收信号路径中的接收到的回波的TGC特性。在步骤128中，来自n字节存储器82的数字数据由IC 16的脉冲器逻辑来处理并且被耦合到IC 14中的脉冲器50的输入部以用于通过阵列元件12传输脉冲式多普勒波束。响应于多普勒波束而接收到的回波通过IC 14的T/R开关60从换能器元件被耦合到IC 16的接收信号路径的TGC前置放大器。在步骤132中，所述经放大的回波信号(RcvOut P，N)被耦合到ADC IC 18，其中，所述经放大的回波信号被转换为数字信号样本。在步骤134中，数字多普勒回波信号样本被发送(串行Rx数据)到FPGA DRAM存储器以用于暂时存储以便通过FPGA来波束形成为沿着每条多普勒扫描线而接收的相干回波信号。

针对B模式扫描线，数字波形字节的序列从n字节存储器被耦合到DAC 88，DAC 88产生针对B模式传输的线性地变化的波形。在步骤130中，波形(DAC In)在适当的时间处被应用到针对IC 14的线性发射器54的放大器56的输入部，其驱动换能器阵列的元件以发射B模式波形波束。响应于B模式波束，回波从对象的结构(例如，组织)物质返回并且由换能器元件12接收。接收到的B模式回波信号通过T/R开关60被耦合到具有与被用于多普勒回波信号相同或不同的TGC增益特性的IC 16的接收信号路径。经放大的B模式回波被耦合到ADCIC 18(RcvOut P，N)，其中，所述经放大的B模式回波在步骤132中被转换为数字B模式回波信号样本，并且被转发到FPGA 10的DRAM存储器(串行Rx数据)以用于临时存储和波束形成。

由于期望在基本上相同的时刻处采集针对给定扫描线的多普勒和B模式回波信号，因而多普勒脉冲和B模式波形的传输以及所得到的回波接收通常跨阵列交替。由于多普勒处理要求从图像域中的每个点随时间采集的回波信号的集合，因而多普勒脉冲的数量超过B模式脉冲的数量，其中，多个多普勒波束沿着每个扫描线方向在不同的时间处发射。在考虑待检测的组织运动或血流速度的范围的情况下，由图5的右边上的箭头所指示的多普勒和B模式交错的计时和程度被确定为在本领域中已知的(即，奈奎斯特采样规则)，其中，集合的多普勒回波是在针对较低的速度的测量结果的较大的时间间隔期间采集的。被用于采集多普勒集合的多普勒传输的使用取决于诸如流动和运动信息的期望的准确度的考虑。

在图6中以框图形式示出了利用用于超声图像(包括颜色流图像)的产生的上文所描述的前端IC的超声系统。在该范例中，具有128个元件的换能器阵列12的探头100被耦合到在图1中所示的IC前端，特别是线性和脉冲器发射器IC 14的换能器元件引脚。FPGA的波束形成器响应于跨图像场而发射的脉冲和波形波束来产生相干回波信号的扫描线。在一些实施方案中，第二系统波束形成器140可以被用于执行一些或专用波束形成(诸如来自由FPGA波束形成器产生的部分波束形成的加和的波束形成的完成)。然而，在大多数实例中，FPGA波束形成器针对所有波束形成(甚至针对要求复杂计算的那些(诸如多线波束形成))将是足够的。这特别是当在FPGA(诸如脉冲的存储装置)中通常执行的功能和波形特性以及其处理被转载到其他部件时的情况，如其在图1的示范性前端配置中。在图1的实施方案中，脉冲和波形数据被存储在发射控制和接收器IC的n字节存储器82中，其中，其不仅消除来自FPGA的该功能，而且使其更接近于其中其被使用的发射器IC。由于FPGA能够是作为其名字状态的现场可编程固件能够被用于将FPGA中的逻辑元件重新配置为针对一些成像流程的单个128通道波束形成器，或者甚至用于响应于在其他成像流程中的单个发射事件产生多个接收波束的2×、4×、8×或者甚至更高阶多线波束形成器。此外，上文所描述的FPGA配置的使用已经证明具有前述能力的优质性能超声系统前端能够借助于仅如在图1中所图示的单个FPGA IC来实现。

起因于波束形成的数字相干回波信号由信号处理器142来处理，信号处理器142执行诸如针对多普勒处理的抽样、滤波、空间或频率复合以及正交检测的功能。经处理的信号被应用到B模式处理器144，其中，B模式回波信号被幅度检测并且被进一步处理以用于B模式图像形成。经处理的信号还被应用到多普勒处理器，其中，多普勒回波信号的集合被处理以估计图像场中的点处的流动或运动的多普勒频移(频率)。针对颜色流图像，多普勒频率被用于查找颜色数据表中的颜色值，使得多普勒测量的运动能够被显示在对应的颜色中。多普勒和B模式扫描线被耦合到图像处理器150，其中，其由扫描转换组合为针对期望的显示格式(例如，扇形、线性或3D)的图像的重叠层。所得到的B模式、颜色流、颜色多普勒或者其他多模式图像被显示在图像显示器40上。

对超声系统的用户控制是通过用户控制20来实现的。起因于与用户控制的用户交互的信号被耦合到系统控制器160，系统控制器160协调对所述超声系统的总体控制，诸如命令前端电路以采集针对期望的成像扫描序列而定义的B模式和多普勒回波信号，并且控制B模式处理器、多普勒处理器和后端的图像处理器以将这些回波信号处理并且组合为所显示的颜色流或其他图像。

应当注意，可以以硬件、软件或者其组合来实施上文所描述的以及由图6的示范性超声系统所图示的各种实施例。超声系统的各种实施例和/或部件(例如，其中的模块或部件和控制器)还可以被实施为一个或多个计算机或微处理器的部分。处理器或处理器可以包括计算设备、输入设备、显示单元和接口，例如用于访问因特网。计算机或处理器可以包括微处理器。所述微处理器可以被连接到通信总线，例如以访问PACS系统。计算机或处理器还可以包括存储器。上文所描述的存储器设备可以包括随机存取存储器(RAM)和只读存储器(ROM)。计算机或处理器还可以包括存储设备，其可以是硬盘驱动器或者可移除存储驱动器，诸如软盘驱动器、光盘驱动器、固态拇指驱动器等。存储设备也可以是用于将计算机程序或其他指令加载到计算机或处理器中的其他类似装置。

如在本文中所使用的，术语“计算机”或“模块”或“处理器”可以包括任何基于处理器或基于微处理器的系统，包括使用微控制器、精简指令集计算机(RISC)、ASIC、逻辑电路以及任何其他电路或者能够运行在本文中所描述的功能的处理器的系统。以上范例仅仅是示范性的，并且因此并不旨在以任何方式来限制这些术语的定义和/或意义。

计算机或者处理器运行被存储在一个或多个存储元件中以便处理输入数据的指令集。存储元件还可以根据期望或需要来存储数据或其他信息。所述存储元件可以是处理机内的信息源或物理存储器元件的形式。

超声系统的指令集可以包括指令计算机或者处理器作为处理机以执行特定操作(诸如本发明的各种实施例的方法和过程)的各种命令。指令集可以以软件程序的形式。软件可以以各种形式(诸如系统软件或应用软件)并且其可以被实现为有形和非瞬态计算机可读介质。此外，软件可以以分离的程序或模块的集合、较大程序内的程序模块或者程序模块的部分的形式。软件还可以包括以面向对象编程的形式的模块程序设计。由处理机造成的输入数据的处理可以响应于操作者命令，或者响应于先前处理的结果，或者响应于由另一处理机做出的请求。

此外，以下权利要求的限制不以手段加功能格式书写并且并不旨在基于35U.S.C.112第六段所解读的，除非并且直到这样的权利要求限制明确地使用跟随有缺乏其他结构的功能的说明的短语“用于……的装置”。

Claims (9)

1.一种具有前端电路的超声系统，包括：

高电压发射器集成电路，其包括：一起被耦合在共同的输出部处的脉冲器和线性发射器；以及发射/接收开关，其被定位在与所述脉冲器和所述线性发射器相同的集成电路上；

发射控制逻辑电路，其被配置为选择性地使能所述脉冲器或所述线性发射器以向所述共同的输出部提供信号，其中，所述脉冲器和所述线性发射器的所述共同的输出部以及所述发射/接收开关适于被耦合到换能器阵列的换能器元件；以及

低电压接收信号路径，其被耦合到所述高电压发射器集成电路的所述发射/接收开关。

2.根据权利要求1所述的具有前端电路的超声系统，其中，所述低电压接收信号路径被定位在分离的低电压集成电路上。

3.根据权利要求1所述的具有前端电路的超声系统，还包括波束形成器FPGA，所述波束形成器FPGA被耦合到所述低电压接收信号路径。

4.根据权利要求3所述的具有前端电路的超声系统，还包括数字发射数据存储器，所述数字发射数据存储器存储针对所述脉冲器和所述线性发射器的发射数据，

其中，所述数字发射数据存储器被定位在与所述FPGA不同的集成电路上。

5.根据权利要求4所述的具有前端电路的超声系统，还包括：脉冲器逻辑，所述脉冲器逻辑被耦合在所述数字发射数据存储器与所述脉冲器的输入部之间；以及DAC，所述DAC被耦合在所述数字发射数据存储器与所述线性发射器的输入部之间。

6.根据权利要求5所述的具有前端电路的超声系统，还包括模数转换器，所述模数转换器被耦合在所述低电压接收信号路径与所述波束形成器FPGA之间。

7.根据权利要求6所述的具有前端电路的超声系统，其中，所述低电压接收信号路径还包括一个或多个TGC前置放大器。

8.根据权利要求2所述的具有前端电路的超声系统，还包括数字发射数据存储器，所述数字发射数据存储器被定位在所述分离的低电压集成电路上。

9.根据权利要求1所述的具有前端电路的超声系统，还包括多个高电压发射器集成电路，所述多个高电压发射器集成电路包括128个成对的并且连接输出部的脉冲器和线性发射器以及被定位在与所述脉冲器和所述线性发射器相同的集成电路上的128个发射/接收开关；以及

单个波束形成器FPGA。