JP7059023B2 - 通信制御システム、通信制御方法、及びプログラム - Google Patents

Description

メイン制御部と複数のサブ制御部が異なる通信速度により通信を行う画像形成装置に関する。

従来、図１に示すような画像形成装置１１などの電子機器においては、給紙部、レジ部、作像部、定着部、排紙部など各所にモータが配置されている。そして、それらのモータを制御するために、モータの制御信号を出力するＣＰＵやＡＳＩＣが複数の基板に分散配置されている。

これらの電子機器では、図２に示すように、全体の制御タイミングの指示を出すメインＣＰＵと、各基板に配置されたＣＰＵやＡＳＩＣとの間の接続は、より少ない信号線で制御信号を伝達させるため、２線式や３線式のシリアル通信方式が一般的に用いられている。
例えば、メイン基板１０１に配置されたメインＣＰＵ１１１と、各サブ基板１０２、１０３に配置されたサブＣＰＵ１３１、１５１とは、シリアル通信信号線によって接続される。
また、画像形成装置などの電子機器の末端に位置し、シリアル通信方式で接続されるサブ制御部は、同一のＣＰＵや制御ソフトウェア、ＡＳＩＣなどにより構成される場合が多い。その場合、それらのサブ制御部は、上位に位置するメイン制御部からの指示に基づいて制御される。

しかし、それぞれの基板に接続されたモータなどの駆動負荷や、画像形成装置内で搬送される用紙の位置を検知するセンサの数などは、画像形成装置内の場所によって様々に異なる。そのため、ＣＰＵやＡＳＩＣごとにシリアル通信によって伝達するデータ量も異なるため、ＣＰＵやＡＳＩＣごとに、シリアル通信の通信速度の設定を異ならせる。具体的には、モータやセンサの数が多い場合や、高い応答性能が求められるＣＰＵやＡＳＩＣに対しては、メイン制御部からの指示によって、高速な通信速度が設定される。

例えば、図２の接続構成の場合、第１のサブ基板１０２と第２のサブ基板１０３は同じハードウェアであるが、発振器のクロック周波数が異なる。第１のサブ基板１０２の発振器１３２のクロック周波数は１６ＭＨｚ、第２のサブ基板１０３の発振器１５２のクロック周波数は２０ＭＨｚである。
また、メイン基板１０１と第１のサブ基板１０２との間のシリアル通信速度は４．０Ｍｂｐｓ、メイン基板１０１と第２のサブ基板１０３との間のシリアル通信速度は１．２Ｍｂｐｓと、異なる通信速度が設定される。
そのため、第１のサブ基板１０２内のＰＬＬ回路１３３およびＵＡＲＴ通信部１３４の設定値と、第２のサブ基板１０３内のＰＬＬ回路１５３およびＵＡＲＴ通信部１５４の設定値は、同じデバイスであっても異なるものにする必要がある。

特開２０１４－６８１７号公報 特開２００２－１５２５７６号公報

このため、メインＣＰＵの起動時には、各接続ラインの通信速度を最適な通信速度に切り替える必要がある。しかし、通信速度の切り替えには、諸々の設定を所定の通信手順を通じて行う必要があるため、通信手順の分だけ起動が遅くなるという問題がある。

そこで、通信速度をサブ基板のデバイスごとに予め設定しようとすると、デバイスが同一のＣＰＵや制御ソフトウェア、ＡＳＩＣなどで構成されていても、配置する位置など使用条件によって、通信設定が異なる複数のファームウェアを用意する必要が生じる。図２の場合は、ＲＯＭ１３５やＲＯＭ１５５に、異なる設定のファームウェアを予め書き込んでおく必要がある。
しかし、そのように構成すると、同一の制御内容にもかかわらず、複数のファームウェアを管理する手間が生じるため、非効率であるという問題が発生する。
本発明は、サブ制御部のメモリに目標速度条件が格納されてない場合は、メイン制御部と通信を行うことによりサブ制御部のメモリに目標送度条件を格納することができ、かつ、サブ制御部のメモリに目標速度条件が格納されている場合は、目標速度条件に基づき通信を開始できるようにすることにより起動時間を短縮することを目的とする。

本発明は、メイン制御部と、第１および第２サブ制御部の初期通信速度条件および目標通信速度条件を格納する第１メモリと、第３通信手段と通信する第１通信手段と、第４通信手段と通信する第２通信手段と、を有するメイン基板と、前記第１サブ制御部と、第１クロック信号の目標速度条件を格納する第２メモリと、第１発振器を有し、前記第１クロック信号の目標速度条件に基づき前記第１クロック信号を生成する第１クロック生成手段と、前記第１クロック信号に基づき前記第１通信手段と通信する前記第３通信手段とを有する第１サブ基板と、前記第２サブ制御部と、第２クロック信号の目標速度条件を格納する第３メモリと、第２発振器を有し、前記第２クロック信号の目標速度条件に基づき第２クロック信号を生成する第２クロック生成手段と、前記第２クロック信号に基づき前記第２通信手段と通信する前記第４通信手段とを有する第２サブ基板とを有する画像形成装置であって、前記メイン制御部は、起動されたことに応じて、前記第１サブ制御部の目標通信速度条件に基づき前記第１サブ基板と通信を行い、前記第１サブ制御部の目標通信速度条件に基づき前記第１サブ基板と正常に通信ができなかった場合は、前記第１サブ制御部の初期通信速度条件に基づき前記第１サブ基板と通信を行い、前記第１サブ制御部の初期通信速度条件に基づき前記第１サブ基板と正常に通信ができた場合は、前記第１クロック生成手段に前記第１サブ制御部の目標通信速度条件に応じた第１クロック信号を生成させ、かつ、前記第１サブ制御部は前記第１サブ制御部の目標通信速度条件を前記第１クロック信号の目標速度条件として前記第２メモリに格納し、さらに、前記メイン制御部は、起動されたことに応じて、前記第２サブ制御部の目標通信速度条件に基づき前記第２サブ基板と通信を行い、前記第２サブ制御部の目標通信速度条件に基づき前記第２サブ基板と正常に通信ができなかった場合は、前記第２サブ制御部の初期通信速度条件に基づき前記第２サブ基板と通信を行い、前記第２サブ制御部の初期通信速度条件に基づき前記第２サブ基板と正常に通信ができた場合は、前記第２クロック生成手段に前記第２サブ制御部の目標通信速度条件に応じた第２クロック信号を生成させ、かつ、前記第２サブ制御部は前記第２サブ制御部の目標通信速度条件を前記第２クロック信号の目標速度条件として前記第３メモリに格納し、前記第１サブ制御部の目標通信速度条件と第２サブ制御部の目標通信速度条件は異なることを特徴とする。

本発明によれば、サブ制御部のメモリに目標速度条件が格納されてない場合は、メイン制御部と通信を行うことによりサブ制御部のメモリに目標送度条件を格納することができ、かつ、サブ制御部のメモリに目標速度条件が格納されている場合は、目標速度条件に基づき通信を開始できるようにすることにより起動時間を短縮することができる。

画像形成装置の説明図 従来の構成のブロック図 実施例のブロック図 実施例のメインＣＰＵのフローチャート 実施例のサブＣＰＵのフローチャート 実施例のメイン制御部の通信設定の組み合わせ表 実施例の各サブ制御部の通信設定の組み合わせ表

以下、本発明を実施するための形態について、説明する。

まず、本実施例のシリアル通信方式の通信制御システムのブロック図について、図３で説明する。

メイン制御部を構成するメイン基板２００は、メインＣＰＵ２０１、ＲＯＭ２０２、ＲＡＭ２０３、第１～第３のＵＡＲＴ－Ｉ／Ｆ２０４～２０６、発振器２０７、ＰＬＬ回路２０８を備える。メイン制御部２００は、画像形成装置内の各部を制御するサブ制御部に指示を出し、全体の制御タイミングを統括する。
なお、本実施例における画像形成装置の構成例は、図１で説明したとおりである。

メインＣＰＵ２０１は、ＲＯＭ２０２に格納されたプログラムを読み込んで動作する。ＲＡＭ２０３にはメインＣＰＵ２０１が演算を行う際の作業データが格納される。

ＵＡＲＴ－Ｉ／Ｆ２０４～２０６は、調歩同期式の２線シリアルインターフェイスであり、３チャンネルの通信機能を持つ。第１のＵＡＲＴ－Ｉ／Ｆ２０４は、メイン側インターフェイスとして機能し、後述のサブ基板２２０と、第２のＵＡＲＴ－Ｉ／Ｆ２０５はサブ基板２４０と、第３のＵＡＲＴ－Ｉ／Ｆ２０６はサブ基板２６０と、それぞれ、双方向で接続されている。
ＵＡＲＴ－Ｉ／Ｆ２０４～２０６は、ＣＰＵ２０１から指定された８ビットのデータに対し、先頭にスタートビットとして１ビットを、末尾にストップビットとして１ビットを付加し、制御信号を１ビットずつシリアル信号として送信する機能を有する。また、接続先から送信されたシリアル信号についてスタートビットを検出してから１ビットずつ受信し、ストップビットまでのデータを取り込む機能を有する。これらを繰り返すことで、複数バイトのバイト列の送受信を行うことができる。
ＵＡＲＴ－Ｉ／Ｆ２０４～２０６には、通信速度を設定可能な通信速度レジスタがそれぞれ設けられている。そして、メインＣＰＵ２０１から通信速度を通信速度レジスタに書き込むことで、入力されたクロック信号を分周する設定を行い、通信速度を任意に切り替えることができる。

メイン基板２００は４８ＭＨｚの発振器２０７を備える。発振器２０７から供給されるクロック信号は、ＣＰＵ２０１からの設定に基づき、ＰＬＬ回路（Phase Locked Loop；位相同期回路）２０８によって所望の倍率に逓倍される。そして、メインＣＰＵ２０１やＵＡＲＴ－Ｉ／Ｆ２０４～２０６は、ＰＬＬ回路２０８によって逓倍されたクロック信号により動作する。

第１のサブ制御部を構成する第１のサブ基板２２０は、サブＣＰＵ２２１、ＲＯＭ２２２、ＲＡＭ２２３、ＥＥＰＲＯＭ２２４、ＵＡＲＴ－Ｉ／Ｆ２２５、Ｉ／Ｏポート２２６、ＰＷＭ制御部２２７、発振器２３１、ＰＬＬ回路２３２を備える。

サブＣＰＵ２２１は、ＲＯＭ２２２に格納されたプログラムに基づき、第１のサブ基板に関する動作を制御する。
ＲＯＭ２２２は、サブＣＰＵ２２１が使用するプログラムコードやデータテーブルを格納する不揮発性メモリである。ＲＡＭ２２３は、サブＣＰＵ２２１が作業するためのデータを一時的に格納する揮発性メモリである。
ＥＥＰＲＯＭ２２４は、第１のサブ基板２２０に固有なデータを格納するための書き換え可能な不揮発性メモリであり、サブＣＰＵ２２１により、読み出し、消去、書き込みが可能である。第１のサブ基板２２０に初めて電源が投入された時点では、ＥＥＰＲＯＭ２２４は全領域とも消去状態であり、値は全領域とも０ｘＦＦである。

ＵＡＲＴ－Ｉ／Ｆ２２５は、調歩同期式の２線シリアルインターフェイスであり、サブ側インターフェイスとして機能し、メイン基板２００上のＵＡＲＴ－Ｉ／Ｆ２０４と接続されている。ＵＡＲＴ－Ｉ／Ｆ２２５の通信速度は、レジスタの設定を変更することによって変更可能である。リセット解除時のデフォルト値は、供給されるクロック信号の６４分周の周波数をビットレートとして通信を行う設定である。

Ｉ／Ｏポート２２６は、第１のサブ基板２２０に接続された搬送センサ２３３と接続されており、搬送センサ２３３の信号論理を読み取る。搬送センサ２３３は、フォトインタラプタによって構成され、用紙が発光部と受光部の間を遮光するとＬレベル、そうでない場合はＨレベルを出力する。
ＰＷＭ制御部２２７は、サブＣＰＵ２２１によって設定されたレジスタ値に従った周期とデューティ比のパルス信号を出力する。ＰＷＭ制御部２２７は、ＤＣブラシレスモータ２３４と接続されており、ＰＷＭ制御部２２７が出力したＰＷＭ信号によってＤＣブラシレスモータ２３４を回転駆動する。

第１のサブ基板２２０内の回路は、第１のサブ基板２２０に設けられた発振器２３１から供給されるクロック信号によって動作する。発振器２３１のクロック周波数は１６．０ＭＨｚである。ＰＬＬ回路２３２は、発振器２３１のクロック信号を逓倍する回路であり、ＣＰＵ２２１およびＵＡＲＴ－Ｉ／Ｆ２２５からの設定でクロック信号を所望の倍率に逓倍することができる。

ＵＡＲＴ－Ｉ／Ｆ２２５は、ＰＬＬ回路２３２が出力するクロック信号によって動作する。リセット解除時のデフォルト通信速度は、発振器２３１のクロック周波数１６．０ＭＨｚを、ＰＬＬ回路２３２で逓倍したものではなく、ＵＡＲＴ－Ｉ／Ｆ２２５のデフォルト分周設定である６４分周された２５０Ｋｂｐｓである。

第２のサブ制御部を構成する第２のサブ基板２４０は、サブＣＰＵ２４１、ＲＯＭ２４２、ＲＡＭ２４３、ＥＥＰＲＯＭ２４４、ＵＡＲＴ－Ｉ／Ｆ２４５、Ｉ／Ｏポート２４６、ＰＷＭ制御部２４７を備える。

第２のサブ基板２４０上のＲＯＭ２４２の内容は、第１のサブ基板２２０上のＲＯＭ２２２と同一であり、サブＣＰＵ２４１が使用するプログラムコードおよびデータテーブルが格納されている。

第２のサブ基板２４０内の回路は、第１のサブ基板２２０と同様に、第２のサブ基板２４０に設けられた発振器２５１から供給されるクロック信号によって動作する。発振器２５１のクロック周波数は２０．０ＭＨｚである。よって、ＵＡＲＴ－Ｉ／Ｆ２４５のリセット解除時のデフォルト通信速度は、第１のサブ基板２２０と同じく、６４分周した３１２．５Ｋｂｐｓである。

第３のサブ制御部を構成する第３のサブ基板２６０は、サブＣＰＵ２６１、ＲＯＭ２６２、ＲＡＭ２６３、ＥＥＰＲＯＭ２６４、ＵＡＲＴ－Ｉ／Ｆ２６５、Ｉ／Ｏポート２６６、ＰＷＭ制御部２６７を備える。

第３のサブ基板２６０上のＲＯＭ２６２の内容は、第１のサブ基板２２０上のＲＯＭ２２２と同一であり、サブＣＰＵ２６１が使用するプログラムコードおよびデータテーブルが格納されている。

第３のサブ基板２６０内の回路は、第１のサブ基板２２０と同様に、第３のサブ基板２６０に設けられた発振器２７１から供給されるクロック信号によって動作する。発振器２７１のクロック周波数は１２．０ＭＨｚである。そのため、ＵＡＲＴ－Ｉ／Ｆ２４５のリセット解除時のデフォルト通信速度は、第１のサブ基板２２０と同じく、６４分周した１８７．５Ｋｂｐｓである。

次に、メインＣＰＵ２０１の起動時の処理手順を、図４のフローチャート、図６の設定テーブル、図７の設定テーブルを用いて説明する。図６の設定テーブル３００と図７の設定テーブル３０１は、ＲＯＭ２０２内に格納されている。

Ｓ１００１で、メインＣＰＵ２０１は、電源ＯＮされてリセット解除されると、第１のＵＡＲＴ－Ｉ／Ｆ２０４の分周設定を行って目標ボーレートに設定する。目標ボーレートは、設定テーブル３００内の第１のサブ制御部２２０に対する目標速度通信設定３０１の値であり、発振器２０７のクロック周波数４８ＭＨｚを２逓倍２４分周した４．０Ｍｂｐｓである。
Ｓ１００２で、第１のＵＡＲＴ－Ｉ／Ｆ２０４は、第１のサブ基板２２０に対して通信パケットを送信し、応答を待つ。

次に、Ｓ１００３で、メインＣＰＵ２０１は通信エラー判定を行う。第１のサブ基板２２０からの応答が正常に受信できて、エラーが発生していない場合には、処理手順を終了する。通信速度が不一致であるなどのエラーが発生している場合は、ステップＳ１０１０へ分岐する。

Ｓ１０１０で、メインＣＰＵ２０１は、第１のＵＡＲＴ－Ｉ／Ｆ２０４の通信速度を、図６の設定テーブル３００内の第１のサブ制御部２２０に対する初期速度通信設定３０２に従って設定する。すなわち、発振器２０７の周波数４８ＭＨｚのクロック信号を２逓倍３８４分周することで、サブ基板２２０の初期ボーレートである２５０Ｋｂｐｓに通信速度を設定する。
なお、第１のサブ基板２２０の初期ボーレートである２５０Ｋｂｐｓは、ＰＬＬ２３２の初期値に基づいて定められる通信速度である。そのため、サブＣＰＵ２２１は、ＰＬＬ２３２の初期設定のために特段の処理を行う必要がない。
そして、Ｓ１０１１へ遷移し、Ｓ１００２と同様に、第１のＵＡＲＴ－Ｉ／Ｆ２０４は、第１のサブ基板２２０に対して通信パケットを送信し、第１のサブ基板２２０からの応答を確認する。

次に、Ｓ１０１２で、メインＣＰＵ２０１は通信エラー判定を行う。初期ボーレートであっても第１のサブ基板２２０から正常な応答が得られない場合には、ステップＳ１０１３へ分岐して、通信エラーが発生していることを液晶表示部（非図示）に通知し、処理手順を終了する。Ｓ１０１２で通信エラーが発生していない場合は、Ｓ１０２０に分岐する。

なお、Ｓ１０１３で通信エラーを通知した場合でも、メイン基板と第１～第３のサブ基板２２０、２４０、２６０との通信はそれぞれ独立しているため、通信エラーが発生した基板以外との通信手順は継続する。

Ｓ１０２０で、サブＣＰＵ２２１は、ＲＯＭ２０２上に格納された図７の設定テーブル３１０内の第１のサブ制御部側の目標速度設定３１１に従って、ＵＡＲＴ－Ｉ／Ｆ２２５の通信速度を設定する。すなわち、第１のサブ基板２２０の発振器２３１のクロック周波数は１６．０ＭＨｚであるため、ＰＬＬ２３２により４逓倍１６分周することで、通信速度を４．０Ｍｂｐｓに切り替える。

次に、Ｓ１０２１で、メインＣＰＵ２０１は、ＲＯＭ２０２上の設定テーブル３００内の目標速度設定３０１に従って、メイン制御部２００側の第１のＵＡＲＴ－Ｉ／Ｆ２０４の通信速度を４．０Ｍｂｐｓに設定する。すなわち、再度、発振器２０７のクロック周波数４８ＭＨｚを２逓倍２４分周して、４．０Ｍｂｐｓとする。

さらに、Ｓ１０２２へ遷移して、サブＣＰＵ２２１は、シリアル通信手順を介して第１のサブ基板２２０側のＥＥＰＲＯＭ２２４に、シリアル通信速度を最終ボーレートにするため、ＰＬＬ２３２の逓倍設定およびＵＡＲＴ－Ｉ／Ｆ２２５の分周設定を書き込む。
その後、処理手順は終了する。

次に、サブＣＰＵ２２１の起動時の処理手順を、図５のフローチャートを用いて説明する。

Ｓ１１０１で、サブＣＰＵ２２１は、電源ＯＮされてリセット解除されると、ＵＡＲＴ－Ｉ／Ｆ２２５の通信速度を、ＲＯＭ２２２で指定されたデフォルト６４分周に設定する。この時の初期ボーレートは、２５０Ｋｂｐｓである。
次に、Ｓ１１０２で、ＥＥＰＲＯＭ２２４からＰＬＬ２３２の逓倍設定およびＵＡＲＴ－Ｉ／Ｆ２２５の分周設定などの通信設定情報が読み出される。

そして、Ｓ１１０３で、サブＣＰＵ２２１はＥＥＰＲＯＭ２２４から読み出された値に通信設定情報が格納されているかを確認する。
初めて電源を投入した時など、ＥＥＰＲＯＭ２２４に通信設定情報が書き込まれていない状態であれば、処理手順を終了する。

一方、Ｓ１１０３でＥＥＰＲＯＭ２２４から読み出された値に通信設定情報が書き込まれている場合、ステップＳ１１１０へ分岐する。この値は、図４のＳ１０２２で書き込まれた値であり、先の例では、ＰＬＬ２３２は４逓倍、ＵＡＲＴ－Ｉ／Ｆ２２５は１６分周を示す値である。サブＣＰＵ２２１は、この値を用いて、ＰＬＬ２３２およびＵＡＲＴ－Ｉ／Ｆ２２５の通信速度を、発振器２３１のクロック周波数１６．０ＭＨｚを４逓倍１６分周した、最終ボーレートの４．０Ｍｂｐｓに設定し、処理手順を終了する。

以上説明したように、サブＣＰＵ２２１は、ＥＥＰＲＯＭ２２４に通信設定情報が書き込まれていない状態で起動すると、初期ボーレートである２５０Ｋｂｐｓで通信を開始する。一方、メインＣＰＵ２０１は、目標ボーレートである４．０Ｍｂｐｓで通信を開始するが、ボーレートの不一致により正しく通信できないことを検出すると、メインＣＰＵ２０１の初期ボーレート２５０Ｋｂｐｓへと切り替えて通信を確立する。そして、メインＣＰＵ２０１は、第１のＵＡＲＴ－Ｉ／Ｆ２０４の通信速度を目標ボーレートに設定した後、サブＣＰＵ２２１側のＥＥＰＲＯＭ２２４にその設定を書き込む。

その後、再度電源ＯＮされる時は、サブＣＰＵ２２１はＥＥＰＲＯＭ２２４に通信設定情報が書き込まれている状態で起動するため、最終ボーレート４．０Ｍｂｐｓで通信を開始する。また、メインＣＰＵ２０１側も最終ボーレート４．０Ｍｂｐｓで通信を開始するので、前述の通信手順を介さず、最終ボーレートで通信を開始することができる。

以上、第１のサブ基板２２０における処理手順について説明したが、第２のサブ基板２４０における処理手順についても説明する。基本的な処理手順については同様であるため、主に差異について説明する。

図４のフローチャートにおいて、Ｓ１００１で、メインＣＰＵ２０１は、第２のＵＡＲＴ－Ｉ／Ｆ２０５に対し、図６の設定テーブル３００内の第２のサブ制御部２４０に対する目標速度通信設定３０３に従って設定する。すなわち、発振器２０７のクロック周波数４８ＭＨｚを２逓倍８０分周することで、通信速度を最終ボーレートである１．２Ｍｂｐｓに設定する。

また、Ｓ１０１０では、メインＣＰＵ２０１は、第２のＵＡＲＴ－Ｉ／Ｆ２０５に対し、図６の設定テーブル３００内の第２のサブ制御部２４０の初期速度通信設定３０４に従って設定する。すなわち、発振器２０７のクロック周波数４８ＭＨｚを２逓倍３０７分周することで、初期ボーレートである３１２．５Ｋｂｐｓに通信速度を設定する。
なお、第２のサブ基板２４０の初期ボーレートである３１２．５Ｋｂｐｓは、ＰＬＬ２５２の初期値に基づいて定められる通信速度である。そのため、サブＣＰＵ２４１は、ＰＬＬ２５２の初期設定のために特段の処理を行う必要がない。

同様に、Ｓ１０２０では、サブＣＰＵ２４１は、シリアル通信手順を介して、図７の設定テーブル３０１内の第２のサブ制御部２４０側の目標速度通信設定３１２に従って、ＵＡＲＴ－Ｉ／Ｆ２４５の通信速度を設定する。すなわち、第２のサブ基板２４０側の発振器２５１の周波数２０．０ＭＨｚを、ＰＬＬ２５２で３逓倍、ＵＡＲＴ－Ｉ／Ｆ２４５で５０分周することで、１．２Ｍｂｐｓに切り替える。

Ｓ１０２１では、メインＣＰＵ２０１は、メイン制御部２００側の第２のＵＡＲＴ－Ｉ／Ｆ２０５の通信速度を、再度、図６の設定テーブル３００内の第２のサブ制御部２４０に対する目標速度通信設定３０３に従って設定する。すなわち、発振器２０７のクロック周波数４８ＭＨｚを２逓倍８０分周することで、通信速度を最終ボーレートである１．２Ｍｂｐｓに設定する。

図５のフローチャートは、第２のサブ基板２４０のサブＣＰＵ２４１が実行する場合であっても、ＲＯＭ２４２の内容は第１のサブ基板２２０上のＲＯＭ２２２と同一であるため、同一のファームウェアにより同一の処理手順を行うことができる。

Ｓ１１０１では、サブＣＰＵ２４１はＵＡＲＴ－Ｉ／Ｆ２４５の通信設定をデフォルト６４分周に設定する。発振器２５１のクロック周波数は２０．０ＭＨｚであるため、初期ボーレートは３１２．５Ｋｂｐｓである。

Ｓ１１０２でＥＥＰＲＯＭ２４４から読み出される設定値は、先に説明したとおり、発振器２５１のクロック信号を３逓倍５０分周するものである。これにより、Ｓ１１１０で設定されるシリアル通信ボーレートは、発振器２５１のクロック周波数２０ＭＨｚを３逓倍５０分周した１．２Ｍｂｐｓとなる。

以上説明したように、第１のサブ基板２２０や第２のサブ基板２４０に設けたＥＥＰＲＯＭ２２４、２４４などの書き換え可能な不揮発性メモリに、クロック周波数の逓倍、分周設定などの通信設定を予め書き込んでおく。これにより、第１のサブ基板２２０上の発振器２３１のクロック周波数と、第２のサブ基板２４０上の発振器２５１のクロック周波数とが異なる場合であっても、２回目以降の起動時には最初から目標とするボーレートで通信を開始することができる。

以上の例では、第２のサブ基板２４０に対する処理手順について説明であるが、第３のサブ基板２６０に対する処理手順についても説明する。これも基本的な処理手順については同様であるため、差異について説明する。

図４のフローチャートにおいて、Ｓ１００１で、メインＣＰＵ２０１は第３のＵＡＲＴ－Ｉ／Ｆ２０６に対し、図６の設定テーブル３００内の第３のサブ制御部２６０に対する目標速度通信設定３０５を設定する。すなわち、発振器２０７のクロック周波数４８ＭＨｚを２逓倍１２０分周することで、通信速度を最終ボーレートである０．８Ｍｂｐｓに設定する。

また、Ｓ１０１０で、メインＣＰＵ２０１は、第３のＵＡＲＴ－Ｉ／Ｆ２０６に対し、図６の設定テーブル３００内の第３のサブ制御部２６０に対する初期速度通信設定３０６に従って設定する。すなわち、発振器２０７のクロック周波数４８ＭＨｚを２逓倍５１２分周することで、初期ボーレートである１８７．５Ｋｂｐｓに通信速度を設定する。
なお、第３のサブ基板２６０の初期ボーレートである１８７．５Ｋｂｐｓは、ＰＬＬ２７２の初期値に基づいて定められる通信速度である。そのため、サブＣＰＵ２６１は、ＰＬＬ２７２の初期設定のために特段の処理を行う必要がない。

同様に、Ｓ１０２０で、サブＣＰＵ２６１は、シリアル通信手順を介して、図７の設定テーブル３０１内の第３のサブ制御部２６０に対する目標速度通信設定３１３に従って、ＵＡＲＴ－Ｉ／Ｆ２６５の通信設定を設定する。すなわち、第３のサブ基板２６０の発振器２７１の周波数は１２．０ＭＨｚであるため、ＰＬＬ２７２で４逓倍、ＵＡＲＴ－Ｉ／Ｆ２６５で６０分周することで、通信速度を０．８Ｍｂｐｓに切り替える。

Ｓ１０２１では、メインＣＰＵ２０１は、メイン基板２００側の第３のＵＡＲＴ－Ｉ／Ｆ２０６の通信速度を、再度、図６の設定テーブル３００内の第３のサブ制御部２６０に対する目標速度通信設定３０５に従って設定する。すなわち、発振器２０７のクロック周波数４８ＭＨｚを２逓倍１２０分周することで、通信速度を０．８Ｍｂｐｓに設定する。

図５のフローチャートは、第３のサブ基板２６０のサブＣＰＵ２６１が実行する場合であっても、ＲＯＭ２６２の内容は第１のサブ基板２２０上のＲＯＭ２２２と同一であるため、同一のファームウェアにより同一の処理手順を行う。

Ｓ１１０１では、サブＣＰＵ２６１は、ＵＡＲＴ－Ｉ／Ｆ２６５の通信設定をデフォルト６４分周に設定する。発振器２７１の周波数は１２．０ＭＨｚであるため、初期ボーレートは１８７．５Ｋｂｐｓとなる。

Ｓ１１０２で、ＥＥＰＲＯＭ２６４から読み出される設定値は、先に説明したとおり、発振器２７１のクロック信号を４逓倍６０分周するものである。これにより、Ｓ１１１０で設定されるシリアル通信ボーレートは、発振器２７１のクロック周波数１２ＭＨｚを４逓倍６０分周することで、０．８Ｍｂｐｓとなる。

以上説明したように、本実施例のシリアル通信システムは、同一のＣＰＵやＡＳＩＣなどを複数接続し、同一のファームウェアを用いる構成において、サブ制御部側に設けられた書き換え可能な不揮発性メモリを利用して、通信設定を予め保存しておく。これにより、各サブ制御部に接続された発信器のクロック周波数がそれぞれ異なる場合であっても、２回目以降の起動時に、メイン制御部とサブ制御部との間の通信を行うことなく、それぞれ異なる目標ボーレートでシリアル通信を開始することができる。
そのため、ファームウェアの管理の手間を増やすことなく、起動時間を短縮することが可能となり、ユーザレスポンスの向上と保守性を両立させることができる。

（その他の実施例）
本発明は、上述の実施形態の１以上の機能を実現するプログラムを、ネットワーク又は記憶媒体を介してシステム又は装置に供給し、そのシステム又は装置のコンピュータにおける１つ以上のプロセッサーがプログラムを読出し実行する処理でも実現可能である。また、１以上の機能を実現する回路（例えば、ＡＳＩＣ）によっても実現可能である。
また、本発明は、複数の機器から構成されるシステムに適用しても、１つの機器からなる装置に適用してもよい。
本発明は上述の実施例に限定されるものではなく、本発明の趣旨に基づき種々の変形(各実施例の有機的な組合せを含む)が可能であり、それらを本発明の範囲から除外するものではない。即ち、上述の実施例およびその変形例を組み合わせた構成も全て本発明に含まれるものである。

２００ メイン基板
２０１ メインＣＰＵ
２０４、２０５、２０６ ＵＡＲＴ Ｉ／Ｆ
２２０、２４０、２６０ サブ基板
２２１、２４１、２６１ サブＣＰＵ
２２４、２４４、２６４ ＥＥＰＲＯＭ
２２５、２４５、２６５ ＵＡＲＴ Ｉ／Ｆ
２３１、２５１、２７１ 発振器

Claims (3)

1. メイン制御部と、
   第１および第２サブ制御部の初期通信速度条件および目標通信速度条件を格納する第１メモリと、
   第３通信手段と通信する第１通信手段と、
   第４通信手段と通信する第２通信手段と、
   を有するメイン基板と、
   前記第１サブ制御部と、
   第１クロック信号の目標速度条件を格納する第２メモリと、
   第１発振器を有し、前記第１クロック信号の目標速度条件に基づき前記第１クロック信号を生成する第１クロック生成手段と、
   前記第１クロック信号に基づき前記第１通信手段と通信する前記第３通信手段と
   を有する第１サブ基板と、
   前記第２サブ制御部と、
   第２クロック信号の目標速度条件を格納する第３メモリと、
   第２発振器を有し、前記第２クロック信号の目標速度条件に基づき第２クロック信号を生成する第２クロック生成手段と、
   前記第２クロック信号に基づき前記第２通信手段と通信する前記第４通信手段と
   を有する第２サブ基板と
   を有する画像形成装置であって、
   前記メイン制御部は、起動されたことに応じて、前記第１サブ制御部の目標通信速度条件に基づき前記第１サブ基板と通信を行い、前記第１サブ制御部の目標通信速度条件に基づき前記第１サブ基板と正常に通信ができなかった場合は、前記第１サブ制御部の初期通信速度条件に基づき前記第１サブ基板と通信を行い、前記第１サブ制御部の初期通信速度条件に基づき前記第１サブ基板と正常に通信ができた場合は、前記第１クロック生成手段に前記第１サブ制御部の目標通信速度条件に応じた第１クロック信号を生成させ、かつ、前記第１サブ制御部は前記第１サブ制御部の目標通信速度条件を前記第１クロック信号の目標速度条件として前記第２メモリに格納し、
   さらに、
   前記メイン制御部は、起動されたことに応じて、前記第２サブ制御部の目標通信速度条件に基づき前記第２サブ基板と通信を行い、前記第２サブ制御部の目標通信速度条件に基づき前記第２サブ基板と正常に通信ができなかった場合は、前記第２サブ制御部の初期通信速度条件に基づき前記第２サブ基板と通信を行い、前記第２サブ制御部の初期通信速度条件に基づき前記第２サブ基板と正常に通信ができた場合は、前記第２クロック生成手段に前記第２サブ制御部の目標通信速度条件に応じた第２クロック信号を生成させ、かつ、前記第２サブ制御部は前記第２サブ制御部の目標通信速度条件を前記第２クロック信号の目標速度条件として前記第３メモリに格納し、
   前記第１サブ制御部の目標通信速度条件と第２サブ制御部の目標通信速度条件は異なることを特徴とする画像形成装置。
2. 前記第１サブ制御部の初期通信速度条件と第２サブ制御部の初期通信速度条件が異なることを特徴とする請求項１記載の画像形成装置。
3. 前記第１サブ制御部の初期通信速度条件と第２サブ制御部の初期通信速度条件が同一であることを特徴とする請求項１記載の画像形成装置。

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