JP7018319B2 - 半導体装置 - Google Patents

半導体装置 Download PDF

Info

Publication number
JP7018319B2
JP7018319B2 JP2018002298A JP2018002298A JP7018319B2 JP 7018319 B2 JP7018319 B2 JP 7018319B2 JP 2018002298 A JP2018002298 A JP 2018002298A JP 2018002298 A JP2018002298 A JP 2018002298A JP 7018319 B2 JP7018319 B2 JP 7018319B2
Authority
JP
Japan
Prior art keywords
lead
semiconductor device
shield
section
sealing resin
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
JP2018002298A
Other languages
English (en)
Other versions
JP2019121745A (ja
Inventor
敏夫 中崎
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Rohm Co Ltd
Original Assignee
Rohm Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Rohm Co Ltd filed Critical Rohm Co Ltd
Priority to JP2018002298A priority Critical patent/JP7018319B2/ja
Publication of JP2019121745A publication Critical patent/JP2019121745A/ja
Application granted granted Critical
Publication of JP7018319B2 publication Critical patent/JP7018319B2/ja
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/06—Structure, shape, material or disposition of the bonding areas prior to the connecting process of a plurality of bonding areas
    • H01L2224/0601—Structure
    • H01L2224/0603—Bonding areas having different sizes, e.g. different heights or widths
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32245—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48245—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • H01L2224/48247—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic connecting the wire to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73265—Layer and wire connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181—Encapsulation

Landscapes

  • Structures Or Materials For Encapsulating Or Coating Semiconductor Devices Or Solid State Devices (AREA)

Description

本発明は、ＭＯＳＦＥＴなどの半導体素子を搭載した半導体装置に関する。
入力された電気信号に基づき電流を変換するという、ＭＯＳＦＥＴなどの半導体素子を搭載した半導体装置が広く知られている。このような半導体装置は、たとえばＤＣ－ＤＣコンバータといった、昇降圧回路を備える電子機器などに使用されている。特許文献１には、ＭＯＳＦＥＴを搭載した半導体装置の一例が開示されている。当該半導体装置は、ＭＯＳＦＥＴに電気信号を入力するためのゲート端子と、当該電気信号に基づき変換された電流が外部に向けて流れるソース端子と、当該電気信号に基づき変換された電流がＭＯＳＦＥＴに向けて流れるドレイン端子とを備える。
特許文献１に開示されている半導体装置を昇降圧回路の構成要素とする際、ソース端子は、当該昇降圧回路を構成するインダクタの近傍に配置されることが一般的である。このため、ソース端子はインダクタから発生するノイズの影響を受けやすく、ソース端子を流れる電流の流れが阻害されることが懸念される。また、ゲート端子およびソース端子から発生するノイズにより、ＭＯＳＦＥＴのゲート電極に入力される電気信号に乱れが生じることが懸念される。
特開２００７－２９４６６９号公報
本発明は上記事情に鑑み、装置の外部および内部において発生するノイズの低減を図ることが可能な半導体装置、および半導体装置の実装構造を提供することをその課題とする。
本発明の第１の側面によれば、電気信号が入力される第１電極、および前記電気信号に基づき変換された電流が外部に向けて流れる第２電極を有する半導体素子と、前記半導体素子の厚さ方向に対して直交する第１方向に延びる第１区間を有し、かつ前記第１電極に導通する第１リードと、前記第１方向に延びる第２区間を有し、かつ前記第２電極に導通する第２リードと、フェライトを構成材料とし、かつ前記第１区間および前記第２区間の少なくともいずれか一方の周囲を囲む遮蔽体と、前記半導体素子、並びに前記第１リードおよび前記第２リードのそれぞれ一部ずつを覆う封止樹脂と、を備え、前記遮蔽体の少なくとも一部が、前記封止樹脂に覆われていることを特徴とする半導体装置が提供される。
本発明の実施において好ましくは、前記遮蔽体は、前記第１区間の周囲を囲む第１領域と、前記第２区間の周囲を囲む第２領域と、を含み、前記第１領域および前記第２領域は、互いに離間している。
本発明の実施において好ましくは、前記封止樹脂は、前記第１方向において互いに反対側を向く第１側面および第２側面を有し、前記第１リードおよび前記第２リードは、前記半導体素子の厚さ方向、および前記第１方向の双方に対して直交する第２方向に配列されており、前記第１リードの一部は、前記半導体素子の厚さ方向視において前記第１側面から前記第１方向に突出している。
本発明の実施において好ましくは、前記第２リードの一部は、前記半導体素子の厚さ方向視において前記第１側面から前記第１方向に突出している。
本発明の実施において好ましくは、前記第２リードの一部は、前記半導体素子の厚さ方向視において前記第２側面から前記第１方向に突出している。
本発明の実施において好ましくは、前記遮蔽体は、前記第１方向において互いに反対側を向く第１端面および第２端面と、前記第１端面から前記第２端面に至る貫通孔を有し、前記第１区間および前記第２区間の少なくともいずれか一方は、前記貫通孔に挿入されている。
本発明の実施において好ましくは、前記封止樹脂は、前記貫通孔に位置し、かつ前記第１区間および前記第２区間の少なくともいずれか一方を覆う被覆領域を有する。
本発明の実施において好ましくは、前記第１端面および前記第２端面は、前記封止樹脂に覆われている。
本発明の実施において好ましくは、前記第１端面は、前記第１側面および前記第２側面の少なくともいずれか一方から露出しており、前記第２端面は、前記封止樹脂に覆われている。
本発明の実施において好ましくは、前記遮蔽体は、前記第１端面および前記第２端面のそれぞれの外縁につながる周面を有し、前記周面の少なくとも一部が、前記封止樹脂に覆われている。
本発明の実施において好ましくは、前記第１端面の面積は、前記第２端面の面積よりも小であり、前記周面は、前記第１方向に対して傾斜している。
本発明の実施において好ましくは、前記遮蔽体は、前記周面から前記第１方向に対して直交する方向に突出し、かつ前記周面を囲むフランジを有し、前記フランジは、前記封止樹脂に覆われている。
本発明の実施において好ましくは、前記フランジは、前記第２端面の外縁につながっている。
本発明の実施において好ましくは、前記半導体素子を搭載するダイパッドをさらに備え、前記半導体素子は、前記電気信号に基づき変換された電流が前記半導体素子の内部に向けて流れる第３電極を有し、前記第３電極は、前記ダイパッドに電気的に接合されており、前記ダイパッドに連結された第３リードをさらに備える。
本発明の実施において好ましくは、前記第３リードは、前記半導体素子の厚さ方向視において前記第１側面から前記第１方向に突出する露出部を有する。
本発明の実施において好ましくは、前記第３リードは、前記半導体素子の厚さ方向視において前記第２側面から前記第１方向に突出する露出部を有する。
本発明の第２の側面によれば、電気信号が入力される第１電極、および前記電気信号に基づき変換された電流が外部に向けて流れる第２電極を有する半導体素子と、前記第１電極に導通する第１リードと、前記第２電極に導通する第２リードと、を備える半導体装置と、厚さ方向において互いに反対側を向く主面および裏面を有し、かつ前記主面から前記裏面に至る開口を有する実装基板と、フェライトを構成材料とし、かつ貫通した貫通孔を有する筒状であるとともに、前記実装基板の厚さ方向視において前記貫通孔が前記開口に重なるように前記実装基板に支持された遮蔽体と、を備え、前記第１リードおよび前記第２リードの少なくともいずれか一方が、前記貫通孔および前記開口の双方に挿入されており、前記遮蔽体の少なくとも一部が、前記主面から前記実装基板の内部に埋め込まれていることを特徴とする半導体装置の実装構造が提供される。
本発明の実施において好ましくは、前記遮蔽体は、前記実装基板の厚さ方向において前記主面が向く側を向く端面を有し、前記端面は、前記主面と面一である。
本発明の実施において好ましくは、前記実装基板は、前記裏面に配置された配線を有し、前記第１リードおよび前記第２リードの少なくともいずれか一方を前記配線に電気的に接合させるための導電接合層をさらに備える。
本発明にかかる半導体装置、および半導体装置の実装構造によれば、当該半導体装置の外部および内部において発生するノイズの低減を図ることが可能となる。
本発明のその他の特徴および利点は、添付図面に基づき以下に行う詳細な説明によって、より明らかとなろう。
本発明の第１の側面による半導体装置の第１実施形態にかかる斜視図である。 図１に示す半導体装置の平面図（封止樹脂を透過）である。 図１に示す半導体装置の底面図である。 図１に示す半導体装置の正面図である。 図２のＶ－Ｖ線に沿う断面図である。 図２のＶＩ－ＶＩ線に沿う断面図である。 図２のＶＩＩ－ＶＩＩ線に沿う断面図である。 図２のＶＩＩＩ－ＶＩＩＩ線に沿う断面図である。 図１に示す半導体装置の遮蔽体の斜視図である。 図６の部分拡大図（遮蔽体周辺）である。 図１に示す半導体装置の第１変形例にかかる遮蔽体の斜視図である。 図１１に示す半導体装置の部分拡大断面図（遮蔽体周辺）である。 図１に示す半導体装置の第２変形例にかかる遮蔽体の斜視図である。 図１３に示す半導体装置の部分拡大断面図（遮蔽体周辺）である。 本発明の第１の側面による半導体装置の第２実施形態にかかる平面図（封止樹脂を透過）である。 図１５に示す半導体装置の正面図である。 図１５のＸＶＩＩ－ＸＶＩＩ線に沿う断面図である。 図１５に示す半導体装置の遮蔽体の斜視図である。 本発明の第１の側面による半導体装置の第３実施形態にかかる平面図（封止樹脂を透過）である。 図１９に示す半導体装置の正面図である。 図１９のＸＸＩ－ＸＸＩ線に沿う断面図である。 図１９に示す半導体装置の第１リードおよび遮蔽体の斜視図である。 本発明の第１の側面による半導体装置の第４実施形態にかかる平面図（封止樹脂を透過）である。 図２３に示す半導体装置の正面図である。 図２３に示す半導体装置の背面図である。 図２３のＸＸＶＩ－ＸＸＶＩに沿う断面図である。 図２３のＸＸＶＩＩ－ＸＸＶＩＩに沿う断面図である。 本発明の第２の側面による半導体装置の実装構造の斜視図である。 図２８に示す半導体装置の実装構造を構成する半導体装置の平面図である。 図２８のＸＸＸ－ＸＸＸ線に沿う断面図である。 図３０のＸＸＸＩ－ＸＸＸＩ線に沿う断面図である。 図２８に示す半導体装置の実装構造の変形例にかかる断面図である。
本発明を実施するための形態（以下「実施形態」という。）について、添付図面に基づいて説明する。
＜半導体装置＞
本発明の第１の側面による半導体装置として、その第１実施形態である半導体装置Ａ１０と、その第２実施形態である半導体装置Ａ２０と、その第３実施形態である半導体装置Ａ３０と、その第４実施形態である半導体装置Ａ４０とについて説明する。これらの半導体装置は、たとえばＤＣ－ＤＣコンバータといった、昇降圧回路を備える電子機器などに使用される。
〔第１実施形態〕
図１～図１０に基づき、半導体装置Ａ１０について説明する。半導体装置Ａ１０は、ダイパッド２０、半導体素子１０、導電接着層１９、第１リード２１、第２リード２２、第３リード２３、第１ワイヤ３１、第２ワイヤ３２、遮蔽体４０および封止樹脂５０を備える。なお、図２は、理解の便宜上、封止樹脂５０を透過している。図２では、透過した封止樹脂５０を想像線（二点鎖線）で示している。
半導体装置Ａ１０の説明においては、便宜上、半導体素子１０の厚さ方向を「厚さ方向ｚ」と呼ぶ。厚さ方向ｚに対して直交し、かつ第１リード２１、第２リード２２および第３リード２３が延びる方向を「第１方向ｘ」と呼ぶ。厚さ方向ｚおよび第１方向ｘの双方に対して直交する方向を「第２方向ｙ」と呼ぶ。「厚さ方向ｚ」、「第１方向ｘ」および「第２方向ｙ」は、後述する半導体装置Ａ２０、半導体装置Ａ３０および半導体装置Ａ４０の説明においても適用する。
ダイパッド２０は、図２および図７に示すように、半導体素子１０を搭載する導電部材である。ダイパッド２０は、第１リード２１、第２リード２２および第３リード２３とともに、同一のリードフレームから構成されている。当該リードフレームの構成材料は、銅（Ｃｕ）、または銅合金である。図２、図３および図７に示すように、ダイパッド２０は、パッド主面２０Ａ、パッド裏面２０Ｂおよびパッド孔２０Ｃを有する。パッド主面２０Ａは、厚さ方向ｚにおいて図７の上方を向く。パッド主面２０Ａには、たとえば銀（Ａｇ）めっきが施されている。パッド裏面２０Ｂは、厚さ方向ｚにおいて図７の下方を向く。パッド裏面２０Ｂには、たとえば錫（Ｓｎ）めっきが施されている。パッド孔２０Ｃは、厚さ方向ｚにおいてパッド主面２０Ａからパッド裏面２０Ｂに至ってダイパッド２０を貫通している。パッド孔２０Ｃは、厚さ方向ｚ視において円形状である。
半導体素子１０は、図２および図７に示すように、ダイパッド２０のパッド主面２０Ａに搭載されている。半導体素子１０は、たとえばＳｉ（シリコン）を主成分としたＭＯＳＦＥＴ（Metal-Oxide-Semiconductor Field-Effect Transistor）である。なお、半導体素子１０は、ＩＧＢＴ（Insulated Gate Bipolar Transistor）であってもよい。半導体装置Ａ１０～半導体装置Ａ４０では、半導体素子１０がｎチャンネル型のＭＯＳＦＥＴである場合について説明する。図８に示すように、半導体素子１０は、素子主面１０Ａ、素子裏面１０Ｂ、第１電極１１、第２電極１２および第３電極１３を有する。素子主面１０Ａは、厚さ方向ｚにおいてパッド主面２０Ａが向く側を向く。素子裏面１０Ｂは、厚さ方向ｚにおいて素子主面１０Ａの反対側を向く。
図２および図８に示すように、第１電極１１は、素子主面１０Ａに設けられている。第１電極１１には、半導体素子１０を駆動させるための電気信号が入力される。すなわち、当該電気信号は、ゲート電圧であり、かつ第１電極１１はゲート電極に該当する。
図２および図８に示すように、第２電極１２は、素子主面１０Ａに設けられている。第２電極１２には、第１電極１１に入力される電気信号に基づき、半導体素子１０により変換された電流が半導体素子１０の外部に向けて流れる。すなわち、当該電流はソース電流であり、かつ第２電極１２はソース電極に該当する。厚さ方向ｚ視において、第２電極１２の面積は、第１電極１１の面積よりも大とされている。
図８に示すように、第３電極１３は、素子裏面１０Ｂの全体を覆うように設けられている。第３電極１３は、第１電極１１に入力される電気信号に基づき、半導体素子１０により変換された電流が半導体素子１０の内部に向けて流れる。すなわち、当該電流はドレイン電流であり、かつ第３電極１３はドレイン電極に該当する。
導電接着層１９は、図８に示すように、ダイパッド２０のパッド主面２０Ａと、半導体素子１０の第３電極１３との間に介在する導電部材である。導電接着層１９は、たとえば錫を主成分とする鉛フリーはんだである。半導体素子１０は、導電接着層１９を用いたダイボンディングによりパッド主面２０Ａに搭載されている。これにより、第３電極１３は、パッド主面２０Ａに電気的に接合され、かつ導電接着層１９を介してダイパッド２０に導通している。
第１リード２１は、図２、図３および図５に示すように、第１方向ｘのうちダイパッド２０から遠ざかる側に延びている。第１リード２１は、第１ワイヤ３１を介して半導体素子１０の第１電極１１に導通している。このため、第１リード２１には、半導体素子１０を駆動させるためのゲート電圧が印加される。
図２および図５に示すように、半導体装置Ａ１０では、第１リード２１は、接続部２１１および延出部２１２を有する。接続部２１１は、第２方向ｙに延びる略矩形状である。厚さ方向ｚにおいてダイパッド２０のパッド主面２０Ａが向く側を向く接続部２１１の面には、たとえば銀めっきが施されている。延出部２１２は、接続部２１１から第１方向ｘのうちダイパッド２０から遠ざかる側に延びている。延出部２１２の一部は、封止樹脂５０から露出しており、そこには、たとえば錫めっきが施されている。
図２および図５に示すように、第１リード２１は、第１方向ｘに延びる第１区間２１Ａを有する。半導体装置Ａ１０では、延出部２１２の一部が第１区間２１Ａに該当する。
第２リード２２は、図２、図３および図６に示すように、第１方向ｘのうちダイパッド２０から遠ざかる側に延びている。半導体装置Ａ１０では、第２リード２２は、第１リード２１が延びる側に延びている。第２リード２２は、第２ワイヤ３２を介して半導体素子１０の第２電極１２に導通している。このため、第２リード２２には、半導体素子１０からソース電流が半導体装置Ａ１０の外部に向けて流れる。また、半導体装置Ａ１０では、第１リード２１および第２リード２２は、第２方向ｙに配列されている。
図２および図６に示すように、半導体装置Ａ１０では、第２リード２２は、接続部２２１および延出部２２２を有する。接続部２２１は、第２方向ｙに延びる略矩形状である。厚さ方向ｚにおいてダイパッド２０のパッド主面２０Ａが向く側を向く接続部２２１の面には、たとえば銀めっきが施されている。延出部２２２は、接続部２２１から第１方向ｘのうちダイパッド２０から遠ざかる側に、かつ第１リード２１の延出部２１２が延びる側に延びている。延出部２２２の一部の区間は、封止樹脂５０から露出しており、そこには、たとえば錫めっきが施されている。
図２および図６に示すように、第２リード２２は、第１方向ｘに延びる第２区間２２Ａを有する。半導体装置Ａ１０では、延出部２２２の一部が第２区間２２Ａに該当する。
第３リード２３は、図２、図３および図７に示すように、ダイパッド２０に連結されている。半導体装置Ａ１０では、第３リード２３は、第１方向ｘにおいてダイパッド２０から第１リード２１および第２リード２２の双方が延びる側に延びている。また、半導体装置Ａ１０では、第３リード２３は、第２方向ｙにおいて第１リード２１と第２リード２２との間に位置する。第３リード２３は、導電接着層１９およびダイパッド２０を介して半導体素子１０の第３電極１３に導通している。このため、第３リード２３には、半導体装置Ａ１０の外部からドレイン電流が半導体素子１０の内部に向けて流れる。
図２および図７に示すように、半導体装置Ａ１０では、第３リード２３は、被覆部２３１および露出部２３２を有する。被覆部２３１は、封止樹脂５０に覆われている。被覆部２３１は、厚さ方向ｚ視において第１方向ｘに延びており、ダイパッド２０と露出部２３２とを相互に連結している。被覆部２３１は、厚さ方向ｚにおいてダイパッド２０から露出部２３２に向けて上方に屈曲している。露出部２３２は、第１方向ｘにおいて第１リード２１の延出部２１２と、第２リード２２の延出部２２２との双方が延びる側に延びている。露出部２３２は、封止樹脂５０から露出しており、そこには、たとえば錫めっきが施されている。
第１ワイヤ３１は、図２に示すように、半導体素子１０の第１電極１１と、第１リード２１の接続部２１１とを接続する導電部材である。第１ワイヤ３１により、第１リード２１は、第１電極１１に導通している。第１ワイヤ３１の構成材料は、たとえば金（Ａｕ）である。
第２ワイヤ３２は、図２に示すように、半導体素子１０の第２電極１２と、第２リード２２の接続部２２１とを接続する導電部材である。第２ワイヤ３２により、第２リード２２は、第２電極１２に導通している。第２ワイヤ３２の構成材料は、たとえばアルミニウム（Ａｌ）である。第２ワイヤ３２の横断面の面積は、第１ワイヤ３１の横断面の面積よりも大とされている。
遮蔽体４０は、図２～図６に示すように、第１リード２１の第１区間２１Ａ、および第２リード２２の第２区間２２Ａの少なくともいずれか一方の周囲を囲んでいる。半導体装置Ａ１０では、遮蔽体４０は、第１区間２１Ａの周囲を囲む第１領域４０Ａと、第２区間２２Ａの周囲を囲む第２領域４０Ｂとを含む。第１領域４０Ａおよび第２領域４０Ｂは、第２方向ｙにおいて互いに離間している。なお、半導体装置Ａ１０の使用環境などに応じて、遮蔽体４０は、第１領域４０Ａおよび第２領域４０Ｂのいずれか一方のみの構成でもよい。遮蔽体４０の構成材料は、フェライトである。フェライトは、酸化鉄を主成分とするセラミックスであり、磁性を呈する。遮蔽体４０の構成材料に用いられるフェライトは、ソフトフェライトである。ソフトフェライトは、軟磁性を呈し、かつ高周波領域における磁気特性に優れた材料である。ソフトフェライトは、酸化鉄にマンガン（Ｍｎ）、ニッケル（Ｎｉ）および亜鉛（Ｚｎ）などが含有されている。
図９および図１０に示すように、半導体装置Ａ１０では、遮蔽体４０は、第１端面４１１、第２端面４１２、周面４２および貫通孔４３を有する。第１端面４１１および第２端面４１２は、第１方向ｘにおいて互いに反対側を向く。第１端面４１１は、第１方向ｘにおいてダイパッド２０から遠ざかる側を向く。第１端面４１１および第２端面４１２の外縁は、円形状である。周面４２は、第１端面４１１および第２端面４１２のそれぞれの外縁につながっている。周面４２は、曲面である。貫通孔４３は、第１方向ｘにおいて第１端面４１１から第２端面４１２に至って遮蔽体４０を貫通している。貫通孔４３は、第１方向ｘ視において一様な円形状である。これにより、第１端面４１１および第２端面４１２は、円環状である。貫通孔４３には、第１リード２１の第１区間２１Ａ、および第２リード２２の第２区間２２Ａの少なくともいずれか一方が挿入されている。半導体装置Ａ１０では、第１領域４０Ａの貫通孔４３に第１区間２１Ａが挿入されており、かつ第２領域４０Ｂの貫通孔４３に第２区間２２Ａが挿入されている。
遮蔽体４０は、少なくとも一部が封止樹脂５０に覆われている。図１０に示すように、半導体装置Ａ１０では、第２端面４１２および周面４２が封止樹脂５０に覆われている。第１端面４１１は、封止樹脂５０から露出している。また、半導体装置Ａ１０では、第１端面４１１の面積は、第２端面４１２の面積よりも小である。周面４２は、第１方向ｘに対して傾斜している。これにより、遮蔽体４０には、第１方向ｘにおいて第２端面４１２から第１端面４１１にかけて周面４２にテーパが付された構成となっている。
封止樹脂５０は、図５～図７に示すように、半導体素子１０、並びにダイパッド２０、第１リード２１、第２リード２２および第３リード２３のそれぞれ一部ずつを覆っている。封止樹脂５０の構成材料は、たとえば黒色のエポキシ樹脂である。図３～図１０（図８および図９を除く）に示すように、封止樹脂５０は、頂面５１、底面５２、第１側面５３１、第２側面５３２、本体孔５４および被覆領域５５を有する。
図５～図７に示すように、頂面５１は、厚さ方向ｚにおいてダイパッド２０のパッド主面２０Ａが向く側を向く。図５～図７に示すように、底面５２は、厚さ方向ｚにおいて頂面５１とは反対側を向く。底面５２から、ダイパッド２０のパッド裏面２０Ｂが露出している。
図３～図７に示すように、第１側面５３１および第２側面５３２は、第１方向ｘにおいて互いに反対側を向く。第１側面５３１および第２側面５３２のそれぞれの厚さ方向ｚにおける両端は、頂面５１および底面５２につながっている。半導体装置Ａ１０では、厚さ方向ｚ視において、第１リード２１の延出部２１２、および第２リード２２の延出部２２２のそれぞれ一部と、第３リード２３の露出部２３２とが、第１側面５３１から第１方向ｘに突出している。また、半導体装置Ａ１０では、遮蔽体４０の第１端面４１１が、第１側面５３１から露出している。
図３および図７に示すように、本体孔５４は、厚さ方向ｚにおいて頂面５１から底面５２に至って封止樹脂５０を貫通している。厚さ方向ｚ視において、本体孔５４は、ダイパッド２０のパッド孔２０Ｃに内包されている。
図１０に示すように、被覆領域５５は、遮蔽体４０の貫通孔４３に位置する封止樹脂５０の一部である。被覆領域５５は、第１リード２１の第１区間２１Ａ、および第２リード２２の第２区間２２Ａの少なくともいずれか一方を覆っている。半導体装置Ａ１０では、第１領域４０Ａの貫通孔４３に位置する被覆領域５５が第１区間２１Ａを覆っており、かつ第２領域４０Ｂの貫通孔４３に位置する被覆領域５５が第２区間２２Ａを覆っている。
（第１変形例）
次に、図１１および図１２に基づき、半導体装置Ａ１０の第１変形例にかかる半導体装置Ａ１１について説明する。
半導体装置Ａ１１では、遮蔽体４０の構成が、先述した半導体装置Ａ１０と異なる。図１１および図１２に示すように、遮蔽体４０において、第１端面４１１の面積は、第２端面４１２の面積と同一である。これにより、半導体装置Ａ１１の遮蔽体４０には、第１方向ｘにおいて第２端面４１２から第１端面４１１にかけて周面４２にテーパが付されていない。
半導体装置Ａ１１では、遮蔽体４０は、フランジ４４を有する。フランジ４４は、周面４２から第１方向ｘに対して直交する方向（第１端面４１１および第２端面４１２のそれぞれの径方向）に突出している。フランジ４４は、周面４２を囲む円環状である。図１２に示すように、フランジ４４は、封止樹脂５０に覆われている。
（第２変形例）
次に、図１３および図１４に基づき、半導体装置Ａ１０の第２変形例にかかる半導体装置Ａ１２について説明する。
半導体装置Ａ１２では、遮蔽体４０のフランジ４４の構成が、先述した半導体装置Ａ１１と異なる。図１３および図１４に示すように、半導体装置Ａ１２では、フランジ４４は、第２端面４１２の外縁につながっている。このため、第２端面４１２は、フランジ４４の一部を構成している。フランジ４４は、封止樹脂５０に覆われている。
次に、半導体装置Ａ１０の作用効果について説明する。
半導体装置Ａ１０は、第１リード２１の第１区間２１Ａ、および第２リード２２の第２区間２２Ａの少なくともいずれか一方の周囲を囲む遮蔽体４０を備える。遮蔽体４０の構成材料は、フェライトである。封止樹脂５０は、遮蔽体４０の少なくとも一部を覆っているため、遮蔽体４０は、半導体装置Ａ１０に保持された構成となっている。これにより、半導体装置Ａ１０の外部に配置されたインダクタなどから発生したノイズは、遮蔽体４０により吸収される。また、第１リード２１に印加されるゲート電圧や、第２リード２２を流れるソース電流に起因したノイズが遮蔽体４０に吸収されるため、半導体装置Ａ１０の内部から発生するノイズが低減される。したがって、半導体装置Ａ１０によれば、半導体装置Ａ１０の外部および内部において発生するノイズの低減を図ることが可能となる。
第１リード２１の第１区間２１Ａの周囲を遮蔽体４０の第１領域４０Ａが囲むことによって、第１リード２１に印加されるゲート電圧に起因したノイズや、第２リード２２を流れるソース電流に起因したノイズが、第１領域４０Ａに吸収される。これにより、半導体素子１０の第１電極１１に入力される電気信号の乱れを軽減することができる。
第２リード２２の第２区間２２Ａの周囲を遮蔽体４０の第２領域４０Ｂが囲むことによって、第２リード２２を流れるソース電流に起因したノイズや、半導体装置Ａ１０の外部に配置されたインダクタなどから発生したノイズが、第２領域４０Ｂに吸収される。これにより、第２リード２２におけるインダクタンスが低減され、第２リード２２にソース電流が流れやすくなる。
遮蔽体４０は、第１方向ｘにおいて第１端面４１１から第２端面４１２に至る貫通孔４３を有する。第１リード２１の第１区間２１Ａ、および第２リード２２の第２区間２２Ａの少なくともいずれか一方は、貫通孔４３に挿入されている。これにより、半導体装置Ａ１０の製造において、比較的簡易な手法により、第１区間２１Ａおよび第２区間２２Ａの少なくともいずれか一方の周囲を遮蔽体４０で囲むことができる。
半導体装置Ａ１０の遮蔽体４０では、第１端面４１１の面積は、第２端面４１２の面積よりも小である。遮蔽体４０の周面４２は、第１方向ｘに対して傾斜している。これにより、第１方向ｘに直交する遮蔽体４０の横断面の面積が、第２端面４１２から第１端面４１１にかけて徐々に小となっている。このため、遮蔽体４０が封止樹脂５０から第１方向ｘに抜け出そうとした場合であっても、周面４２が封止樹脂５０に接触することとなり、遮蔽体４０が封止樹脂５０から脱落することを防止できる。
半導体装置Ａ１１および半導体装置Ａ１２の遮蔽体４０では、周面４２から第１方向ｘに対して直交する方向に突出するフランジ４４を有する。これにより、遮蔽体４０が封止樹脂５０から第１方向ｘに抜け出そうとした場合であっても、フランジ４４が封止樹脂５０に接触することとなり、遮蔽体４０が封止樹脂５０から脱落することを防止できる。
封止樹脂５０は、遮蔽体４０の貫通孔４３に位置する被覆領域５５を有する。これにより、封止樹脂５０に対する遮蔽体４０の接触面積が増加するため、遮蔽体４０をより強固に半導体装置Ａ１０に保持することができる。
〔第２実施形態〕
図１５～図１８に基づき、半導体装置Ａ２０について説明する。これらの図において、先述した半導体装置Ａ１０と同一、または類似の要素には同一の符号を付して、重複する説明を省略する。なお、図１５は、理解の便宜上、封止樹脂５０を透過している。図１５では、透過した封止樹脂５０を想像線で示している。
半導体装置Ａ２０では、遮蔽体４０および封止樹脂５０の構成が、先述した半導体装置Ａ１０と異なる。
図１７および図１８に示すように、半導体装置Ａ２０の遮蔽体４０では、第１端面４１１の面積が、第２端面４１２の面積と同一である。周面４２は、第１方向ｘに沿っている。これにより、遮蔽体４０は、円筒状となっている。
図１５～図１７に示すように、封止樹脂５０は、第１端面４１１および第２端面４１２と、周面４２とを覆っている。半導体装置Ａ２０では、遮蔽体４０は、第１領域４０Ａおよび第２領域４０Ｂを含む。第１領域４０Ａの貫通孔４３に、第１リード２１の第１区間２１Ａが挿入されている。第２領域４０Ｂの貫通孔４３に、第２リード２２の第２区間２２Ａが挿入されている。第１領域４０Ａおよび第２領域４０Ｂそれぞれの貫通孔４３には、封止樹脂５０の被覆領域５５が設けられている。なお、半導体装置Ａ２０の使用環境などに応じて、遮蔽体４０は、第１領域４０Ａおよび第２領域４０Ｂのいずれか一方のみの構成でもよい。
次に、半導体装置Ａ２０の作用効果について説明する。
半導体装置Ａ２０は、先述した半導体装置Ａ１０の構成と同じく、第１リード２１の第１区間２１Ａ、および第２リード２２の第２区間２２Ａの少なくともいずれか一方の周囲を囲む遮蔽体４０を備える。遮蔽体４０の構成材料は、フェライトである。遮蔽体４０は、封止樹脂５０により半導体装置Ａ２０に保持された構成となっている。したがって、半導体装置Ａ２０によっても、半導体装置Ａ２０の外部および内部において発生するノイズの低減を図ることが可能となる。
遮蔽体４０において、第１端面４１１および第２端面４１２が封止樹脂５０に覆われている。これにより、遮蔽体４０が封止樹脂５０から第１方向ｘに抜け出そうとした場合であっても、第１端面４１１が封止樹脂５０に接触することとなり、遮蔽体４０が封止樹脂５０から脱落することを防止できる。
〔第３実施形態〕
図１９～図２２に基づき、半導体装置Ａ３０について説明する。これらの図において、先述した半導体装置Ａ１０と同一、または類似の要素には同一の符号を付して、重複する説明を省略する。なお、図１９は、理解の便宜上、封止樹脂５０を透過している。図１９では、透過した封止樹脂５０を想像線で示している。
半導体装置Ａ３０では、遮蔽体４０の構成が、先述した半導体装置Ａ１０と異なる。
図２０～図２２に示すように、半導体装置Ａ３０の遮蔽体４０では、第１リード２１の第１区間２１Ａ、および第２リード２２の第２区間２２Ａの少なくともいずれか一方が、貫通孔４３の全周にわたって接触している。半導体装置Ａ３０の遮蔽体４０は、酸化鉄などを含む粘土状のフェライトの原材料を、第１区間２１Ａおよび第２区間２２Ａの少なくともいずれか一方の全周を覆うように直接塗布した後、これを焼成させることにより形成される。
図２２に示すように、半導体装置Ａ３０の遮蔽体４０は、略円柱状である。遮蔽体４０の形状は、これにとらわれず自在に設定できる。
図２１に示すように、封止樹脂５０は、第２端面４１２および周面４２を覆っている。遮蔽体４０の第１端面４１１は、封止樹脂５０の第１側面５３１から露出している。半導体装置Ａ３０では、遮蔽体４０は、第１領域４０Ａおよび第２領域４０Ｂを含む。第１領域４０Ａおよび第２領域４０Ｂのそれぞれの貫通孔４３には、封止樹脂５０の被覆領域５５が設けられない構成となっている。なお、半導体装置Ａ３０の使用環境などに応じて、遮蔽体４０は、第１領域４０Ａおよび第２領域４０Ｂのいずれか一方のみの構成でもよい。
次に、半導体装置Ａ３０の作用効果について説明する。
半導体装置Ａ３０は、先述した半導体装置Ａ１０の構成と同じく、第１リード２１の第１区間２１Ａ、および第２リード２２の第２区間２２Ａの少なくともいずれか一方の周囲を囲む遮蔽体４０を備える。遮蔽体４０の構成材料は、フェライトである。遮蔽体４０は、封止樹脂５０により半導体装置Ａ３０に保持された構成となっている。したがって、半導体装置Ａ３０によっても、半導体装置Ａ３０の外部および内部において発生するノイズの低減を図ることが可能となる。
半導体装置Ａ３０の遮蔽体４０では、第１リード２１の第１区間２１Ａ、および第２リード２２の第２区間２２Ａの少なくともいずれか一方が、封止樹脂５０の被覆領域５５を介すことなく貫通孔４３の全周にわたって接触している。これにより、第１リード２１に印加されるゲート電圧に起因したノイズや、第２リード２２を流れるソース電流に起因したノイズを、より効率よく遮蔽体４０に吸収させることができる。
遮蔽体４０の貫通孔４３は、第１リード２１の第１区間２１Ａ、および第２リード２２の第２区間２２Ａの少なくともいずれか一方の全周に接触している。これにより、遮蔽体４０は、第１区間２１Ａおよび封止樹脂５０の双方、または第２区間２２Ａおよび封止樹脂５０の双方に支持された構成となる。このため、半導体装置Ａ３０に遮蔽体４０を強固に保持させることができる。
〔第４実施形態〕
図２３～図２７に基づき、半導体装置Ａ４０について説明する。これらの図において、先述した半導体装置Ａ１０と同一、または類似の要素には同一の符号を付して、重複する説明を省略する。なお、図２３は、理解の便宜上、封止樹脂５０を透過している。図２３では、透過した封止樹脂５０を想像線で示している。
半導体装置Ａ４０では、ダイパッド２０、第１リード２１、第２リード２２、第３リード２３および遮蔽体４０の構成が、先述した半導体装置Ａ１０と異なる。
図２３に示すように、半導体装置Ａ４０では、ダイパッド２０は、第２方向ｙにおいて互いに離間した第１領域２０１および第２領域２０２を含む。半導体装置Ａ４０では、半導体素子１０は、第１素子１０１および第２素子１０２を含む。第１素子１０１が第１領域２０１のパッド主面２０Ａに電気的に接合されており、第２素子１０２が第２領域２０２のパッド主面２０Ａに電気的に接合されている。また、半導体装置Ａ４０では、第１リード２１、第２リード２２および第３リード２３は、いずれも一対ずつ備える。第１リード２１、第２リード２２および第３リード２３の一方は、それぞれ第１ワイヤ３１、第２ワイヤ３２および第１領域２０１を介して第１素子１０１に導通している。第１リード２１、第２リード２２および第３リード２３の他方は、それぞれ第１ワイヤ３１、第２ワイヤ３２および第２領域２０２を介して第２素子１０２に導通している。
図２４および図２６に示すように、第１リード２１の延出部２１２は、第１延出部２１２Ａ、第２延出部２１２Ｂおよび第３延出部２１２Ｃを有する。第１延出部２１２Ａは、接続部２１１から第１方向ｘのうちダイパッド２０から遠ざかる側に延びている。半導体装置Ａ４０では、第１延出部２１２Ａの一部が第１区間２１Ａに該当する。第２延出部２１２Ｂは、第１延出部２１２Ａから厚さ方向ｚのうちダイパッド２０のパッド裏面２０Ｂが向く側に延びている。第３延出部２１２Ｃは、第２延出部２１２Ｂから第１延出部２１２Ａと同方向に延びている。これにより、延出部２１２は、第２方向ｙ視において鉤状になっている。第１延出部２１２Ａの一部と、第２延出部２１２Ｂおよび第３延出部２１２Ｃとは、封止樹脂５０から露出しており、それらには、たとえば錫めっきが施されている。
図２４、図２５および図２７に示すように、第２リード２２の延出部２２２は、第１延出部２２２Ａ、第２延出部２２２Ｂおよび第３延出部２２２Ｃを有する。第１延出部２２２Ａは、接続部２２１から第１方向ｘのうちダイパッド２０から遠ざかる側に延びている。半導体装置Ａ４０では、第１延出部２２２Ａの一部が第２区間２２Ａに該当する。第２延出部２２２Ｂは、第１延出部２２２Ａから厚さ方向ｚのうちダイパッド２０のパッド裏面２０Ｂが向く側に延びている。第３延出部２２２Ｃは、第２延出部２２２Ｂから第１延出部２２２Ａと同方向に延びている。これにより、延出部２２２は、厚さ方向ｚにおいて鉤状になっている。第１延出部２２２Ａの一部と、第２延出部２２２Ｂおよび第３延出部２２２Ｃとは、封止樹脂５０から露出しており、それらには、たとえば錫めっきが施されている。
図２５および図２６に示すように、第３リード２３の露出部２３２は、第１延出部２３２Ａ、第２延出部２３２Ｂおよび第３延出部２３２Ｃを有する。第１延出部２２２Ａは、被覆部２３１から第１方向ｘのうちダイパッド２０から遠ざかる側に延びている。第２延出部２３２Ｂは、第１延出部２３２Ａから厚さ方向ｚのうちダイパッド２０のパッド裏面２０Ｂが向く側に延びている。第３延出部２３２Ｃは、第２延出部２３２Ｂから第１延出部２３２Ａと同方向に延びている。これにより、露出部２３２は、厚さ方向ｚにおいて鉤状になっている。また、半導体装置Ａ４０では、第３リード２３の被覆部２３１は、厚さ方向ｚにおいて屈曲せず、平坦である。
図２３に示すように、第１素子１０１に導通する第１リード２１および第２リード２２は、第１方向ｘにおいて第１領域２０１に対して封止樹脂５０の第１側面５３１が位置する側に配置されている。第１素子１０１に導通する第３リード２３は、第１方向ｘにおいて第１領域２０１に対して封止樹脂５０の第２側面５３２が位置する側に配置されている。これにより、厚さ方向ｚ視において、第１素子１０１に導通する第１リード２１の延出部２１２、および第２リード２２の延出部２２２のそれぞれ一部が、第１側面５３１から第１方向ｘに突出している。厚さ方向ｚ視において、第１素子１０１に導通する第３リード２３の露出部２３２が、第２側面５３２から第１方向ｘに突出している。
図２３に示すように、第２素子１０２に導通する第１リード２１は、第１方向ｘにおいて第２領域２０２に対して封止樹脂５０の第１側面５３１が位置する側に配置されている。第２素子１０２に導通する第２リード２２および第３リード２３は、第１方向ｘにおいて第２領域２０２に対して封止樹脂５０の第２側面５３２が位置する側に配置されている。これにより、厚さ方向ｚ視において、第２素子１０２に導通する第１リード２１の延出部２１２の一部が、第１側面５３１から第１方向ｘに突出している。厚さ方向ｚ視において、第２素子１０２に導通する第２リード２２の延出部２２２の一部、および第３リード２３の露出部２３２が、第２側面５３２から第１方向ｘに突出している。
図２３に示すように、半導体装置Ａ４０では、第１領域２０１および第２領域２０２のそれぞれには、パッド孔２０Ｃが設けられていない。また、図２７に示すように、第１領域２０１および第２領域２０２のそれぞれのパッド裏面２０Ｂは、封止樹脂５０に覆われている。
図２４～図２６に示すように、遮蔽体４０の構成は、図２２に示す先述した半導体装置Ａ３０にかかる遮蔽体４０の構成と同様である。このため、遮蔽体４０の構成についての説明は省略する。
図２３～図２５に示すように、半導体装置Ａ４０では、遮蔽体４０は、一対の第１領域４０Ａと、一対の第２領域４０Ｂとを含む。各々の第１領域４０Ａの第１端面４１１は、封止樹脂５０の第１側面５３１から露出している。また、一方の第２領域４０Ｂの第１端面４１１は、第１側面５３１から露出しており、他方の第２領域４０Ｂの第１端面４１１は、封止樹脂５０の第２側面５３２から露出している。なお、半導体装置Ａ４０の使用環境などに応じて、遮蔽体４０は、第１領域４０Ａおよび第２領域４０Ｂのいずれか一方のみの構成でもよい。
次に、半導体装置Ａ４０の作用効果について説明する。
半導体装置Ａ４０は、先述した半導体装置Ａ１０の構成と同じく、第１リード２１の第１区間２１Ａ、および第２リード２２の第２区間２２Ａの少なくともいずれか一方の周囲を囲む遮蔽体４０を備える。遮蔽体４０の構成材料は、フェライトである。遮蔽体４０は、封止樹脂５０により半導体装置Ａ４０に保持された構成となっている。したがって、半導体装置Ａ４０によっても、半導体装置Ａ４０の外部および内部において発生するノイズの低減を図ることが可能となる。
＜半導体装置の実装構造＞
本発明の第２の側面による半導体装置の実装構造（以下「実装構造」と略称する。）の一実施形態である実装構造Ｂ１０について、図２８～図３１に基づき説明する。
実装構造Ｂ１０は、半導体装置Ｃ１０、実装基板６０、遮蔽体４０および導電接合層７０を備える。なお、図２９は、理解の便宜上、封止樹脂５０を透過している。図２９では、透過した封止樹脂５０を想像線で示している。
実装構造Ｂ１０の説明においては、便宜上、実装基板６０の厚さ方向を「厚さ方向ｚ」と呼ぶ。厚さ方向ｚに対して直交し、かつ半導体装置Ｃ１０の厚さ方向を「第１方向ｘ」と呼ぶ。厚さ方向ｚおよび第１方向ｘの双方に対して直交する方向を「第２方向ｙ」と呼ぶ。
図２９に示すように、半導体装置Ｃ１０では、図２に示す先述した半導体装置Ａ１０に対して遮蔽体４０を備えない構成となっている。また、半導体装置Ｃ１０では、封止樹脂５０から露出する第１リード２１の延出部２１２、第２リード２２の延出部２２２、および第３リード２３の露出部２３２の長さは、半導体装置Ａ１０におけるこれらの長さよりも短い。その他の半導体装置Ｃ１０の構成は、半導体装置Ａ１０の構成と同一である。
実装基板６０は、図２８、図３０および図３１に示すように、半導体装置Ｃ１０の実装対象となる絶縁部材である。実装基板６０の構成材料は、たとえばガラスエポキシ樹脂である。実装基板６０は、主面６０Ａ、裏面６０Ｂ、開口６１および配線６２を有する。主面６０Ａは、厚さ方向ｚにおいて半導体装置Ｃ１０が位置する側を向く。裏面６０Ｂは、厚さ方向ｚにおいて主面６０Ａとは反対側を向く。開口６１は、厚さ方向ｚにおいて主面６０Ａから裏面６０Ｂに至って実装基板６０を貫通している。開口６１は、厚さ方向ｚ視において円形状である。実装構造Ｂ１０では、開口６１は、３つの領域を有する。配線６２は、裏面６０Ｂに配置されている。配線６２の構成材料は、たとえば銅である。
遮蔽体４０は、図２８および図３１に示すように、実装基板６０に支持されている。遮蔽体４０の構成材料は、先述した半導体装置Ａ１０の遮蔽体４０と同一である。遮蔽体４０は、筒状である。図３１および図３２に示すように、遮蔽体４０は、端面４１、周面４２および貫通孔４３を有する。端面４１、周面４２および貫通孔４３を有する。端面４１は、厚さ方向ｚにおいて実装基板６０の主面６０Ａが向く側を向く。実装構造Ｂ１０では、端面４１は、円環状である。周面４２は、端面４１の外縁につながり、かつ厚さ方向ｚに対して直交する方向を向く。貫通孔４３は、端面４１から厚さ方向ｚに遮蔽体４０を貫通している。実装構造Ｂ１０では、貫通孔４３は、厚さ方向ｚ視において一様な円形状である。これらにより、実装構造Ｂ１０では、遮蔽体４０は、円筒状である。遮蔽体４０は、厚さ方向ｚ視において貫通孔４３が実装基板６０の開口６１に重なっている。遮蔽体４０は、厚さ方向ｚに開口６１に陥入されている。実装構造Ｂ１０では、遮蔽体４０の一部は、主面６０Ａから実装基板６０の内部に埋め込まれており、遮蔽体４０のそれ以外の部分は、主面６０Ａから厚さ方向ｚに突出している。
図３１に示すように、半導体装置Ｃ１０の第１リード２１および第２リード２２の少なくともいずれか一方が、遮蔽体４０の貫通孔４３、および実装基板６０の開口６１の双方に挿入されている。実装構造Ｂ１０では、遮蔽体４０は、第２方向ｙにおいて互いに離間した第１領域４０Ａおよび第２領域４０Ｂを含む。第１リード２１は、第１領域４０Ａの貫通孔４３、および開口６１の双方に挿入されている。第２リード２２は、第２領域４０Ｂの貫通孔４３、および開口６１の双方に挿入されている。半導体装置Ｃ１０の封止樹脂５０の第１側面５３１は、遮蔽体４０の端面４１に接触している。なお、半導体装置Ｃ１０の使用環境などに応じて、遮蔽体４０は、第１領域４０Ａおよび第２領域４０Ｂのいずれか一方のみの構成でもよい。また、図３０および図３１に示すように、半導体装置Ｃ１０の第３リード２３が、開口６１に挿入されている。
導電接合層７０は、図３１に示すように、半導体装置Ｃ１０の第１リード２１および第２リード２２の少なくともいずれか一方を、実装基板６０の配線６２に電気的に接合させる。導電接合層７０の構成材料は、たとえばクリームはんだである。実装構造Ｂ１０では、第１リード２１および第２リード２２と、半導体装置Ｃ１０の第３リード２３とが、導電接合層７０により配線６２に電気的に接合されている。
（変形例）
次に、図３２に基づき、実装構造Ｂ１０の変形例にかかる実装構造Ｂ１１について説明する。図３２の断面位置は、図３１の断面位置と同一である。
実装構造Ｂ１１では、実装基板６０に対する遮蔽体４０の支持形態が、先述した実装構造Ｂ１０と異なる。図３２に示すように、遮蔽体４０の端面４１は、実装基板６０の主面６０Ａと面一である。このため、実装構造Ｂ１１では、遮蔽体４０は、主面６０Ａから厚さ方向ｚに突出していない。
次に、実装構造Ｂ１０の作用効果について説明する。
実装構造Ｂ１０は、構成材料がフェライトであり、かつ貫通孔４３を有する遮蔽体４０を備える。厚さ方向ｚ視において貫通孔４３が実装基板６０の開口６１に重なった状態で、遮蔽体４０の少なくとも一部が実装基板６０の内部に埋め込まれている。このような構成において、半導体装置Ｃ１０の第１リード２１および第２リード２２の少なくともいずれか一方が、貫通孔４３および開口６１の双方に挿入されている。これにより、実装基板６０に配置されたインダクタなどから発生したノイズは、遮蔽体４０により吸収される。また、第１リード２１に印加されるゲート電圧や、第２リード２２を流れるソース電流に起因したノイズが遮蔽体４０に吸収されるため、半導体装置Ｃ１０の内部から発生するノイズが低減される。したがって、実装構造Ｂ１０によれば、半導体装置Ｃ１０の外部および内部において発生するノイズの低減を図ることが可能となる。
第１リード２１を、遮蔽体４０の第１領域４０Ａの貫通孔４３に挿入させることによって、第１リード２１に印加されるゲート電圧に起因したノイズや、第２リード２２を流れるソース電流に起因したノイズが、第１領域４０Ａに吸収される。これにより、半導体素子１０の第１電極１１に入力される電気信号の乱れを軽減することができる。
第２リード２２を、遮蔽体４０の第２領域４０Ｂの貫通孔４３に挿入させることによって、第２リード２２を流れるソース電流に起因したノイズや、実装基板６０に配置されたインダクタなどから発生したノイズが、第２領域４０Ｂに吸収される。これにより、第２リード２２におけるインダクタンスが低減され、第２リード２２にソース電流が流れやすくなる。
実装基板６０は、裏面６０Ｂに配置された配線６２を有する。これにより、半導体装置Ｃ１０の第１リード２１および第２リード２２が遮蔽体４０の貫通孔４３、および実装基板６０の開口６１の双方に挿入された場合であっても、第１リード２１および第２リード２２と、配線６２との導通を図ることができる。
実装構造Ｂ１０では、半導体装置Ｃ１０の封止樹脂５０の第１側面５３１は、遮蔽体４０の端面４１に接触している。これにより、半導体装置Ｃ１０の第１リード２１、第２リード２２および第３リード２３の長さを、先述した半導体装置Ａ１０におけるこれらの長さよりも短くすることができる。また、実装構造Ｂ１１のように、端面４１が実装基板６０の主面６０Ａと面一となるように、遮蔽体４０を実装基板６０に支持させることにより、第１リード２１、第２リード２２および第３リード２３の長さをさらに短くすることができる。
本発明は、先述した実施形態に限定されるものではない。本発明の各部の具体的な構成は、種々に設計変更自在である。
Ａ１０，Ａ１１，Ａ１２，Ａ２０，Ａ３０，Ａ４０：半導体装置
Ｂ１０，Ｂ１１：実装構造
Ｃ１０：半導体装置
１０：半導体素子
１０１：第１素子
１０２：第２素子
１０Ａ：素子主面
１０Ｂ：素子裏面
１１：第１電極
１２：第２電極
１３：第３電極
１９：導電接着層
２０：ダイパッド
２０１：第１領域
２０２：第２領域
２０Ａ：パッド主面
２０Ｂ：パッド裏面
２０Ｃ：パッド孔
２１：第１リード
２１Ａ：第１区間
２１１：接続部
２１２：延出部
２１２Ａ：第１延出部
２１２Ｂ：第２延出部
２１２Ｃ：第３延出部
２２：第２リード
２２Ａ：第２区間
２２１：接続部
２２２：延出部
２２２Ａ：第１延出部
２２２Ｂ：第２延出部
２２２Ｃ：第３延出部
２３：第３リード
２３１：被覆部
２３２：露出部
２３２Ａ：第１延出部
２３２Ｂ：第２延出部
２３２Ｃ：第３延出部
３１：第１ワイヤ
３２：第２ワイヤ
４０：遮蔽体
４０Ａ：第１領域
４０Ｂ：第２領域
４１：端面
４１１：第１端面
４１２：第２端面
４２：周面
４３：貫通孔
４４：フランジ
５０：封止樹脂
５１：頂面
５２：底面
５３１：第１側面
５３２：第２側面
５４：本体孔
５５：被覆領域
６０：実装基板
６０Ａ：主面
６０Ｂ：裏面
６１：開口
６２：配線
７０：導電接合層
ｚ：厚さ方向
ｘ：第１方向
ｙ：第２方向

Claims (7)

  1. 電気信号が入力される第１電極、および前記電気信号に基づき変換された電流が外部に向けて流れる第２電極を有する半導体素子と、
    前記半導体素子の厚さ方向に対して直交する第１方向に延びる第１区間を有し、かつ前記第１電極に導通する第１リードと、
    前記第１方向に延びる第２区間を有し、かつ前記第２電極に導通する第２リードと、
    フェライトを構成材料とし、かつ前記第１区間および前記第２区間の少なくともいずれか一方の周囲を囲む遮蔽体と、
    前記半導体素子と、前記第１リードおよび前記第２リードのそれぞれ一部ずつと、を覆う封止樹脂と、を備え、
    前記遮蔽体の少なくとも一部が前記封止樹脂に覆われており、
    前記封止樹脂は、前記第１方向において互いに反対側を向く第１側面および第２側面を有し、
    前記第１リードおよび前記第２リードは、前記厚さ方向および前記第１方向の双方に対して直交する第２方向に配列されており、
    前記第１リードの一部は、前記厚さ方向に沿って視て前記第１側面から前記第１方向に突出しており、
    前記第２リードの一部は、前記厚さ方向に沿って視て前記第１側面および前記第２側面のいずれか一方から前記第１方向に突出しており、
    前記遮蔽体は、前記第１方向において互いに反対側を向く第１端面および第２端面と、前記第１端面から前記第２端面に至る貫通孔と、前記第１端面および前記第２端面のそれぞれの外縁につながる周面と、を有し、
    前記第１区間および前記第２区間の少なくともいずれか一方は、前記貫通孔に挿入されており、
    前記第１端面は、前記第１側面および前記第２側面の少なくともいずれか一方から露出しており、
    前記第２端面と、前記周面の少なくとも一部と、が前記封止樹脂に覆われており、
    前記第１端面の面積は、前記第２端面の面積よりも小であり、
    前記周面は、前記第１方向に対して傾斜している、半導体装置。
  2. 電気信号が入力される第１電極、および前記電気信号に基づき変換された電流が外部に向けて流れる第２電極を有する半導体素子と、
    前記半導体素子の厚さ方向に対して直交する第１方向に延びる第１区間を有し、かつ前記第１電極に導通する第１リードと、
    前記第１方向に延びる第２区間を有し、かつ前記第２電極に導通する第２リードと、
    フェライトを構成材料とし、かつ前記第１区間および前記第２区間の少なくともいずれか一方の周囲を囲む遮蔽体と、
    前記半導体素子と、前記第１リードおよび前記第２リードのそれぞれ一部ずつと、を覆う封止樹脂と、を備え、
    前記遮蔽体の少なくとも一部が前記封止樹脂に覆われており、
    前記封止樹脂は、前記第１方向において互いに反対側を向く第１側面および第２側面を有し、
    前記第１リードおよび前記第２リードは、前記厚さ方向および前記第１方向の双方に対して直交する第２方向に配列されており、
    前記第１リードの一部は、前記厚さ方向に沿って視て前記第１側面から前記第１方向に突出しており、
    前記第２リードの一部は、前記厚さ方向に沿って視て前記第１側面および前記第２側面のいずれか一方から前記第１方向に突出しており、
    前記遮蔽体は、前記第１方向において互いに反対側を向く第１端面および第２端面と、前記第１端面から前記第２端面に至る貫通孔と、前記第１端面および前記第２端面のそれぞれの外縁につながる周面と、を有し、
    前記第１区間および前記第２区間の少なくともいずれか一方は、前記貫通孔に挿入されており、
    前記第１端面は、前記第１側面および前記第２側面の少なくともいずれか一方から露出しており、
    前記第２端面と、前記周面の少なくとも一部と、が前記封止樹脂に覆われており、
    前記遮蔽体は、前記周面から前記第１方向に対して直交する方向に突出し、かつ前記周面を囲むフランジを有し、
    前記フランジは、前記封止樹脂に覆われている、半導体装置。
  3. 前記フランジは、前記第２端面の外縁につながっている、請求項２に記載の半導体装置。
  4. 前記遮蔽体は、前記第１区間の周囲を囲む第１領域と、前記第２区間の周囲を囲む第２領域と、を含み、
    前記第１領域および前記第２領域は、互いに離間している、請求項１ないし３のいずれかに記載の半導体装置。
  5. 前記封止樹脂は、前記貫通孔に位置し、かつ前記第１区間および前記第２区間の少なくともいずれか一方を覆う被覆領域を有する、請求項１ないし４のいずれかに記載の半導体装置。
  6. 前記半導体素子を搭載するダイパッドをさらに備え、
    前記半導体素子は、前記電気信号に基づき変換された電流が前記半導体素子の内部に向けて流れる第３電極を有し、
    前記第３電極は、前記ダイパッドに電気的に接合されており、
    前記ダイパッドに連結された第３リードをさらに備える、請求項１ないし５のいずれかに記載の半導体装置。
  7. 前記第３リードは、前記厚さ方向に沿って視て前記第１側面および前記第２側面のいずれか一方から前記第１方向に突出する露出部を有する、請求項６に記載の半導体装置。
JP2018002298A 2018-01-11 2018-01-11 半導体装置 Active JP7018319B2 (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP2018002298A JP7018319B2 (ja) 2018-01-11 2018-01-11 半導体装置

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2018002298A JP7018319B2 (ja) 2018-01-11 2018-01-11 半導体装置

Publications (2)

Publication Number Publication Date
JP2019121745A JP2019121745A (ja) 2019-07-22
JP7018319B2 true JP7018319B2 (ja) 2022-02-10

Family

ID=67306520

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2018002298A Active JP7018319B2 (ja) 2018-01-11 2018-01-11 半導体装置

Country Status (1)

Country Link
JP (1) JP7018319B2 (ja)

Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE112021001167T5 (de) 2020-04-27 2023-01-05 Rohm Co., Ltd. Halbleiterbauteil
KR102499825B1 (ko) * 2021-02-05 2023-02-14 파워마스터반도체 주식회사 패키지형 전력 반도체 장치
WO2023136074A1 (ja) * 2022-01-13 2023-07-20 ローム株式会社 半導体装置

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2007157862A (ja) 2005-12-02 2007-06-21 Fuji Electric Device Technology Co Ltd 半導体装置

Family Cites Families (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0444162U (ja) * 1990-08-20 1992-04-15

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2007157862A (ja) 2005-12-02 2007-06-21 Fuji Electric Device Technology Co Ltd 半導体装置

Also Published As

Publication number Publication date
JP2019121745A (ja) 2019-07-22

Similar Documents

Publication Publication Date Title
US6153924A (en) Multilayered lead frame for semiconductor package
JP7018319B2 (ja) 半導体装置
US11031322B2 (en) Semiconductor device mounted on circuit board of electronic device
US9852928B2 (en) Semiconductor packages and modules with integrated ferrite material
JPWO2012108011A1 (ja) パワー半導体モジュール
JPH10223672A (ja) 半導体装置
US10586755B2 (en) Semiconductor device, and method for manufacturing semiconductor device
JP2017050441A (ja) 半導体装置
US8274797B2 (en) Electronic component
JP2020077694A (ja) 半導体装置
US10699994B2 (en) Semiconductor device having bonding regions exposed through protective films provided on circuit patterns onto which components are soldered
CN107026141A (zh) 包括焊料屏障的半导体器件
WO2022153902A1 (ja) 半導体装置
WO2022080081A1 (ja) 半導体装置
US7476964B2 (en) High voltage semiconductor device housing with increased clearance between housing can and die for improved flux flushing
WO2022070741A1 (ja) 半導体装置
JP2019212828A (ja) 半導体装置
CN113841233B (zh) 半导体模组
JP2021034471A (ja) 半導体装置
JP4694594B2 (ja) 半導体装置
WO2024034359A1 (ja) 半導体装置
JP2001053222A (ja) 半導体装置
WO2024095788A1 (ja) 半導体装置
JP2001110936A (ja) 半導体装置
WO2022138067A1 (ja) 半導体装置

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20201208

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20210921

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20211019

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20211108

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20220111

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20220131

R150 Certificate of patent or registration of utility model

Ref document number: 7018319

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150