JP7003292B2 - 二乗平均平方根(rms)出力を有する加速度センサ - Google Patents
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Description
以下の詳細な説明においては、本発明の例示的な実施形態を描いた添付の図面が参照される。ただし、本発明の範囲はそれらの実施形態によって限定されるものではなく、別紙の請求項によって定義されるものである。したがって添付の図面に描かれた実施形態を変形して得られる、図示された内容を超える実施形態も本発明の範囲に含まれ得る。
II. 実施形態
フィルタ1600
1.任意の周波数
における最大の大きさ(の絶対値)を求め、この最大値を、
における大きさ(の絶対値)が所望の周波数範囲(例えば全周波数)にわたって1.0未満となるように拡縮する整数値TMPORSを選ぶ(大きさが1.0を超える周波数においては計算において飽和が生じ得るが、1.0をわずかに超えた程度であれば許容できる)。一実装例において、TMPORSの有効範囲は例えば、フィルタ1600については0から1、フィルタ1700については0から20である。
2.
が128以上かつ256未満となるようにTMPIRSを選んでTMP1Aを求める。TMPIRSの有効範囲は例えば7から25である。
3.
を求める。結果は例えば0と8388607との間になる。
4.
を求める。結果は例えば0と8388607との間になる。
第7ビットの1を落としてrms_f1_1aをTMP1Aにセットする。rms_f1_baをTMPBAにセットする。rms_f1_caをTMPCAにセットする。rsm_f1_ishを(TMPIRS-7)にセットする。rms_f1_oshをTEMPORSにセットする。
フィルタ1700
5.任意の周波数
における最大の大きさ(の絶対値)を求め、この最大値を、
における大きさ(の絶対値)が所望の周波数範囲(例えば全周波数)にわたって1.0未満となるように拡縮する整数値TMPORSを選ぶ(大きさが1.0を超える周波数においては計算において飽和が生じ得るが、1.0をわずかに超えた程度であれば許容できる)。一実装例において、TMPORSの有効範囲は例えば、フィルタ1600については0から1、フィルタ1700については0から20である。
6.
が128以上かつ256未満となるようにTMPIRSを選んでTMP1Aを求める。TMPIRSの有効範囲は例えば7から25である。
7.
を求める。結果は例えば0と8388607との間になる。
III. 様々な実施形態についての考察
IV. コンピューティングシステムの実装例
V. おわりに
Claims (24)
- 物体の加速度に応じて変化するように構成された静電容量を有する容量性構造を含むMEMS(microelectromechanical system)デバイスと、
前記容量性構造の静電容量の変化に少なくとも部分的に基づいて前記物体の加速度を求めるように構成されたASIC(application-specific integrated circuit)と
を含む加速度センサにおいて、
前記ASICが
前記容量性構造の静電容量の変化を測定して該静電容量の変化を示すアナログ信号を生成するように構成されたアナログ回路と、
前記アナログ信号をデジタル信号に変換するように構成されたアナログ/デジタルコンバータ(ADC)と、
前記デジタル信号の表現に対して二乗平均平方根(RMS)演算を行って前記物体の加速度の値を表すRMS値を出力するように構成されたRMSファームウェアと、
少なくとも指定された期間に亘って前記RMS値が閾値以上であることに少なくとも部分的に基づいて割込信号を出力するように構成された割込制御部と、
を含むことを特徴とする加速度センサ。 - 請求項1に記載の加速度センサにおいて、
前記MEMSデバイスおよび前記ASICが共通の半導体チップ上に実装される
ことを特徴とする加速度センサ。 - 請求項1に記載の加速度センサにおいて、
前記ASICがさらに
前記デジタル信号にフィルタリングを施してフィルタリングされたデジタル信号を出力するように構成されたデジタルフィルタを含み、
前記RMSファームウェアは前記フィルタリングされたデジタル信号に対して前記RMS演算を行って前記物体の加速度の値を表す前記RMS値を出力するように構成され、
前記デジタルフィルタが少なくとも1つのバターワースフィルターを含む
ことを特徴とする加速度センサ。 - 請求項1に記載の加速度センサにおいて、
前記ASICがさらに
前記デジタル信号にフィルタリングを施してフィルタリングされたデジタル信号を出力するように構成されたデジタルフィルタを含み、
前記RMSファームウェアは前記フィルタリングされたデジタル信号に対して前記RMS演算を行って前記物体の加速度の値を表す前記RMS値を出力するように構成され、
前記デジタルフィルタが少なくとも1つのベッセルフィルターを含む
ことを特徴とする加速度センサ。 - 請求項1に記載の加速度センサにおいて、
前記ASICがさらに
前記デジタル信号にフィルタリングを施してフィルタリングされたデジタル信号を出力するように構成されたデジタルフィルタを含み、
前記RMSファームウェアは前記フィルタリングされたデジタル信号に対して前記RMS演算を行って前記物体の加速度の値を表す前記RMS値を出力するように構成され、
前記デジタルフィルタが少なくとも1つのチェビシェフフィルターを含む
ことを特徴とする加速度センサ。 - 請求項1に記載の加速度センサにおいて、
前記ASICがさらに
前記デジタル信号にフィルタリングを施してフィルタリングされたデジタル信号を出力するように構成されたデジタルフィルタを含み、
前記RMSファームウェアは前記フィルタリングされたデジタル信号に対して前記RMS演算を行って前記物体の加速度の値を表す前記RMS値を出力するように構成され、
前記デジタルフィルタが、特定の周波数範囲外の周波数を阻止するように構成されたバンドパスフィルタを含む
ことを特徴とする加速度センサ。 - 請求項1に記載の加速度センサにおいて、
前記ASICがさらに
前記デジタル信号にフィルタリングを施してフィルタリングされたデジタル信号を出力するように構成されたデジタルフィルタを含み、
前記RMSファームウェアは前記フィルタリングされたデジタル信号に対して前記RMS演算を行って前記物体の加速度の値を表す前記RMS値を出力するように構成され、
前記デジタルフィルタが複数の信号処理フィルタを含み、
各前記信号処理フィルタがユーザーによってプログラム可能な係数群を有し、該係数群は複数の数値群を持ち得るものであり、少なくとも第1の数値群によって各前記信号処理フィルタがバターワースフィルターとして構成され、少なくとも第2の数値群によって各前記信号処理フィルタがベッセルフィルターとして構成される
ことを特徴とする加速度センサ。 - 請求項1に記載の加速度センサにおいて、
前記ASICがさらに
前記デジタル信号にフィルタリングを施してフィルタリングされたデジタル信号を出力するように構成されたデジタルフィルタを含み、
前記RMSファームウェアは前記フィルタリングされたデジタル信号に対して前記RMS演算を行って前記物体の加速度の値を表す前記RMS値を出力するように構成され、
前記デジタルフィルタが、前記デジタル信号の前記表現を前記RMSファームウェアの出力データレート以上のサンプリング周波数でサンプリングするように構成される
ことを特徴とする加速度センサ。 - 請求項1に記載の加速度センサにおいて、
前記ASICがさらに
前記デジタル信号にフィルタリングを施してフィルタリングされたデジタル信号を出力するように構成されたデジタルフィルタを含み、
前記RMSファームウェアは前記フィルタリングされたデジタル信号に対して前記RMS演算を行って前記物体の加速度の値を表す前記RMS値を出力するように構成され、
前記デジタルフィルタが、前記デジタル信号の前記表現を前記RMSファームウェアの出力データレートの4倍以上のサンプリング周波数でサンプリングするように構成される
ことを特徴とする加速度センサ。 - 請求項1に記載の加速度センサにおいて、
前記ASICがさらに
前記デジタル信号の移動平均をダウンサンプリングしてダウンサンプリングされた移動平均信号を出力するように構成されたデジタルフィルタを含み、
前記RMSファームウェアは前記ダウンサンプリングされた移動平均信号に対して前記RMS演算を行って前記物体の加速度の値を表す前記RMS値を出力するように構成される
ことを特徴とする加速度センサ。 - 請求項1に記載の加速度センサにおいて、
前記RMSファームウェアは前記デジタル信号の前記表現に対して複数のRMS演算を行うことによって異なる周波数それぞれに対応する前記物体の加速度の値を表す複数の前記RMS値を出力するように構成される
ことを特徴とする加速度センサ。 - 加速度センサの製造方法において、該製造方法が
MEMS(microelectromechanical system)デバイスとASIC(application-specific integrated circuit)とを含むように半導体パッケージを作製する工程を含み、
前記半導体パッケージを作製する工程が
物体の加速度に応じて変化するように構成された静電容量を有する容量性構造を含むように前記MEMSデバイスを設ける工程と、
前記容量性構造の静電容量の変化に少なくとも部分的に基づいて前記物体の加速度を求めるように前記ASICを構成する工程と
を含み、
前記ASICを構成する工程が
前記容量性構造の静電容量の変化を測定して該静電容量の変化を示すアナログ信号を生成するように構成されたアナログ回路を前記ASICに組み込む工程と、
前記アナログ信号をデジタル信号に変換するように構成されたアナログ/デジタルコンバータ(ADC)を前記ASICに組み込む工程と、
前記デジタル信号の表現に対して二乗平均平方根(RMS)演算を行って前記物体の加速度の値を表すRMS値を出力するように構成されたRMSファームウェアを前記ASICに組み込む工程と、
少なくとも指定された期間に亘って前記RMS値が閾値以上であることに少なくとも部分的に基づいて割込信号を出力するように構成された割込制御部を前記ASICに組み込む工程と、
を含むことを特徴とする製造方法。 - 請求項12に記載の製造方法において、
前記MEMSデバイスを設ける工程が、前記容量性構造を含むように前記MEMSデバイスを作製する工程を含み、
前記ASICを構成する工程が、前記ASICを作製する工程を含む
ことを特徴とする製造方法。 - 請求項13に記載の製造方法において、
前記ASICを作製する工程が、前記アナログ回路、前記ADC、および前記RMSファームウェアを共通の基板上に作製する工程を含む
ことを特徴とする製造方法。 - 請求項14に記載の製造方法において、
前記MEMSデバイスを作製する工程が、前記MEMSデバイスを前記共通の基板上に作製する工程を含む
ことを特徴とする製造方法。 - 請求項13に記載の製造方法において、
前記ASICを作製する工程が、特定の周波数範囲外の周波数を阻止するように構成されたバンドパスフィルタを含むデジタルフィルタを、該デジタルフィルタが前記ADCと前記RMSファームウェアとの間に結合されるように作製する工程を含む
ことを特徴とする製造方法。 - 請求項12に記載の製造方法において、
前記ASICを構成する工程が、前記デジタル信号の移動平均をダウンサンプリングしてダウンサンプリングされた移動平均信号を出力するようにデジタルフィルタを構成する工程を含み、
前記RMSファームウェアを前記ASICに組み込む工程が、前記ダウンサンプリングされた移動平均信号に対して前記RMS演算を行って前記物体の加速度の値を表す前記RMS値を出力するように前記RMSファームウェアを構成する工程を含む
ことを特徴とする製造方法。 - 請求項12に記載の製造方法において、
前記RMSファームウェアを前記ASICに組み込む工程が、前記デジタル信号の前記表現に対して複数のRMS演算を行うことによって異なる周波数それぞれに対応する前記物体の加速度の値を表す複数の前記RMS値を出力するように前記RMSファームウェアを構成する工程を含む
ことを特徴とする製造方法。 - 加速度センサの製造方法において、該製造方法が
半導体基板を設ける工程と、
物体の加速度に応じて変化するように構成された静電容量を有する容量性構造を含むMEMS(microelectromechanical system)デバイスを半導体基板上に形成する工程と、
前記容量性構造の静電容量の変化に少なくとも部分的に基づいて前記物体の加速度を求めるための、アナログ回路と、アナログ/デジタルコンバータ(ADC)と、RMSファームウェアとを含むASIC(application-specific integrated circuit)を半導体基板上に形成する工程と
を含み、
前記ASICを半導体基板上に形成する工程が
前記容量性構造の静電容量の変化を測定して該静電容量の変化を示すアナログ信号を生成するように前記アナログ回路を構成する工程と、
前記アナログ信号をデジタル信号に変換するように前記ADCを構成する工程と、
前記デジタル信号の表現に対して二乗平均平方根(RMS)演算を行って前記物体の加速度の値を表すRMS値を出力するように前記RMSファームウェアを構成する工程と、
少なくとも指定された期間に亘って前記RMS値が閾値以上であることに少なくとも部分的に基づいて割込信号を出力するように割込制御部を構成する工程と、
を含むことを特徴とする製造方法。 - 物体の加速度に応じて変化するように構成された静電容量を有する容量性構造を含むMEMS(microelectromechanical system)デバイスと、
前記容量性構造の静電容量の変化に少なくとも部分的に基づいて前記物体の加速度を求めるように構成されたASIC(application-specific integrated circuit)と
を含む加速度センサにおいて、
前記ASICが
特定の周波数範囲内の前記静電容量の変化を表す表現値を、入力値の二乗平均平方根(RMS)として算出し、
少なくとも指定された期間に亘って前記表現値が閾値以上であることに少なくとも部分的に基づいて割込信号を出力する
ように構成されることを特徴とする加速度センサ。 - 請求項20に記載の加速度センサにおいて、
前記ASICが
前記MEMSデバイスにドライブ信号を供給するように構成されるドライブ回路と、
前記容量性構造の静電容量の変化を表し、少なくとも部分的に前記ドライブ信号に基づく入力信号を前記MEMSデバイスから受け取るように構成される入力回路と、
前記ドライブ回路の第1ノードと前記入力回路の第2ノードとの間に結合されたキャパシタと、
前記第1および第2ノード間の前記キャパシタと直列に結合され、前記ドライブ回路と前記入力回路とを前記キャパシタを介して結合するか否かを選択的に制御可能なスイッチと
を含み、
前記ASICが、前記第2ノードの前記入力信号と前記第1ノードの前記ドライブ信号との差分を表す差分信号を算出するように構成される
ことを特徴とする加速度センサ。 - 請求項21に記載の加速度センサにおいて、
前記MEMSデバイスおよび前記ASICが単一のパッケージに収められ、
前記MEMSデバイスが、前記ドライブ信号を前記ASICの前記ドライブ回路から受け取るための入力端子を有し、
前記MEMSデバイスが、前記入力信号を前記ASICに供給するための出力端子を有し、
前記MEMSデバイスの前記入力端子と前記ASICの前記ドライブ回路とは前記単一のパッケージ内でワイヤにより互いに結合され、
前記MEMSデバイスの前記出力端子と前記ASICの前記入力回路とは前記単一のパッケージ内でワイヤにより互いに結合される
ことを特徴とする加速度センサ。 - 請求項1に記載の加速度センサにおいて、
前記割込制御部は、さらに、前記RMS値が第2の閾値以下であることに少なくとも部分的に基づいて前記割込信号を出力するように構成され、
前記閾値は、前記第2の閾値よりも大きい、
ことを特徴とする加速度センサ。 - 請求項20に記載の加速度センサにおいて、
前記ASICは、さらに、前記表現値が前記閾値よりも小さい第2の閾値以下であることに少なくとも部分的に基づいて前記割込信号を出力するように構成される、
ことを特徴とする加速度センサ。
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