JP2021519936A - 二乗平均平方根（ｒｍｓ）出力を有する加速度センサ - Google Patents

Abstract

ＲＭＳ出力を有する加速度センサを提供する。一構成例において加速度センサはＭＥＭＳデバイスとＡＳＩＣとを含む。ＭＥＭＳデバイスは、物体の加速度に応じて変化する属性を有する構造を含む。ＡＳＩＣは属性の変化に少なくとも部分的に基づいて物体の加速度を求める。ＡＳＩＣはアナログ回路と、ＡＤＣと、ファームウェアとを含む。アナログ回路は属性の変化を測定してその変化を表すアナログ信号を生成する。ＡＤＣはアナログ信号をデジタル信号に変換する。ファームウェアはＲＭＳファームウェアを含む。ＲＭＳファームウェアはデジタル信号の表現に対してＲＭＳ演算を行って物体の加速度の値を表すＲＭＳ値を出力する。

Description

本開示は加速度センサに関する。

加速度センサは物体に作用する加速度力（すなわち物体の加速度により物体に作用する力）を測定する装置である。物体の加速度とは物体の速度の変化率である。加速度力には静的加速度力と動的加速度力がある。静的加速度力の一例は、地球の引力によって物体に作用する重力である。動的加速度力は、物体の運動（例えば振動）によって生じる力である。

従来、加速度検知システムは加速度センサと、物体の加速度を求めるプロセッサとを含む。加速度センサは、測定した加速度力を表す生データ信号を生成する。プロセッサは、加速度センサからの生データ信号を処理して、物体の加速度を計算する。従来、プロセッサは加速度センサとは別体に設けられる。例えば、プロセッサは、加速度センサが形成されるチップとは別のチップに形成される。あるいは例えば、プロセッサは、加速度センサからの信号を受けて処理するコンピュータに設けられる。

従来、加速度センサは、プロセッサ無しに物体の加速度を計算することはできない。また、加速度センサとは別体のプロセッサを設けることで、従来の加速度検出システムは消費電力が大きく、必要スペースも大きい。

本開示は二乗平均平方根（ＲＭＳ）出力を有する加速度センサを扱う。例えば、後述の加速度センサの第１構成例はＭＥＭＳデバイス（microelectromechanical system）とＡＳＩＣ（application-specific integrated circuit） を含む。ＭＥＭＳデバイスは、物体の加速度に応じて変化するように構成された属性（例えば静電容量）を有する構造（容量性構造）を含む。ＡＳＩＣは、構造の属性の変化に少なくとも部分的に基づいて物体の加速度を求めるように構成される。ＡＳＩＣは、アナログ回路と、アナログ／デジタルコンバータ（ＡＤＣ）と、ＲＭＳファームウェアとを含む。アナログ回路は構造の属性の変化を測定して属性の変化を表すアナログ信号を生成するように構成される。アナログ回路（ＡＦＥ）は、ＭＥＭＳデバイスからの電荷入力を電圧に変換するように構成され、ＡＳＩＣの内部に設けられた静電容量を用いてより低ノイズな動作が可能である。ＡＤＣはアナログ信号をデジタル信号に変換するように構成される。ＲＭＳファームウェアは、デジタル信号の表現に対してＲＭＳ演算を行って物体の加速度の値を表すＲＭＳ値を出力するように構成される。

本開示はまたそのような加速度センサの製造方法も扱う。加速度センサの製造方法の第１構成例では、ＭＥＭＳデバイスとＡＳＩＣとを含む半導体パッケージが作製される。半導体パッケージを作製する工程は、物体の加速度に応じて変化するように構成された静電容量を有する容量性構造を含んだＭＥＭＳデバイスを設ける工程を含む。半導体パッケージを作製する工程はさらに、容量性構造の静電容量の変化に少なくとも部分的に基づいて物体の加速度を求めるようにＡＳＩＣを構成する工程を含む。ＡＳＩＣを構成する工程は、アナログ回路と、ＡＤＣと、ＲＭＳファームウェアとをＡＳＩＣに組み込む工程を含む。アナログ回路は、容量性構造の静電容量の変化を測定して静電容量の変化を表すアナログ信号を生成するように構成される。ＡＤＣは、アナログ信号をデジタル信号に変換するように構成される。ＲＭＳファームウェアは、デジタル信号の表現に対してＲＭＳ演算を行うことによって物体の加速度の値を表すＲＭＳ値を出力するように構成される。

加速度センサの製造方法の第２構成例では、半導体基板が設けられる。物体の加速度に応じて変化するように構成された静電容量を有する容量性構造を含むようにＭＥＭＳデバイスが半導体基板上に形成される。容量性構造の静電容量の変化に少なくとも部分的に基づいて物体の加速度を求めるようにＡＳＩＣが半導体基板上に形成される。ＡＳＩＣはアナログ回路と、ＡＤＣと、ＲＭＳファームウェアとを含む。ＡＳＩＣを半導体基板上に形成する工程は、容量性構造の静電容量の変化を測定して静電容量の変化を表すアナログ信号を生成するようにアナログ回路を構成する工程を含む。ＡＳＩＣを半導体基板上に形成する際はさらに、アナログ信号をデジタル信号に変換するようにＡＤＣを構成する工程を含む。ＡＳＩＣを半導体基板上に形成する際にはさらに、デジタル信号の表現に対してＲＭＳ演算を行うことによって物体の加速度の値を表すＲＭＳ値を出力するようにＲＭＳファームウェアを構成する工程を含む。

加速度センサの第２構成例はＭＥＭＳ（microelectromechanical system）デバイスとＡＳＩＣ（application-specific integrated circuit） とを含む。ＭＥＭＳデバイスは、物体の加速度に応じて変化するように構成された静電容量を有する容量性構造を含む。ＡＳＩＣは、容量性構造の静電容量の変化に少なくとも部分的に基づいて物体の加速度を求めるように構成される。ＡＳＩＣは、特定の周波数範囲の静電容量の変化を表す表現値を計算し、少なくとも指定された期間に亘って表現値が閾値以上であったときに割込信号を発生させるように構成される。表現値は入力値の二乗平均平方根（ＲＭＳ）の値である。

以上の概要は、以下に「詳細な説明」で説明する技術的特徴の一部を単純化して紹介するためのものである。本概要は請求項の主題に特徴的なあるいは不可欠な特徴の列挙を意図するものではなく、請求項の主題の範囲の限定を意図するものでもない。また本発明は、以下に「詳細な説明」及び／または他の部分で説明する特定の実施形態に限定されるものではない。本開示における実施形態はすべて例示的なものである。さらに他の実施形態は本開示に基づけば関連分野の当業者には明らかであろう。

添付の図面は本明細書に組み入れられて開示の一部を成し、実施形態を例示するものであって、さらには以下の説明とともに各実施形態の原理を明らかにし、開示された技術を関連分野の当業者が製造、利用することを可能にする。

は本開示の実施形態によるＲＭＳ出力を有する加速度センサの構成例を示すブロック図である。 は本開示の実施形態によるＲＭＳ出力を有する加速度センサの構成例を示すブロック図である。 は本開示の実施形態によるＲＭＳ出力を有する加速度センサの構成例を示すブロック図である。 は本開示の実施形態によるＲＭＳ出力を有する加速度センサの構成例を示すブロック図である。

は本開示の実施形態による図２に示す加速度センサのモデルの一例を示すブロック図である。

は本開示の実施形態による加速度センサにおける要部の出力信号の一例を示す波形図である。

は本開示の実施形態による加速度センサの、動作モードが異なる構成例を示すブロック図である。 は本開示の実施形態による加速度センサの、動作モードが異なる構成例を示すブロック図である。

は本開示の実施形態による加速度センサの、異なる動作モードにおけるタイミングチャートの一例である。

は本開示の実施形態における異なる動作モードでの入力加速度とＲＭＳ出力との関係を示す波形図のいくつかの例である。 は本開示の実施形態における異なる動作モードでの入力加速度とＲＭＳ出力との関係を示す波形図のいくつかの例である。 は本開示の実施形態における異なる動作モードでの入力加速度とＲＭＳ出力との関係を示す波形図のいくつかの例である。 は本開示の実施形態における異なる動作モードでの入力加速度とＲＭＳ出力との関係を示す波形図のいくつかの例である。

は本開示の実施形態による加速度センサにおける、フィルタリング／ＲＭＳ機能ブロックのポートの一構成例を示す表である。 は本開示の実施形態による加速度センサにおける、フィルタリング／ＲＭＳ機能ブロックのポートの一構成例を示す表である。

は本開示の実施形態における、上に図１２および図１３を参照して説明したフィルタリング／ＲＭＳ機能ブロックのブロック図である。

は本開示の実施形態における、図１４に示す各フィルタのブロック図である。 は本開示の実施形態における、図１４に示す各フィルタのブロック図である。

は本開示の実施形態における信号マッピングの一例を示す表である。 は本開示の実施形態における信号マッピングの一例を示す表である。

は本開示の実施形態による加速度センサの製造方法を示すフローチャートである。 は本開示の実施形態による加速度センサの製造方法を示すフローチャートである。

は本開示の実施形態による製造システムの一構成例を示すブロック図である。

は様々な実施形態の実装に使用可能なコンピューティングシステムのブロック図である。

は本開示の実施形態におけるデジタル出力とＲＭＳ出力との対応を示す波形図の一例である。

は本開示の実施形態による加速度センサの一構成例を示すブロック図である。

は本開示の実施形態による加速度センサのタイミングチャートの一例を示す。

は本開示の実施形態による加速度センサに含まれ得るデジタル信号プロセッサ（ＤＳＰ）の一構成例を示すブロック図である。

は本開示の実施形態による加速度センサの底面斜視図である。

は本開示の実施形態による加速度センサの上面斜視図である。

は本開示の実施形態による加速度センサの一部の上面斜視図である。

本開示に記載の技術の特徴および効果は添付の図面を参照した以下の詳細な説明から明らかになろう。図面において、対応する構成要素は類似する参照符号により参照される。図面において一般に、類似する参照符号は同一、機能的に同様、および／または構成上同様な構成要素を指す。図面において、構成要素が最初に示される図面の番号がその構成要素の参照符号の左端の桁に示される。

Ｉ． はじめに
以下の詳細な説明においては、本発明の例示的な実施形態を描いた添付の図面が参照される。ただし、本発明の範囲はそれらの実施形態によって限定されるものではなく、別紙の請求項によって定義されるものである。したがって添付の図面に描かれた実施形態を変形して得られる、図示された内容を超える実施形態も本発明の範囲に含まれ得る。

本明細書において、「実施形態」「構成例」「実装例」などの説明は、当該の実施形態などが特定の特徴、構成、または特性を備え得ることのみを意味し、必ずしも当該の特徴、構成、または特性がすべての実施形態などに含まれることを意味するものではない。また、同一の呼称が必ずしも同一の実施形態などを指すものではない。さらに、ある実施形態に関して特定の特徴、構成、または特性が言及される場合に、当該の特徴、構成、または特性を他の実施形態において実装することは、そのような明示的な言及がなくとも、関連分野の当業者の裁量の範囲内であると理解されるべきである。
ＩＩ． 実施形態

本開示で説明する加速度センサの各構成例によれば、二乗平均平方根（ＲＭＳ）出力が得られる。例えば、一構成例において加速度センサは、ＭＥＭＳ （microelectromechanical system） デバイスなどのモーションセンサと、ＡＳＩＣ（application-specific integrated circuit）とを含む。モーションセンサ（例えばＭＥＭＳデバイス）は、物体の加速度に応じて変化するように構成された属性（例えば静電容量）を有する構造（例えば容量性構造）を含む。ＡＳＩＣは、構造の属性の変化に少なくとも部分的に基づいて物体の加速度を求めるように構成される。ＡＳＩＣはアナログ回路と、アナログ／デジタルコンバータ（ＡＤＣ）と、ＲＭＳファームウェアとを含む。アナログ回路は、構造の属性の変化を測定して属性の変化を表すアナログ信号を生成するように構成される。ＡＤＣはアナログ信号をデジタル信号に変換するように構成される。ＲＭＳファームウェアはデジタル信号の表現に対してＲＭＳ演算を行って物体の加速度の値を表すＲＭＳ値を出力するように構成される。

本開示に記載の技術によれば、物体の加速度を求める従来の技術と比べて、様々な利点が得られる。例えば、本開示に記載の技術によれば、物体の加速度を計算するための計算量を少なくできる。本開示に記載の技術によれば、ＲＭＳ演算の機能を、モーションセンサならびにＡＳＩＣが形成されるチップに、および／またはモーションセンサならびにＡＳＩＣの両方が収容される半導体パッケージに、組み込むことができる。その結果、本開示に記載の技術によれば、加速度センサの内部で生成された生データの後処理を行うために外付けのマイクロプロセッサをしばしば必要とする従来の加速度測定システムと比べて、必要とするスペースを小さくできる（スペースファクターを小さくできる）。本開示に記載の技術によれば、従来の加速度測定システムと比べて、動作に必要な電力を小さくできる。例えば、物体の加速度の測定には、１つのチップで対処できる以上の複雑な計算を行いその分電力を消費するコンピュータがしばしば用いられる。本開示に記載の技術によれば、従来の加速度測定システムと比べて、加速度センサが形成されるチップに外付けされるマイクロプロセッサと必ずしも多くの情報を（通信バスを介して）やり取りする必要がない。例えば、必要のない情報は、それ以外の（つまり、必要な）情報のチップ外部とのやり取りに先立って除外しておくことができる。本開示に記載の技術によれば、物体の加速度を表すＲＭＳ値を生成する際に考慮する周波数の数を減らすために有限インパルス応答（ＦＩＲ）フィルタを用いてもよい。

本開示に記載の技術によれば、従来の加速度測定システムと比べて高解像度で物体の加速度を算出できる。例えばデジタルフィルタにおけるＦＩＲフィルタの出力がｎビットの場合、内部計算の一部をｎビットを超えるビット数で行うことができる。本開示に記載の技術によれば、従来の加速度測定システムと比べて、処理後データに持ち込まれる量子化ノイズおよび／または計算誤差を少なくできる。本開示に記載の技術によれば、従来の加速度測定システムと比べて、物体の加速度を求めるために生成されるデータを多くできる。加速度センサのデータ経路は固定のデータ幅を有し得るが、加速度センサに設けられる各フィルタのコーナー周波数に依存して、各フィルタは固定のデータ幅の全幅を必ずしも必要としない。例えば、あるフィルタのコーナー周波数がサンプルレートの１／２６００程度であれば、データ経路の全幅が必要になり得る。しかし当該フィルタが比較的広い帯域を有しているのであれば、その帯域対して過剰なビットを有していることがある。過剰なビットを有していることにより、そのフィルタは計算をより高精度に行える。本開示に記載の技術によれば、従来の加速度センサに比べて、ユーザーは加速度センサ内の各フィルタをより自由に構成できる。例えば、本開示に記載の加速度センサによれば、ユーザーは単にあらかじめ定められたいくつかのフィルタ特性から選択するのではなく、加速度センサに設けられたフィルタの係数の値を選択することができる。各フィルタを、対象周波数範囲が狭くなるように構成することができる。

本開示に記載の加速度センサの各構成例は、ＲＭＳ値を直接出力することができる。例えば、加速度センサの出力を、二乗平均平方根（ＲＭＳ）広帯域加速度値とすることができる。一構成例において加速度センサは、ＭＥＭＳデバイスと、ＭＥＭＳデバイスを直接測定するためのアナログ回路と、ＲＭＳ値を求めるための構成要素（例えば、ファームウェア、ソフトウェア、および／またはハードウェア回路）とを含む。構成要素はアナログ回路と同じＡＳＩＣ上に、かつ／またはアナログ回路と同じ半導体パッケージ内に、集積することができる。

従来、加速度センサは装置の加速度の表示値を過渡的な形で出力する。例えば、装置が振動している場合、振動を表す正弦波が生成され得る。正弦波の表現をプロセッサに入力して処理することができるが、これにはかなりの電力と時間がかかることがある。従来の加速度センサの中に、振動量を表す単一のＲＭＳ値を出力するものはない。本開示に記載の加速度センサの構成例においては、加速度センサに、装置の振動量を表す単一の値を出力するのに必要なすべてのフィルタおよび数学的計算機能が組み込まれている（例えば単一のチップに）。

図１は本開示の一実施形態による、ＲＭＳ出力を有する加速度センサ１００の一構成例のブロック図である。図１に示すように、加速度センサ１００は、ＭＥＭＳ （microelectromechanical system） デバイス１０２などのモーションセンサと、ＡＳＩＣ（application-specific integrated circuit）１０４とを含む。ＭＥＭＳデバイス１０２は、物体の加速度に応じて変化するように構成された属性（例えば静電容量）を有する構造（例えば容量性構造）１０６を含む。ＡＳＩＣ１０４は、構造１０６の属性の変化に少なくとも部分的に基づいて物体の加速度を求めるように構成される。ＡＳＩＣ１０４はアナログ回路１０８と、アナログ／デジタルコンバータ（ＡＤＣ）１１０と、ファームウェア１１２とを含む。アナログ回路１０８は構造１０６の属性の変化を測定して属性の変化を表すアナログ信号１１８を生成するように構成される。ＡＤＣ１１０はアナログ信号１１８をデジタル信号１２０に変換するように構成される。ファームウェア１１２はＲＭＳファームウェア１１６を含む。言うまでもなく、ファームウェア１１２は、加速度センサ１００にハードコードされたロジックを含んでよく、そうすれば加速度センサ１００はより効率よく動作する。ＲＭＳファームウェア１１６は、デジタル信号１２０の表現に対して二乗平均平方根（ＲＭＳ）演算を行って物体の加速度の値を表すＲＭＳ値１１４を出力するように構成される。デジタル信号１２０の表現とは、例えば、何の処理も施さないデジタル信号１２０そのもの、該デジタル信号にフィルタリングを施したもの、デジタル信号１２０の平均値（例えば、デジタル信号１２０の移動平均、ダウンサンプリング平均、もしくはダウンサンプリング移動平均）、またはデジタル信号１２０の他の適切な表現である。ＲＭＳ値１１４には、フィルタリングを施しても施さなくてもよい。

一実施形態において、ＲＭＳファームウェア１１６は、デジタル信号１２０の表現に対して複数のＲＭＳ演算を行うことによって異なる周波数それぞれに対応する物体の加速度の値を表す複数のＲＭＳ値を出力するように構成される。ＲＭＳ演算は連続ＲＭＳ演算、スライドＲＭＳ演算、または再同期ＲＭＳ演算として実装できるが、これは実施形態の範囲を限定するものではない。

他の一実施形態において、ＲＭＳファームウェア１１６は、ＲＭＳ値１１４が閾値に達することに少なくとも部分的に基づいて割込信号を発生させるように構成される。例えば、ＲＭＳファームウェア１１６はそのような割込信号を、ＲＭＳ値１１４が第１閾値以下になることに少なくとも部分的に基づいて発生させることができる。あるいは例えば、ＲＭＳファームウェア１１６はそのような割込信号を、ＲＭＳ値１１４が第２閾値以上になることに少なくとも部分的に基づいて、発生させることができる。例えば、第２閾値は第１閾値より大きくてよい。

言うまでもなく、ＲＭＳファームウェア１１６に関連して上に述べたＲＭＳ演算に代えて、分散演算を行ってもよい。

一実施形態において、アナログ回路１０８、ＡＤＣ１１０、およびファームウェア１１２は共通の（例えば、単一の）半導体チップ上に実装される。他の一実施形態において、ＭＥＭＳデバイス１０２およびＡＳＩＣ１０４は、破線枠１０５で示すように、共通の半導体チップ上、すなわち共通の基板上、に実装され、かつ／または単一のパケージ内に収納される。

加速度センサ１００は任意の適切な種類の加速度測定システム（例えば振動センサ）に組み込むことができる。例えば、加速度センサを振動センサに組み込んで、機械（例えばモーター）の状態を監視することができる。この例では、加速度センサ１００が測定する機械の振動の程度から、その機械が不具合を起こしそうな（動作を停止しそうな）時期を知ることができる。加速度センサ１００を含んだ振動センサは、例えば、時間領域加速度よりも周波数領域加速度の把握が重要なアプリケーションで利用できる。振動センサには内部フィルタを設けて特定の周波数範囲の感度が高くなるように構成することができる。例えば、加速度センサ１００に、設定された範囲内の振動のＲＭＳ値を表示させることができる。

言うまでもなく、加速度センサ１００は図１に示す構成要素をすべて含む必要なはい。また、加速度センサ１００は図１に示す構成要素に加えて、あるいはそれに代えて、どのような構成要素を含んでもよい。例えば、加速度センサは１以上のアナログおよび／またはデジタルフィルタを含んでもよい。１以上のフィルタを含んだ加速度センサ１００であれば、フィルタリングと、一定期間に亘る所定間隔の一連のＲＭＳ値の計算とを組み合わせて、物体の加速度の広帯域値を直接出力できる。図２にデジタルフィルタ２２２を含む加速度センサ２００の例を示す。また、図３にアナログフィルタ３３０を含む加速度センサ３００の例を示す。

図２に示すように、加速度センサはＭＥＭＳデバイス２０２とＡＳＩＣ２０４とを含む。ＭＥＭＳデバイス２０２は構造２０６を含む。ＡＳＩＣ２０４はアナログ回路２０８と、ＡＤＣ２１０と、ファームウェア２１２とを含む。ＭＥＭＳデバイス２０２、構造２０６、アナログ回路２０８、およびＡＤＣ２１０は、図１のＭＥＭＳデバイス１０２、構造１０６、アナログ回路１０８、およびＡＤＣ１１０と同様に動作する。ファームウェア２１２はデジタルフィルタ２２２とＲＭＳファームウェア２１６とを含む。デジタルフィルタ２２２は、デジタル信号にフィルタリングを施してフィルタリングされたデジタル信号をＲＭＳファームウェア２１６による処理のために出力するように構成される。例えば、デジタルフィルタ２２２は、デジタル信号をＲＭＳファームウェア２１６の出力データレート（ＯＤＲ）以上のサンプリング周波数でサンプリングするように構成することができる。あるいは例えば、デジタルフィルタ２２２は、デジタル信号をＲＭＳファームウェア２１６の出力データレートの整数倍以上のサンプリング周波数でサンプリングするように構成することができる。整数倍とは例えば、２倍、３倍、４倍、５倍、または６倍であり得る。ＲＭＳファームウェア２１６はフィルタリングされたデジタル信号に対してＲＭＳ演算を行って物体の加速度の値を表すＲＭＳ値２１４を出力するように構成される。

図２に示すデジタルフィルタ２２２は有限インパルス応答（ＦＩＲ）フィルタ２２６と、１以上の無限インパルス応答フィルタ（ＩＩＲ）２２８とを含むが、これは例示であって限定を意図しない。言うまでもなく、デジタルフィルタ２２２は必ずしもＦＩＲフィルタ２２６および／またはＩＩＲフィルタ２２８を含む必要はない。ＦＩＲフィルタ２２６はデジタル信号２２０の移動平均をダウンサンプリングしてダウンサンプリング移動平均（ＤＳＲＡ）信号２２４を出力するように構成される。ＩＩＲフィルタ２２８はデジタルフィルタ２２２の周波数特性を変化させる。例えば、ＩＩＲフィルタ２２８はＤＳＲＡ信号２２４の波形を変化させことができる。ＦＩＲフィルタ２２６およびＩＩＲフィルタ２２８をデジタルフィルタ２２２に含める場合、ＲＭＳファームウェア２１６はＤＳＲＡ信号２２４に対してＲＭＳ演算を行ってＲＭＳ値２１４を出力する。

一実施形態において、ＩＩＲフィルタ２２８は少なくとも１つのバターワース（Butterworth）フィルタ、少なくとも１つのベッセル（Bessel）フィルタ、および／または少なくとも１つのチェビシェフ（Chebyshev）フィルタを含む。ＩＩＲフィルタ２２８に含まれる各フィルタは任意の適切な次数のものでよい（例えば、１次、２次、または３次）。各フィルタはバンドパス（帯域通過）フィルタ、バンドリジェクト（帯域阻止）フィルタ（バンドストップフィルタとも言う）、ハイパス（高域通過）フィルタ、ローパス（低域通過）フィルタ、またはこれらの組み合わせであってよい。例えば、ＩＩＲフィルタ２２８は、特定の（例えば予め定められた）周波数帯域内の周波数を通過させる（例えば、特定の周波数帯域外の周波数を阻止する）帯域通過フィルタを含んでよい。あるいは例えば、ＩＩＲフィルタ２２８は、特定の（例えば予め定められた）周波数帯域内の周波数を阻止する（例えば、特定の周波数帯域外の周波数を通過させる）帯域阻止フィルタを含んでよい。

他の一実施形態において、ＩＩＲフィルタ２２８は複数のＩＩＲフィルタを含む。この例において、各ＩＩＲフィルタはユーザーによってプログラム可能な係数群を有し、この係数群が複数の数値群を有し得る。この例においてはまた、第１の数値群によって第１のＩＩＲフィルタがバターワースフィルタとして機能する。この例においてはさらに、第２の数値群によって第２のＩＩＲフィルタがベッセルフィルタとして機能する。

一実施形態において、ＦＩＲフィルタ２２６は、ＲＭＳファームウェア２１６の出力データレート以上のサンプリング周波数でデジタル信号２２０の移動平均をサンプリングするように構成される。他の一実施形態において、ＦＩＲフィルタ２２６は、ＲＭＳファームウェア２１６の出力データレートの２倍以上のサンプリング周波数でデジタル信号２２０の移動平均をサンプリングする。さらに他の一実施形態において、ＦＩＲフィルタ２２６は、ＲＭＳファームウェア２１６の出力データレートの４倍以上のサンプリング周波数でデジタル信号２２０の移動平均をサンプリングする。

言うまでもなく、デジタルフィルタ２２２に関して上に述べたいずれのフィルタリング機能もアナログフィルタによって行ってよい。例えば、図３の加速度センサ３００はＭＥＭＳデバイス３０２とＡＳＩＣ３０４とを含む。ＭＥＭＳデバイス３０２は構造３０６を含む。ＡＳＩＣ３０４はアナログ回路３０８と、アナログフィルタ３３０と、ＡＤＣ３１０と、ファームウェア３１２とを含む。ＭＥＭＳデバイス３０２、構造３０６、アナログ回路３０８、およびＡＤＣ３１０は、図１のＭＥＭＳデバイス１０２、構造１０６、アナログ回路１０８、およびＡＤＣ１１０と同様に動作する。ＡＳＩＣ３０４はさらに、アナログ回路３０８とＡＤＣ３１０との間に結合されたアナログフィルタ３３０を含む。アナログフィルタ３００は、アナログ回路３０８が出力するアナログ信号にフィルタリングを施すように構成される。例えば、図２のデジタルフィルタ２２２がデジタル信号２２０に対して行ういかなるフィルタリング処理もアナログフィルタ３３０によってアナログ信号３１８に対して行われてよい。図示のファームウェア３１２はデジタルフィルタ３２２とＲＭＳフィルタ３１６とを含むが、これは例示であって限定を意図しない。言うまでもなく、ファームウェア３１２は必ずしもデジタルフィルタ３２２を含まなくてよい。デジタルフィルタ３２２は、図２のデジタルフィルタに関して上に述べたいかなるフィルタリング処理も行うように構成できる。ＲＭＳファームウェアは、図１のＲＭＳファームウェア１１６および／または図２のＲＭＳファームウェア２１６に関して上に述べたいかなる処理も行うように構成できる。

図４は本開示の一実施形態による、ＲＭＳ出力を有する加速度センサ４００の他の一構成例のブロック図である。図４に示すように、加速度センサ４００はＡＤＣ４１０と、デジタルフィルタ４２２と、ＲＭＳファームウェア４１６とを含む。デジタルフィルタ４２２はＦＩＲフィルタ４２６と、第１ＩＩＲフィルタ４２８ａと、第２ＩＩＲフィルタ４２８ｂとを含む。ＡＤＣ４１０およびＦＩＲフィルタ４２６は、図２を参照して上に説明したＡＤＣ２１０およびＦＩＲフィルタ２２６と同様に動作する。第１ＩＩＲフィルタ４２８ａは第１係数群４３８ａによって定義される。第２ＩＩＲフィルタ４２８ｂは第２係数群４３８ｂによって定義される。第１および第２ＩＩＲフィルタ４２８ａ、４２８ｂはそれぞれ任意の適切な種類のフィルタ（ベッセルフィルタ、チェビシェフフィルタ、またはバターワースフィルタ）であってよい。例えば、バターワースフィルタを用いれば、カットオフ周波数において比較的急峻ななカットオフ特性が得られる。ベッセルフィルタを用いれば、通過帯域においてほぼリニアな位相特性が得られる。図４に示す加速度センサ４００は二つのＩＩＲフィルタ４２８ａ、４２８ｂを含むが、これは例示であって限定を意図しない。第１および第２ＩＩＲフィルタ４２８ａ、４２８ｂの第１ならびに第２係数群係数群４３８ａ、４３８ｂおよび入力レートデータ（ＩＤＲ）を知ることで、第１および第２ＩＩＲフィルタ４２８ａ、４２８ｂのコーナー周波数が設定できる。第１および第２ＩＩＲフィルタ４２８ａ、４２８ｂのＩＤＲはＦＩＲフィルタ４２６の出力データレート（ＯＲＤ）と同じである。ＦＩＲフィルタ４２６のＯＤＲとは、ＦＩＲフィルタ４２６がデータを生成するレートである。言うまでもなく、加速度センサ４００は任意の適切な数（例えば０、１、２、３、４、５、６、…）のフィルタを含んでよい。第１および第２ＩＩＲフィルタ４２８ａ、４２８ｂをＦＩＲフィルタ４２６に組み込んでもよいが、これは実施形態の範囲を限定するものではない。

第１および第２ＩＩＲフィルタ４２８ａ、４２８ｂはそれぞれ任意の適切な極数を有してよい。例えば、第１および第２ＩＩＲフィルタ４２８ａ、４２８ｂはそれぞれ、１極フィルタ、２極フィルタ、その他のいずれであってもよい。一例として、第１ＩＩＲフィルタ４２８ａが２極フィルタで、第２ＩＩＲフィルタ４２８ｂが１極フィルタであってもよいし、その逆であってもよい。極数は、加速度センサ４００に所望される性能に依存する設計事項である。極数は多いほうが周波数分離が良好になるが、少ないほうがフォームファクターが下がり、サイズの最適化につながる。

ＲＭＳファームウェア４１６は分散ロジック４３０と割込ロジック４４０とを含む。分散ロジック４３０は、第１入力“ａ”と第２入力“ｂ”について分散“ｖ”を算出するように構成される。図４において、第１および第２入力は第２ＩＩＲフィルタ４２８ｂの入力および第２ＩＩＲフィルタ４２８ｂの出力に結合されているが、これは例示であって限定を意図しない。第１および第２入力はそれぞれ、加速度センサ４００内の任意の適切なノード（例えばＦＩＲフィルタ４２６の出力、第１ＩＩＲフィルタ４２８ａの入力、第１ＩＩＲフィルタ４２８ａの出力、第２ＩＩＲフィルタ４２８ｂの入力、第２ＩＩＲフィルタ４２８ｂの出力、など）に結合され得る。割込ロジック４４０は、分散“ｖ”を「復帰（ウェイクアップ）」閾値（ＷＵＦＴＨ）に相当する上側基準４３４および「待機（スリープ）」閾値（ＢＴＳＴＨ）に相当する下側基準４３６のそれぞれと比較する。割込ロジック４４０は、分散“ｖ”が上側基準４３４を超えるかまたは下側基準４３６に満たないかに少なくとも部分的に基づいて割り込みを発生させる。分散“ｖ”が上側基準４３４を超えることは、物体の振動がＷＵＦＴＨを超えることを意味する。分散“ｖ”が下側基準４３６に満たないことは、物体の振動がＢＴＳＴＨに満たないことを意味する。

ＡＤＣ４１０が出力するデジタル信号を加速度センサ４００がダウンサンプリングする場合、ダウンサンプリングレートがより広い範囲を必要とするときに追加ビットが使えるように加速度センサを構成することができる。ＯＤＲが閾レート（例えば０．７８ヘルツ（Ｈｚ））未満であれば、デジタルフィルタ４２２用のイネーブル／ディセーブルビットを追加ビットとして利用することができる。

図５は本開示の一実施形態による、図４に示す加速度センサ４０のモデル５００の一例のブロック図である。このモデル５００は転送機能５０２と、第１加算器５０４と、離散ＦＩＲフィルタ５２６と、タップ遅延５０６と、第１ホールドロジック５０８と、ローパスフィルタ（ＬＰＦ）５２８ａと、ハイパスフィルタ（ＨＰＦ）５２８ｂと、スコープ５１０と、ＲＭＳロジック５１６とを含む。転送機能５０２は入力信号５１２に処理を施す。例えば、入力信号５１２はチャープ信号であり、転送機能５０２はｎｕｍ（ｓ）／ｄｅｎ（ｓ）と表される。第１加算器５０４は転送機能５０２の出力と定数５１４とを加算する。離散ＦＩＲフィルタ５２６は第１加算器５０４の出力にフィルタリングを施してタップ遅延５０６に入力する。第１ホールドロジック５０８は第１加算器５０４の出力をホールドしてＬＰＦ５２８ａに入力する。ＬＰＦ５２８ａは第１ゲインロジック５２２ａと第２離散ロジックフィルタ５２４ａとを含む。第１ゲインロジック５２２ａは第１ホールドロジック５０８の出力を増幅し、その結果に第２離散ロジックフィルタ５２４ａがフィルタリングを施す。ＨＰＦ５２８ｂは第２ゲインロジック５２２ｂと第３離散フィルタ５２４ｂとを含む。第２ゲインロジック５２２ｂはＬＰＦ５２８ａの出力を増幅し、その結果に第３離散ロジックフィルタ５２４ｂがフィルタリングを施す。

ＲＭＳロジックは第２加算器５３０と、第１計算機能ロジック５３２と、絶対値ロジック５３４と、第１メモリ５３６と、第２メモリ５３８と、第３加算器５４０と、スイッチ５４２と、パルスジェネレータ５４４と、第２計算機能ロジック５４６と、除算器５４８と、第２ホールドロジック５５０と、平方根ロジック５５２とを含む。第２加算器５３０はＬＰＦ５２８ａの出力とＨＰＦ５２８ｂの出力とを加算する。第１計算機能ロジック５３２は第２加算器５３０の出力の二乗を求める。絶対値ロジックは第１計算機能ロジック５３２の出力の絶対値を求める。第３加算器５４０は絶対値ロジック５３４の出力と、第１メモリ５３６の出力と、第２メモリ５３８の出力とを加算する。第１メモリは第３加算器５３６の出力を記憶する。第２メモリはスイッチ５４２の出力を記憶する。パルスジェネレータ５４４は、スイッチ５４２の動作を制御するパルスを生成する。スイッチは各パルスの持続時間中はオンとされ、パルス間ではオフとされる。スイッチ５４２へは他に、第３加算器５４０の出力と、ゼロ値の定数５５４も入力される。第２計算機能ロジック５４６は入力値５５６の二乗を求める。除算器５４８は第３加算器５４０の出力を第２計算機能ロジック５４６の出力で除す。第２ホールドロジック５５０は除算器５４８の出力をホールドして平方根ロジック５５２に入力する。平方根ロジック５５２は第２ホールドロジック５５０の出力の平方根を求める。スコープには、第１加算器５０４の出力と、ＬＰＦ５２８ａの出力と、ＨＰＦ５２８ｂの出力と、平方根ロジック５５２の出力とが入力され、これによりユーザーはモデル５００を観察することができる。

図６は本開示の実施形態による加速度センサにおける要部の出力信号６０２、６０４、６０６、６０８の一例を示す波形図である。出力信号６０２はＭＥＭＳデバイス内の構造（例えば図１のＭＥＭＳデバイス１０２内の構造１０６）の属性の変化の一例を示している。例えば、出力信号４０２は図５に示す第１加算器５０４の出力に相当する。出力信号６０４は第１フィルタ（例えば図４の第１フィルタ４２８ａまたは図５のＬＰＦ５２８ａ）の出力の一例を示している。出力信号６０６は第２フィルタ（例えば図４の第２フィルタ４２８ｂまたは図５のＨＰＦ５２８ｂ）の出力の一例を示している。出力信号６０８はＲＭＳファームウェア（例えば図１のＲＭＳファームウェア１１６または図５のＲＭＳロジック５１６）の出力の一例を示している。例えば、出力信号６０８は、異なる周波数に対応する一連のＲＭＳ値を表す。

図７Ａおよび図７Ｂは本開示の実施形態による加速度センサの、動作モードが異なる構成例７００、７５０を示すブロック図である。図７Ａおよび図７Ｂに示すように、加速度センサ７００、７５０はそれぞれＡＤＣ７１０と、ＦＩＲフィルタ７２６と、第１ＩＩＲフィルタ７２８ａと、第２ＩＩＲフィルタ７２８ｂと、ＲＭＳファームウェア７１６と、割込ロジック７４０と、出力レジスタ７５６とを含む。ＲＭＳファームウェア７１６は二乗ロジック７３２と、平均ロジック７５４と、平方根ロジック７５２とを含む。ＡＤＣ７１０、ＦＩＲフィルタ７２６、第１ＩＩＲフィルタ７２８ａ、第２ＩＩＲフィルタ７２８ｂ、および割込ロジック７４０は、図４のＡＤＣ４１０、ＦＩＲフィルタ４２６、第１ＩＩＲフィルタ４２８ａ、第２ＩＩＲフィルタ４２８ｂ、および割込ロジック４４０と同様に動作する。二乗ロジック７３２は入力された各データ点を二乗して二乗されたデータ点を出力する。平均ロジック７５４は、二乗ロジック７３２から入力された所定数の二乗されたデータ点の平均を求めて平均値を出力する。平方根ロジック７５２は平均値の平方根を求めてＲＭＳ値を出力する。出力レジスタ７５６は、動作モードに応じてＲＭＳファームウェア７１６の出力または第２ＩＩＲフィルタ７２８ｂの出力を記憶する。例えば、図７Ａの加速度センサ７００では、出力レジスタ７５６は第１動作モードに応じてＲＭＳファームウェア７１６の出力を記憶する。図７Ｂの加速度センサ７５０では、出力レジスタ７５６は第２動作モードに応じて第２ＩＩＲフィルタ７２８ｂの出力を記憶する。

図８は本開示の実施形態による加速度センサの、異なる動作モードにおけるタイミングチャート８０２、８０４、８０６である。加速度センサはＡＤＣと、デジタルフィルタと、ＲＭＳファームウェアとを含む。いずれのタイミングチャート８０２、８０４、８０６においても、ＡＤＣが出力するデジタル信号の周波数は２５．６ｋＨｚであるが、これは例示であって限定を意図しない。

第１のタイミングチャート８０２は加速度センサのフルパワーモードでの動作に対応する。フルパワーモードでは、図８を参照して説明する諸モードのうちで最大の電流と最良のフィルタリング性能（すなわち最小のエイリアシング）を得ることができる。第１のタイミングチャート８０２において、デジタルフィルタは常に有効状態（enabled）にあり、これはデジタルフィルタの動作を制御する制御信号のデューティー比が１００％であることに相当する。このモードにおいて、デジタルフィルタはデジタル信号の周波数の１／８の周波数（すなわち（２５．６ｋＨｚ）／８＝３．２ｋＨｚ）でデジタル信号のサンプリングを行う。したがってデジタルフィルタの「フィルタリング周波数」は３．２ｋＨｚということになる。このモードにおいて、ＲＭＳファームウェアのＯＤＲはフィルタリング周波数の１／４（すなわち（３．２ｋＨｚ）／４＝０．８ｋＨｚ＝８００Ｈｚ）である。

第２のタイミングチャート８０４は加速度センサの低電力・低周波数モードでの動作に対応する。低電力・低周波数モードでは、比較的低周波数のフィルタ係数に対応するサンプリングを行うことができる。このモードではフィルタ係数を、比較的大きなサンプリング周波数分離および／またはコーナー周波数分離に対して適切となるように保つことができる。第２のタイミングチャート８０４において、デジタルフィルタの制御信号の周波数およびデジタルフィルタのフィルタリング周波数はいずれもデジタル信号の周波数の１／８（すなわち（２５．６ｋＨｚ）／８＝３．２ｋＨｚ）である。このモードにおいて、ＲＭＳファームウェアのＯＤＲはフィルタリング周波数の１／４（すなわち（３．２ｋＨｚ）／４＝０．８ｋＨｚ＝８００Ｈｚ）である。

第３のタイミングチャート８０６は加速度センサの低電力・高周波数モードでの動作に対応する。低電力・高周波数モードでは、比較的高周波数のフィルタ係数に対応するサンプリングを行うことができる。このモードでは、サンプリングレートを比較的高く保って、高いフィルタコーナーにおけるエイリアシングを低減することができる。第３のタイミングチャート８０６において、制御信号の周波数とＲＭＳファームウェアのＯＤＲはいずれもデジタル信号の周波数の１／３２（すなわち（２５．６ｋＨｚ）／３２＝０．８ｋＨｚ＝８００Ｈｚ）である。このモードにおいて、デジタルフィルタのフィルタリング周波数はデジタル信号の周波数（すなわち２５．６ｋＨｚ）に等しい。

図９〜図１２は本開示の実施形態における異なる動作モードでの入力加速度とＲＭＳ出力との関係を示す波形図９００、１０００、１１００、１２００のいくつかの例である。波形図９００、１０００は、図８のタイミングチャート８０２を参照して上に説明したフルパワーモードの実装例を示す。波形図１１００は、図８のタイミングチャート８０４を参照して上に説明した低電力・低周波数モードの実装例を示す。波形図１２００は、図８のタイミングチャート８０６を参照して上に説明した低電力・高周波数モードの実装例を示す。図９〜図１２のいずれにおいても、入力加速度は物体の物理的な振動を表す。図９〜図１２のいずれにおいても、ＲＭＳ出力は周波数スペクトル内の異なる周波数に対応する一連のＲＭＳ値である。図９〜図１２のそれぞれに描かれた動作モードは、対応する周波数範囲に合わせて較正された１群のフィルター設定に対応する。例えば、図９において、ハイパスフィルタ（ＨＰＦ）のコーナー周波数は１０Ｈｚ、ローパスフィルタ（ＬＰＦ）のコーナー周波数は２０００Ｈｚである。図１０において、ＨＰＦのコーナー周波数は１００Ｈｚで、ＬＰＦのコーナー周波数は２００Ｈｚである。図１１において、ＨＰＦのコーナー周波数は５Ｈｚで、ＬＰＦのコーナー周波数は５０Ｈｚである。図１２において、ＨＰＦのコーナー周波数は５００Ｈｚで、ＬＰＦのコーナー周波数は２０００Ｈｚである。

図１３および図１４は本開示の実施形態による加速度センサにおけるフィルタリング／ＲＭＳ機能ブロック（例えば図４の加速度センサ４００におけるフィルタ４２８ａ、４２８ｂおよびＲＭＳファームウェア４１６）のポートの一構成例を示す表１３００、１４００である。フィルタリング／ＲＭＳ機能ブロックは構成自在にするとよい。例えば、フィルタリング／ＲＭＳ機能ブロックは、ローパスフィルタとしてのみ構成可能かつ迂回可能な２次無限インパルス応答（ＩＩＲ）フィルタを含むとよい。本例において、フィルタリング／ＲＭＳ機能ブロックはさらに、ローパスフィルタまたはハイパスフィルタとして構成可能かつ迂回可能な２次無限インパルス応答（ＩＩＲ）フィルタを含むとよい。本例において、フィルタリング／ＲＭＳ機能ブロックはさらに、ウィンドウサイズが設定可能なＲＭＳ演算ブロックを含むとよい。本例において、フィルタリング／ＲＭＳ機能ブロックは二つの設定可能出力を有する。

図１５は本開示の一実施形態における、図１３および図１４を参照して上に説明したフィルタリング／ＲＭＳ機能ブロック１５００のブロック図である。フィルタリング／ＲＭＳ機能ブロック１５００は、第１フィルタ１５２８ａと、第２フィルタ１５２８ｂと、ＲＭＳウィンドウロジック１５１６とを含む。第１フィルタ１５２８ａ、第２フィルタ１５２８ｂ、およびＲＭＳウィンドウロジック１５１６はそれぞれ、図４を参照して上に説明した第１ＩＩＲフィルタ４２８ａ、第２ＩＩＲフィルタ４２８ｂ、およびＲＭＳファームウェア４１６と同様に動作するが、これは実施形態の範囲を限定するものではない。

図１６および図１７は本開示の一実施形態におけるフィルタ１６００、１７００のブロック図である。フィルタ１６００、１７００は、図１５に示すフィルター１５２８ａ、１５２８ｂの実装例である。図１８および図１９は本開示の実施形態における信号マッピングの一例を示す表１８００、１９００である。例えば、図１６および図１７に示すように、信号ｒｍｓ＿ｆ１＿ｉｓｈ＿ｍａｐおよびｒｍｓ＿ｆ２＿ｉｓｈ＿ｍａｐが、図１８に示す入力ｒｍｓ＿ｆ１＿ｉｓｈおよびｒｍｓ＿ｆ２＿ｉｓｈがら生成される。信号ｒｍｓ＿ｆ２＿ｏｓｈのマッピングは図１９に示す。

フィルタ１６００、１７００の係数設定値を決定する方法の一例を以下に説明する。
フィルタ１６００

フィルタの実装における一般形は下に述べるような伝達関数を有する。フィルタ１６００について、所望の伝達関数は次のような形式で得られる。

Ａ、ＢおよびＣは正の値であり、さらに以下に述べる条件を満たすとよい。上に示した伝達関数からフィルタ係数設定を決定する手順の一例は次のとおりである：
１．任意の周波数

における最大の大きさ（の絶対値）を求め、この最大値を、

における大きさ（の絶対値）が所望の周波数範囲（例えば全周波数）にわたって１．０未満となるように拡縮する整数値ＴＭＰＯＲＳを選ぶ（大きさが１．０を超える周波数においては計算において飽和が生じ得るが、１．０をわずかに超えた程度であれば許容できる）。一実装例において、ＴＭＰＯＲＳの有効範囲は例えば、フィルタ１６００については０から１、フィルタ１７００については０から２０である。
２．

が１２８以上かつ２５６未満となるようにＴＭＰＩＲＳを選んでＴＭＰ１Ａを求める。ＴＭＰＩＲＳの有効範囲は例えば７から２５である。
３．

を求める。結果は例えば０と８３８８６０７との間になる。
４．

を求める。結果は例えば０と８３８８６０７との間になる。
第７ビットの１を落としてｒｍｓ＿ｆ１＿１ａをＴＭＰ１Ａにセットする。ｒｍｓ＿ｆ１＿ｂａをＴＭＰＢＡにセットする。ｒｍｓ＿ｆ１＿ｃａをＴＭＰＣＡにセットする。ｒｓｍ＿ｆ１＿ｉｓｈを（ＴＭＰＩＲＳ−７）にセットする。ｒｍｓ＿ｆ１＿ｏｓｈをＴＥＭＰＯＲＳにセットする。
フィルタ１７００

フィルタの実装における一般形は下に述べるような伝達関数を有する。フィルタ１６００について、所望の伝達関数は次のような二つの形式のいずれかで得られる。（本例ではフィルタ１７００のみがハイパスであるが、これは例示であって限定を意図しない。）

Ａ、ＢおよびＣは正の値であり、さらに以下に述べる条件を満たすとよい。上に示した伝達関数からフィルタ係数設定を決定する手順の一例は次のとおりである：
５．任意の周波数

における最大の大きさ（の絶対値）を求め、この最大値を、

における大きさ（の絶対値）が所望の周波数範囲（例えば全周波数）にわたって１．０未満となるように拡縮する整数値ＴＭＰＯＲＳを選ぶ（大きさが１．０を超える周波数においては計算において飽和が生じ得るが、１．０をわずかに超えた程度であれば許容できる）。一実装例において、ＴＭＰＯＲＳの有効範囲は例えば、フィルタ１６００については０から１、フィルタ１７００については０から２０である。
６．

が１２８以上かつ２５６未満となるようにＴＭＰＩＲＳを選んでＴＭＰ１Ａを求める。ＴＭＰＩＲＳの有効範囲は例えば７から２５である。
７．

を求める。結果は例えば０と８３８８６０７との間になる。

第７ビットの１を落としてｒｍｓ＿ｆ２＿１ａをＴＭＰ１Ａにセットする。ｒｍｓ＿ｆ２＿ｂａをＴＭＰＢＡにセットする。ｒｓｍ＿ｆ２＿ｉｓｈを（ＴＭＰＩＲＳ−７）にセットする。ｒｍｓ＿ｆ２＿ｏｓｈをＴＥＭＰＯＲＳにセットする。ｒｍｓ＿ｆ２＿ｈｐを、ハイパスについては１に、ローパスについては０にセットする。

図２０および図２１は本開示の実施形態による加速度センサの製造方法を示すフローチャート２０００、２１００である。説明の便宜上、フローチャート２０００、２１００を図２２に示す製造システム２２００に基づいて説明する。図２２に示すように、製造システム２２００はＭＥＭＳロジック２２０２とＡＳＩＣロジック２２０４とを含む。実施にあたっての構造上および動作上の詳細は、フローチャート２０００、２１００についての以下の説明から関連分野の当業者には明らかであろう。

フローチャート２０００に示す手順は、ＭＥＭＳ （microelectromechanical system） デバイスとＡＳＩＣ（application-specific integrated circuit）とを含むように半導体パッケージを作製する工程に関わる。図２０に示すように、フローチャート２０００の手順はステップ２００２から始まる。ステップ２００２において、ＭＥＭＳデバイスが、物体の加速度に応じて変化するように構成された静電容量を有する容量性構造を含むように作製される。一実装例において、ＭＥＭＳデバイス２２０２はＭＥＭＳロジック２２１２によって設けられる。

ステップ２００４において、ＡＳＩＣが、容量性構造の静電容量の変化に少なくとも部分的に基づいて物体の加速度を求めるように構成される。一実装例において、ＡＳＩＣ２２０４はＡＳＩＣロジック２２１４によって構成される。

ステップ２００４はステップ２００６、２００８、および２０１０を含む。ステップ２００６において、アナログ回路がＡＳＩＣに組み込まれる。アナログ回路は、容量性構造の静電容量の変化を測定して静電容量の変化を表すアナログ信号を生成するように構成される。

ステップ２００８において、アナログ／デジタルコンバータ（ＡＤＣ）がＡＳＩＣに組み込まれる。ＡＤＣはアナログ信号をデジタル信号に変換するように構成される。

ステップ２０１０において、ＲＭＳファームウェアがＡＳＩＣに組み込まれる。ＲＭＳファームウェアは、デジタル信号の表現に対して二乗平均平方根（ＲＭＳ）演算を行って物体の加速度の値を表すＲＭＳ値を出力するように構成される。

一実施形態において、ステップ２００２でＭＥＭＳデバイスを作製する工程は、容量性構造を含むようにＭＥＭＳデバイスを作製する工程を含む。本実施形態において、ステップ２００４でＡＳＩＣを構成する工程は、ＡＳＩＣを作製する工程を含む。本実施形態の一局面において、ＡＳＩＣを作製する工程は、アナログ回路と、ＡＤＣと、ＲＭＳファームウェアとを共通の基板上（例えば共通の半導体基板上）に作製する工程を含む。本局面の一実装例において、ＭＥＭＳデバイスを作製する工程は、ＭＥＭＳデバイスもその共通の基板に作製する工程を含む。本実施形態の他の一局面において、ＡＳＩＣを作製する工程は、特定の周波数範囲外の周波数を阻止するように構成されたバンドパスフィルタを含むデジタルフィルタを、これがＡＤＣとＲＭＳファームウェアとの間に結合されるように作製する工程を含む。

他の一実施形態において、ステップ２００６でアナログ回路をＡＳＩＣに組み込む工程はアナログ回路を作製する（例えば、ＡＳＩＣを形成する）工程を含み、ステップ２００８でＡＤＣをＡＳＩＣに組み込む工程はＡＤＣを作製する工程を含み、かつ／またはステップ２０１０でＲＭＳファームウェアをＡＳＩＣに組み込む工程はＲＭＳファームウェアを作製する工程を含む。

さらに他の一実施形態において、ステップ２００４でＡＳＩＣを構成する工程は、デジタル信号の移動平均にダウンサンプリングを行ってダウンサンプリング移動平均信号を出力するようにデジタルフィルタを構成する（例えば、作製する）工程を含む。本実施形態において、ステップ２０１０でＲＭＳファームウェアをＡＳＩＣに組み込む工程は、ダウンサンプリング移動平均信号にＲＭＳ演算を行って物体の加速度の値を表すＲＭＳ値を出力するようにＲＭＳファームウェアを構成する（例えば、作製する）工程を含む。

さらに他の一実施形態において、ステップ２０１０でＲＭＳファームウェアをＡＳＩＣに組み込む工程は、デジタル信号の表現に複数のＲＭＳ演算を行って異なる周波数それぞれに対応する物体の加速度の値を出力するようにＲＭＳファームウェアを構成する工程を含む。

さらに他の一実施形態において、ステップ２０１０でＲＭＳファームウェアをＡＳＩＣに組み込む工程は、ＲＭＳ値が閾値に達することに少なくとも部分的に基づいて（例えば、ＲＭＳ値が上側閾値以上または下側閾値以下であることに少なくとも部分的に基づいて）割込信号を生成することができるようにＲＭＳファームウェアを構成する工程を含む。例えば、そのような割込信号を生成するようにＲＭＳファームウェアを構成するとよい。

実施形態によっては、フローチャート２０００のステップ２００２、２００４、２００６、２００８、および／または２０１０のうち一以上を実行しなくてもよい。また、ステップ２００２、２００４、２００６、２００８、および／または２０１０に加えて、あるいはそれに代えて、他のステップを実行してもよい。

図２１に示すように、フローチャート２１００の手順はステップ２１０２から始まる。ステップ２１０２において、半導体基板が設けられる。一実装例において、半導体基板はＭＥＭＳロジック２２１２および／またはＡＳＩＣロジック２２１４によって設けられる。

ステップ２１０４において、ＭＥＭＳデバイスが半導体基板上に形成される。ＭＥＭＳデバイスは、物体の加速度に応じて変化するように構成された静電容量を有する容量性構造を含む。一実装例において、ＭＥＭＳロジック２２１２によってＭＥＭＳデバイス２２０２が半導体基板上に形成される。

ステップ２１０６において、容量性構造の静電容量の変化に少なくとも部分的に基づいて物体の加速度を求めるように、ＡＳＩＣが半導体基板上に形成される。ＡＳＩＣはアナログ回路と、ＡＤＣと、ＲＭＳファームウェアとを含む。一実装例において、ＡＳＩＣロジック２２１４によってＡＳＩＣ２２０４が半導体基板上に形成される。

ステップ２１０６はステップ２１０８、２１１０および２１１２を含む。ステップ２１０８において、容量性構造の静電容量の変化を測定して静電容量の変化を表すアナログ信号を生成するようにアナログ回路が構成される。

ステップ２１１０において、アナログ信号をデジタル信号に変換するようにＡＤＣが構成される。

ステップ２１１２において、デジタル信号の表現に対してＲＭＳ演算を行って物体の加速度の値を表すＲＭＳ値を出力するようにＲＭＳファームウェアが構成される。

実施形態によっては、フローチャート２１００のステップ２１０２、２１０４、２１０６、２１０８、２１１０、および／または２１１２のうち一以上を実行しなくてもよい。また、ステップ２１０２、２１０４、２１０６、２１０８、２１１０、および／または２１１２に加えて、あるいはそれに代えて、他のステップを実行してもよい。

図２４は本開示の一実施形態におけるデジタル出力とＲＭＳ出力との対応を示す波形図２４００の一例である。波形図２４００は、ＲＭＳ演算前に現れ得るデジタル出力信号Ｓ２およびＲＭＳ演算後に現れ得るＲＭＳ出力信号Ｓ４を示す。一実施形態において、ＲＭＳ演算の結果（すなわちＲＭＳ出力信号Ｓ４）は割込制御部に入力される。割込制御部は割込信号をマイクロコンピュータに出力する。加速度センサが、物体の動きを測定するモーションセンサとして用いられる場合、デジタル出力信号Ｓ２は測定対象の動き（すなわちモーションセンサに作用する加速度）を反映する振動成分（すなわち交流成分）を含む。図２４において期間２４６０および期間２４６２に示すように、測定対象が動いているとき、デジタル信号Ｓ２は振動成分を含み、この振動成分の信号値の振幅が所定の閾レベルＶｔｈを超える。

ＲＭＳ演算前の信号は、可変フィルタリングを施した後の信号であってよい。可変フィルタリングには構成が可変のフィルタリングが含まれる。例えば、可変フィルタリングは二つの可変フィルター部を直列に設けることで実装できる。一実施形態において、各可変フィルター部はＬＰＦまたはＨＰＦである。各可変フィルター部は、そのカットオフ周波数を可変とするか、またはＬＰＦからＨＰＦに、もしくはＨＰＦからＬＰＦに切り替え可能にすることができる。例えば、ｆＨ＜ｆＬとなるＨＰＦ（カットオフ周波数ｆＨ）とＬＰＦ（カットオフ周波数ｆＬ）とを直列に設けて可変フィルタリングを行えば、可変フィルタリング後の信号はｆＨとｆＬとの間の特定周波数範囲内に収まる。その結果、デジタル出力信号Ｓ２は可変フィルタリング適用後の特定周波数範囲内の動きまたは振動を示す。

図示の実施形態において、デジタル出力信号Ｓ２の振幅は、測定対象が動いている間、常に閾レベルＶｔｈを上回っているわけではない。そうではなく、デジタル出力信号Ｓ２の振幅は振動して閾レベルＶｔｈをを上回ったり下回ったりする。このような振幅の振動により、デジタル出力信号Ｓ２を直接割込制御部に入力して閾レベルＶｔｈと比較すると、特定周波数範囲内の動きまたは振動の検出にエラーを生じることがある。さらに、デジタル信号Ｓ２の振動は割込制御部の動作タイミング（すなわち割込制御部が入力された信号にサンプリングを行うタイミング）と非同期であり得る。デジタル出力信号Ｓ２を直接割込制御部に入力するのであれば、エラーを避けるためには割込制御部の動作速度（すなわちクロック周波数）が十分に高くなければならない。

しかし、ＲＭＳ出力信号Ｓ４を割込制御部に入力してエラーを減らすことができる。ＲＭＳ信号Ｓ４はデジタル出力信号Ｓ２に可変フィルタリングとＲＭＳ演算を順次施して生成され、その振幅は可変フィルタの通過帯域によって定義可能な特定周波数範囲内の動きまたは振動の持続時間に亘って閾レベルＶｔｈより上回った状態に維持される。ＲＭＳ演算は例えば、Ｎ個のデジタル信号Ｓ１３_（１）〜Ｓ１３_（Ｎ）を用いてＲＭＳ信号を√（Ｓ１３_（１） ^２＋Ｓ１３_（２） ^２……＋Ｓ１３_（Ｎ） ^２）として算出することによって行われる。例えば、Ｎ個のデジタル信号は３つのデジタル信号Ｓ１３_（１）〜Ｓ１３_（３）であって、それぞれがＸ軸、Ｙ軸およびＺ軸信号に相当する。Ｎ個のデジタル信号の構成はこれに限らない。

一実施形態において、割込制御部は、所定の閾期間Ｔｔｈに亘ってＲＭＳ出力信号Ｓ４の振幅が所定の閾レベルＶｔｈ（例えばＶｔｈ＝０．５Ｖ）を上回り続けたかどうかをチェックすることによって特定周波数範囲内の動きまたは振動を検出することができる。一実施形態において、閾期間Ｔｔｈは１０ｍｓ（ミリ秒）である。他の一実施形態において、閾期間Ｔｔｈは約５ｍｓ〜約１５ｍｓである。図示の例において、ＲＭＳ出力信号Ｓ４は描かれた期間内で２回閾レベルＶｔｈを上回る。一例として、期間２４６０の第１の動きＭ１については、割込制御部はそれを無視することができる。Ｓ４＞Ｖｔｈとなる期間Ｔ１が閾期間Ｔｔｈより短いからである。それに対して、第２の動きＭ２については、割込制御部はそれを検出することができる。Ｓ４＞Ｖｔｈとなる期間が閾期間Ｔｔｈより長いからである。

図２５は加速度計２５００の一構成例を示すブロックダイアグラムである。加速度計２５００はＭＥＭＳデバイス２５０２と、ＡＳＩＣ２５０４とを含む。ＭＥＭＳデバイス２５０２は構造２５０６を含み、これは例えば容量性構造である。ＡＳＩＣ２５０４はスイッチ２５４２と、アナログフロントエンド（ＡＦＥ）２５０９と、キャパシタ２５１１と、ＡＤＣ２５１０と、デジタル信号プロセッサ（ＤＳＰ）２５１３と、ＦＩＦＯ（first-in-first-out）バッファ２５１５と、通信インターフェース２５１７と、温度センサ２５１９と、内部電源２５２１と、バッファ２５２３とを備える。ＡＳＩＣ２５０４は例えばホストマイクロコンピュータ（不図示）に接続される。

スイッチ２５４２およびキャパシタ２５１１は、ＡＳＩＣ２５０４においてある軸沿い、例えばＸ軸沿いの加速度が検出されたときに発生するノイズを除去するために用いることができる。同様の構成をＹ軸およびＺ軸沿いの加速度を検出するために用いることができる。キャパシタ２５１１の静電容量は任意である。一実施形態において、複数のキャパシタ２５１１が同じ静電容量を有する。

ＡＦＥ２５０９はセンサ出力信号Ｓ１０に所定のアナログ調整処理を施してアナログ信号Ｓ１１を生成する。一実施形態において、ＡＦＥはセンサ出力信号Ｓ１０に対して増幅を行うように構成される。一実施形態において、ＡＦＥ２５０９はセンサ出力信号Ｓ１０に対してノイズ除去を行うように構成される。アナログ信号Ｓ１１はＡＤＣ２５１０に入力され、ＡＤＣ２５１０はアナログ信号Ｓ１１をデジタル信号Ｓ１２に変換する。

実施形態によっては、ＤＳＰ２５１３はデジタル信号Ｓ１２を入力されて割込信号Ｓ２０を生成するように構成される。ＡＳＩＣ２５０４は割込信号Ｓ２０をホストマイクロコンピュータに出力することができる。ＤＳＰ２５１３はまた、出力選択信号Ｓ１５を生成してこれをＦＩＦＯバッファ２５１５に供給することができる。ＤＳＰ２５１３はさらに、ＦＩＦＯバッファ２５１５にアクセスし、通信インターフェース２５１７を介してシリアル通信を行い、温度センサ２５１９を監視し、バッファ２５２３を介してＭＥＭＳデバイス２５０２に対して３軸（例えばＸ軸、Ｙ軸およびＺ軸）較正を行うように構成することができる。

実施形態によっては、ＦＩＦＯバッファ２５１５はＤＳＰ２５１３が処理する様々なデータをファースト・イン・ファースト・アウト（先入先出）方式でホールドする。様々なデータには生加速度データおよび／またはＲＭＳ演算データが含まれる。ホストは通信インターフェース２５１７を介してＦＩＦＯバッファ２５１５にアクセスして、ＦＩＦＯバッファ２５１５に格納された様々なデータを読むことができる。一実施形態において、データはシリアルに読み出される。

実施形態によっては、通信インターフェース２５１７はホストとのＩ２Ｃ／ＳＰＩバス４を介した双方向シリアル通信のためのインターフェースである。一実施形態において、通信インターフェース２５１７は制御レジスタを含む。

実施形態によっては、温度センサ２５１９はＡＳＩＣ２５０４の温度を測定する内蔵センサである。一実施形態において、温度センサはＡＳＩＣ２５０４の温度を、半導体基板とＭＥＭＳデバイス２５０２および／またはＡＳＩＣ２５０４との間の接合部において測定する。

実施形態によっては、内部電源２５２１は外部からの供給電圧Ｖｄｄから内部供給電圧Ｖｃｃを生成してこれをＡＳＩＣ２５０４内の各部に供給する。

バッファ２５２３はそれぞれ、ＤＳＰ２５１３から入力される較正信号の波形を整形してＭＥＭＳデバイス２５０２に出力する。較正信号は、ＭＥＭＳデバイス２５０２をドライブするのに用いることができる。

実施形態によっては、ＡＳＩＣ２５０４には、ＡＳＩＣ２５０４外部の装置との電気的接続のための複数の端子またはパッド２５２５が設けられる。図示の例においては、複数のパッド２５２５がＡＳＩＣ２５０４外部の装置との電気的接続のために設けられている（例えば、ｃｈｇｉｎ（入力部に相当）、ｃａｒ１＿ｘ、ｃａｒ２＿ｘ、ｃａｒ１＿ｙ、ｃａｒ２＿ｙ、ｃａｒ１＿ｚ、ｃａｒ２＿ｚ、ｉｄｄｑ＿ｅｎ＿ｅｘ、ｄｖｄｄ１＿ｅｘ、Ｖｄｄ、ＧＮＤ、ＩＯＶｄｄ、ｎＣＳ、ＳＤＯ／ＡＤＤＲ、ＳＤＡ、ＳＣＬ、ＴＲＩＧ、ＩＮＴ１、およびＩＮＴ２）が設けられている。

一実施形態において、Ｘ軸差動ドライブ信号がＤＳＰ２５１３からＭＥＭＳデバイス２５０２にバッファ２５２３を介して（例えばパッドｃａｒ１＿ｘ、ｃａｒ２＿ｘ経由で）に入力される。同様に、Ｙ軸差動ドライブ信号をバッファ２５２３を介してＭＥＭＳデバイス２５０２に（例えばパッドｃａｒ１＿ｙ、ｃａｒ２＿ｙ経由で）入力することができる。同様に、Ｚ軸差動ドライブ信号をバッファ２５２３を介してＭＥＭＳデバイス２５０２に（例えばパッドｃａｒ１＿ｚ、ｃａｒ２＿ｚ経由で）入力することができる。

実施形態によっては、各ドライブ信号は、ＭＥＭＳデバイス２５０２内に設けられたＭＥＭＳ構造２５０６のＭＥＭＳキャパシタ（図示せず）に入力される。ＭＥＭＳデバイス２５０２においては、Ｘ軸、Ｙ軸、およびＺ軸それぞれ用に等価的な二つのＭＥＭＳキャパシタが設けられる。ＭＥＭＳ構造２５０６は、加速度に応じて各軸の二つのＭＥＭＳキャパシタの容量値の一方が増加し、他方が減少するように構成される。一実施形態において、二つのＭＥＭＳキャパシタの容量値を足し合わせることで、温度特性等に起因してＭＥＭＳデバイス２５０２内でおこるオフセットや、ＭＥＭＳデバイス２５０２に加わるノイズが相殺される。

図２６は、加速度センサ、例えば図２５に示す加速度センサ２５００、のタイミングチャート２６００の一例である。本タイミングチャート２６００はＡＳＩＣ、例えば図２５に示すＡＳＩＣ２５０４、からのノイズの除去を描いている。本タイミングチャート２６００は、Ｘ軸沿いに１Ｇの加速度を検出した時の加速度センサの動作モードの例を示すものである。

一実施形態において、差動制御のためのドライブ信号がバッファ２５２３を介してＭＥＭＳデバイス２５０２内のＭＥＭＳ構造２５０６に含まれる二つのＭＥＭＳキャパシタ（図示せず）に入力され、各ＭＥＭＳキャパシタの容量値を足し合わせた値Ｖ-Ｑ_ＭＥＭが、パッド２５２５（例えばＣｈｇｉｎ端子）を介して、ＡＳＩＣ２０５４に入力される。

一実施形態において、バッファ２５２３の出力（例えば２５２３−１、２５２３−２）は、その合計がＨ（Ｖ）のＭ（Ｖ）に対する差と等しくなるように制御される。区間Ｔ１においては、スイッチ２５４２−１がＯＮ、スイッチ２５４２−２とスイッチ２５４２−３がＯＦＦであるため、Ｃｈｇｉｎ端子を介して入力される値は、ＭＥＭＳデバイス２５０２からの容量値Ｖ-Ｑ_ＭＥＭとなる。

区間Ｔ２においては、スイッチ２５４２−１がＯＦＦ、スイッチ２５４２−２とスイッチ２５４２−３がＯＮであるため、Ｃｈｇｉｎ端子を介して入力される値は、ノイズ除去用のキャパシタ２５１１からの容量値Ｖ-Ｑｃａｐとなる。そして、例えばＤＳＰ２５１３に設けられる計算部が、デジタル値に変換されたＶ-Ｑ_ＭＥＭとＶ-Ｑ_ｃａｐの差分を算出する。その結果、区間Ｔ３および区間Ｔ４で示すように、ＡＳＩＣ２５０４からのノイズが発生した場合でも、差分による相殺が可能となる。一実施形態において、すべての区間を通してスイッチ２５４２−１がＯＮでスイッチ２５４２−２とスイッチ２５４２−３がオフの場合に、デジタル信号Ｓ１２が出力される（計算部がデジタル信号Ｓ１２を出力する）。

図２７は、ＤＳＰ２７１３、例えば図２５の加速度センサ２５００に設けられるＤＳＰ２５１３、の一構成例を示すブロック図である。ＤＳＰ２７１３は、計算部２７２７（“ＣＡＬＣ”）と、前処理部２７２９と、ＲＭＳ演算部２７３１と、出力データ制御部２７３３と、各種エンジン２７３５と、割込制御部２７３７とを含む。

一例として、計算部２７２７は、ｃｈｇｉｎ端子からＡＦＥ２７０９およびＡＤＣ２７１０を介して入力されるデジタル信号Ｓ１２に所定の計算処理を施して、デジタル信号Ｓ１３ａを出力する。例えば、所定の計算処理には上に述べたＨ（Ｖ）のＭ（Ｖ）に対する差の算出が含まれる。上に述べたように、すべての区間を通してスイッチ２５４２−１がＯＮでスイッチ２５４２−２とスイッチ２５４２−３がオフの場合にデジタル信号Ｓ１２を出力するように、計算部２７２７を構成することができる。

実施形態によっては、前処理部２７２９は、デジタル信号Ｓ１３ａに種々の前処理を施してデジタル信号Ｓ１３を出力する。前処理には例えば、ノイズ除去、オフセット調整、ゲイン調整、および帯域制限が含まれる。

実施形態によっては、ＲＭＳ演算部２７３１は、デジタル信号Ｓ１３の二乗平均平方根を算出してＲＭＳ演算信号Ｓ１４を出力する。例えば、Ｎ個のデジタル信号Ｓ１３_（１）〜Ｓ１３_（Ｎ）の二乗平均平方根を算出する場合、ＲＭＳ演算信号Ｓ１４は、Ｓ１４＝√（Ｓ１３_（１） ^２＋Ｓ１３_（２） ^２＋…＋Ｓ１３_（Ｎ） ^２）と定義され、これがＲＭＳ演算の結果となる。

図示のように、ＲＭＳ信号Ｓ１４は割込制御部２７３７へ出力される。一実施形態において、デジタル信号Ｓ１２は図２４の信号Ｓ２に相当し、ＲＭＳ信号Ｓ１４は図２４の信号Ｓ４に相当する。

実施形態によっては、出力データ制御部２７３３は、デジタル信号Ｓ１３とＲＭＳ演算信号Ｓ１４の一方を選択信号Ｓ１５として、ＤＳＰ２７１３の外部へ（ＦＩＦＯバッファに）出力する。一実施形態において、出力データ制御部２７３３は選択信号Ｓ１５をＦＩＦＯバッファ、例えば図２５のＦＩＦＯバッファ２５１５に供給する。

一実施形態において、情報取得エンジン２７３５は、デジタル信号Ｓ１３（すなわち、ＲＭＳ演算処理が施されていない生の加速度データ）から各種の情報（例えば電子機器の状態）を取得する機能ブロックである。情報取得エンジン２７３５は複数のエンジンを含んでよい。図示の例では、情報取得エンジン２７３５は第１エンジン２７３５−１と第２エンジン２７３５−２とを含む。

実施形態によっては、割込制御部２７３７は割込信号Ｓ２０を生成してホストマイクロコンピュータに出力する。一実施形態において、割込制御部２７３７はＲＭＳ演算部２７３１から入力されるＲＭＳ演算信号Ｓ１４に基づいて割込信号Ｓ２０を生成する。割込制御部２７３７はさらに、情報取得エンジン２７３５から入力される各種の検出信号Ｓ１６ａおよびＳ１６ｂ参照しつつ割込信号Ｓ２０をホストマイクロコンピュータに出力してもよい。

図２８および図２９は一実施形態による加速度センサ２８００を示す。加速度センサ２８００はＭＥＭＳデバイスとＡＳＩＣとを備え、これらはパッケージ２８０５に収められる。図示の例において、パッケージ２８０５は、上面２８３９と、上面２８３９の裏側の下面２８４１と、上面２８３９と下面２８４１との間に挟まれた４つの側面２８４３−１〜２８４３−４とを有する薄型の直方体状に形成されている。

一実施形態において、対向する側面２８４３−２および２８４３−４にはそれぞれ、複数の外部端子２８４５および２８４７が設けられる。複数の外部端子２８４５および２８４７は、側面２８４３−２および２８４３−４から露出し、下面２８４１からも露出する。一実施形態において、下面２８４１に下面端子２８４９が設けられる。下面端子２８４９は下面２８４１の大部分を覆うように構成されてよい。一実施形態において、下面端子２８４９はヒートシンクパッドであり、パッケージ２８０５内の構成要素からの放熱を行うように構成される。図示の例において、加速度センサ２８００にはＤＦＮ（Dual Flatpack No-leaded）パッケージが採用されている。

図３０は一実施形態による加速度センサ３０００の内部構造の一例を示す。例えば、図３０に示す構造を図２８および図２９の加速度センサ２８００に設けることができる。図示の例において、加速度センサ３０００はＭＥＭＳデバイス３００２、ＡＳＩＣ３００４、および基板３００５の積層体として構成される。図示の例において、ＭＥＭＳデバイス３００２およびＡＳＩＣ３００４は基板３００５上にスタック実装される。基板３００５は例えばラミネート基板である。一実施形態において、これに限定されないが、ＭＥＭＳデバイス３００２が基板３００５の上面に実装され、ＡＳＩＣ３００４がＭＥＭＳデバイス３００２の上面に実装されて、構成要素が共通の基板上にスタックを形成する。他の一実施形態において、ＭＥＭＳデバイスおよびＡＳＩＣは共通の基板上に横置きされる。他の一実施形態において、ＭＥＭＳデバイスおよびＡＳＩＣは、構成要素を共通の基板上に作製することによって形成される。

実施形態によっては、ＡＳＩＣ３００４には端子またはパッド３０２５が設けられる。パッド３０２５はＡＳＩＣ３００４上にどのような形で設けてもよい。一実施形態において、パッド３０２５はＡＳＩＣ３００４の１辺に沿って１列に配列される。ＡＳＩＣ３００４は薄い長方形の板状に切り抜かれたチップであってよい。

実施形態によっては、ＭＥＭＳデバイス３００２は薄い長方形の板状に形成される。一実施形態において、ＭＥＭＳデバイス３００２にはＭＥＭＳデバイス３００２の１辺に沿って低く形成された段差部が設けられる。ＭＥＭＳデバイス３００２にはまた、端子またはパッド３０５１を設けてもよい。パッド３０５１は１列に配列するとよい。

実施形態によっては、ＡＳＩＣ３００４上のパッド３０２５およびＭＥＭＳデバイス３００２上のパッド３０５１は、隣り合って延びる２列に配される。ＡＳＩＣ３００４は、図示のように、その１辺がＭＥＭＳデバイス３００２の段差部の辺と面一に配置することができ、そうするとＡＳＩＣ３００４のパッド３０２５はＭＥＭＳデバイス３００２のパッド３０５１に隣接して配置される。ＡＳＩＣ３００４のパッド３０２５がＭＥＭＳデバイス３００２のパッド３０５１の近くに配置されるので、ＭＥＭＳデバイス３００２とＡＳＩＣ３００４との間の電気的接続のために用いられるワイヤを短くすることができる。

実施形態によっては、集積回路（ＡＦＥ部）は、ノイズ除去のためＭＥＭＳデバイスにドライブ信号を供給するように構成されたドライブ部と、ドライブ信号がＭＥＭＳデバイスを介して出力されるとこの出力が入力されるように構成された入力部と、入力部からの信号を処理するように構成された計算部と、ドライブ部と入力部の間に設けられてこれらの間の電気的な接続をオンオフするように構成されたキャパシタとを含むとよい。一実施形態において、計算部は、ＭＥＭＳデバイスを経由して出力される信号と、ＭＥＭＳデバイスを経由せずにキャパシタを経由して出力される信号との差分を算出する構成にすることができる。一実施形態において、集積回路はさらに、入力部と計算部の間に設けられた第１スイッチを含むとよい。一局面において、集積回路は、キャパシタの電気的な接続のオンオフを行うように構成された第２スイッチを含むとよい。また、他の一局面において、第１および第２スイッチはお互いが排他的関係になるようにオンオフされる構成にするとよい。他の一局面において、第１および第２スイッチは等間隔でオンオフされる構成にするとよい。一実施形態において、ドライブ信号は二つの経路間の差動信号である構成にするとよい。他の一局面において、集積回路は上述のキャパシタとして二つのキャパシタを含み、さらに第２スイッチに加えて第３スイッチを備え、第２および第３スイッチが同じ状態でオンオフされる構成にするとよい。
ＩＩＩ． 様々な実施形態についての考察

加速度センサの第１構成例はＭＥＭＳ（microelectromechanical system）デバイスと、ＡＳＩＣ（application-specific integrated circuit）と、ＲＭＳファームウェアとを含む。ＭＥＭＳデバイスは、物体の加速度に応じて変化するように構成された静電容量を有する容量性構造を含む。ＡＳＩＣは、容量性構造の静電容量の変化に少なくとも部分的に基づいて物体の加速度を求めるように構成される。ＡＳＩＣはアナログ回路とアナログ／デジタルコンバータ（ＡＤＣ）とを備える。アナログ回路は容量性構造の静電容量の変化を測定するように構成される。アナログ回路はまた静電容量の変化を示すアナログ信号を生成するように構成される。ＡＤＣはアナログ信号をデジタル信号に変換するように構成される。ＲＭＳファームウェアは、デジタル信号の表現に対して二乗平均平方根（ＲＭＳ）演算を行って物体の加速度の値を表すＲＭＳ値を出力するように構成される。

加速度センサの第１構成例の第１局面によれば、ＭＥＭＳデバイスおよびＡＳＩＣは共通の半導体チップ上に実装される。

加速度センサの第１構成例の第２局面によれば、ＡＳＩＣはさらに、デジタル信号にフィルタリングを施してフィルタリングされたデジタル信号を出力するように構成されたデジタルフィルタを含む。第２局面によれば、ＲＭＳファームウェアはフィルタリングされたデジタル信号に対してＲＭＳ演算を行って物体の加速度の値を表すＲＭＳ値を出力するように構成される。第２局面によればさらに、デジタルフィルタは少なくとも１つのバターワースフィルターを含む。加速度センサの第１構成例の第２局面は加速度センサの第１構成例の第１局面と組み合わせて実装できるが、これは実施形態を限定するものではない。

加速度センサの第１構成例の第３局面によれば、ＡＳＩＣはさらに、デジタル信号にフィルタリングを施してフィルタリングされたデジタル信号を出力するように構成されたデジタルフィルタを含む。第３局面によれば、ＲＭＳファームウェアはフィルタリングされたデジタル信号に対してＲＭＳ演算を行って物体の加速度の値を表すＲＭＳ値を出力するように構成される。第３局面によればさらに、デジタルフィルタは少なくとも１つのベッセルフィルターを含む。加速度センサの第１構成例の第３局面は加速度センサの第１構成例の第１および／または第２局面と組み合わせて実装できるが、これは実施形態を限定するものではない。

加速度センサの第１構成例の第４局面によれば、ＡＳＩＣはさらに、デジタル信号にフィルタリングを施してフィルタリングされたデジタル信号を出力するように構成されたデジタルフィルタを含む。第４局面によれば、ＲＭＳファームウェアはフィルタリングされたデジタル信号に対してＲＭＳ演算を行って物体の加速度の値を表すＲＭＳ値を出力するように構成される。第４局面によればさらに、デジタルフィルタは少なくとも１つのチェビシェフフィルターを含む。加速度センサの第１構成例の第４局面は加速度センサの第１構成例の第１、第２、および／または第３局面と組み合わせて実装できるが、これは実施形態を限定するものではない。

加速度センサの第１構成例の第５局面によれば、ＡＳＩＣはさらに、デジタル信号にフィルタリングを施してフィルタリングされたデジタル信号を出力するように構成されたデジタルフィルタを含む。第５局面によれば、ＲＭＳファームウェアはフィルタリングされたデジタル信号に対してＲＭＳ演算を行って物体の加速度の値を表すＲＭＳ値を出力するように構成される。第５局面によればさらに、デジタルフィルタは、特定の周波数範囲外の周波数を阻止するように構成されたバンドパスフィルタを含む。加速度センサの第１構成例の第５局面は加速度センサの第１構成例の第１、第２、第３、および／または第４局面と組み合わせて実装できるが、これは実施形態を限定するものではない。

加速度センサの第１構成例の第６局面によれば、ＡＳＩＣはさらに、デジタル信号にフィルタリングを施してフィルタリングされたデジタル信号を出力するように構成されたデジタルフィルタを含む。第６局面によれば、ＲＭＳファームウェアはフィルタリングされたデジタル信号に対してＲＭＳ演算を行って物体の加速度の値を表すＲＭＳ値を出力するように構成される。第６局面によればさらに、デジタルフィルタは複数の信号処理フィルタを含む。第６局面によればさらに、各信号処理フィルタはユーザーによってプログラム可能な係数群を有し、係数群は１以上の数値群を有し得る。第６局面によればさらに、少なくとも第１の数値群によって各信号処理フィルタがバターワースフィルターとして構成され、少なくとも第２の数値群によって各信号処理フィルタがベッセルフィルターとして構成される。加速度センサの第１構成例の第６局面は加速度センサの第１構成例の第１、第２、第３、第４、および／または第５局面と組み合わせて実装できるが、これは実施形態を限定するものではない。

加速度センサの第１構成例の第７局面によれば、ＡＳＩＣはさらに、デジタル信号にフィルタリングを施してフィルタリングされたデジタル信号を出力するように構成されたデジタルフィルタを含む。第７局面によれば、ＲＭＳファームウェアはフィルタリングされたデジタル信号に対してＲＭＳ演算を行って物体の加速度の値を表すＲＭＳ値を出力するように構成される。第７局面によればさらに、デジタルフィルタは、デジタル信号の表現をＲＭＳファームウェアの出力データレート以上のサンプリング周波数でサンプリングするように構成される。加速度センサの第１構成例の第７局面は加速度センサの第１構成例の第１、第２、第３、第４、第５、および／または第６局面と組み合わせて実装できるが、これは実施形態を限定するものではない。

加速度センサの第１構成例の第８局面によれば、ＡＳＩＣはさらに、デジタル信号にフィルタリングを施してフィルタリングされたデジタル信号を出力するように構成されたデジタルフィルタを含む。第８局面によれば、ＲＭＳファームウェアはフィルタリングされたデジタル信号に対してＲＭＳ演算を行って物体の加速度の値を表すＲＭＳ値を出力するように構成される。第８局面によればさらに、デジタルフィルタは、デジタル信号の表現をＲＭＳファームウェアの出力データレートの４倍以上のサンプリング周波数でサンプリングするように構成される。加速度センサの第１構成例の第８局面は加速度センサの第１構成例の第１、第２、第３、第４、第５、第６、および／または第７局面と組み合わせて実装できるが、これは実施形態を限定するものではない。

加速度センサの第１構成例の第９局面によれば、ＡＳＩＣはさらに、デジタル信号の移動平均をダウンサンプリングしてダウンサンプリングされた移動平均信号を出力するように構成されたデジタルフィルタを含む。第９局面によれば、ＲＭＳファームウェアはダウンサンプリングされた移動平均信号に対してＲＭＳ演算を行って物体の加速度の値を表すＲＭＳ値を出力するように構成される。加速度センサの第１構成例の第９局面は加速度センサの第１構成例の第１、第２、第３、第４、第５、第６、第７、および／または第８局面と組み合わせて実装できるが、これは実施形態を限定するものではない。

加速度センサの第１構成例の第１０局面によれば、ＲＭＳファームウェアはデジタル信号の表現に対して複数のＲＭＳ演算を行うことによって異なる周波数それぞれに対応する物体の加速度の値を表す複数のＲＭＳ値を出力するように構成される。加速度センサの第１構成例の第１０局面は加速度センサの第１構成例の第１、第２、第３、第４、第５、第６、第７、第８、および／または第９局面と組み合わせて実装できるが、これは実施形態を限定するものではない。

加速度センサの第１構成例の第１１局面によれば、ＲＭＳファームウェアはＲＭＳ値が閾値に達することに少なくとも部分的に基づいて割込信号を生成するように構成される。加速度センサの第１構成例の第１１局面は加速度センサの第１構成例の第１、第２、第３、第４、第５、第６、第７、第８、第９、および／または第１０局面と組み合わせて実装できるが、これは実施形態を限定するものではない。

加速度センサの製造方法の第１構成例では、ＭＥＭＳ（microelectromechanical system）デバイスとＡＳＩＣ（application-specific integrated circuit）とを含むように半導体パッケージが作製される。半導体パッケージを作製する工程は、物体の加速度に応じて変化するように構成された静電容量を有する容量性構造を含むようにＭＥＭＳデバイスを設ける工程を含む。半導体パッケージを作製する工程はさらに、容量性構造の静電容量の変化に少なくとも部分的に基づいて物体の加速度を求めるようにＡＳＩＣを構成する工程を含む。ＡＳＩＣを構成する工程は、アナログ回路をＡＳＩＣに組み込む工程を含む。アナログ回路は容量性構造の静電容量の変化を測定して静電容量の変化を示すアナログ信号を生成するように構成される。ＡＳＩＣを構成する工程はさらに、アナログ／デジタルコンバータ（ＡＤＣ）をＡＳＩＣに組み込む工程を含む。ＡＤＣはアナログ信号をデジタル信号に変換するように構成される。ＡＳＩＣを構成する工程はさらに、ＲＭＳファームウェアをＡＳＩＣに組み込む工程を含む。ＲＭＳファームウェアはデジタル信号の表現に対して二乗平均平方根（ＲＭＳ）演算を行って物体の加速度の値を表すＲＭＳ値を出力するように構成される。

加速度センサの製造方法の第１構成例の第１局面によれば、ＭＥＭＳデバイスを設ける工程は、容量性構造を含むようにＭＥＭＳデバイスを作製する工程を含む。第１局面によれば、ＡＳＩＣを構成する工程は、ＡＳＩＣを作製する工程を含む。

第１局面の第１例において、ＡＳＩＣを作製する工程は、アナログ回路、ＡＤＣおよびＲＭＳファームウェアを共通の基板上に作製する工程を含む。

第１局面の第１例の一実装において、ＭＥＭＳデバイスを作製する工程は、ＭＥＭＳデバイスも共通の基板上に作製する工程を含む。

第１局面の第２例において、ＡＳＩＣを作製する工程は、特定の周波数範囲外の周波数を阻止するように構成されたバンドパスフィルタを含むデジタルフィルタを、デジタルフィルタがＡＤＣとＲＭＳファームウェアとの間に結合されるように作製する工程を含む。

加速度センサの製造方法の第１構成例の第２局面によれば、ＡＳＩＣを構成する工程は、デジタル信号の移動平均をダウンサンプリングしてダウンサンプリングされた移動平均信号を出力するようにデジタルフィルタを構成する工程を含む。第２局面によれば、ＲＭＳファームウェアをＡＳＩＣに組み込む工程は、ダウンサンプリングされた移動平均信号に対してＲＭＳ演算を行って物体の加速度の値を表すＲＭＳ値を出力するようにＲＭＳファームウェアを構成する工程を含む。加速度センサの製造方法の第１構成例の第２局面は加速度センサの製造方法の第１構成例の第１局面と組み合わせて実装できるが、これは実施形態を限定するものではない。

加速度センサの製造方法の第１構成例の第３局面によれば、ＲＭＳファームウェアをＡＳＩＣに組み込む工程は、デジタル信号の表現に対して複数のＲＭＳ演算を行うことによって異なる周波数それぞれに対応する物体の加速度の値を表す複数のＲＭＳ値を出力するようにＲＭＳファームウェアを構成する工程を含む。加速度センサの製造方法の第１構成例の第３局面は加速度センサの製造方法の第１構成例の第１および／または第２局面と組み合わせて実装できるが、これは実施形態を限定するものではない。

加速度センサの製造方法の第１構成例の第４局面によれば、ＲＭＳファームウェアをＡＳＩＣに組み込む工程は、ＲＭＳ値が閾値に達することに少なくとも部分的に基づいて割込信号を生成可能なようにＲＭＳファームウェアを構成する工程を含む。加速度センサの製造方法の第１構成例の第４局面は加速度センサの製造方法の第１構成例の第１、第２、および／または第３局面と組み合わせて実装できるが、これは実施形態を限定するものではない。

加速度センサの製造方法の第２構成例では、半導体基板が設けられる。物体の加速度に応じて変化するように構成された静電容量を有する容量性構造を含むＭＥＭＳ（microelectromechanical system）デバイスが半導体基板上に形成される。容量性構造の静電容量の変化に少なくとも部分的に基づいて物体の加速度を求めるための、アナログ回路と、アナログ／デジタルコンバータ（ＡＤＣ）と、ＲＭＳファームウェアとを含むＡＳＩＣ（application-specific integrated circuit）が半導体基板上に形成される。ＡＳＩＣを半導体基板上に形成する工程は、容量性構造の静電容量の変化を測定して静電容量の変化を示すアナログ信号を生成するようにアナログ回路を構成する工程を含む。ＡＳＩＣを半導体基板上に形成する工程はさらに、アナログ信号をデジタル信号に変換するようにＡＤＣを構成する工程を含む。ＡＳＩＣを半導体基板上に形成する工程はさらに、デジタル信号の表現に対して二乗平均平方根（ＲＭＳ）演算を行って物体の加速度の値を表すＲＭＳ値を出力するようにＲＭＳファームウェアを構成する工程を含む。

加速度センサの第２構成例はＭＥＭＳ（microelectromechanical system）デバイスとＡＳＩＣ（application-specific integrated circuit）とを含む。ＭＥＭＳデバイスは、物体の加速度に応じて変化するように構成された静電容量を有する容量性構造を含む。ＡＳＩＣ（application-specific integrated circuit）は、容量性構造の静電容量の変化に少なくとも部分的に基づいて物体の加速度を求めるように構成される。ＡＳＩＣは、特定の周波数範囲内の静電容量の変化を表す表現値を算出し、少なくとも指定された期間に亘って表現値が閾値以上であるときに割込信号を出力するように構成される。表現値は入力値の二乗平均平方根（ＲＭＳ）である。

加速度センサの第２構成例の第１局面によれば、ＡＳＩＣはドライブ回路と、入力回路と、キャパシタと、スイッチとを含む。ドライブ回路はＭＥＭＳデバイスにドライブ信号を供給するように構成される。入力回路は、容量性構造の静電容量の変化を表す入力信号をＭＥＭＳデバイスから受け取るように構成される。入力信号は少なくとも部分的にドライブ信号に基づく。キャパシタは、ドライブ回路の第１ノードと入力回路の第２ノードとの間に結合される。スイッチは、第１および第２ノード間のキャパシタと直列に結合される。スイッチはまた、ドライブ回路と入力回路とをキャパシタを介して結合するか否かを選択的に制御可能である。ＡＳＩＣは、第２ノードの入力信号と第１ノードのドライブ信号との差分を表す差分信号を算出するように構成される。

加速度センサの第２構成例の第２局面によれば、ＭＥＭＳデバイスおよびＡＳＩＣは単一のパッケージに収められる。ＭＥＭＳデバイスは、ドライブ信号をＡＳＩＣのドライブ回路から受け取るための入力端子と、入力信号をＡＳＩＣに供給するための出力端子とを有する。ＭＥＭＳデバイスの入力端子とＡＳＩＣのドライブ回路とは単一のパッケージ内でワイヤにより互いに結合され、ＭＥＭＳデバイスの出力端子とＡＳＩＣの入力回路とは単一のパッケージ内でワイヤにより互いに結合される。加速度センサの第２構成例の第２局面は加速度センサの第２構成例の第１局面と組み合わせて実装できるが、これは実施形態を限定するものではない。
ＩＶ． コンピューティングシステムの実装例

本開示に記載の様々な実施形態、システム、構成要素、下位構成要素、装置、方法、フローチャート、工程などは、製造システム２２００およびフローチャート２０００、２１００を含めて、またそれらに限らず、いずれもハードウェア（例えば、ハードウェアロジック、電気回路）、ハードウェアとソフトウェアの任意の組み合わせ（１以上のプロセッサまたは処理装置において実行されるように構成されたコンピュータプログラムコード）、および／またはファームウェアとして実装することができる。本開示に記載の各実施形態は、それに関わるシステム、方法／手順、および／または装置を含めて、例えば図２３に示すコンピュータ２３００のような公知のコンピューティングシステムを用いて実装することができる。例えば製造システム２２００、フローチャート２０００の各ステップ、およびフローチャート２１００の各ステップは１以上のコンピュータ２３００を用いて実装することができる。

コンピュータ２３００は、本開示に記載の機能を実行可能な、市販され、公知の、任意の通信装置、処理装置、および／またはコンピュータであってよい。そのような装置／コンピュータは例えばＩＢＭ（International Business Machines；登録商標）、Ａｐｐｌｅ（登録商標）、ＨＰ（登録商標）、Ｄｅｌｌ（登録商標）、Ｃｒａｙ（登録商標）、Ｓａｍｓｕｎｇ（登録商標）、Ｎｏｋｉａ（登録商標）などから入手できる。コンピュータ２３００は、サーバ、デスクトップコンピュータ、ラップトップコンピュータ、タブレットコンピュータ、スマートウォッチやヘッドマウントコンピュータなどのウェアラブルコンピュータ、携帯情報端末、携帯電話などを含めた任意の種類のコンピュータであってよい。

コンピュータ２３００はプロセッサ２３０６のような１以上のプロセッサ（中央演算処理装置あるいはＣＰＵとも呼ばれる）を含む。プロセッサ２３０６は通信バスなどの通信インフラストラクチャ２３０２に接続される。実施形態によっては、プロセッサ２３０６は複数の計算スレッドを同時に処理できる。コンピュータ２３００はまたランダムアクセスメモリ（ＲＡＭ）などの一次メモリあるいは主メモリ２３０８を含む。主メモリ２３０８には制御ロジック２３２４（コンピュータソフトウェア）およびデータが格納される。

コンピュータ２３００はまた、１以上の二次記憶装置２３１０を含む。二次記憶装置２３１０は例えばハードディスク２３１２および／またはリムーバブル記憶装置またはドライブ２３１４を含み、またその他の種類の、メモリカードやメモリスティックなどの、記憶装置を含む。例えば、コンピュータ２３００は、メモリスティックなどの装置とのインターフェースとしてユニバーサルシリアルバス（ＵＳＢ）などの業界標準インターフェースを含んでいてよい。リムーバブル記憶ドライブ２３１４は例えばフロッピーディスクドライブ、磁気テープドライブ、コンパクトディスクドライブ、光記憶装置、テープバックアップなどである。

リムーバブル記憶ドライブ２３１４はリムーバブル記憶ユニット２３１６を扱う。リムーバブル記憶ユニット２３１６は、コンピュータにより使用あるいは読み取りが可能な記憶媒体２３１８を含み、この記憶媒体２３１８にコンピュータソフトウェア２３２６（制御ロジック）および／またはデータが格納される。リムーバブル記憶ユニット２３１６は例えばフロッピーディスク、磁気テープ、コンパクトディスク（ＣＤ）、デジタルバーサタイルディスク（ＤＶＤ）、ブルーレイディスク、光記憶ディスク、メモリスティック、メモリカード、またはその他の任意のコンピュータデータ記憶装置である。リムーバブル記憶ドライブ２３１４は、リムーバブル記憶ユニット２３１６に対する読み書きを公知の方法で行う。

コンピュータ２３００はまた、タッチスクリーン、ＬＥＤ／ＬＣＤディスプレイ、キーボード、ポインティングディバイスなどの入力／出力／表示装置２３０４を含む。

コンピュータ２３００はさらに、通信インターフェースあるいはネットワークインターフェース２３２０を含む。通信インターフェース２３２０を介してコンピュータ２３００は外部装置と通信を行うことができる。例えば、通信インターフェース２３２０を介してコンピュータ２３００は、ローカルエリアネットワーク（ＬＡＮ）、ワイドエリアネットワーク（ＷＡＮ）、インターネットなどの通信網または媒体２３２２（ネットワークにより使用あるいは読み取りが可能な媒体）を経由した通信を行うことができる。ネットワークインターフェース２３２０は、遠隔サイトやネットワークとのインターフェーシングを有線または無線の接続によって行うことができる。通信インターフェース２３２０の例を挙げれば、以下に限定されないが、モデム（例えば、４Ｇまたは５Ｇ通信用）、ネットワークインターフェースカード（例えば、ＷｉＦｉおよび／またはその他のプロトコルのイーサネットカード）、通信ポート、ＰＣＭＣＩＡ（Personal Computer Memory Card International Association）カード、有線または無線ＵＳＢポート、などである。制御ロジック２３２８は、通信媒体２３２２を介してコンピュータ２３００へ、またコンピュータ２３００から、転送することができる。

本開示において、コンピュータにより使用あるいは読み取りが可能で制御ロジック（ソフトウェア）が格納された媒体を含む任意の装置または製品をコンピュータプログラム製品またはプログラム記憶装置と称する。コンピュータプログラム製品の例を挙げれば、以下に限定されないが、主メモリ２３０８、二次記憶装置２３１０（例えば、ハードディスクドライブ２３１２）、およびリムーバブル記憶ユニット２３１６である。このような、１以上のデータ処理装置によって実行されることによって同データ処理装置に本開示に記載のような動作をさせる制御ロジックが格納されたコンピュータプログラム製品に相当するのが各実施形態である。例えば、そのようなコンピュータプログラム製品は、プロセッサ２３０６によって実行されると、同プロセッサ２３０６に図１３のフローチャート１３００および／または図１５のフローチャート１５００の各ステップを実行させる。

各実施形態が実装できる装置の例を挙げれば、記憶ドライブなどの記憶装置、メモリ装置、およびその他のコンピュータ可読媒体である。コンピュータ可読媒体（例えば、非一時的記憶媒体）の例を挙げれば、ハードディスク、リムーバブル磁気ディスク、リムーバブル光学ディスク、フラッシュメモリカード、デジタルビデオディスク、ランダムアクセスメモリ（ＲＡＭ）、リードオンリーメモリ（ＲＯＭ）などである。本開示において、「コンピュータプログラム媒体」および「コンピュータ可読媒体」という用語は広く以下のものを指す：ハードディスクドライブにおけるハードディスク、リムーバブル磁気ディスク、リムーバブル光学ディスク（例えばＣＤ−ＲＯＭ、ＤＶＤ−ＲＯＭなど）、ＺＩＰディスク、テープ、磁気記憶装置、光学記憶装置、ＭＥＭＳに基づいた記憶装置、ナノテクノロジーに基づいた記憶装置、およびその他の媒体、例えばフラッシュメモリカード、デジタルビデオディスク、ＲＡＭ装置、ＲＯＭ装置などである。そのようなコンピュータ可読記憶媒体には、本開示に記載の例えば実施形態、システム、構成要素、下位構成要素、装置、方法、フローチャート、工程など（上述のとおり）、および／または本開示に記載の他の実施形態を実装するためのコンピュータプログラムロジックを含んだプログラムモジュールを格納することができる。各実施例は、そのようなロジックが（例えば、プログラムコード、指令、またはソフトウェアの形で）コンピュータにより使用可能な任意の媒体に記憶されたコンピュータプログラム製品に関わる。そのようなプログラムコードは、１以上のプロセッサにおいて実行されることにより、装置に本開示に記載のような動作をさせる。

上述のコンピュータ可読記憶媒体は、通信媒体とは区別され、交わりを持たない（すなわち、通信媒体を含まない）ことに注意すべきである。通信媒体とは、搬送波などに基づく被変調データ信号において、コンピュータ可読指令、データ構造、プログラムモジュール、またはその他のデータを具現するものである。ここで「被変調データ信号」という用語は、情報をエンコードするために１以上の属性が設定または変更された信号を指す。通信媒体の例を挙げれば、以下に限定されないが、無線媒体、例えば音波、高周波（ＲＦ）、赤外線、ならびに他の無線媒体、および有線媒体である。各実施形態は、そのような通信媒体も対象とする。

本開示に記載の技術は、本開示に具体的に記載された以外のソフトウェア、ファームウェア、および／またはハードウェアの実装を用いて実施することができる。本開示に記載の機能を実行するのに適した任意のソフトウェア、ファームウェア、およびハードウェアを用いることができる。
Ｖ． おわりに

上に説明した各実施形態はいずれも例示のためのものであって限定を意図したものではないと理解されるべきである。各実施形態の精神と範囲から逸脱することなく構成や細部に様々な変形を施し得ることは関連分野の当業者には明らかであろう。各実施形態の範囲は上に説明した例示的な実施形態のいずれによっても限定されるものではなく、別紙の請求項およびその等価物によってのみ定義されるものである。

言うまでもなく、デジタルフィルタ２２２に関して上に述べたいずれのフィルタリング機能もアナログフィルタによって行ってよい。例えば、図３の加速度センサ３００はＭＥＭＳデバイス３０２とＡＳＩＣ３０４とを含む。ＭＥＭＳデバイス３０２は構造３０６を含む。ＡＳＩＣ３０４はアナログ回路３０８と、アナログフィルタ３３０と、ＡＤＣ３１０と、ファームウェア３１２とを含む。ＭＥＭＳデバイス３０２、構造３０６、アナログ回路３０８、およびＡＤＣ３１０は、図１のＭＥＭＳデバイス１０２、構造１０６、アナログ回路１０８、およびＡＤＣ１１０と同様に動作する。ＡＳＩＣ３０４はさらに、アナログ回路３０８とＡＤＣ３１０との間に結合されたアナログフィルタ３３０を含む。アナログフィルタ３３０は、アナログ回路３０８が出力するアナログ信号にフィルタリングを施すように構成される。例えば、図２のデジタルフィルタ２２２がデジタル信号２２０に対して行ういかなるフィルタリング処理もアナログフィルタ３３０によってアナログ信号３１８に対して行われてよい。図示のファームウェア３１２はデジタルフィルタ３２２とＲＭＳフィルタ３１６とを含むが、これは例示であって限定を意図しない。言うまでもなく、ファームウェア３１２は必ずしもデジタルフィルタ３２２を含まなくてよい。デジタルフィルタ３２２は、図２のデジタルフィルタに関して上に述べたいかなるフィルタリング処理も行うように構成できる。ＲＭＳファームウェア３１６は、図１のＲＭＳファームウェア１１６および／または図２のＲＭＳファームウェア２１６に関して上に述べたいかなる処理も行うように構成できる。

ＡＤＣ４１０が出力するデジタル信号を加速度センサ４００がダウンサンプリングする場合、ダウンサンプリングレートがより広い範囲を必要とするときに追加ビットが使えるように加速度センサ４００を構成することができる。ＯＤＲが閾レート（例えば０．７８ヘルツ（Ｈｚ））未満であれば、デジタルフィルタ４２２用のイネーブル／ディセーブルビットを追加ビットとして利用することができる。

図５は本開示の一実施形態による、図４に示す加速度センサ４００のモデル５００の一例のブロック図である。このモデル５００は転送機能５０２と、第１加算器５０４と、離散ＦＩＲフィルタ５２６と、タップ遅延５０６と、第１ホールドロジック５０８と、ローパスフィルタ（ＬＰＦ）５２８ａと、ハイパスフィルタ（ＨＰＦ）５２８ｂと、スコープ５１０と、ＲＭＳロジック５１６とを含む。転送機能５０２は入力信号５１２に処理を施す。例えば、入力信号５１２はチャープ信号であり、転送機能５０２はｎｕｍ（ｓ）／ｄｅｎ（ｓ）と表される。第１加算器５０４は転送機能５０２の出力と定数５１４とを加算する。離散ＦＩＲフィルタ５２６は第１加算器５０４の出力にフィルタリングを施してタップ遅延５０６に入力する。第１ホールドロジック５０８は第１加算器５０４の出力をホールドしてＬＰＦ５２８ａに入力する。ＬＰＦ５２８ａは第１ゲインロジック５２２ａと第２離散ロジックフィルタ５２４ａとを含む。第１ゲインロジック５２２ａは第１ホールドロジック５０８の出力を増幅し、その結果に第２離散ロジックフィルタ５２４ａがフィルタリングを施す。ＨＰＦ５２８ｂは第２ゲインロジック５２２ｂと第３離散フィルタ５２４ｂとを含む。第２ゲインロジック５２２ｂはＬＰＦ５２８ａの出力を増幅し、その結果に第３離散ロジックフィルタ５２４ｂがフィルタリングを施す。

ＲＭＳロジックは第２加算器５３０と、第１計算機能ロジック５３２と、絶対値ロジック５３４と、第１メモリ５３６と、第２メモリ５３８と、第３加算器５４０と、スイッチ５４２と、パルスジェネレータ５４４と、第２計算機能ロジック５４６と、除算器５４８と、第２ホールドロジック５５０と、平方根ロジック５５２とを含む。第２加算器５３０はＬＰＦ５２８ａの出力とＨＰＦ５２８ｂの出力とを加算する。第１計算機能ロジック５３２は第２加算器５３０の出力の二乗を求める。絶対値ロジック５３４は第１計算機能ロジック５３２の出力の絶対値を求める。第３加算器５４０は絶対値ロジック５３４の出力と、第１メモリ５３６の出力と、第２メモリ５３８の出力とを加算する。第１メモリ５３６は第３加算器５４０の出力を記憶する。第２メモリ５３８はスイッチ５４２の出力を記憶する。パルスジェネレータ５４４は、スイッチ５４２の動作を制御するパルスを生成する。スイッチ５４２は各パルスの持続時間中はオンとされ、パルス間ではオフとされる。スイッチ５４２へは他に、第３加算器５４０の出力と、ゼロ値の定数５５４も入力される。第２計算機能ロジック５４６は入力値５５６の二乗を求める。除算器５４８は第３加算器５４０の出力を第２計算機能ロジック５４６の出力で除す。第２ホールドロジック５５０は除算器５４８の出力をホールドして平方根ロジック５５２に入力する。平方根ロジック５５２は第２ホールドロジック５５０の出力の平方根を求める。スコープ５１０には、第１加算器５０４の出力と、ＬＰＦ５２８ａの出力と、ＨＰＦ５２８ｂの出力と、平方根ロジック５５２の出力とが入力され、これによりユーザーはモデル５００を観察することができる。

図６は本開示の実施形態による加速度センサにおける要部の出力信号６０２、６０４、６０６、６０８の一例を示す波形図である。出力信号６０２はＭＥＭＳデバイス内の構造（例えば図１のＭＥＭＳデバイス１０２内の構造１０６）の属性の変化の一例を示している。例えば、出力信号６０２は図５に示す第１加算器５０４の出力に相当する。出力信号６０４は第１フィルタ（例えば図４の第１フィルタ４２８ａまたは図５のＬＰＦ５２８ａ）の出力の一例を示している。出力信号６０６は第２フィルタ（例えば図４の第２フィルタ４２８ｂまたは図５のＨＰＦ５２８ｂ）の出力の一例を示している。出力信号６０８はＲＭＳファームウェア（例えば図１のＲＭＳファームウェア１１６または図５のＲＭＳロジック５１６）の出力の一例を示している。例えば、出力信号６０８は、異なる周波数に対応する一連のＲＭＳ値を表す。

フィルタの実装における一般形は下に述べるような伝達関数を有する。フィルタ１７００について、所望の伝達関数は次のような二つの形式のいずれかで得られる。（本例ではフィルタ１７００のみがハイパスであるが、これは例示であって限定を意図しない。）

Ａ、ＢおよびＣは正の値であり、さらに以下に述べる条件を満たすとよい。上に示した伝達関数からフィルタ係数設定を決定する手順の一例は次のとおりである：
５．任意の周波数

における最大の大きさ（の絶対値）を求め、この最大値を、

における大きさ（の絶対値）が所望の周波数範囲（例えば全周波数）にわたって１．０未満となるように拡縮する整数値ＴＭＰＯＲＳを選ぶ（大きさが１．０を超える周波数においては計算において飽和が生じ得るが、１．０をわずかに超えた程度であれば許容できる）。一実装例において、ＴＭＰＯＲＳの有効範囲は例えば、フィルタ１６００については０から１、フィルタ１７００については０から２０である。
６．

が１２８以上かつ２５６未満となるようにＴＭＰＩＲＳを選んでＴＭＰ１Ａを求める。ＴＭＰＩＲＳの有効範囲は例えば７から２５である。
７．

を求める。結果は例えば０と８３８８６０７との間になる。

図２０および図２１は本開示の実施形態による加速度センサの製造方法を示すフローチャート２０００、２１００である。説明の便宜上、フローチャート２０００、２１００を図２２に示す製造システム２２００に基づいて説明する。図２２に示すように、製造システム２２００はＭＥＭＳロジック２２１２とＡＳＩＣロジック２２１４とを含む。実施にあたっての構造上および動作上の詳細は、フローチャート２０００、２１００についての以下の説明から関連分野の当業者には明らかであろう。

図２４は本開示の一実施形態におけるデジタル出力とＲＭＳ出力との対応を示す波形図２４００の一例である。波形図２４００は、ＲＭＳ演算前に現れ得るデジタル出力信号Ｓ２およびＲＭＳ演算後に現れ得るＲＭＳ出力信号Ｓ４を示す。一実施形態において、ＲＭＳ演算の結果（すなわちＲＭＳ出力信号Ｓ４）は割込制御部に入力される。割込制御部は割込信号をマイクロコンピュータに出力する。加速度センサが、物体の動きを測定するモーションセンサとして用いられる場合、デジタル出力信号Ｓ２は測定対象の動き（すなわちモーションセンサに作用する加速度）を反映する振動成分（すなわち交流成分）を含む。図２４において期間２４６０および期間２４６２に示すように、測定対象が動いているとき、デジタル出力信号Ｓ２は振動成分を含み、この振動成分の信号値の振幅が所定の閾レベルＶｔｈを超える。

図示の実施形態において、デジタル出力信号Ｓ２の振幅は、測定対象が動いている間、常に閾レベルＶｔｈを上回っているわけではない。そうではなく、デジタル出力信号Ｓ２の振幅は振動して閾レベルＶｔｈをを上回ったり下回ったりする。このような振幅の振動により、デジタル出力信号Ｓ２を直接割込制御部に入力して閾レベルＶｔｈと比較すると、特定周波数範囲内の動きまたは振動の検出にエラーを生じることがある。さらに、デジタル出力信号Ｓ２の振動は割込制御部の動作タイミング（すなわち割込制御部が入力された信号にサンプリングを行うタイミング）と非同期であり得る。デジタル出力信号Ｓ２を直接割込制御部に入力するのであれば、エラーを避けるためには割込制御部の動作速度（すなわちクロック周波数）が十分に高くなければならない。

しかし、ＲＭＳ出力信号Ｓ４を割込制御部に入力してエラーを減らすことができる。ＲＭＳ出力信号Ｓ４はデジタル出力信号Ｓ２に可変フィルタリングとＲＭＳ演算を順次施して生成され、その振幅は可変フィルタの通過帯域によって定義可能な特定周波数範囲内の動きまたは振動の持続時間に亘って閾レベルＶｔｈより上回った状態に維持される。ＲＭＳ演算は例えば、Ｎ個のデジタル信号Ｓ１３_（１）〜Ｓ１３_（Ｎ）を用いてＲＭＳ信号を√（Ｓ１３_（１） ^２＋Ｓ１３_（２） ^２……＋Ｓ１３_（Ｎ） ^２）として算出することによって行われる。例えば、Ｎ個のデジタル信号は３つのデジタル信号Ｓ１３_（１）〜Ｓ１３_（３）であって、それぞれがＸ軸、Ｙ軸およびＺ軸信号に相当する。Ｎ個のデジタル信号の構成はこれに限らない。

ＡＦＥ２５０９はセンサ出力信号Ｓ１０に所定のアナログ調整処理を施してアナログ信号Ｓ１１を生成する。一実施形態において、ＡＦＥ２５０９はセンサ出力信号Ｓ１０に対して増幅を行うように構成される。一実施形態において、ＡＦＥ２５０９はセンサ出力信号Ｓ１０に対してノイズ除去を行うように構成される。アナログ信号Ｓ１１はＡＤＣ２５１０に入力され、ＡＤＣ２５１０はアナログ信号Ｓ１１をデジタル信号Ｓ１２に変換する。

実施形態によっては、温度センサ２５１９はＡＳＩＣ２５０４の温度を測定する内蔵センサである。一実施形態において、温度センサ２５１９はＡＳＩＣ２５０４の温度を、半導体基板とＭＥＭＳデバイス２５０２および／またはＡＳＩＣ２５０４との間の接合部において測定する。

Claims (24)

1. 物体の加速度に応じて変化するように構成された静電容量を有する容量性構造を含むＭＥＭＳ（microelectromechanical system）デバイスと、
   前記容量性構造の静電容量の変化に少なくとも部分的に基づいて前記物体の加速度を求めるように構成されたＡＳＩＣ（application-specific integrated circuit）と、
   を含む加速度センサにおいて、
   前記ＡＳＩＣが
   前記容量性構造の静電容量の変化を測定して該静電容量の変化を示すアナログ信号を生成するように構成されたアナログ回路と、
   前記アナログ信号をデジタル信号に変換するように構成されたアナログ／デジタルコンバータ（ＡＤＣ）と、
   前記デジタル信号の表現に対して二乗平均平方根（ＲＭＳ）演算を行って前記物体の加速度の値を表すＲＭＳ値を出力するように構成されたＲＭＳファームウェアと、
   を含むことを特徴とする加速度センサ。
2. 請求項１に記載の加速度センサにおいて、
   前記ＭＥＭＳデバイスおよび前記ＡＳＩＣが共通の半導体チップ上に実装される
   ことを特徴とする加速度センサ。
3. 請求項１に記載の加速度センサにおいて、
   前記ＡＳＩＣがさらに
   前記デジタル信号にフィルタリングを施してフィルタリングされたデジタル信号を出力するように構成されたデジタルフィルタを含み、
   前記ＲＭＳファームウェアは前記フィルタリングされたデジタル信号に対して前記ＲＭＳ演算を行って前記物体の加速度の値を表す前記ＲＭＳ値を出力するように構成され、
   前記デジタルフィルタが少なくとも１つのバターワースフィルターを含む
   ことを特徴とする加速度センサ。
4. 請求項１に記載の加速度センサにおいて、
   前記ＡＳＩＣがさらに
   前記デジタル信号にフィルタリングを施してフィルタリングされたデジタル信号を出力するように構成されたデジタルフィルタを含み、
   前記ＲＭＳファームウェアは前記フィルタリングされたデジタル信号に対して前記ＲＭＳ演算を行って前記物体の加速度の値を表す前記ＲＭＳ値を出力するように構成され、
   前記デジタルフィルタが少なくとも１つのベッセルフィルターを含む
   ことを特徴とする加速度センサ。
5. 請求項１に記載の加速度センサにおいて、
   前記ＡＳＩＣがさらに
   前記デジタル信号にフィルタリングを施してフィルタリングされたデジタル信号を出力するように構成されたデジタルフィルタを含み、
   前記ＲＭＳファームウェアは前記フィルタリングされたデジタル信号に対して前記ＲＭＳ演算を行って前記物体の加速度の値を表す前記ＲＭＳ値を出力するように構成され、
   前記デジタルフィルタが少なくとも１つのチェビシェフフィルターを含む
   ことを特徴とする加速度センサ。
6. 請求項１に記載の加速度センサにおいて、
   前記ＡＳＩＣがさらに
   前記デジタル信号にフィルタリングを施してフィルタリングされたデジタル信号を出力するように構成されたデジタルフィルタを含み、
   前記ＲＭＳファームウェアは前記フィルタリングされたデジタル信号に対して前記ＲＭＳ演算を行って前記物体の加速度の値を表す前記ＲＭＳ値を出力するように構成され、
   前記デジタルフィルタが、特定の周波数範囲外の周波数を阻止するように構成されたバンドパスフィルタを含む
   ことを特徴とする加速度センサ。
7. 請求項１に記載の加速度センサにおいて、
   前記ＡＳＩＣがさらに
   前記デジタル信号にフィルタリングを施してフィルタリングされたデジタル信号を出力するように構成されたデジタルフィルタを含み、
   前記ＲＭＳファームウェアは前記フィルタリングされたデジタル信号に対して前記ＲＭＳ演算を行って前記物体の加速度の値を表す前記ＲＭＳ値を出力するように構成され、
   前記デジタルフィルタが複数の信号処理フィルタを含み、
   各前記信号処理フィルタがユーザーによってプログラム可能な係数群を有し、該係数群は複数の数値群を持ち得るものであり、少なくとも第１の数値群によって各前記信号処理フィルタがバターワースフィルターとして構成され、少なくとも第２の数値群によって各前記信号処理フィルタがベッセルフィルターとして構成される
   ことを特徴とする加速度センサ。
8. 請求項１に記載の加速度センサにおいて、
   前記ＡＳＩＣがさらに
   前記デジタル信号にフィルタリングを施してフィルタリングされたデジタル信号を出力するように構成されたデジタルフィルタを含み、
   前記ＲＭＳファームウェアは前記フィルタリングされたデジタル信号に対して前記ＲＭＳ演算を行って前記物体の加速度の値を表す前記ＲＭＳ値を出力するように構成され、
   前記デジタルフィルタが、前記デジタル信号の前記表現を前記ＲＭＳファームウェアの出力データレート以上のサンプリング周波数でサンプリングするように構成される
   ことを特徴とする加速度センサ。
9. 請求項１に記載の加速度センサにおいて、
   前記ＡＳＩＣがさらに
   前記デジタル信号にフィルタリングを施してフィルタリングされたデジタル信号を出力するように構成されたデジタルフィルタを含み、
   前記ＲＭＳファームウェアは前記フィルタリングされたデジタル信号に対して前記ＲＭＳ演算を行って前記物体の加速度の値を表す前記ＲＭＳ値を出力するように構成され、
   前記デジタルフィルタが、前記デジタル信号の前記表現を前記ＲＭＳファームウェアの出力データレートの４倍以上のサンプリング周波数でサンプリングするように構成される
   ことを特徴とする加速度センサ。
10. 請求項１に記載の加速度センサにおいて、
    前記ＡＳＩＣがさらに
    前記デジタル信号の移動平均をダウンサンプリングしてダウンサンプリングされた移動平均信号を出力するように構成されたデジタルフィルタを含み、
    前記ＲＭＳファームウェアは前記ダウンサンプリングされた移動平均信号に対して前記ＲＭＳ演算を行って前記物体の加速度の値を表す前記ＲＭＳ値を出力するように構成される
    ことを特徴とする加速度センサ。
11. 請求項１に記載の加速度センサにおいて、
    前記ＲＭＳファームウェアは前記デジタル信号の前記表現に対して複数のＲＭＳ演算を行うことによって異なる周波数それぞれに対応する前記物体の加速度の値を表す複数の前記ＲＭＳ値を出力するように構成される
    ことを特徴とする加速度センサ。
12. 請求項１に記載の加速度センサにおいて、前記ＲＭＳファームウェアは前記ＲＭＳ値が閾値に達することに少なくとも部分的に基づいて割込信号を生成するように構成されることを特徴とする加速度センサ。
13. 加速度センサの製造方法において、該製造方法が
    ＭＥＭＳ（microelectromechanical system）デバイスとＡＳＩＣ（application-specific integrated circuit）とを含むように半導体パッケージを作製する工程を含み、
    前記半導体パッケージを作製する工程が
    物体の加速度に応じて変化するように構成された静電容量を有する容量性構造を含むように前記ＭＥＭＳデバイスを設ける工程と、
    前記容量性構造の静電容量の変化に少なくとも部分的に基づいて前記物体の加速度を求めるように前記ＡＳＩＣを構成する工程と
    を含み、
    前記ＡＳＩＣを構成する工程が
    前記容量性構造の静電容量の変化を測定して該静電容量の変化を示すアナログ信号を生成するように構成されたアナログ回路を前記ＡＳＩＣに組み込む工程と、
    前記アナログ信号をデジタル信号に変換するように構成されたアナログ／デジタルコンバータ（ＡＤＣ）を前記ＡＳＩＣに組み込む工程と、
    前記デジタル信号の表現に対して二乗平均平方根（ＲＭＳ）演算を行って前記物体の加速度の値を表すＲＭＳ値を出力するように構成されたＲＭＳファームウェアを前記ＡＳＩＣに組み込む工程と
    を含むことを特徴とする製造方法。
14. 請求項１３に記載の製造方法において、
    前記ＭＥＭＳデバイスを設ける工程が、前記容量性構造を含むように前記ＭＥＭＳデバイスを作製する工程を含み、
    前記ＡＳＩＣを構成する工程が、前記ＡＳＩＣを作製する工程を含む
    ことを特徴とする製造方法。
15. 請求項１４に記載の製造方法において、
    前記ＡＳＩＣを作製する工程が、前記アナログ回路、前記ＡＤＣ、および前記ＲＭＳファームウェアを共通の基板上に作製する工程を含む
    ことを特徴とする製造方法。
16. 請求項１５に記載の製造方法において、
    前記ＭＥＭＳデバイスを作製する工程が、前記ＭＥＭＳデバイスを前記共通の基板上に作製する工程を含む
    ことを特徴とする製造方法。
17. 請求項１４に記載の製造方法において、
    前記ＡＳＩＣを作製する工程が、特定の周波数範囲外の周波数を阻止するように構成されたバンドパスフィルタを含むデジタルフィルタを、該デジタルフィルタが前記ＡＤＣと前記ＲＭＳファームウェアとの間に結合されるように作製する工程を含む
    ことを特徴とする製造方法。
18. 請求項１３に記載の製造方法において、
    前記ＡＳＩＣを構成する工程が、前記デジタル信号の移動平均をダウンサンプリングしてダウンサンプリングされた移動平均信号を出力するようにデジタルフィルタを構成する工程を含み、
    前記ＲＭＳファームウェアを前記ＡＳＩＣに組み込む工程が、前記ダウンサンプリングされた移動平均信号に対して前記ＲＭＳ演算を行って前記物体の加速度の値を表す前記ＲＭＳ値を出力するように前記ＲＭＳファームウェアを構成する工程を含む
    ことを特徴とする製造方法。
19. 請求項１３に記載の製造方法において、
    前記ＲＭＳファームウェアを前記ＡＳＩＣに組み込む工程が、前記デジタル信号の前記表現に対して複数のＲＭＳ演算を行うことによって異なる周波数それぞれに対応する前記物体の加速度の値を表す複数の前記ＲＭＳ値を出力するように前記ＲＭＳファームウェアを構成する工程を含む
    ことを特徴とする製造方法。
20. 請求項１３に記載の製造方法において、
    前記ＲＭＳファームウェアを前記ＡＳＩＣに組み込む工程が、前記ＲＭＳ値が閾値に達することに少なくとも部分的に基づいて割込信号を生成可能なように前記ＲＭＳファームウェアを構成する工程を含む
    ことを特徴とする製造方法。
21. 加速度センサの製造方法において、該製造方法が
    半導体基板を設ける工程と、
    物体の加速度に応じて変化するように構成された静電容量を有する容量性構造を含むＭＥＭＳ（microelectromechanical system）デバイスを半導体基板上に形成する工程と、
    前記容量性構造の静電容量の変化に少なくとも部分的に基づいて前記物体の加速度を求めるための、アナログ回路と、アナログ／デジタルコンバータ（ＡＤＣ）と、ＲＭＳファームウェアとを含むＡＳＩＣ（application-specific integrated circuit）を半導体基板上に形成する工程と
    を含み、
    前記ＡＳＩＣを半導体基板上に形成する工程が
    前記容量性構造の静電容量の変化を測定して該静電容量の変化を示すアナログ信号を生成するように前記アナログ回路を構成する工程と、
    前記アナログ信号をデジタル信号に変換するように前記ＡＤＣを構成する工程と、
    前記デジタル信号の表現に対して二乗平均平方根（ＲＭＳ）演算を行って前記物体の加速度の値を表すＲＭＳ値を出力するように前記ＲＭＳファームウェアを構成する工程と
    を含むことを特徴とする製造方法。
22. 物体の加速度に応じて変化するように構成された静電容量を有する容量性構造を含むＭＥＭＳ（microelectromechanical system）デバイスと、
    前記容量性構造の静電容量の変化に少なくとも部分的に基づいて前記物体の加速度を求めるように構成されたＡＳＩＣ（application-specific integrated circuit）と
    を含む加速度センサにおいて、
    前記ＡＳＩＣが
    特定の周波数範囲内の前記静電容量の変化を表す表現値を、入力値の二乗平均平方根（ＲＭＳ）として算出し、
    少なくとも指定された期間に亘って前記表現値が閾値以上であるときに割込信号を出力する
    ように構成されることを特徴とする加速度センサ。
23. 請求項２２に記載の加速度センサにおいて、
    前記ＡＳＩＣが
    前記ＭＥＭＳデバイスにドライブ信号を供給するように構成されるドライブ回路と、
    前記容量性構造の静電容量の変化を表し、少なくとも部分的に前記ドライブ信号に基づく入力信号を前記ＭＥＭＳデバイスから受け取るように構成される入力回路と、
    前記ドライブ回路の第１ノードと前記入力回路の前記第２ノードとの間に結合されたキャパシタと、
    前記第１および第２ノード間の前記キャパシタと直列に結合され、前記ドライブ回路と前記入力回路とを前記キャパシタを介して結合するか否かを選択的に制御可能なスイッチと、
    を含み、
    前記ＡＳＩＣが、前記第２ノードの前記入力信号と前記第１ノードの前記ドライブ信号との差分を表す差分信号を算出するように構成される
    ことを特徴とする加速度センサ。
24. 請求項２３に記載の加速度センサにおいて、
    前記ＭＥＭＳデバイスおよび前記ＡＳＩＣが単一のパッケージに収められ、
    前記ＭＥＭＳデバイスが、前記ドライブ信号を前記ＡＳＩＣの前記ドライブ回路から受け取るための入力端子を有し、
    前記ＭＥＭＳデバイスが、前記入力信号を前記ＡＳＩＣに供給するための出力端子を有し、
    前記ＭＥＭＳデバイスの前記入力端子と前記ＡＳＩＣの前記ドライブ回路とは前記単一のパッケージ内でワイヤにより互いに結合され、
    前記ＭＥＭＳデバイスの前記出力端子と前記ＡＳＩＣの前記入力回路とは前記単一のパッケージ内でワイヤにより互いに結合される
    ことを特徴とする加速度センサ。

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