JP6994867B2 - 光電変換素子の製造方法 - Google Patents
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Description
本発明は、光電変換素子の製造方法に関する。
下記特許文献１には、第１の製膜室において、半導体基板の表面側に第１の真性アモルファスシリコン層を形成するステップと、第２の製膜室において、第１の真性アモルファスシリコン層の表面側にｐ型アモルファスシリコン層を形成するステップと、移動室において、半導体基板の表面に垂直な方向に半導体基板を移動させることにより、この半導体基板の裏面側を露出させるステップと、第３の製膜室において、半導体基板の裏面側に第２の真性アモルファスシリコン層を形成するステップと、第４の製膜室において、第２の真性アモルファスシリコン層の裏面側にｎ型アモルファスシリコン層を形成するステップと、を含む太陽電池の製造方法が開示されている。第１の製膜室、第２の製膜室、移動室、第３の製膜室、及び第４の製膜室は直列に接続されており、所謂インライン式製膜装置を構成している。
しかし、上記従来の製造方法では、製膜装置の小型化が難しいことが問題となっていた。即ち、上記従来の製造方法においては、半導体基板の第１の主面側に真性アモルファスシリコン層を形成するための第１の製膜室と、半導体基板の第２の主面側に真性アモルファスシリコン層を形成するための第３の製膜室とが、インライン式製膜装置を構成する上で別々に存在する必要があるため、製膜装置の小型化が難しくなってしまっていた。
本発明は、上記問題点に鑑みてなされたものであり、その目的は、小型化された製膜装置を用いて光電変換素子を製造する、インライン式の製造プロセスを実現することにある。
（１）本開示に係る光電変換素子の製造方法は、前記光電変換素子は、第１の主面及び第２の主面を有し、少なくとも第１導電型半導体層、第１の真性半導体層、半導体基板、第２の真性半導体層、及び第２導電型半導体層をこの順で含み、前記製造方法は、複数の製膜室が直列に接続されてなるインライン式製膜装置を用いる製造方法であって、第１の真性半導体層形成ステップ、第１導電型半導体層形成ステップ、第２の真性半導体層形成ステップ、及び第２導電型半導体層形成ステップを含み、前記インライン式製膜装置は、第１の製膜室、第２の製膜室、及び第３の製膜室をこの順に備え、前記第１の真性半導体層形成ステップでは、前記第１の製膜室において、前記半導体基板の前記第１の主面側に第１の真性半導体層を形成し、前記第１導電型半導体層形成ステップでは、前記第２の製膜室において、前記第１の真性半導体層の前記第１の主面側に第１導電型半導体層を形成し、前記第２の真性半導体層形成ステップでは、前記第１の製膜室において、前記半導体基板の前記第２の主面側に第２の真性半導体層を形成し、前記第２導電型半導体層形成ステップでは、前記第３の製膜室において、前記第２の真性半導体層の前記第２の主面側に第２導電型半導体層を形成する。
（２）上記（１）における光電変換素子の製造方法は、前記第１導電型半導体層形成ステップの後に、前記半導体基板が前記第３の製膜室を通過する第３の製膜室通過ステップと、前記第２の真性半導体層形成ステップの後に、前記半導体基板が前記第２の製膜室を通過する第２の製膜室通過ステップと、を更に含む製造方法としてもよい。
（３）上記（２）における光電変換素子の製造方法は、前記第２の真性半導体層形成ステップが、前記第３の製膜室通過ステップの後工程であり、前記第３の製膜室通過ステップの後であって、前記第２の真性半導体層形成ステップの前に、前記半導体基板を前記第１の製膜室に搬送する搬送ステップと、前記半導体基板の前記第２の主面側を露出させる露出ステップと、を更に含む製造方法としてもよい。
（４）上記（２）における光電変換素子の製造方法は、前記第１の真性半導体層形成ステップが、前記第２導電型半導体層形成ステップの後工程であり、前記第２導電型半導体層形成ステップの後であって、前記第１の真性半導体層形成ステップの前に、前記半導体基板を前記第１の製膜室に搬送する搬送ステップと、前記半導体基板の前記第１の主面側を露出させる露出ステップと、を更に含む製造方法としてもよい。
（５）上記（２）における光電変換素子の製造方法は、前記第２の製膜室が、高周波電源に接続されたカソード電極と、前記カソード電極と対向するように配置されたアノード電極と、を備え、前記第２の製膜室通過ステップにおいて、前記半導体基板の前記第２の主面側が前記カソード電極側に向くように、前記半導体基板を前記カソード電極と前記アノード電極との間に配置し、前記高周波電源をオフ状態とする製造方法としてもよい。
（６）上記（２）における光電変換素子の製造方法は、前記第３の製膜室が、高周波電源に接続されたカソード電極と、前記カソード電極と対向するように配置されたアノード電極と、を備え、前記第３の製膜室通過ステップにおいて、前記半導体基板の前記第１の主面側が前記カソード電極側に向くように、前記半導体基板を前記カソード電極と前記アノード電極との間に配置し、前記高周波電源をオフ状態とする製造方法としてもよい。
（７）上記（１）～（６）における光電変換素子の製造方法は、前記第１の製膜室が、第１の高周波電源に接続された第１のカソード電極と、第２の高周波電源に接続された第２のカソード電極と、前記第１のカソード電極と前記第２のカソード電極との間に配置された第１のアノード電極と、を備え、前記第１の真性半導体層形成ステップにおいて、前記半導体基板の前記第１の主面側が前記第１のカソード電極側に向くように、前記半導体基板を前記第１のカソード電極と前記第１のアノード電極との間に配置し、前記第１の高周波電源をオン状態とし、前記第２の真性半導体層形成ステップにおいて、前記半導体基板の前記第２の主面側が前記第２のカソード電極側に向くように、前記半導体基板を前記第２のカソード電極と前記第１のアノード電極との間に配置し、前記第２の高周波電源をオン状態とする製造方法としてもよい。
（８）上記（２）における光電変換素子の製造方法は、前記第２の製膜室が、第３の高周波電源に接続された第３のカソード電極と、第４の高周波電源に接続された第４のカソード電極と、前記第３のカソード電極と前記第４のカソード電極との間に配置された第２のアノード電極と、を備え、前記第１導電型半導体層形成ステップにおいて、前記半導体基板の前記第１の主面側が前記第３のカソード電極側に向くように、前記半導体基板を前記第３のカソード電極と前記第２のアノード電極との間に配置し、前記第３の高周波電源をオン状態とし、前記第２の製膜室通過ステップにおいて、前記半導体基板の前記第２の主面側が前記第４のカソード電極側に向くように、前記半導体基板を前記第４のカソード電極と前記第２のアノード電極との間に配置し、前記第４の高周波電源をオフ状態とする製造方法としてもよい。
（９）上記（２）における光電変換素子の製造方法は、前記第３の製膜室が、第５の高周波電源に接続された第５のカソード電極と、第６の高周波電源に接続された第６のカソード電極と、前記第５のカソード電極と前記第６のカソード電極との間に配置された第３のアノード電極と、を備え、前記第３の製膜室通過ステップにおいて、前記半導体基板の前記第１の主面側が前記第５のカソード電極側に向くように、前記半導体基板を前記第５のカソード電極と前記第３のアノード電極との間に配置し、前記第５の高周波電源をオフ状態とし、前記第２導電型半導体層形成ステップにおいて、前記半導体基板の前記第２の主面側が前記第６のカソード電極側に向くように、前記半導体基板を前記第６のカソード電極と前記第３のアノード電極との間に配置し、前記第６の高周波電源をオン状態とする製造方法としてもよい。
本開示の実施形態について、図面を用いて以下に説明する。
［光電変換素子１００］
図１は、本実施形態に係る光電変換素子１００の表面側（受光面側）を示す模式的な平面図である。
図１は、本実施形態に係る光電変換素子１００の表面側（受光面側）を示す模式的な平面図である。
図１に示すように、本実施形態の光電変換素子１００は、光電変換部８と、光電変換部８の表面側に設けられた集電電極２とを有している。集電電極２は、光電変換部８に含まれる半導体基板の一辺に対して略平行な２本の幅広なバスバー電極２Ａと、バスバー電極２Ａに略直行する多数の幅の狭いフィンガー電極２Ｂとを含む。
なお、本実施形態においては、光電変換部８の裏面側にも集電電極２を設けており、表面側の集電電極２は、第１の極性を有し、裏面側の集電電極２は、第１の極性と逆の極性を有している。本実施形態においては、表面側の集電電極２が正極であり、裏面側の集電電極２が負極である。
図２は、図１におけるII－II線の断面を示す模式的な断面図である。
本実施形態における光電変換素子１００は、図２に示すように、例えば単結晶シリコン、多結晶シリコンなどからなる半導体基板１を含む。半導体基板１の表面側には、第１の真性半導体層５Ａが形成され、半導体基板１の裏面側には、第２の真性半導体層５Ｂが形成されている。第１の真性半導体層５Ａの表面側には、Ｐ型半導体層３が形成され、第２の真性半導体層５Ｂの裏面側には、Ｎ型半導体層４が形成されている。Ｐ型半導体層３の表面側には、第１の透明導電層６Ａが形成され、Ｎ型半導体層４の裏面側には、第２の透明導電層６Ｂが形成されている。
［光電変換素子の製造方法］
以下、図面を用いて、本実施形態に係る光電変換素子１００の製造方法について説明する。
以下、図面を用いて、本実施形態に係る光電変換素子１００の製造方法について説明する。
図３は、本実施形態に係る光電変換素子１００の製造方法に用いる基板ホルダ２００を示す模式的な斜視図である。
図３に示すように、基板ホルダ２００は、第１ホルダ３１と、第２ホルダ３２と、第１ホルダ３１と第２ホルダ３２とを保持する保持部３３と、を備えている。第１ホルダ３１と第２ホルダ３２は、それぞれ基板載置面を有しており、第１ホルダ３１の基板載置面と反対側の面と、第２ホルダ３２の基板載置面と反対側の面とが対向するよう配置されている。
図４は、本実施形態に係る光電変換素子１００の製造方法に用いる製膜装置３００を示す模式的な上面図である。
図４に示すように、本実施形態において用いる製膜装置３００は、真性半導体層を製膜する第１の製膜室６１、第１導電型半導体層を製膜する第２の製膜室６２、第２導電型半導体層を製膜する第３の製膜室６３を有している。各製膜室は直列に接続され、製膜装置３００は、インライン式プラズマＣＶＤ（chemical vapor deposition）装置を構成しており、第１の製膜室６１に搬入された基板ホルダ２００は、第３の製膜室６３の方向に、順送りに搬送される。
更に、本実施形態における製膜装置３００は、基板ホルダ２００を、第３の製膜室６３から第１の製膜室６１へ帰還させるための搬送手段６４を有しており、第３の製膜室６３における製膜プロセスを経た半導体基板１は、再度、第１の製膜室６１における製膜プロセスを経ることとなる。
第１の製膜室６１は、高周波電源に接続された第１のカソード電極７１、第２のカソード電極７２と、接地状態の第１のアノード電極５１とを備えており、第１の製膜室６１における両端に第１のカソード電極７１と第２のカソード電極７２が配置され、第１のカソード電極７１と第２のカソード電極７２の間に第１のアノード電極５１が配置されている。第１ホルダ３１と、第２ホルダ３２とが保持された基板ホルダ２００は第１の製膜室６１に搬送され、第１のアノード電極５１と電気的に接続される。そして、第１ホルダ３１および、第２ホルダ３２は、第１のアノード電極５１と一体として、アノードとして機能する。第１のカソード電極７１と第１のアノード電極５１との間を第１の製膜位置８１、第２のカソード電極７２と第１のアノード電極５１との間を第２の製膜位置８２とする。第１のカソード電極７１に接続された第１の高周波電源９１がオン状態となると、第１のカソード電極７１と第１のアノード電極５１との間でプラズマ放電が生起される。また、第２のカソード電極７２に接続された第２の高周波電源９２がオン状態となると、第２のカソード電極７２と第１のアノード電極５１との間でプラズマ放電が生起される。
本実施形態において、第１のカソード電極７１と第２のカソード電極７２はシャワーヘッド電極となっており、原料ガス等が供給されるガス導入口を有している。
また、本実施形態においては、第１のアノード電極５１はヒーターを内蔵しており、製膜時において、第１のアノード電極５１近傍に配置された第１ホルダ３１、及び第２ホルダ３２の温度を上昇させることができる。
従って、本実施形態における第１の製膜室６１は、第１のカソード電極７１、第２のカソード電極７２から、原料ガスとなるシリコン含有ガス等を供給するとともに、第１のアノード電極５１に内蔵されたヒーターを用いて、基板ホルダ２００に載置された半導体基板１を加熱し、第１の高周波電源９１、第２の高周波電源９２をオン状態とすることにより、第１のカソード電極７１と第１のアノード電極５１との間、及び第２のカソード電極７２と第１のアノード電極５１との間においてプラズマ放電を生起して、原料ガスを電離させる。電離された原料ガス成分を半導体基板１の表面又は裏面に堆積させることにより、真性半導体層を製膜する。
第２の製膜室６２は、第３のカソード電極７３、第４のカソード電極７４と、接地された第２のアノード電極５２とを備えており、第３のカソード電極７３と第２のアノード電極５２との間を第３の製膜位置８３、第４のカソード電極７４と第２のアノード電極５２との間を第４の製膜位置８４とする。第３のカソード電極７３は第３の高周波電源９３に接続され、第４のカソード電極７４は第４の高周波電源９４に接続されている。なお、第３のカソード電極７３、第４のカソード電極７４、第２のアノード電極５２、第３の高周波電源９３、第４の高周波電源９４の構成は、基本的に第１の製膜室６１の第１のカソード電極７１、第２のカソード電極７２、第１のアノード電極５１、第１の高周波電源９１、第２の高周波電源９２の構成と同じであるため、その説明を省略する。
第３の製膜室６３は、第５のカソード電極７５、第６のカソード電極７６と、接地された第３のアノード電極５３とを備えており、第５のカソード電極７５と第３のアノード電極５３との間を第５の製膜位置８５、第６のカソード電極７６と第３のアノード電極５３との間を第６の製膜位置８６とする。第５のカソード電極７５は第５の高周波電源９５に接続され、第６のカソード電極７６は第６の高周波電源９６に接続されている。なお、第５のカソード電極７５、第６のカソード電極７６、第３のアノード電極５３、第５の高周波電源９５、第６の高周波電源９６の構成は、基本的に第１の製膜室６１の第１のカソード電極７１、第２のカソード電極７２、第１のアノード電極５１、第１の高周波電源９１、第２の高周波電源９２の構成と同じであるため、その説明を省略する。
なお、本実施形態においては製膜装置３００が３つの製膜室を有する構成を例に挙げたが、各製膜室の間に他の製膜室が介在する構成としてもよい。即ち、上述した、「各製膜室は直列に接続された」とは、各製膜室が他の製膜室を介して、間接的に直列に接続された構成も含むものとする。
なお、本実施形態においては、第１導電型半導体をＰ型半導体、第２導電型半導体をＮ型半導体とし、第２の製膜室６２でＰ型半導体層を製膜し、第３の製膜室６３でＮ型半導体層を製膜する方法を例に挙げて説明するが、第１導電型半導体をＮ型半導体、第２導電型半導体をＰ型半導体とする方法としてもよい。
［第１の半導体基板を第１の製膜室の第１の製膜位置に配置するステップ］
まず、表面側、及び裏面側のいずれにも真性半導体層が形成されていない半導体基板１を準備する。半導体基板１としては、例えば単結晶シリコン基板や多結晶シリコン基板などを用いることができる。半導体基板１として、単結晶シリコン基板を用いた場合、導電性を持たせるために、シリコンに対して電荷を供給する不純物を含有している。具体例としては、単結晶シリコン基板は、シリコン原子に電子を導入するための原子（例えばリン）を含有させたｎ型と、シリコン原子に正孔を導入する原子（例えばボロン）を含有させたｐ型がある。正孔と電子とを比較した場合、有効質量および散乱断面積の小さい電子の方が、一般的に移動度が大きい。以上の観点から、半導体基板１として、ｎ型単結晶シリコン基板を用いることが望ましい。半導体基板１は表面に微細凹凸（テクスチャ）が設けられた基板を用いることが望ましい。微細凹凸により光の取り込み効率を向上させることができるからである。
まず、表面側、及び裏面側のいずれにも真性半導体層が形成されていない半導体基板１を準備する。半導体基板１としては、例えば単結晶シリコン基板や多結晶シリコン基板などを用いることができる。半導体基板１として、単結晶シリコン基板を用いた場合、導電性を持たせるために、シリコンに対して電荷を供給する不純物を含有している。具体例としては、単結晶シリコン基板は、シリコン原子に電子を導入するための原子（例えばリン）を含有させたｎ型と、シリコン原子に正孔を導入する原子（例えばボロン）を含有させたｐ型がある。正孔と電子とを比較した場合、有効質量および散乱断面積の小さい電子の方が、一般的に移動度が大きい。以上の観点から、半導体基板１として、ｎ型単結晶シリコン基板を用いることが望ましい。半導体基板１は表面に微細凹凸（テクスチャ）が設けられた基板を用いることが望ましい。微細凹凸により光の取り込み効率を向上させることができるからである。
この半導体基板１を、図３に示した第１ホルダ３１の基板載置面に載置する。このとき、半導体基板１の表面側が露出されるよう、半導体基板１の裏面を第１ホルダ３１側に向けて第１ホルダ３１の基板載置面に載置する。
ここで、本実施形態においては、表面側、及び裏面側のいずれにも所望の薄膜が形成されていない半導体基板１を「第１の半導体基板」とする。
第１ホルダ３１に第１の半導体基板が載置された基板ホルダ２００は、第１の製膜室６１に搬入される。このとき、第１ホルダ３１と第２ホルダ３２とは、第１のアノード電極５１と電気的に接続され、第１ホルダ３１が上述した第１の製膜位置８１に配置され、第２ホルダ３２が上述した第２の製膜位置８２に配置される。
［第１の真性半導体層製膜ステップ］
第１の半導体基板が第１の製膜位置８１に配置されると、第１の製膜室６１の扉を閉め、第１の製膜室６１内を真空状態にした後に、シャワーヘッド電極である第１のカソード電極７１から原料ガスとなるシリコン含有ガス等を供給する。本実施形態においては、ＳｉＨ４ガス、及びＨ２ガスを第１の製膜位置８１に供給する。
第１の半導体基板が第１の製膜位置８１に配置されると、第１の製膜室６１の扉を閉め、第１の製膜室６１内を真空状態にした後に、シャワーヘッド電極である第１のカソード電極７１から原料ガスとなるシリコン含有ガス等を供給する。本実施形態においては、ＳｉＨ４ガス、及びＨ２ガスを第１の製膜位置８１に供給する。
本実施形態においては、第１のアノード電極５１に内蔵されたヒーターを用いて、第１ホルダ３１に載置された半導体基板１を加熱し、第１の高周波電源９１をオン状態とすることにより、第１のカソード電極７１と、第１のアノード電極５１との間においてプラズマ放電を生起する。このプラズマ放電の生起により、原料ガスであるＳｉＨ４ガス、及びＨ２ガスを電離させ、図５に示すように、第１の半導体基板である半導体基板１の表面に、第１の真性半導体層５Ａとして真性非晶質シリコン層を製膜する。
［第１導電型半導体層製膜ステップ］
半導体基板１の表面に第１の真性半導体層５Ａが製膜されると、第１の製膜室６１の扉を開け、基板ホルダ２００を第２の製膜室６２内に移動させる。第２の製膜室６２では、第１ホルダ３１と第２ホルダ３２とが、第２のアノード電極５２と電気的に接続され、第１ホルダ３１が上述した第３の製膜位置８３に配置され、第２ホルダ３２が上述した第４の製膜位置８４に配置される。その後、第２の製膜室６２の扉を閉め、第２の製膜室６２内を真空状態にした後に、シャワーヘッド電極である第３のカソード電極７３から第２の製膜室６２内の第３の製膜位置８３に、原料ガスとしてのＳｉＨ４ガス、及びＨ２ガスと、ドーパント添加ガスとしての水素希釈されたＢ２Ｈ６ガスを供給する。なお、ドーパント不純物の添加量は微量でよいため、予めＳｉＨ４やＨ２で希釈された混合ガスを用いてもよい。
半導体基板１の表面に第１の真性半導体層５Ａが製膜されると、第１の製膜室６１の扉を開け、基板ホルダ２００を第２の製膜室６２内に移動させる。第２の製膜室６２では、第１ホルダ３１と第２ホルダ３２とが、第２のアノード電極５２と電気的に接続され、第１ホルダ３１が上述した第３の製膜位置８３に配置され、第２ホルダ３２が上述した第４の製膜位置８４に配置される。その後、第２の製膜室６２の扉を閉め、第２の製膜室６２内を真空状態にした後に、シャワーヘッド電極である第３のカソード電極７３から第２の製膜室６２内の第３の製膜位置８３に、原料ガスとしてのＳｉＨ４ガス、及びＨ２ガスと、ドーパント添加ガスとしての水素希釈されたＢ２Ｈ６ガスを供給する。なお、ドーパント不純物の添加量は微量でよいため、予めＳｉＨ４やＨ２で希釈された混合ガスを用いてもよい。
本実施形態においては、第２のアノード電極５２に内蔵されたヒーターを用いて、第１ホルダ３１に載置された半導体基板１を加熱し、第３の高周波電源９３をオン状態とすることにより、第３のカソード電極７３と、第２のアノード電極５２との間においてプラズマ放電を生起する。このプラズマ放電の生起により、図６に示すように、第１の真性半導体層５Ａの表面側に、第１導電型半導体層としてのＰ型半導体層３を製膜する。
Ｐ型半導体層３としては、Ｐ型非晶質シリコン層やＰ型微結晶シリコン層が好適に用いられる。なお、Ｐ型半導体層３の製膜時に、ＣＨ４、ＣＯ２、ＮＨ３、ＧｅＨ４等の異種元素を含むガスを添加して、シリコン系薄膜を合金化することにより、シリコン系薄膜のエネルギーギャップを変更することもできる。また、光の透過性を向上させるために酸素や炭素といった不純物を微量添加しても良い。その場合、ＣＯ２やＣＨ４といったガスをＣＶＤ製膜の際に導入することにより形成することができる。
［第３の製膜室通過ステップ］
第１の真性半導体層５Ａの表面側にＰ型半導体層３が製膜されると、第２の製膜室６２の扉を開け、基板ホルダ２００を第３の製膜室６３内に移動させる。第３の製膜室６３内において、第１ホルダ３１と第２ホルダ３２とが、第３のアノード電極５３と電気的に接続され、第１ホルダ３１が上述した第５の製膜位置８５に配置され、第２ホルダ３２が上述した第６の製膜位置８６に配置される。
第１の真性半導体層５Ａの表面側にＰ型半導体層３が製膜されると、第２の製膜室６２の扉を開け、基板ホルダ２００を第３の製膜室６３内に移動させる。第３の製膜室６３内において、第１ホルダ３１と第２ホルダ３２とが、第３のアノード電極５３と電気的に接続され、第１ホルダ３１が上述した第５の製膜位置８５に配置され、第２ホルダ３２が上述した第６の製膜位置８６に配置される。
本実施形態において、第３の製膜室６３はＮ型半導体層４を製膜する製膜室であり、Ｐ型半導体層３の表面側においてはＮ型半導体層４を形成しないため、第５の製膜位置８５に配置された第１ホルダ３１に載置された半導体基板１に対しては、なんら製膜を行うことなく第３の製膜室６３を通過させる。即ち、この第３の製膜室通過ステップにおいて、第５のカソード電極７５に接続された第５の高周波電源９５をオフ状態とし、第１ホルダ３１に載置された半導体基板１に対して製膜がされない状態とする。その際、シャワーヘッド電極である第５のカソード電極７５から、なんらのガスも供給されない状態としてもよい。
［搬送・反転ステップ］
基板ホルダ２００が第３の製膜室６３を通過すると、上述した搬送手段６４により、基板ホルダ２００を、再度第１の製膜室６１内に搬送する搬送ステップを行う。
基板ホルダ２００が第３の製膜室６３を通過すると、上述した搬送手段６４により、基板ホルダ２００を、再度第１の製膜室６１内に搬送する搬送ステップを行う。
ここで、第３の製膜室６３を通過した半導体基板１の表面側には、図６に示したように第１の真性半導体層５Ａと、Ｐ型半導体層３が製膜された状態となっている。
このように、表面側に所望の薄膜が形成された状態の半導体基板１を「第２の半導体基板」とする。
次に、図３に示した第１ホルダ３１に、表面側が露出されるように載置されていた第２の半導体基板である半導体基板１を、その裏面側が露出されるように反転させて第２ホルダ３２の基板載置面に載置する反転ステップを行う。
更に、本実施形態においては、第２の半導体基板が第２ホルダ３２に移されて空き状態になった第１ホルダ３１の基板載置面に、表面側、及び裏面側のいずれにも所望の薄膜が形成されていない新たな第１の半導体基板を、その表面側が露出されるように載置する。
なお、この搬送ステップと反転ステップとは、どちらを先に行っても構わない。即ち、第３の製膜室６３の出口で反転ステップを行った後に、搬送ステップを行ってもよい。あるいは、搬送ステップの途中で反転ステップを行う方法としても構わない。
［第２の半導体基板を第１の製膜室の第２の製膜位置に配置するステップ］
第２ホルダ３２の基板載置面に第２の半導体基板が載置され、第１ホルダ３１の基板載置面に第１の半導体基板が載置されると、基板ホルダ２００を再度、第１の製膜室６１に搬入する。第１の製膜室６１内において、第１ホルダ３１と第２ホルダ３２とが、第１のアノード電極５１と電気的に接続され、第１ホルダ３１が上述した第１の製膜位置８１に配置され、第２ホルダ３２が上述した第２の製膜位置８２に配置される。
第２ホルダ３２の基板載置面に第２の半導体基板が載置され、第１ホルダ３１の基板載置面に第１の半導体基板が載置されると、基板ホルダ２００を再度、第１の製膜室６１に搬入する。第１の製膜室６１内において、第１ホルダ３１と第２ホルダ３２とが、第１のアノード電極５１と電気的に接続され、第１ホルダ３１が上述した第１の製膜位置８１に配置され、第２ホルダ３２が上述した第２の製膜位置８２に配置される。
即ち、第２の半導体基板を第１の製膜室６１の第２の製膜位置８２に配置するステップと、上述した第１の半導体基板を第１の製膜室６１の第１の製膜位置８１に配置するステップとが、略同時に行われる。
［第２の真性半導体層製膜ステップ］
第１の半導体基板が第１の製膜位置８１に配置され、第２の半導体基板が第２の製膜位置８２に配置されると、第１の製膜室６１の扉を閉め、第１の製膜室６１内を真空状態にする。その後に、シャワーヘッド電極である第１のカソード電極７１、及び第２のカソード電極７２から原料ガスとなるシリコン含有ガス等を供給する。本実施形態においては、ＳｉＨ４ガス、及びＨ２ガスを、第１の製膜位置８１、及び第２の製膜位置８２に供給する。
第１の半導体基板が第１の製膜位置８１に配置され、第２の半導体基板が第２の製膜位置８２に配置されると、第１の製膜室６１の扉を閉め、第１の製膜室６１内を真空状態にする。その後に、シャワーヘッド電極である第１のカソード電極７１、及び第２のカソード電極７２から原料ガスとなるシリコン含有ガス等を供給する。本実施形態においては、ＳｉＨ４ガス、及びＨ２ガスを、第１の製膜位置８１、及び第２の製膜位置８２に供給する。
即ち、第１の製膜位置８１と第２の製膜位置８２とは、共通の原料ガスが供給される。なお、本開示においては、供給される原料ガスの比率のみが異なっている場合も、「共通の原料ガスが供給される」と表現する。
本実施形態においては、第１のアノード電極５１に内蔵されたヒーターを用いて、第１ホルダ３１に載置された第１の半導体基板、及び第２ホルダ３２に配置された第２の半導体基板を加熱する。そして、第１のカソード電極７１に接続された第１の高周波電源９１をオン状態とすることにより、第１のカソード電極７１と、第１のアノード電極５１との間においてプラズマ放電を生起する。また、第２のカソード電極７２に接続された第２の高周波電源９２をオン状態とすることにより、第２のカソード電極７２と、第１のアノード電極５１との間においてプラズマ放電を生起する。このプラズマ放電の生起により、原料ガスであるＳｉＨ４ガス、及びＨ２ガスを電離させ、図５に示すように、第１ホルダ３１に載置された第１の半導体基板である半導体基板１の表面に、第１の真性半導体層５Ａとしての真性非晶質シリコン層を製膜し、図７に示すように、第２ホルダ３２に載置された第２の半導体基板である半導体基板１の裏面に、第２の真性半導体層５Ｂとしての真性非晶質シリコン層を製膜する。
上述したとおり、第１の製膜位置８１と第２の製膜位置８２には、共通の原料ガスが供給されており、第１の真性半導体層５Ａと第２の真性半導体層５Ｂとは、共通の組成を有している。
なお、本実施形態における第１の製膜室６１においては、第１の高周波電源９１と第２の高周波電源９２とを、共通の高周波電源により構成してもよい。
この第２の真性半導体層製膜ステップと、上述した第１の真性半導体層製膜ステップとは、同一期間内に行われる。なお、この「同一期間」とは、第１の半導体基板、及び第２の半導体基板を収容する製膜室の扉を閉めてから開けるまでの期間が同一であることを意味し、第１の半導体基板に対する製膜と、第２の半導体基板に対する製膜とが、厳密に同時に行われていない場合も含む。
このような方法により、半導体基板１の表面側に第１の薄膜（本実施形態においては真性半導体層）を形成するための製膜室と、半導体基板１の裏面側に前記第１の薄膜と共通の原料ガスを用いて形成される第２の薄膜を形成するための製膜室とを、別々に設ける必要が無いため、インライン式の製造装置の小型化を実現することができる。
また、第２の真性半導体層製膜ステップと、上述した第１の真性半導体層製膜ステップとを、同一期間において実施することができるため、生産性の高いインライン式製造プロセスを実現することができる。
更に、半導体基板１の表面側に形成する第１の真性半導体層５Ａの製膜条件と、裏面側に形成する第２の真性半導体層５Ｂの製膜条件とを異ならせるような場合においても、本開示のプロセスであれば、第１の製膜室６１における第１の製膜位置８１の製膜条件と、第２の製膜位置８２の製膜条件を、一定に保ったまま製膜することができるため、生産性、及び製膜品質の高いインライン式製造プロセスを実現することができる。即ち、本開示のプロセスであれば、半導体基板１の表面側が露出された第１ホルダ３１は常に第１の製膜位置８１に搬入されるため、第１のカソード電極７１に接続された第１の高周波電源９１の電力条件、第１の製膜位置８１に供給するガスの比率や流量条件、及び第１の製膜位置８１の温度条件や、製膜圧力の条件等を、第１の真性半導体層５Ａを製膜するための条件に固定しておくことが可能である。また、半導体基板１の裏面側が露出された第２ホルダ３２は常に第２の製膜位置８２に搬入されるため、第２のカソード電極７２に接続された第２の高周波電源９２の電力条件、第２の製膜位置８２に供給するガスの比率や流量条件、及び第２の製膜位置８２の温度条件や、製膜圧力の条件等を、第２の真性半導体層５Ｂを製膜するための条件に固定しておくことが可能である。
［第２の製膜室通過ステップ］
第１の半導体基板の表面に第１の真性半導体層５Ａが製膜され、第２の半導体基板の裏面に第２の真性半導体層５Ｂが製膜されると、第１の製膜室６１の扉を開け、基板ホルダ２００を第２の製膜室６２内に移動させる。第２の製膜室６２内において、第１ホルダ３１と第２ホルダ３２との間に第２のアノード電極５２が配置され、第１ホルダ３１が上述した第３の製膜位置８３に配置され、第２ホルダ３２が上述した第４の製膜位置８４に配置される。本実施形態においては、この第１ホルダ３１が第３の製膜位置８３に配置されるステップと、第２ホルダ３２が第４の製膜位置８４に配置されるステップとが、略同時に行われる。
第１の半導体基板の表面に第１の真性半導体層５Ａが製膜され、第２の半導体基板の裏面に第２の真性半導体層５Ｂが製膜されると、第１の製膜室６１の扉を開け、基板ホルダ２００を第２の製膜室６２内に移動させる。第２の製膜室６２内において、第１ホルダ３１と第２ホルダ３２との間に第２のアノード電極５２が配置され、第１ホルダ３１が上述した第３の製膜位置８３に配置され、第２ホルダ３２が上述した第４の製膜位置８４に配置される。本実施形態においては、この第１ホルダ３１が第３の製膜位置８３に配置されるステップと、第２ホルダ３２が第４の製膜位置８４に配置されるステップとが、略同時に行われる。
本実施形態において、第２の製膜室６２はＰ型半導体層３を製膜する製膜室であり、第２の真性半導体層５Ｂの裏面側においてはＰ型半導体層３を形成しないため、第４の製膜位置８４に配置された第２ホルダ３２に載置された第２の半導体基板に対しては、なんら製膜を行うことなく第２の製膜室６２を通過させる。即ち、この第２の製膜室通過ステップにおいて、第４のカソード電極７４に接続された第４の高周波電源９４をオフ状態とし、第２ホルダ３２に載置された第２の半導体基板に対して製膜がされない状態とする。その際、シャワーヘッド電極である第４のカソード電極７４から、なんらのガスも供給されない状態としてもよい。第４のカソード電極７４と第３のカソード電極７３とが、共通のガスボンベに接続されている場合には、電磁弁を用いて第４のカソード電極７４側へのガス供給のみを止めるようにしてもよい。
なお、この第２の製膜室通過ステップは、上述した第１導電型半導体層製膜ステップと同一期間に行うことが可能である。即ち、第４のカソード電極７４に接続された第４の高周波電源９４をオフ状態のままとし、第４の製膜位置８４においては、第２ホルダ３２に載置された第２の半導体基板に対してなんらの製膜を行わない状態としつつ、第３のカソード電極７３に接続された第３の高周波電源９３をオン状態とし、シャワーヘッド電極である第３のカソード電極７３から、各種ガスを供給し、第３の製膜位置８３においては、第１の半導体基板の表面側に形成された第１の真性半導体層５Ａの表面に、Ｐ型半導体層３を形成することが可能である。
［第２導電型半導体層製膜ステップ］
基板ホルダ２００が第２の製膜室６２を通過すると、基板ホルダ２００を第３の製膜室６３内に移動させる。第３の製膜室６３では、第１ホルダ３１と第２ホルダ３２との間に第３のアノード電極５３が配置され、第１ホルダ３１が上述した第５の製膜位置８５に配置され、第２ホルダ３２が上述した第６の製膜位置８６に配置される。その後、第３の製膜室６３の扉を閉め、第３の製膜室６３内を真空状態にした後に、シャワーヘッド電極である第６のカソード電極７６から第３の製膜室６３内の第６の製膜位置８６に、原料ガスとしてのＳｉＨ４ガス、及びＨ２ガスと、ドーパント添加ガスとしての水素希釈されたＰＨ３ガスを供給する。なお、ドーパント不純物の添加量は微量でよいため、予めＳｉＨ４やＨ２で希釈された混合ガスを用いてもよい。
基板ホルダ２００が第２の製膜室６２を通過すると、基板ホルダ２００を第３の製膜室６３内に移動させる。第３の製膜室６３では、第１ホルダ３１と第２ホルダ３２との間に第３のアノード電極５３が配置され、第１ホルダ３１が上述した第５の製膜位置８５に配置され、第２ホルダ３２が上述した第６の製膜位置８６に配置される。その後、第３の製膜室６３の扉を閉め、第３の製膜室６３内を真空状態にした後に、シャワーヘッド電極である第６のカソード電極７６から第３の製膜室６３内の第６の製膜位置８６に、原料ガスとしてのＳｉＨ４ガス、及びＨ２ガスと、ドーパント添加ガスとしての水素希釈されたＰＨ３ガスを供給する。なお、ドーパント不純物の添加量は微量でよいため、予めＳｉＨ４やＨ２で希釈された混合ガスを用いてもよい。
本実施形態においては、第３のアノード電極５３に内蔵されたヒーターを用いて、第２ホルダ３２に載置された第２の半導体基板を加熱し、第６の高周波電源９６をオン状態とすることにより、第６のカソード電極７６と、第３のアノード電極５３との間においてプラズマ放電を生起する。このプラズマ放電の生起により、図８に示すように、第２の真性半導体層５Ｂの裏面側に、第２導電型半導体層としてのＮ型半導体層４を製膜する。
Ｎ型半導体層４としては、Ｎ型非晶質シリコン層やＮ型微結晶シリコン層が好適に用いられる。なお、Ｎ型半導体層４の製膜時に、ＣＨ４、ＣＯ２、ＮＨ３、ＧｅＨ４等の異種元素を含むガスを添加して、シリコン系薄膜を合金化することにより、シリコン系薄膜のエネルギーギャップを変更することもできる。また、光の透過性を向上させるために酸素や炭素といった不純物を微量添加しても良い。その場合、ＣＯ２やＣＨ４といったガスをＣＶＤ製膜の際に導入することにより形成することができる。
なお、この第２導電型半導体層製膜ステップは、上述した第３の製膜室通過ステップと同一期間に行うことが可能である。具体的には、第５のカソード電極７５に接続された第５の高周波電源９５をオフ状態のままとし、第５の製膜位置８５においては、第１ホルダ３１に載置された第１の半導体基板に対してなんらの製膜を行わない状態としつつ、第６のカソード電極７６に接続された第６の高周波電源９６をオン状態とし、シャワーヘッド電極である第６のカソード電極７６から、各種ガスを供給し、第６の製膜位置８６においては、第２の半導体基板の裏面側に形成された第２の真性半導体層５Ｂの裏面に、Ｎ型半導体層４を形成することが可能である。
このような製造方法を用いることにより、半導体基板１の表面側に第１の真性半導体層５Ａ、及び第１導電型半導体層（本実施形態においては、Ｐ型半導体層３）が形成され、半導体基板２の裏面側に第２の真性半導体層５Ｂ、及び第２導電型半導体層（Ｎ型半導体層４）が形成された光電変換素子１００を、小型の製膜装置３００を用いて、インライン式のプロセスにて製造することが可能となる。
［透明導電層製膜ステップ］
その後、他の製膜装置などを用いて、図２に示した第１の透明導電層６ＡをＰ型半導体層３の表面側に形成し、第２の透明導電層６ＢをＮ型半導体層４の裏面側に形成する。
その後、他の製膜装置などを用いて、図２に示した第１の透明導電層６ＡをＰ型半導体層３の表面側に形成し、第２の透明導電層６ＢをＮ型半導体層４の裏面側に形成する。
第１の透明導電層６Ａ、第２の透明導電層６Ｂの製膜方法は、特に限定されないが、スパッタ法等の物理気相堆積法や、有機金属化合物と酸素または水との反応を利用した化学気相堆積（ＭＯＣＶＤ: metal organic chemical vapor deposition）法等が好ましい。いずれの製膜方法においても、熱やプラズマ放電によるエネルギーを利用することもできる。
第１の透明導電層６Ａ、第２の透明導電層６Ｂの構成材料としては、酸化インジウム、酸化亜鉛、酸化錫、酸化チタン、及びそれらの複合酸化物等の透明導電性金属酸化物を用いる。また、グラフェンのような非金属からなる透明導電性材料であってもよい。上述した構成材料の中でも、高い導電率と透明性の観点からは、酸化インジウムを主成分とするインジウム系複合酸化物を第１の透明導電層６Ａ、第２の透明導電層６Ｂとして用いることが好ましい。また、信頼性やより高い導電率を確保する為に、インジウム酸化物にドーパントを添加して用いることが更に好ましい。ドーパントとして用いる不純物としては、Ｓｎ、Ｗ、Ｃｅ、Ｚｎ、Ａｓ、Ａｌ、Ｓｉ、Ｓ、Ｔｉ等が挙げられる。
なお、図９に示すように、製膜装置３００Ａが、第３の製膜室６３の後段に、第３の製膜室６３に接続された第４の製膜室６５を含み、第４の製膜室６５が、第７の製膜位置８７、第８の製膜位置８８を含む構成としてもよい。第４の製膜室６５は、第７のカソード電極７７、第８のカソード電極７８、及び第４のアノード電極５４を有しており、上述した第１の製膜室６１等と同様の構成を有しているものとする。その場合、この第７の製膜位置８７において、Ｐ型半導体層３の表面側に第１の透明導電層６Ａを形成し、第８の製膜位置８８において、Ｎ型半導体層４の裏面側に第２の透明導電層６Ｂを形成する方法としても構わない。
具体的には、図６に示したような、表面側に第１の真性半導体層５Ａ、及びＰ型半導体層３を形成された半導体基板１が第４の製膜室６５に搬入され、この第４の製膜室６５においてＰ型半導体層３の表面側に第１の透明導電層６Ａを製膜される。その後、半導体基板１は、上述した搬送ステップ、反転ステップを経て、第２の半導体基板として、第１の製膜室６１に再度搬入される。その後、半導体基板１は、その裏面側に第２の真性半導体層５Ｂ、Ｎ型半導体層４を形成された後、再度、第４の製膜室６５内に搬入され、Ｎ型半導体層４の裏面側に第２の透明導電層６Ｂが製膜される。
［集電電極形成ステップ］
その後、第１の透明導電層６Ａの表面側、及び第２の透明導電層６Ｂの裏面側にバスバー電極２Ａ、フィンガー電極２Ｂを含む集電電極２を形成する。集電電極２は、第１の透明導電層６Ａの表面側、及び第２の透明導電層６Ｂの裏面側に形成された下地電極と、この下地電極上に形成されためっき電極と、を含む。
その後、第１の透明導電層６Ａの表面側、及び第２の透明導電層６Ｂの裏面側にバスバー電極２Ａ、フィンガー電極２Ｂを含む集電電極２を形成する。集電電極２は、第１の透明導電層６Ａの表面側、及び第２の透明導電層６Ｂの裏面側に形成された下地電極と、この下地電極上に形成されためっき電極と、を含む。
下地電極は、例えば、インクジェット法、スクリーン印刷法、スプレー法、ロールコート法等により形成することができる。下地電極は、所定形状にパターン化することが可能であり、パターン化された下地電極を形成するに際しては、生産性の観点からスクリーン印刷法が適している。スクリーン印刷法では、導電性の微粒子を含む印刷ペーストを集電電極２のパターン形状に対応した開口パターンを有するスクリーン版を用いて印刷する方法が好ましく用いられる。
下地電極に含まれる導電性粒子としては、例えば銀、銅、アルミニウム、ニッケル、錫、ビスマス、亜鉛、ガリウム、カーボン及びこれらの混合物等を用いることができる。
下地電極に含まれる熱硬化性樹脂としては、エポキシ系樹脂、フェノール系樹脂、アクリル系樹脂等を用いることができる。熱硬化性樹脂を下地電極に含ませておくことにより、熱硬化工程において、下地電極を硬化させることができる。
なお、下地電極は、複数の層から構成されてもよい。例えば、下地電極が、第１の透明導電層６Ａ、第２の透明導電層６Ｂに対する接触抵抗の低い下層を含む構造にすることにより、光電変換素子１００の曲線因子の向上が期待できる。
めっき電極は、めっき法により、下地電極を起点として金属を析出させることにより形成される。めっき電極として析出させる金属としては、例えば銅、ニッケル、錫、アルミニウム、クロム、銀、などを用いることができ、めっき法で形成することができる材料であればよい。
［絶縁膜形成ステップ］
なお、図２においては図示してはいないが、第１の透明導電層６Ａの表面及び第２の透明導電層６Ｂの裏面における、集電電極２が形成されていない領域において、絶縁膜を形成しても構わない。絶縁膜を形成しておくことにより、上述しためっき電極を形成するめっき法において、第１の透明導電層６Ａの表面、及び第２の透明導電層６Ｂの裏面をめっき液から化学的及び電気的に保護することが可能となる。即ち、第１の透明導電層６Ａ、第２の透明導電層６Ｂの表面に金属が析出されてしまうことを抑制することができる。
なお、図２においては図示してはいないが、第１の透明導電層６Ａの表面及び第２の透明導電層６Ｂの裏面における、集電電極２が形成されていない領域において、絶縁膜を形成しても構わない。絶縁膜を形成しておくことにより、上述しためっき電極を形成するめっき法において、第１の透明導電層６Ａの表面、及び第２の透明導電層６Ｂの裏面をめっき液から化学的及び電気的に保護することが可能となる。即ち、第１の透明導電層６Ａ、第２の透明導電層６Ｂの表面に金属が析出されてしまうことを抑制することができる。
この絶縁膜形成ステップは、例えば、図９に示す製膜装置３００Ａが、第４の製膜室６５の後段に、第４の製膜室６５に接続された第５の製膜室６６を更に含み、第５の製膜室６６が、第９の製膜位置８９、第１０の製膜位置９０を含む構成において行うことができる。第５の製膜室６６は、第９のカソード電極７９、第１０のカソード電極８０、及び第５のアノード電極５５を有しており、上述した第１の製膜室６１等と同様の構成を有しているものとする。その場合、この第９の製膜位置８９において、第１の透明導電層６Ａの表面側に第１の絶縁膜を形成し、第１０の製膜位置９０において、第２の透明導電層６Ｂの裏面側に第２の絶縁膜を形成する方法としても構わない。
具体的には、表面側に第１の真性半導体層５Ａ、Ｐ型半導体層３、及び第１の透明導電層６Ａを形成された半導体基板１が第５の製膜室６６に搬入され、この第５の製膜室６６において第１の透明導電層６Ａの表面側に第１の絶縁膜を製膜される。その後、半導体基板１は、上述した搬送ステップ、反転ステップを経て、第２の半導体基板として、第１の製膜室６１に再度搬入される。その後、半導体基板１は、その裏面側に第２の真性半導体層５Ｂ、Ｎ型半導体層４、及び第２の透明導電層６Ｂを形成された後、再度、第５の製膜室６６内に搬入され、第２の透明導電層６Ｂの裏面側に第２の絶縁膜が製膜される。
絶縁膜を構成する材料としては、電気的に絶縁性を示す材料を用いる必要があり、めっき液に対する化学的安定性を有する材料であることが望ましい。めっき液に対する化学的安定性が高い材料を用いることにより、上述しためっき電極を形成するに際して、絶縁膜が溶解しにくく、第１の透明導電層６Ａの表面、及び第２の透明導電層６Ｂの裏面へのダメージが生じるのを抑制することができる。
また、絶縁膜を構成する材料としては、第１の透明導電層６Ａ、第２の透明導電層６Ｂとの密着強度が大きい材料を用いることが好ましい。第１の透明導電層６Ａ、第２の透明導電層６Ｂとの密着強度を大きくすることにより、上述しためっき電極を形成するに際して、絶縁膜が剥離しにくくなり、第１の透明導電層６Ａ、第２の透明導電層６Ｂへの金属の析出を防ぐことができる。
絶縁膜には、光透過率が高い材料を用いることが好ましい。絶縁膜による光吸収が小さければ、より多くの光を半導体基板１側へ取り込むことが可能となる。例えば、絶縁膜が透過率９０％以上の十分な透明性を有する場合、絶縁膜での光吸収による光学的な損失が小さく、めっき電極形成後に、この絶縁膜を除去する工程を必要とせず、そのまま光電変換素子１００の一部として使用することができる。そのため、光電変換素子１００の製造工程を単純化でき、生産性をより向上させることが可能となる。また、絶縁膜を除去する工程を設けることなく、絶縁膜をそのまま光電変換素子１００の一部として使用される場合、絶縁膜は、十分な耐候性、および熱・湿度に対する安定性を有する材料を用いることがより望ましい。
絶縁膜を構成する材料としては、無機絶縁性材料でも、有機絶縁性材料でもよい。無機絶縁性材料としては、例えば、酸化シリコン、窒化シリコン、酸化チタン、酸化アルミニウム、酸化マグネシウム等の材料を用いることができる。有機絶縁性材料としては、例えば、ポリエステル、エチレン酢酸ビニル共重合体、アクリル、エポキシ、ポリウレタン等の材料を用いることができる。
このような無機材料の中でも、めっき液耐性や透明性の観点からは、酸化シリコン、窒化シリコン、酸化窒化シリコン、酸化アルミニウム、サイアロン（ＳｉＡｌＯＮ）、酸化イットリウム、酸化マグネシウム、チタン酸バリウム、酸化サマリウム、タンタル酸バリウム、酸化タンタル、フッ化マグネシウム、酸化チタン、チタン酸ストロンチウム等が好ましく用いられる。中でも、電気的特性や透明電極層との密着性等の観点からは、酸化シリコン、窒化シリコン、酸化窒化シリコン、酸化アルミニウム、サイアロン（ＳｉＡｌＯＮ）、酸化イットリウム、酸化マグネシウム、チタン酸バリウム、酸化サマリウム、タンタル酸バリウム、酸化タンタル、フッ化マグネシウム等が好ましく、屈折率を適宜に調整し得る観点からは、酸化シリコンや窒化シリコン等が特に好ましく用いられる。なお、これらの無機材料は、化学量論的（stoichiometric）組成を有するものに限定されず、酸素欠損等を含むものであってもよい。
絶縁膜の構成材料として、酸化シリコンや窒化シリコン等の無機絶縁性材料を用いる場合は、絶縁膜の形成方法として、プラズマＣＶＤ法、スパッタ法等の乾式法が好ましく用いられる。また、絶縁膜の構成材料として、有機絶縁性材料を用いる場合は、絶縁膜の形成方法として、スピンコート法、スクリーン印刷法等の湿式法が好ましく用いられる。これらの方法によれば、ピンホール等の欠陥が少なく、緻密な構造の膜を形成することが可能となる。
本実施形態においては、より緻密な構造の膜を形成する観点から、絶縁膜をプラズマＣＶＤ法で形成する。この方法により、２００ｎｍ程度の厚いものだけでなく、３０～１００ｎｍ程度の薄い膜厚の絶縁膜を形成した場合も、緻密性の高い構造の膜を形成することができる。
［その他の実施形態］
なお、本実施形態においては、半導体基板１の表面側に第１の真性半導体層５Ａを形成する第１の真性半導体層製膜ステップ、及び第１の真性半導体層５Ａの表面側に第１導電型半導体層としてのＰ型半導体層３を形成する第１導電型半導体層製膜ステップを経た後に、半導体基板１の裏面側に第２の真性半導体層５Ｂを形成する第２の真性半導体層製膜ステップ、及び第２の真性半導体層５Ｂの裏面側に第２導電型半導体層としてのＮ型半導体層４を形成する第２導電型半導体層製膜ステップを行う実施例を示したが、本開示はこのような方法に限定されない。図４及び図９を用いて、その例について、以下説明する。
なお、本実施形態においては、半導体基板１の表面側に第１の真性半導体層５Ａを形成する第１の真性半導体層製膜ステップ、及び第１の真性半導体層５Ａの表面側に第１導電型半導体層としてのＰ型半導体層３を形成する第１導電型半導体層製膜ステップを経た後に、半導体基板１の裏面側に第２の真性半導体層５Ｂを形成する第２の真性半導体層製膜ステップ、及び第２の真性半導体層５Ｂの裏面側に第２導電型半導体層としてのＮ型半導体層４を形成する第２導電型半導体層製膜ステップを行う実施例を示したが、本開示はこのような方法に限定されない。図４及び図９を用いて、その例について、以下説明する。
［第１の半導体基板を第１の製膜室の第２の製膜位置に配置するステップ］
まず、表裏面に所望の薄膜が形成されていない半導体基板１を、その裏面側が露出されるように第２ホルダ３２の基板載置面に載置する。そして、図４、及び図９に示した第１の製膜室６１に基板ホルダ２００ごと搬入し、半導体基板１を第２の製膜位置８２に配置する。
まず、表裏面に所望の薄膜が形成されていない半導体基板１を、その裏面側が露出されるように第２ホルダ３２の基板載置面に載置する。そして、図４、及び図９に示した第１の製膜室６１に基板ホルダ２００ごと搬入し、半導体基板１を第２の製膜位置８２に配置する。
［第２の真性半導体層製膜ステップ］
次に、半導体基板１の裏面側に第２の真性半導体層５Ｂを製膜する第２の真性半導体層製膜ステップを行う。具体的には、第１の製膜室６１内を真空状態にした後に、シャワーヘッド電極である第２のカソード電極７２から原料ガスとなるシリコン含有ガス等を供給し、第２の高周波電源９２をオン状態とすることにより、第２の製膜位置８２においてプラズマ放電を生起する。このプラズマ放電の生起により、原料ガスを電離させ、第１の半導体基板である半導体基板１の裏面に、第２の真性半導体層５Ｂを製膜する。
次に、半導体基板１の裏面側に第２の真性半導体層５Ｂを製膜する第２の真性半導体層製膜ステップを行う。具体的には、第１の製膜室６１内を真空状態にした後に、シャワーヘッド電極である第２のカソード電極７２から原料ガスとなるシリコン含有ガス等を供給し、第２の高周波電源９２をオン状態とすることにより、第２の製膜位置８２においてプラズマ放電を生起する。このプラズマ放電の生起により、原料ガスを電離させ、第１の半導体基板である半導体基板１の裏面に、第２の真性半導体層５Ｂを製膜する。
［第２の製膜室通過ステップ］
その後、基板ホルダ２００を第２の製膜室６２に搬入するが、この第２の製膜室６２における第４の製膜位置８４においては、半導体基板１の裏面側に対する製膜を行うことなく、半導体基板１を通過させる。
その後、基板ホルダ２００を第２の製膜室６２に搬入するが、この第２の製膜室６２における第４の製膜位置８４においては、半導体基板１の裏面側に対する製膜を行うことなく、半導体基板１を通過させる。
［第２導電型半導体層製膜ステップ］
次に、基板ホルダ２００を第３の製膜室６３に搬入し、第２の真性半導体層５Ｂの裏面側に第２導電型半導体層を製膜する第２の導電型半導体層製膜ステップを行う。具体的には、半導体基板１を第６の製膜位置８６に配置し、第３の製膜室６３内を真空状態にした後に、シャワーヘッド電極である第６のカソード電極７６から原料ガスとなるシリコン含有ガス、及びドーパント添加ガス等を供給し、第６の高周波電源９６をオン状態とすることにより、第６の製膜位置８６においてプラズマ放電を生起する。このプラズマ放電の生起により、原料ガス、ドーパント添加ガスを電離させ、第２の真性半導体層５Ｂの裏面側に、第２導電型半導体層を製膜する。
次に、基板ホルダ２００を第３の製膜室６３に搬入し、第２の真性半導体層５Ｂの裏面側に第２導電型半導体層を製膜する第２の導電型半導体層製膜ステップを行う。具体的には、半導体基板１を第６の製膜位置８６に配置し、第３の製膜室６３内を真空状態にした後に、シャワーヘッド電極である第６のカソード電極７６から原料ガスとなるシリコン含有ガス、及びドーパント添加ガス等を供給し、第６の高周波電源９６をオン状態とすることにより、第６の製膜位置８６においてプラズマ放電を生起する。このプラズマ放電の生起により、原料ガス、ドーパント添加ガスを電離させ、第２の真性半導体層５Ｂの裏面側に、第２導電型半導体層を製膜する。
［搬送・反転ステップ］
基板ホルダ２００が第３の製膜室６３を通過すると、上述した搬送手段６４により、基板ホルダ２００を、再度第１の製膜室６１内に搬送する搬送ステップを行う。
基板ホルダ２００が第３の製膜室６３を通過すると、上述した搬送手段６４により、基板ホルダ２００を、再度第１の製膜室６１内に搬送する搬送ステップを行う。
そして、第２ホルダ３２に、裏面側が露出されるように載置されていた半導体基板１を、その表面側が露出されるように反転させて第１ホルダ３１の基板載置面に載置する反転ステップを行う。
なお、この搬送ステップと反転ステップとは、どちらを先に行っても構わない。また、搬送ステップの途中で反転ステップを行う方法としても構わない。
［第１の真性半導体層製膜ステップ］
次に、基板ホルダ２００を第１の製膜室６１に搬入し、半導体基板１の表面側に第１の真性半導体層５Ａを製膜する第１の真性半導体層製膜ステップを行う。具体的には、半導体基板１を第１の製膜位置８１に配置し、第１の製膜室６１内を真空状態にした後に、シャワーヘッド電極である第１のカソード電極７１から原料ガスとなるシリコン含有ガス等を供給し、第１の高周波電源９１をオン状態とすることにより、第１の製膜位置８１においてプラズマ放電を生起する。このプラズマ放電の生起により、原料ガスを電離させ、半導体基板１の表面に、第１の真性半導体層５Ａを製膜する。
次に、基板ホルダ２００を第１の製膜室６１に搬入し、半導体基板１の表面側に第１の真性半導体層５Ａを製膜する第１の真性半導体層製膜ステップを行う。具体的には、半導体基板１を第１の製膜位置８１に配置し、第１の製膜室６１内を真空状態にした後に、シャワーヘッド電極である第１のカソード電極７１から原料ガスとなるシリコン含有ガス等を供給し、第１の高周波電源９１をオン状態とすることにより、第１の製膜位置８１においてプラズマ放電を生起する。このプラズマ放電の生起により、原料ガスを電離させ、半導体基板１の表面に、第１の真性半導体層５Ａを製膜する。
［第１導電型半導体層製膜ステップ］
その後、基板ホルダ２００を第２の製膜室６２に搬入し、第１の真性半導体層５Ａの表面側に第１導電型半導体層を製膜する第１の導電型半導体層製膜ステップを行う。具体的には、半導体基板１を第３の製膜位置８３に配置し、第２の製膜室６２内を真空状態にした後に、シャワーヘッド電極である第３のカソード電極７３から原料ガスとなるシリコン含有ガス、及びドーパント添加ガス等を供給し、第３の高周波電源９３をオン状態とすることにより、第３の製膜位置８３においてプラズマ放電を生起する。このプラズマ放電の生起により、原料ガス、ドーパント添加ガスを電離させ、第１の真性半導体層５Ａの表面側に、第１導電型半導体層を製膜する。
その後、基板ホルダ２００を第２の製膜室６２に搬入し、第１の真性半導体層５Ａの表面側に第１導電型半導体層を製膜する第１の導電型半導体層製膜ステップを行う。具体的には、半導体基板１を第３の製膜位置８３に配置し、第２の製膜室６２内を真空状態にした後に、シャワーヘッド電極である第３のカソード電極７３から原料ガスとなるシリコン含有ガス、及びドーパント添加ガス等を供給し、第３の高周波電源９３をオン状態とすることにより、第３の製膜位置８３においてプラズマ放電を生起する。このプラズマ放電の生起により、原料ガス、ドーパント添加ガスを電離させ、第１の真性半導体層５Ａの表面側に、第１導電型半導体層を製膜する。
［第３の製膜室通過ステップ］
次に、基板ホルダ２００を第３の製膜室６３に搬入するが、この第３の製膜室６３における第５の製膜位置８５においては、半導体基板１の表面側に対する製膜を行うことなく、半導体基板１を通過させる。
次に、基板ホルダ２００を第３の製膜室６３に搬入するが、この第３の製膜室６３における第５の製膜位置８５においては、半導体基板１の表面側に対する製膜を行うことなく、半導体基板１を通過させる。
このように、先に第２の真性半導体層製膜ステップと第２の導電型半導体層製膜ステップとを行った後に、第１の真性半導体層製膜ステップと第１の導電型半導体層製膜ステップとを行う製造方法とすることも可能である。
なお、この第３の製膜室通過ステップの後に、図９を用いて上述した、透明導電層製膜ステップ、集電電極形成ステップを行ってもよい。
また、本実施形態においては、第１導電型をＰ型、第２導電型をＮ型として説明したが、第１導電型をＮ型、第２導電型をＰ型としてもよい。
なお、本実施形態においては、図４、及び図９に示したように、各製膜室が二つの製膜位置を有し、基板ホルダ２００が第１ホルダ３１、第２ホルダ３２を有し、第１ホルダ３１が製膜室における一方の製膜位置に配置され、第２ホルダ３２が製膜室における他方の製膜位置に配置される例を示したが、本開示はこのような方法に限定されない。以下、図１０を用いて、基板ホルダが第１ホルダ３１Ａのみを有し、製膜装置３００Ｂが有する各製膜室が、それぞれ一つの製膜位置を有する場合における製造方法について説明する。
図１０に示すように、製膜装置３００Ｂは、直列に接続された第１の製膜室６１Ａ、第２の製膜室６２Ａ、第３の製膜室６３Ａを備えるインライン式プラズマＣＶＤ装置であり、第１の製膜室６１Ａに搬入された基板ホルダは、第３の製膜室６３Ａの方向に、順送りに搬送される。更に、製膜装置３００Ｂは、第１ホルダ３１Ａを、第３の製膜室６３Ａから第１の製膜室６１Ａへ帰還させるための搬送手段６４Ａを有しており、第３の製膜室６３Ａにおける製膜プロセスを経た半導体基板１は、再度、第１の製膜室６１Ａにおける製膜プロセスを経ることとなる。なお、各製膜室の間に他の製膜室が介在してもよい。
第１の製膜室６１Ａは真性半導体層を製膜する製膜室である。第１の製膜室６１Ａは、第１の高周波電源９１Ａに接続された第１のカソード電極７１Ａと、この第１のカソード電極７１Ａに対向するよう配置され、接地状態にある第１のアノード電極５１Ａと、を備えている。第１の高周波電源９１Ａがオン状態となると、第１のカソード電極７１Ａと第１のアノード電極５１Ａとの間でプラズマ放電が生起される。また、第１のカソード電極７１Ａはシャワーヘッド電極であり、原料ガス等が供給されるガス導入口を有している。
第２の製膜室６２Ａは第１導電型半導体層を製膜する製膜室である。第２の製膜室６２Ａは、第２の高周波電源９２Ａに接続された第２のカソード電極７２Ａと、この第２のカソード電極７２Ａに対向するよう配置され、接地状態にある第２のアノード電極５２Ａと、を備えている。第２の高周波電源９２Ａがオン状態となると、第２のカソード電極７２Ａと第２のアノード電極５２Ａとの間でプラズマ放電が生起される。また、第２のカソード電極７２Ａはシャワーヘッド電極であり、原料ガス、ドーパント添加ガス等が供給されるガス導入口を有している。
第３の製膜室６３Ａは第２導電型半導体層を製膜する製膜室である。第３の製膜室６３Ａは、第３の高周波電源９３Ａに接続された第３のカソード電極７３Ａと、この第３のカソード電極７３Ａに対向するよう配置され、接地状態にある第３のアノード電極５３Ａと、を備えている。第３の高周波電源９３Ａがオン状態となると、第３のカソード電極７３Ａと第３のアノード電極５３Ａとの間でプラズマ放電が生起される。また、第３のカソード電極７３Ａはシャワーヘッド電極であり、原料ガス、ドーパント添加ガス等が供給されるガス導入口を有している。
［第１の半導体基板を第１の製膜室の第１の製膜位置に配置するステップ］
まず、表面側、及び裏面側のいずれにも真性半導体層が形成されていない半導体基板１を準備し、半導体基板１の表面側が露出されるように、半導体基板１を第１ホルダ３１Ａの基板載置面に載置する。即ち、半導体基板１の裏面を第１ホルダ３１Ａ側に向けて、半導体基板１を第１ホルダ３１Ａに載置する。
まず、表面側、及び裏面側のいずれにも真性半導体層が形成されていない半導体基板１を準備し、半導体基板１の表面側が露出されるように、半導体基板１を第１ホルダ３１Ａの基板載置面に載置する。即ち、半導体基板１の裏面を第１ホルダ３１Ａ側に向けて、半導体基板１を第１ホルダ３１Ａに載置する。
そして、第１ホルダ３１Ａを第１の製膜室６１Ａ内に搬入する。このとき、第１ホルダ３１Ａの基板載置面が第１のカソード電極７１Ａ側を向き、基板載置面と第１のカソード電極７１Ａとが間を隔てて配置される。
［第１の真性半導体層製膜ステップ］
次に、第１ホルダ３１Ａを第１の製膜室６１Ａに搬入し、半導体基板１の表面側に第１の真性半導体層５Ａを製膜する第１の真性半導体層製膜ステップを行う。具体的には、半導体基板１が配置された第１の製膜室６１Ａ内を真空状態にした後に、シャワーヘッド電極である第１のカソード電極７１Ａから原料ガスとなるシリコン含有ガス等を供給し、第１の高周波電源９１Ａをオン状態とすることにより、第１の製膜室６１Ａ内においてプラズマ放電を生起する。このプラズマ放電の生起により、原料ガスを電離させ、半導体基板１の表面に、第１の真性半導体層５Ａを製膜する。
次に、第１ホルダ３１Ａを第１の製膜室６１Ａに搬入し、半導体基板１の表面側に第１の真性半導体層５Ａを製膜する第１の真性半導体層製膜ステップを行う。具体的には、半導体基板１が配置された第１の製膜室６１Ａ内を真空状態にした後に、シャワーヘッド電極である第１のカソード電極７１Ａから原料ガスとなるシリコン含有ガス等を供給し、第１の高周波電源９１Ａをオン状態とすることにより、第１の製膜室６１Ａ内においてプラズマ放電を生起する。このプラズマ放電の生起により、原料ガスを電離させ、半導体基板１の表面に、第１の真性半導体層５Ａを製膜する。
［第１導電型半導体層製膜ステップ］
その後、第１ホルダ３１Ａを第２の製膜室６２Ａに搬入し、第１の真性半導体層５Ａの表面側に第１導電型半導体層を製膜する第１の導電型半導体層製膜ステップを行う。具体的には、半導体基板１が配置された第２の製膜室６２Ａ内を真空状態にした後に、シャワーヘッド電極である第２のカソード電極７２Ａから原料ガスとなるシリコン含有ガス、及びドーパント添加ガス等を供給し、第２の高周波電源９２Ａをオン状態とすることにより、第２の製膜室６２Ａ内においてプラズマ放電を生起する。このプラズマ放電の生起により、原料ガス、ドーパント添加ガスを電離させ、第１の真性半導体層５Ａの表面側に、第１導電型半導体層を製膜する。
その後、第１ホルダ３１Ａを第２の製膜室６２Ａに搬入し、第１の真性半導体層５Ａの表面側に第１導電型半導体層を製膜する第１の導電型半導体層製膜ステップを行う。具体的には、半導体基板１が配置された第２の製膜室６２Ａ内を真空状態にした後に、シャワーヘッド電極である第２のカソード電極７２Ａから原料ガスとなるシリコン含有ガス、及びドーパント添加ガス等を供給し、第２の高周波電源９２Ａをオン状態とすることにより、第２の製膜室６２Ａ内においてプラズマ放電を生起する。このプラズマ放電の生起により、原料ガス、ドーパント添加ガスを電離させ、第１の真性半導体層５Ａの表面側に、第１導電型半導体層を製膜する。
［第３の製膜室通過ステップ］
次に、第１ホルダ３１Ａを第３の製膜室６３Ａに搬入するが、この第３の製膜室６３Ａにおいては、第３の高周波電源９３Ａをオフ状態とし、半導体基板１の表面側に対する製膜を行うことなく、半導体基板１を通過させる。
次に、第１ホルダ３１Ａを第３の製膜室６３Ａに搬入するが、この第３の製膜室６３Ａにおいては、第３の高周波電源９３Ａをオフ状態とし、半導体基板１の表面側に対する製膜を行うことなく、半導体基板１を通過させる。
［搬送・反転ステップ］
第１ホルダ３１Ａが第３の製膜室６３Ａを通過すると、上述した搬送手段６４Ａにより、第１ホルダ３１Ａを、再度第１の製膜室６１内に搬送する搬送ステップを行う。
第１ホルダ３１Ａが第３の製膜室６３Ａを通過すると、上述した搬送手段６４Ａにより、第１ホルダ３１Ａを、再度第１の製膜室６１内に搬送する搬送ステップを行う。
そして、第１ホルダ３１Ａの基板載置面に、表面側が露出されるように載置されていた半導体基板１を、その裏面側が露出されるように反転させて第１ホルダ３１の基板載置面に載置する反転ステップを行う。
なお、この搬送ステップと反転ステップとは、どちらを先に行っても構わない。また、搬送ステップの途中で反転ステップを行う方法としても構わない。
［第２の真性半導体層製膜ステップ］
次に、半導体基板１の裏面側に第２の真性半導体層５Ｂを製膜する第２の真性半導体層製膜ステップを行う。具体的には、第１の製膜室６１Ａ内を真空状態にした後に、シャワーヘッド電極である第１のカソード電極７１Ａから原料ガスとなるシリコン含有ガス等を供給し、第１の高周波電源９１Ａをオン状態とすることにより、第１の製膜室６１Ａにおいてプラズマ放電を生起する。このプラズマ放電の生起により、原料ガスを電離させ、半導体基板１の裏面に、第２の真性半導体層５Ｂを製膜する。
次に、半導体基板１の裏面側に第２の真性半導体層５Ｂを製膜する第２の真性半導体層製膜ステップを行う。具体的には、第１の製膜室６１Ａ内を真空状態にした後に、シャワーヘッド電極である第１のカソード電極７１Ａから原料ガスとなるシリコン含有ガス等を供給し、第１の高周波電源９１Ａをオン状態とすることにより、第１の製膜室６１Ａにおいてプラズマ放電を生起する。このプラズマ放電の生起により、原料ガスを電離させ、半導体基板１の裏面に、第２の真性半導体層５Ｂを製膜する。
［第２の製膜室通過ステップ］
その後、第１ホルダ３１Ａを第２の製膜室６２Ａに搬入するが、この第２の製膜室６２Ａにおいては、第２の高周波電源９２Ａをオフ状態とし、半導体基板１の裏面側に対する製膜を行うことなく、半導体基板１を通過させる。
その後、第１ホルダ３１Ａを第２の製膜室６２Ａに搬入するが、この第２の製膜室６２Ａにおいては、第２の高周波電源９２Ａをオフ状態とし、半導体基板１の裏面側に対する製膜を行うことなく、半導体基板１を通過させる。
［第２導電型半導体層製膜ステップ］
次に、第１ホルダ３１Ａを第３の製膜室６３Ａに搬入し、第２の真性半導体層５Ｂの裏面側に第２導電型半導体層を製膜する第２の導電型半導体層製膜ステップを行う。具体的には、半導体基板１が配置された第３の製膜室６３Ａ内を真空状態にした後に、シャワーヘッド電極である第３のカソード電極７３Ａから原料ガスとなるシリコン含有ガス、及びドーパント添加ガス等を供給し、第３の高周波電源９３をオン状態とすることにより、第３の製膜室６３Ａにおいてプラズマ放電を生起する。このプラズマ放電の生起により、原料ガス、ドーパント添加ガスを電離させ、第２の真性半導体層５Ｂの裏面側に、第２導電型半導体層を製膜する。
次に、第１ホルダ３１Ａを第３の製膜室６３Ａに搬入し、第２の真性半導体層５Ｂの裏面側に第２導電型半導体層を製膜する第２の導電型半導体層製膜ステップを行う。具体的には、半導体基板１が配置された第３の製膜室６３Ａ内を真空状態にした後に、シャワーヘッド電極である第３のカソード電極７３Ａから原料ガスとなるシリコン含有ガス、及びドーパント添加ガス等を供給し、第３の高周波電源９３をオン状態とすることにより、第３の製膜室６３Ａにおいてプラズマ放電を生起する。このプラズマ放電の生起により、原料ガス、ドーパント添加ガスを電離させ、第２の真性半導体層５Ｂの裏面側に、第２導電型半導体層を製膜する。
このような製造方法により、図１０に示すような、各製膜室が一つの製膜位置しか有さないような製膜装置３００Ｂであっても、上述した第１の真性半導体層製膜ステップと第２の真性半導体層製膜ステップとを、共通の第１の製膜室６１Ａにおいて行うことができる。即ち、小型化された製膜装置を用いて光電変換素子１００を製造する、インライン式の製造プロセスを実現することができる。
なお、この図１０に示す製膜装置３００Ｂを用いた場合であっても、第１の真性半導体層製膜ステップ、及び第１導電型半導体層製膜ステップが、第２の真性半導体層製膜ステップ、及び第２導電型半導体層製膜ステップの後に行われる製造方法とすることも可能である。以下、その例について説明する。
まず、半導体基板１を、その裏面側が露出されるように第１ホルダ３１Ａの基板載置面に載置する。
次に、第１の製膜室６１Ａ内において、半導体基板１の裏面側に第２の真性半導体層５Ｂを製膜する、第２の真性半導体層製膜ステップを行う。
その後、半導体基板１が第２の製膜室６２Ａを通過する、第２の製膜室通過ステップを行う。
次に、第３の製膜室６３Ａ内において、第２の真性半導体層５Ｂの裏面側に第２導電型半導体層を製膜する第２の導電型半導体層製膜ステップを行う。
その後、搬送手段６４を用いて搬送・反転ステップを行い、半導体基板１の表面側が露出されるよう、半導体基板１を第１ホルダ３１Ａの基板載置面に載置する。
次に、第１の製膜室６１Ａ内において、半導体基板１の表面側に第１の真性半導体層５Ａを製膜する、第１の真性半導体層製膜ステップを行う。
その後、第２の製膜室６２Ａ内において、第１の真性半導体層５Ａの表面側に第１導電型半導体層を製膜する第１の導電型半導体層製膜ステップを行う。
次に、半導体基板１が第３の製膜室６３Ａを通過する、第３の製膜室通過ステップを行う。
なお、この第３の製膜室通過ステップの後に、図９を用いて上述した、透明導電層製膜ステップ、集電電極形成ステップを行ってもよい。
なお、本実施形態においては、第１導電型半導体をＰ型半導体、第２導電型半導体をＮ型半導体する方法を例に挙げて説明したが、第１導電型半導体をＮ型半導体、第２導電型半導体をＰ型半導体とする方法としてもよい。
なお、本実施形態において上述した製造方法における、半導体基板１の表面側、裏面側をすべて逆にした製造方法としてもよい。即ち、例えば第１の製膜室６１、第２の製膜室６２、及び第３の製膜室６３において、第１の半導体基板の非受光面側（裏面側）を製膜し、第２の半導体基板の受光面側（表面側）を製膜する製造方法としてもよい。
なお、本実施形態においては、各製膜室におけるカソード電極側から各種ガスを供給する例を説明したが、アノード電極がシャワーヘッド電極となっており、アノード電極側から各種ガスを製膜室内に供給する製造方法としてもよい。
なお、本実施形態の図４、及び図９に示す例においては、各製膜室の両端に高周波電源に接続された２つのカソード電極を配置し、この２つのカソード電極の間にアノード電極を配置する例を示したが、各製膜室の両端に２つのアノード電極を配置し、このアノード電極の間にカソード電極を配置する例としても構わない。この場合、中央に配置されたカソード電極が高周波電源に接続されており、一方のアノード電極とカソード電極との間、及び他方のアノード電極とカソード電極との間において、プラズマ放電を生起することができる。
なお、本実施形態の図３に示す基板ホルダ２００の構成例においては、第１ホルダ３１の基板載置面と、第２ホルダ３２の基板載置面とが、互いに逆方向を向く例を示したが、第１ホルダ３１の基板載置面と、第２ホルダ３２の基板載置面とが、互いに向かい合うように配置する構成としてもよい。その場合は、基板ホルダ２００における第１ホルダ３１と第２ホルダ３２との距離を離しておき、基板ホルダ２００を各製膜室に搬入した際に、第１ホルダ３１と第２ホルダ３２との間に配置される電極と、第１ホルダ３１、及び第２ホルダ３２の基板載置面とが、ある程度の間隔を持って配置される構成とすればよい。
また、基板ホルダ２００において、第１ホルダ３１の基板載置面と、第２ホルダ３２の基板載置面とが、互いに向かい合うように配置する場合には、基板ホルダ２００の内側に配置される基板載置面にガスが回り込みやすくするために、第１ホルダ３１、第２ホルダ３２における半導体基板１を載置しない領域において複数の孔を設けておく構成としてもよい。
１ 半導体基板、２ 集電電極、２Ａ バスバー電極、２Ｂ フィンガー電極、３ Ｐ型半導体層、４ Ｎ型半導体層、５Ａ 第１の真性半導体層、５Ｂ 第２の真性半導体層、６Ａ 第１の透明導電層、６Ｂ 第２の透明導電層、８ 光電変換部、３１ 第１ホルダ、３１Ａ 第１ホルダ、３２ 第２ホルダ、３３ 保持部、５１ 第１のアノード電極、５１Ａ 第１のアノード電極、５２ 第２のアノード電極、５２Ａ 第２のアノード電極、５３ 第３のアノード電極、５３Ａ 第３のアノード電極、５４ 第４のアノード電極、５５ 第５のアノード電極、６１ 第１の製膜室、６１Ａ 第１の製膜室、６２ 第２の製膜室、６２Ａ 第２の製膜室、６３ 第３の製膜室、６３Ａ 第３の製膜室、６４ 搬送手段、６４Ａ 搬送手段、６５ 第４の製膜室、６６ 第５の製膜室、７１ 第１のカソード電極、７１Ａ 第１のカソード電極、７２ 第２のカソード電極、７２Ａ 第２のカソード電極、７３ 第３のカソード電極、７３Ａ 第３のカソード電極、７４ 第４のカソード電極、７５ 第５のカソード電極、７６ 第６のカソード電極、７７ 第７のカソード電極、７８ 第８のカソード電極、７９ 第９のカソード電極、８０ 第１０のカソード電極、８１ 第１の製膜位置、８２ 第２の製膜位置、８３ 第３の製膜位置、８４ 第４の製膜位置、８５ 第５の製膜位置、８６ 第６の製膜位置、８７ 第７の製膜位置、８８ 第８の製膜位置、８９ 第９の製膜位置、９０ 第１０の製膜位置、９１ 第１の高周波電源、９１Ａ 第１の高周波電源、９２ 第２の高周波電源、９２Ａ 第２の高周波電源、９３ 第３の高周波電源、９３Ａ 第３の高周波電源、９４ 第４の高周波電源、９５ 第５の高周波電源、９６ 第６の高周波電源、１００ 光電変換素子、２００ 基板ホルダ、３００ 製膜装置、３００Ａ 製膜装置、３００Ｂ 製膜装置。
Claims (7)
- 光電変換素子の製造方法であって、
前記光電変換素子は、第１の主面及び第２の主面を有し、少なくとも第１導電型半導体層、第１の真性半導体層、半導体基板、第２の真性半導体層、及び第２導電型半導体層をこの順で含み、
前記製造方法は、複数の製膜室が直列に接続されてなるインライン式製膜装置を用いる製造方法であって、第１の真性半導体層形成ステップ、第１導電型半導体層形成ステップ、第２の真性半導体層形成ステップ、及び第２導電型半導体層形成ステップを含み、
前記インライン式製膜装置は、第１の製膜室、第２の製膜室、及び第３の製膜室をこの順に備え、
前記第１の真性半導体層形成ステップでは、前記第１の製膜室において、前記半導体基板の前記第１の主面側に第１の真性半導体層を形成し、
前記第１導電型半導体層形成ステップでは、前記第２の製膜室において、前記第１の真性半導体層の前記第１の主面側に第１導電型半導体層を形成し、
前記第２の真性半導体層形成ステップでは、前記第１の製膜室において、前記半導体基板の前記第２の主面側に第２の真性半導体層を形成し、
前記第２導電型半導体層形成ステップでは、前記第３の製膜室において、前記第２の真性半導体層の前記第２の主面側に第２導電型半導体層を形成し、
前記製造方法は、
前記第１導電型半導体層形成ステップの後に、前記半導体基板が製膜工程を経ずに前記第３の製膜室を通過する第３の製膜室通過ステップと、
前記第２の真性半導体層形成ステップの後に、前記半導体基板が製膜工程を経ずに前記第２の製膜室を通過する第２の製膜室通過ステップと、
を更に含み、
前記第２の真性半導体層形成ステップは、前記第３の製膜室通過ステップの後工程であり、
前記第３の製膜室通過ステップの後であって、前記第２の真性半導体層形成ステップの前に、
前記半導体基板を前記第１の製膜室に搬送する搬送ステップと、
前記半導体基板の前記第２の主面側を露出させる露出ステップと、を更に含む、
光電変換素子の製造方法。 - 光電変換素子の製造方法であって、
前記光電変換素子は、第１の主面及び第２の主面を有し、少なくとも第１導電型半導体層、第１の真性半導体層、半導体基板、第２の真性半導体層、及び第２導電型半導体層をこの順で含み、
前記製造方法は、複数の製膜室が直列に接続されてなるインライン式製膜装置を用いる製造方法であって、第１の真性半導体層形成ステップ、第１導電型半導体層形成ステップ、第２の真性半導体層形成ステップ、及び第２導電型半導体層形成ステップを含み、
前記インライン式製膜装置は、第１の製膜室、第２の製膜室、及び第３の製膜室をこの順に備え、
前記第１の真性半導体層形成ステップでは、前記第１の製膜室において、前記半導体基板の前記第１の主面側に第１の真性半導体層を形成し、
前記第１導電型半導体層形成ステップでは、前記第２の製膜室において、前記第１の真性半導体層の前記第１の主面側に第１導電型半導体層を形成し、
前記第２の真性半導体層形成ステップでは、前記第１の製膜室において、前記半導体基板の前記第２の主面側に第２の真性半導体層を形成し、
前記第２導電型半導体層形成ステップでは、前記第３の製膜室において、前記第２の真性半導体層の前記第２の主面側に第２導電型半導体層を形成し、
前記製造方法は、
前記第１導電型半導体層形成ステップの後に、前記半導体基板が製膜工程を経ずに前記第３の製膜室を通過する第３の製膜室通過ステップと、
前記第２の真性半導体層形成ステップの後に、前記半導体基板が製膜工程を経ずに前記第２の製膜室を通過する第２の製膜室通過ステップと、
を更に含み、
前記第１の真性半導体層形成ステップが、前記第２導電型半導体層形成ステップの後工程であり、
前記第２導電型半導体層形成ステップの後であって、前記第１の真性半導体層形成ステップの前に、
前記半導体基板を前記第１の製膜室に搬送する搬送ステップと、
前記半導体基板の前記第１の主面側を露出させる露出ステップと、を更に含む、
光電変換素子の製造方法。 - 光電変換素子の製造方法であって、
前記光電変換素子は、第１の主面及び第２の主面を有し、少なくとも第１導電型半導体層、第１の真性半導体層、半導体基板、第２の真性半導体層、及び第２導電型半導体層をこの順で含み、
前記製造方法は、複数の製膜室が直列に接続されてなるインライン式製膜装置を用いる製造方法であって、第１の真性半導体層形成ステップ、第１導電型半導体層形成ステップ、第２の真性半導体層形成ステップ、及び第２導電型半導体層形成ステップを含み、
前記インライン式製膜装置は、第１の製膜室、第２の製膜室、及び第３の製膜室をこの順に備え、
前記第１の真性半導体層形成ステップでは、前記第１の製膜室において、前記半導体基板の前記第１の主面側に第１の真性半導体層を形成し、
前記第１導電型半導体層形成ステップでは、前記第２の製膜室において、前記第１の真性半導体層の前記第１の主面側に第１導電型半導体層を形成し、
前記第２の真性半導体層形成ステップでは、前記第１の製膜室において、前記半導体基板の前記第２の主面側に第２の真性半導体層を形成し、
前記第２導電型半導体層形成ステップでは、前記第３の製膜室において、前記第２の真性半導体層の前記第２の主面側に第２導電型半導体層を形成し、
前記製造方法は、
前記第１導電型半導体層形成ステップの後に、前記半導体基板が製膜工程を経ずに前記第３の製膜室を通過する第３の製膜室通過ステップと、
前記第２の真性半導体層形成ステップの後に、前記半導体基板が製膜工程を経ずに前記第２の製膜室を通過する第２の製膜室通過ステップと、
を更に含み、
前記第２の製膜室が、高周波電源に接続されたカソード電極と、前記カソード電極と対向するように配置されたアノード電極と、を備え、
前記第２の製膜室通過ステップにおいて、前記半導体基板の前記第２の主面側が前記カソード電極側に向くように、前記半導体基板を前記カソード電極と前記アノード電極との間に配置し、前記高周波電源をオフ状態とする、
光電変換素子の製造方法。 - 光電変換素子の製造方法であって、
前記光電変換素子は、第１の主面及び第２の主面を有し、少なくとも第１導電型半導体層、第１の真性半導体層、半導体基板、第２の真性半導体層、及び第２導電型半導体層をこの順で含み、
前記製造方法は、複数の製膜室が直列に接続されてなるインライン式製膜装置を用いる製造方法であって、第１の真性半導体層形成ステップ、第１導電型半導体層形成ステップ、第２の真性半導体層形成ステップ、及び第２導電型半導体層形成ステップを含み、
前記インライン式製膜装置は、第１の製膜室、第２の製膜室、及び第３の製膜室をこの順に備え、
前記第１の真性半導体層形成ステップでは、前記第１の製膜室において、前記半導体基板の前記第１の主面側に第１の真性半導体層を形成し、
前記第１導電型半導体層形成ステップでは、前記第２の製膜室において、前記第１の真性半導体層の前記第１の主面側に第１導電型半導体層を形成し、
前記第２の真性半導体層形成ステップでは、前記第１の製膜室において、前記半導体基板の前記第２の主面側に第２の真性半導体層を形成し、
前記第２導電型半導体層形成ステップでは、前記第３の製膜室において、前記第２の真性半導体層の前記第２の主面側に第２導電型半導体層を形成し、
前記製造方法は、
前記第１導電型半導体層形成ステップの後に、前記半導体基板が製膜工程を経ずに前記第３の製膜室を通過する第３の製膜室通過ステップと、
前記第２の真性半導体層形成ステップの後に、前記半導体基板が製膜工程を経ずに前記第２の製膜室を通過する第２の製膜室通過ステップと、
を更に含み、
前記第３の製膜室が、高周波電源に接続されたカソード電極と、前記カソード電極と対向するように配置されたアノード電極と、を備え、
前記第３の製膜室通過ステップにおいて、前記半導体基板の前記第１の主面側が前記カソード電極側に向くように、前記半導体基板を前記カソード電極と前記アノード電極との間に配置し、前記高周波電源をオフ状態とする、
光電変換素子の製造方法。 - 前記第１の製膜室が、第１の高周波電源に接続された第１のカソード電極と、第２の高周波電源に接続された第２のカソード電極と、前記第１のカソード電極と前記第２のカソード電極との間に配置された第１のアノード電極と、を備え、
前記第１の真性半導体層形成ステップにおいて、前記半導体基板の前記第１の主面側が前記第１のカソード電極側に向くように、前記半導体基板を前記第１のカソード電極と前記第１のアノード電極との間に配置し、前記第１の高周波電源をオン状態とし、
前記第２の真性半導体層形成ステップにおいて、前記半導体基板の前記第２の主面側が前記第２のカソード電極側に向くように、前記半導体基板を前記第２のカソード電極と前記第１のアノード電極との間に配置し、前記第２の高周波電源をオン状態とする、
請求項１乃至４のいずれか一つに記載の光電変換素子の製造方法。 - 光電変換素子の製造方法であって、
前記光電変換素子は、第１の主面及び第２の主面を有し、少なくとも第１導電型半導体層、第１の真性半導体層、半導体基板、第２の真性半導体層、及び第２導電型半導体層をこの順で含み、
前記製造方法は、複数の製膜室が直列に接続されてなるインライン式製膜装置を用いる製造方法であって、第１の真性半導体層形成ステップ、第１導電型半導体層形成ステップ、第２の真性半導体層形成ステップ、及び第２導電型半導体層形成ステップを含み、
前記インライン式製膜装置は、第１の製膜室、第２の製膜室、及び第３の製膜室をこの順に備え、
前記第１の真性半導体層形成ステップでは、前記第１の製膜室において、前記半導体基板の前記第１の主面側に第１の真性半導体層を形成し、
前記第１導電型半導体層形成ステップでは、前記第２の製膜室において、前記第１の真性半導体層の前記第１の主面側に第１導電型半導体層を形成し、
前記第２の真性半導体層形成ステップでは、前記第１の製膜室において、前記半導体基板の前記第２の主面側に第２の真性半導体層を形成し、
前記第２導電型半導体層形成ステップでは、前記第３の製膜室において、前記第２の真性半導体層の前記第２の主面側に第２導電型半導体層を形成し、
前記製造方法は、
前記第１導電型半導体層形成ステップの後に、前記半導体基板が製膜工程を経ずに前記第３の製膜室を通過する第３の製膜室通過ステップと、
前記第２の真性半導体層形成ステップの後に、前記半導体基板が製膜工程を経ずに前記第２の製膜室を通過する第２の製膜室通過ステップと、
を更に含み、
前記第２の製膜室が、第３の高周波電源に接続された第３のカソード電極と、第４の高周波電源に接続された第４のカソード電極と、前記第３のカソード電極と前記第４のカソード電極との間に配置された第２のアノード電極と、を備え、
前記第１導電型半導体層形成ステップにおいて、前記半導体基板の前記第１の主面側が前記第３のカソード電極側に向くように、前記半導体基板を前記第３のカソード電極と前記第２のアノード電極との間に配置し、前記第３の高周波電源をオン状態とし、
前記第２の製膜室通過ステップにおいて、前記半導体基板の前記第２の主面側が前記第４のカソード電極側に向くように、前記半導体基板を前記第４のカソード電極と前記第２のアノード電極との間に配置し、前記第４の高周波電源をオフ状態とする、
光電変換素子の製造方法。 - 光電変換素子の製造方法であって、
前記光電変換素子は、第１の主面及び第２の主面を有し、少なくとも第１導電型半導体層、第１の真性半導体層、半導体基板、第２の真性半導体層、及び第２導電型半導体層をこの順で含み、
前記製造方法は、複数の製膜室が直列に接続されてなるインライン式製膜装置を用いる製造方法であって、第１の真性半導体層形成ステップ、第１導電型半導体層形成ステップ、第２の真性半導体層形成ステップ、及び第２導電型半導体層形成ステップを含み、
前記インライン式製膜装置は、第１の製膜室、第２の製膜室、及び第３の製膜室をこの順に備え、
前記第１の真性半導体層形成ステップでは、前記第１の製膜室において、前記半導体基板の前記第１の主面側に第１の真性半導体層を形成し、
前記第１導電型半導体層形成ステップでは、前記第２の製膜室において、前記第１の真性半導体層の前記第１の主面側に第１導電型半導体層を形成し、
前記第２の真性半導体層形成ステップでは、前記第１の製膜室において、前記半導体基板の前記第２の主面側に第２の真性半導体層を形成し、
前記第２導電型半導体層形成ステップでは、前記第３の製膜室において、前記第２の真性半導体層の前記第２の主面側に第２導電型半導体層を形成し、
前記製造方法は、
前記第１導電型半導体層形成ステップの後に、前記半導体基板が製膜工程を経ずに前記第３の製膜室を通過する第３の製膜室通過ステップと、
前記第２の真性半導体層形成ステップの後に、前記半導体基板が製膜工程を経ずに前記第２の製膜室を通過する第２の製膜室通過ステップと、
を更に含み、
前記第３の製膜室が、第５の高周波電源に接続された第５のカソード電極と、第６の高周波電源に接続された第６のカソード電極と、前記第５のカソード電極と前記第６のカソード電極との間に配置された第３のアノード電極と、を備え、
前記第３の製膜室通過ステップにおいて、前記半導体基板の前記第１の主面側が前記第５のカソード電極側に向くように、前記半導体基板を前記第５のカソード電極と前記第３のアノード電極との間に配置し、前記第５の高周波電源をオフ状態とし、
前記第２導電型半導体層形成ステップにおいて、前記半導体基板の前記第２の主面側が前記第６のカソード電極側に向くように、前記半導体基板を前記第６のカソード電極と前記第３のアノード電極との間に配置し、前記第６の高周波電源をオン状態とする、
光電変換素子の製造方法。
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