JP6994866B2 - 光電変換素子の製造方法 - Google Patents
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Description
図1は、本実施形態に係る光電変換素子100の表面側(受光面側)を示す模式的な平面図である。
以下、図面を用いて、本実施形態に係る光電変換素子100の製造方法について説明する。
まず、表面側、及び裏面側のいずれにも真性半導体層が形成されていない半導体基板1を準備する。半導体基板1としては、例えば単結晶シリコン基板や多結晶シリコン基板などを用いることができる。半導体基板1として、単結晶シリコン基板を用いた場合、導電性を持たせるために、シリコンに対して電荷を供給する不純物を含有している。具体例としては、単結晶シリコン基板は、シリコン原子に電子を導入するための原子(例えばリン)を含有させたn型と、シリコン原子に正孔を導入する原子(例えばボロン)を含有させたp型がある。正孔と電子とを比較した場合、有効質量および散乱断面積の小さい電子の方が、一般的に移動度が大きい。以上の観点から、半導体基板1として、n型単結晶シリコン基板を用いることが望ましい。半導体基板1は表面に微細凹凸(テクスチャ)が設けられた基板を用いることが望ましい。微細凹凸により光の取り込み効率を向上させることができるからである。
第1の半導体基板が第1の製膜位置81に配置されると、第1の製膜室61の扉を閉め、第1の製膜室61内を、真空状態にした後に、シャワーヘッド電極である第1のカソード電極71から原料ガスとなるシリコン含有ガス等を供給する。本実施形態においては、SiH4ガス、及びH2ガスを第1の製膜位置81に供給する。
半導体基板1の表面に第1の真性半導体層5Aが製膜されると、第1の製膜室61の扉を開け、基板ホルダ200を第2の製膜室62内に移動させる。第2の製膜室62では、第1ホルダ31と第2ホルダ32とが、第2のアノード電極52と電気的に接続され、第1ホルダ31が上述した第3の製膜位置83に配置され、第2ホルダ32が上述した第4の製膜位置84に配置される。その後、第2の製膜室62の扉を閉め、第2の製膜室62内を、真空状態にした後に、シャワーヘッド電極である第3のカソード電極73から第2の製膜室62内の第3の製膜位置83に、原料ガスとしてのSiH4ガス、及びH2ガスと、ドーパント添加ガスとしての水素希釈されたB2H6ガスを供給する。なお、ドーパント不純物の添加量は微量でよいため、予めSiH4やH2で希釈された混合ガスを用いてもよい。
第1の真性半導体層5Aの表面側にP型半導体層3が製膜されると、第2の製膜室62の扉を開け、基板ホルダ200を第3の製膜室63内に移動させる。第3の製膜室63内において、第1ホルダ31と第2ホルダ32とが、第3のアノード電極53と電気的に接続され、第1ホルダ31が上述した第5の製膜位置85に配置され、第2ホルダ32が上述した第6の製膜位置86に配置される。
基板ホルダ200が第3の製膜室63を通過すると、上述した搬送手段64により、基板ホルダ200を、再度第1の製膜室61内に搬送する搬送ステップを行う。
第2ホルダ32の基板載置面に第2の半導体基板が載置され、第1ホルダ31の基板載置面に第1の半導体基板が載置されると、基板ホルダ200を再度、第1の製膜室61に搬入する。第1の製膜室61内において、第1ホルダ31と第2ホルダ32とが、第1のアノード電極51と電気的に接続され、第1ホルダ31が上述した第1の製膜位置81に配置され、第2ホルダ32が上述した第2の製膜位置82に配置される。
第1の半導体基板が第1の製膜位置81に配置され、第2の半導体基板が第2の製膜位置82に配置されると、第1の製膜室61の扉を閉め、第1の製膜室61内を、真空状態にする。その後に、シャワーヘッド電極である第1のカソード電極71、及び第2のカソード電極72から原料ガスとなるシリコン含有ガス等を供給する。本実施形態においては、SiH4ガス、及びH2ガスを、第1の製膜位置81、及び第2の製膜位置82に供給する。
第1の半導体基板の表面に第1の真性半導体層5Aが製膜され、第2の半導体基板の裏面に第2の真性半導体層5Bが製膜されると、第1の製膜室61の扉を開け、基板ホルダ200を第2の製膜室62内に移動させる。第2の製膜室62内において、第1ホルダ31と第2ホルダ32との間に第2のアノード電極52が配置され、第1ホルダ31が上述した第3の製膜位置83に配置され、第2ホルダ32が上述した第4の製膜位置84に配置される。本実施形態においては、この第1ホルダ31が第3の製膜位置83に配置されるステップと、第2ホルダ32が第4の製膜位置84に配置されるステップとが、略同時に行われる。
基板ホルダ200が第2の製膜室62を通過すると、基板ホルダ200を第3の製膜室63内に移動させる。第3の製膜室63では、第1ホルダ31と第2ホルダ32との間に第3のアノード電極53が配置され、第1ホルダ31が上述した第5の製膜位置85に配置され、第2ホルダ32が上述した第6の製膜位置86に配置される。その後、第3の製膜室63の扉を閉め、第3の製膜室63内を、真空状態にした後に、シャワーヘッド電極である第6のカソード電極76から第3の製膜室63内の第6の製膜位置86に、原料ガスとしてのSiH4ガス、及びH2ガスと、ドーパント添加ガスとしての水素希釈されたPH3ガスを供給する。なお、ドーパント不純物の添加量は微量でよいため、予めSiH4やH2で希釈された混合ガスを用いてもよい。
その後、他の製膜装置などを用いて、図2に示した第1の透明導電層6AをP型半導体層3の表面側に形成し、第2の透明導電層6BをN型半導体層4の裏面側に形成する。
その後、第1の透明導電層6Aの表面側、及び第2の透明導電層6Bの裏面側にバスバー電極2A、フィンガー電極2Bを含む集電電極2を形成する。集電電極2は、第1の透明導電層6Aの表面側、及び第2の透明導電層6Bの裏面側に形成された下地電極と、この下地電極上に形成されためっき電極と、を含む。
なお、図2においては図示してはいないが、第1の透明導電層6Aの表面及び第2の透明導電層6Bの裏面における、集電電極2が形成されていない領域において、絶縁膜を形成しても構わない。絶縁膜を形成しておくことにより、上述しためっき電極を形成するめっき法において、第1の透明導電層6Aの表面、及び第2の透明導電層6Bの裏面をめっき液から化学的及び電気的に保護することが可能となる。即ち、第1の透明導電層6A、第2の透明導電層6Bの表面に金属が析出されてしまうことを抑制することができる。
なお、図4を用いて説明した製膜装置300、及び図9を用いて説明した製膜装置300Aが搬送手段64を備え、上述した搬送ステップと反転ステップを行う例を示したが、本開示はこの例に限定されない。例えば、製膜装置300、300Aが搬送手段64を備えていない場合は、第1の真性半導体層製膜ステップ、第1導電型半導体層製膜ステップ、第3の製膜室通過ステップ、を経た第2の半導体基板を保管しておき、この第2の半導体基板と、新たに製膜する第1の半導体基板とを第1の製膜室61に搬入し、上述した第1の真性半導体層製膜ステップ、第2の真性半導体層製膜ステップを同一期間内において行う方法としてもよい。
まず、表裏面に所望の薄膜が形成されていない半導体基板1を、その表面側が露出されるように第1ホルダ31の基板載置面に載置する。そして、図4、及び図9に示した第1の製膜室61に基板ホルダ200ごと搬入し、半導体基板1を第1の製膜位置81に配置する。
次に、半導体基板1の表面側に第1の真性半導体層5Aを製膜する第1の真性半導体層製膜ステップを行う。具体的には、第1の製膜室61内を、真空状態にした後に、シャワーヘッド電極である第1のカソード電極71から原料ガスとなるシリコン含有ガス等を供給し、第1の高周波電源91をオン状態とすることにより、第1の製膜位置81においてプラズマ放電を生起する。このプラズマ放電の生起により、原料ガスを電離させ、第1の半導体基板である半導体基板1の裏面に、第1の真性半導体層5Aを製膜する。
その後、基板ホルダ200を第2の製膜室62に搬入するが、この第2の製膜室62における第3の製膜位置83においては、半導体基板1の裏面側に対する製膜を行うことなく、半導体基板1を通過させる。
次に、基板ホルダ200を第3の製膜室63に搬入し、第1の真性半導体層5Aの表面側に第1導電型半導体層を製膜する第1の導電型半導体層製膜ステップを行う。本実施例においては、第3の製膜室63において、第1導電型半導体層を製膜する。具体的には、半導体基板1を第5の製膜位置85に配置し、第3の製膜室63内を、真空状態にした後に、シャワーヘッド電極である第5のカソード電極75から原料ガスとなるシリコン含有ガス、及びドーパント添加ガス等を供給し、第5の高周波電源95をオン状態とすることにより、第5の製膜位置85においてプラズマ放電を生起する。このプラズマ放電の生起により、原料ガス、ドーパント添加ガスを電離させ、第1の真性半導体層5Aの表面側に、第1導電型半導体層としてのP型半導体層3を製膜する。
基板ホルダ200が第3の製膜室63を通過すると、上述した搬送手段64により、基板ホルダ200を、再度第1の製膜室61内に搬送する搬送ステップを行う。
第2ホルダ32の基板載置面に第2の半導体基板が載置され、第1ホルダ31の基板載置面に第1の半導体基板が載置されると、基板ホルダ200を再度、第1の製膜室61に搬入する。第1の製膜室61内において、第1ホルダ31と第2ホルダ32とが、第1のアノード電極51に電気的に接続され、第1ホルダ31が上述した第1の製膜位置81に配置され、第2ホルダ32が上述した第2の製膜位置82に配置される。
第1の半導体基板が第1の製膜位置81に配置され、第2の半導体基板が第2の製膜位置82に配置されると、第1の製膜室61の扉を閉め、第1の製膜室61内を、真空状態にする。その後に、シャワーヘッド電極である第1のカソード電極71、及び第2のカソード電極72から原料ガスとなるシリコン含有ガス等を供給する。
第2の半導体基板の裏面に第2の真性半導体層5Bが製膜されると、基板ホルダ200を第2の製膜室62内に移動させる。本実施例においては、第2の製膜室62において、第2導電型半導体層を製膜する。第2の製膜室62では、第1ホルダ31と第2ホルダ32とが、第2のアノード電極52に電気的に接続され、第1ホルダ31が上述した第3の製膜位置83に配置され、第2ホルダ32が上述した第4の製膜位置84に配置される。その後、第2の製膜室62の扉を閉め、第2の製膜室62内を、真空状態にした後に、シャワーヘッド電極である第4のカソード電極74から第2の製膜室62内の第4の製膜位置84に、原料ガスとしてのSiH4ガス、及びH2ガスと、ドーパント添加ガスとしての水素希釈されたPH3ガスを供給する。なお、ドーパント不純物の添加量は微量でよいため、予めSiH4やH2で希釈された混合ガスを用いてもよい。
第2の真性半導体層5Bの裏面側にN型半導体層4が製膜されると、第2の製膜室62の扉を開け、基板ホルダ200を第3の製膜室63内に移動させる。第3の製膜室63内において、第1ホルダ31と第2ホルダ32とが、第3のアノード電極53に電気的に接続され、第1ホルダ31が上述した第5の製膜位置85に配置され、第2ホルダ32が上述した第6の製膜位置86に配置される。
Claims (21)
- 光電変換素子の製造方法であって、
前記光電変換素子は、第1の主面及び第2の主面を有し、少なくとも第1の薄膜、半導体基板、及び第2の薄膜をこの順で含み、
前記製造方法は、第1の配置ステップ、第2の配置ステップ、及び第1の製膜ステップと、を含み、
前記第1の配置ステップでは、前記第1の薄膜及び前記第2の薄膜が形成されていない第1の半導体基板を、第1の製膜室における第1の製膜位置に配置し、
前記第2の配置ステップでは、前記第1の主面側には少なくとも前記第1の薄膜が形成され、前記第2の主面側には前記第2の薄膜が形成されていない第2の半導体基板を、前記第1の製膜室における第2の製膜位置に配置し、
前記第1の製膜ステップでは、前記第1の製膜室において、前記第1の薄膜を前記第1の半導体基板の前記第1の主面側に形成する工程と、前記第2の薄膜を前記第2の半導体基板の前記第2の主面側に形成する工程と、を同一期間内に行い、
前記製造方法は、反転ステップと、搬送ステップと、を更に含み、
前記反転ステップでは、前記第1の製膜ステップを経た前記第1の半導体基板の前記第1の主面側と前記第2の主面側とを反転させ、
前記搬送ステップでは、前記第1の製膜ステップを経た前記第1の半導体基板を、前記第2の半導体基板として前記第1の製膜室内に搬送する、
光電変換素子の製造方法。 - 光電変換素子の製造方法であって、
前記光電変換素子は、第1の主面及び第2の主面を有し、少なくとも第1の薄膜、半導体基板、及び第2の薄膜をこの順で含み、
前記製造方法は、第1の配置ステップ、第2の配置ステップ、及び第1の製膜ステップと、を含み、
前記第1の配置ステップでは、前記第1の薄膜及び前記第2の薄膜が形成されていない第1の半導体基板を、第1の製膜室における第1の製膜位置に配置し、
前記第2の配置ステップでは、前記第1の主面側には少なくとも前記第1の薄膜が形成され、前記第2の主面側には前記第2の薄膜が形成されていない第2の半導体基板を、前記第1の製膜室における第2の製膜位置に配置し、
前記第1の製膜ステップでは、前記第1の製膜室において、前記第1の薄膜を前記第1の半導体基板の前記第1の主面側に形成する工程と、前記第2の薄膜を前記第2の半導体基板の前記第2の主面側に形成する工程と、を同一期間内に行い、
前記第1の製膜室は、第1のカソード電極と、第2のカソード電極と、前記第1のカソード電極と前記第2のカソード電極との間に配置された第1のアノード電極と、を備え、
前記第1の配置ステップにおいて、前記第1の半導体基板の前記第1の主面側が前記第1のカソード電極側に向くように、前記第1の半導体基板を前記第1の製膜位置に配置し、
前記第2の配置ステップにおいて、前記第2の半導体基板の前記第2の主面側が前記第2のカソード電極側に向くように、前記第2の半導体基板を前記第2の製膜位置に配置し、
前記第1の製膜ステップにおいて、前記第1の製膜位置と前記第2の製膜位置においてプラズマ放電を生起する、
光電変換素子の製造方法。 - 光電変換素子の製造方法であって、
前記光電変換素子は、第1の主面及び第2の主面を有し、少なくとも第1の薄膜、半導体基板、及び第2の薄膜をこの順で含み、
前記製造方法は、第1の配置ステップと、第2の配置ステップと、第3の配置ステップと、第4の配置ステップと、第1の製膜ステップと、第2の成膜ステップと、を含み、
前記第1の配置ステップでは、前記第1の薄膜及び前記第2の薄膜が形成されていない第1の半導体基板を、第1の製膜室における第1の製膜位置に配置し、
前記第2の配置ステップでは、前記第1の主面側には少なくとも前記第1の薄膜が形成され、前記第2の主面側には前記第2の薄膜が形成されていない第2の半導体基板を、前記第1の製膜室における第2の製膜位置に配置し、
前記第1の製膜ステップでは、前記第1の製膜室において、前記第1の薄膜を前記第1の半導体基板の前記第1の主面側に形成する工程と、前記第2の薄膜を前記第2の半導体基板の前記第2の主面側に形成する工程と、を同一期間内に行い、
前記第3の配置ステップでは、前記第1の製膜室に直列に接続された第2の製膜室において、前記第1の半導体基板を、前記第2の製膜室における第3の製膜位置に配置し、
前記第4の配置ステップでは、前記第2製膜室において、前記第2の半導体基板を、前記第2の製膜室における第4の製膜位置に配置し、
前記第2の製膜ステップでは、前記第2の製膜室において、前記第2の半導体基板における前記第2の薄膜の前記第2の主面側には、第1導電型半導体層を形成せずに、前記第1の半導体基板における前記第1の薄膜の前記第1の主面側には、前記第1導電型半導体層を形成する、
光電変換素子の製造方法。 - 光電変換素子の製造方法であって、
前記光電変換素子は、第1の主面及び第2の主面を有し、少なくとも第1の薄膜、半導体基板、及び第2の薄膜をこの順で含み、
前記製造方法は、第1の配置ステップと、第2の配置ステップと、第3の配置ステップと、第4の配置ステップと、第1の製膜ステップと、第2の成膜ステップと、を含み、
前記第1の配置ステップでは、前記第1の薄膜及び前記第2の薄膜が形成されていない第1の半導体基板を、第1の製膜室における第1の製膜位置に配置し、
前記第2の配置ステップでは、前記第1の主面側には少なくとも前記第1の薄膜が形成され、前記第2の主面側には前記第2の薄膜が形成されていない第2の半導体基板を、前記第1の製膜室における第2の製膜位置に配置し、
前記第1の製膜ステップでは、前記第1の製膜室において、前記第1の薄膜を前記第1の半導体基板の前記第1の主面側に形成する工程と、前記第2の薄膜を前記第2の半導体基板の前記第2の主面側に形成する工程と、を同一期間内に行い、
前記第3の配置ステップでは、前記第1の製膜室に直列に接続された第2の製膜室において、前記第1の半導体基板を、前記第2の製膜室における第3の製膜位置に配置し、
前記第4の配置ステップでは、前記第2の製膜室において、前記第2の半導体基板を、前記第2の製膜室における第4の製膜位置に配置し、
前記第2の製膜ステップでは、前記第2の製膜室において、前記第1の半導体基板における前記第1の薄膜の前記第1の主面側には、第2導電型半導体層を形成せずに、前記第2の半導体基板における前記第2の薄膜の前記第2の主面側には、前記第2導電型半導体層を形成する、
光電変換素子の製造方法。 - 前記第1の薄膜と前記第2の薄膜とは、共通の組成を有する、
請求項1乃至4のいずれか一つに記載の光電変換素子の製造方法。 - 前記第1の薄膜と前記第2の薄膜とは、共通の原料ガスを用いて形成される、
請求項1乃至5のいずれか一つに記載の光電変換素子の製造方法。 - 前記第1の製膜ステップにおいて、前記第1の製膜位置における前記第1の薄膜の製膜条件と、前記第2の製膜位置における前記第2の薄膜の製膜条件と、を異ならせる、
請求項1乃至6のいずれか一つに記載の光電変換素子の製造方法。 - 前記第1の製膜ステップにおいて形成する前記第1の薄膜、及び前記第2の薄膜は、真性半導体層である、
請求項1乃至7のいずれか一つに記載の光電変換素子の製造方法。 - 前記第1の配置ステップと前記第2の配置ステップとが略同時に行われる、
請求項1乃至8のいずれか一つに記載の光電変換素子の製造方法。 - 前記第2の製膜室が、第3のカソード電極と、第4のカソード電極と、前記第3のカソード電極と前記第4のカソード電極との間に配置された第2のアノード電極と、を備え、
前記第3の配置ステップにおいて、前記第1の半導体基板の前記第1の主面側が前記第3のカソード電極側に向くように、前記第1の半導体基板を前記第3の製膜位置に配置し、
前記第4の配置ステップにおいて、前記第2の半導体基板の前記第2の主面側が前記第4のカソード電極側に向くように、前記第2の半導体基板を前記第4の製膜位置に配置し、
前記第2の製膜ステップにおいて、前記第3の製膜位置においてプラズマ放電を生起する、
請求項3に記載の光電変換素子の製造方法。 - 前記第2の製膜ステップにおいて、前記第4の製膜位置においては、前記第1導電型半導体層の形成に用いる原料ガスを供給しない、
請求項10に記載の光電変換素子の製造方法。 - 前記第3の配置ステップと前記第4の配置ステップとが略同時に行われる、
請求項3、10又は11のいずれか一つに記載の光電変換素子の製造方法。 - 前記製造方法は、第5の配置ステップと、第6の配置ステップと、第3の製膜ステップと、を更に含み、
前記第5の配置ステップでは、前記第2の製膜室に直列に接続された第3の製膜室において、前記第1の半導体基板を、前記第3の製膜室における第5の製膜位置に配置し、
前記第6の配置ステップでは、前記第3の製膜室において、前記第2の半導体基板を、前記第3の製膜室における第6の製膜位置に配置し、
前記第3の製膜ステップでは、前記第3の製膜室において、前記第1の半導体基板における前記第1導電型半導体層の前記第1の主面側には、第2導電型半導体層を形成せずに、前記第2の半導体基板における前記第2の薄膜の前記第2の主面側には、前記第2導電型半導体層を形成する、
請求項3、10乃至12のいずれか一つに記載の光電変換素子の製造方法。 - 前記第3の製膜室が、第5のカソード電極と、第6のカソード電極と、前記第5のカソード電極と前記第6のカソード電極との間に配置された第3のアノード電極と、を備え、
前記第5の配置ステップにおいて、前記第1の半導体基板の前記第1の主面側が前記第5のカソード電極側に向くように、前記第1の半導体基板を前記第5の製膜位置に配置し、
前記第6の配置ステップにおいて、前記第2の半導体基板の前記第2の主面側が前記第6のカソード電極側に向くように、前記第2の半導体基板を前記第6の製膜位置に配置し、
前記第3の製膜ステップにおいて、前記第6の製膜位置においてプラズマ放電を生起する、
請求項13に記載の光電変換素子の製造方法。 - 前記第3の製膜ステップにおいて、前記第5の製膜位置においては、前記第2導電型半導体層の形成に用いる原料ガスを供給しない、
請求項14に記載の光電変換素子の製造方法。 - 前記第5の配置ステップと前記第6の配置ステップとが略同時に行われる、
請求項13乃至15のいずれか一つに記載の光電変換素子の製造方法。 - 前記製造方法は、第5の配置ステップと、第6の配置ステップと、第3の製膜ステップと、を更に含み、
前記第5の配置ステップでは、前記第2の製膜室に直列に接続された第3の製膜室において、前記第1の半導体基板を、前記第3の製膜室における第5の製膜位置に配置し、
前記第6の配置ステップでは、前記第3の製膜室において、前記第2の半導体基板を、前記第3の製膜室における第6の製膜位置に配置し、
前記第3の製膜ステップでは、前記第3の製膜室において、前記第2の半導体基板における前記第2導電型半導体層の前記第2の主面側には、第1導電型半導体層を形成せずに、前記第1の半導体基板における前記第1の薄膜の前記第1の主面側には、前記第1導電型半導体層を形成する、
請求項4に記載の光電変換素子の製造方法。 - 前記製造方法は、第4の製膜ステップを更に含み、
前記第4の製膜ステップでは、前記第3の製膜室に直列に接続された第4の製膜室において、前記第1の半導体基板における前記第1導電型半導体層の前記第1の主面側に、第1の透明導電層を形成し、前記第2の半導体基板における前記第2導電型半導体層の前記第2の主面側に、第2の透明導電層を形成する、
請求項13乃至17のいずれか一つに記載の光電変換素子の製造方法。 - 前記製造方法は、第5の製膜ステップを更に含み、
前記第5の製膜ステップでは、前記第4の製膜室に直列に接続された第5の製膜室において、前記第1の半導体基板における前記第1の透明導電層の前記第1の主面側に、第1の絶縁膜を形成し、前記第2の半導体基板における前記第2の透明導電層の前記第2の主面側に、第2の絶縁膜を形成する、
請求項18に記載の光電変換素子の製造方法。 - 前記第2の半導体基板は、前記第1の製膜ステップにおいて前記第1の薄膜を形成された前記第1の半導体基板である、
請求項1乃至19のいずれか一つに記載の光電変換素子の製造方法。 - 光電変換素子の製造方法であって、
前記光電変換素子は、第1の主面及び第2の主面を有し、少なくとも第1の薄膜、半導体基板、及び第2の薄膜をこの順で含み、
前記製造方法は、第1の配置ステップ、第2の配置ステップ、及び第1の製膜ステップと、を含み、
前記製造方法では、前記半導体基板が載置される基板載置面、をそれぞれ有し、互いに対向する第1のホルダ及び第2のホルダが用いられ、
前記第1の配置ステップでは、前記第1のホルダの基盤載置面に載置され、前記第1の薄膜及び前記第2の薄膜が形成されていない第1の半導体基板を、第1の製膜室における第1の製膜位置に配置し、
前記第2の配置ステップでは、前記第2のホルダの基盤載置面に載置され、前記第1の主面側には少なくとも前記第1の薄膜が形成され、前記第2の主面側には前記第2の薄膜が形成されていない第2の半導体基板を、前記第1の製膜室における第2の製膜位置に配置し、
前記第1のホルダの基盤載置面と第2のホルダの基盤載置面とは、互いに逆方向を向き又は互いに向かい合い、
前記第1の製膜ステップでは、前記第1の製膜室において、前記第1の薄膜を前記第1の半導体基板の前記第1の主面側に形成する工程と、前記第2の薄膜を前記第2の半導体基板の前記第2の主面側に形成する工程と、を同一期間内に行う、
光電変換素子の製造方法。
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