JP6972948B2 - 電源装置 - Google Patents
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Description
本発明は、電源装置に関する。
画像形成装置においては、ヒータを用いてトナー画像を記録媒体に定着させる際に、ヒータ制御を行っている。
この際、例えば電源装置や交流制御基板では、ヒータの位相制御に必要な情報として、交流電源の位相を制御部へ伝達するためのゼロクロス点検出回路を備えている。
特許文献１には、交流電源のゼロクロス点を検出することを目的として、交流電源に対して絶縁性を有するフォトカプラを用いて、ゼロクロス点を検出するという技術が開示されている。
この際、例えば電源装置や交流制御基板では、ヒータの位相制御に必要な情報として、交流電源の位相を制御部へ伝達するためのゼロクロス点検出回路を備えている。
特許文献１には、交流電源のゼロクロス点を検出することを目的として、交流電源に対して絶縁性を有するフォトカプラを用いて、ゼロクロス点を検出するという技術が開示されている。
特許文献１にあっては、安全上、交流電源との絶縁を確保することが可能なフォトカプラを使用していた。
しかしながら、フォトカプラを用いることに起因して、交流電源の実効電圧の変動に応じて、ゼロクロス点がばらつくといった問題があった。
すなわち、環境温度によりフォトカプラの電流伝達率（ＣＴＲ：Current Transfer Ratio）が大きく変わり、さらに交流電源の電圧の変動によりフォトカプラに流れる電流も変わることから、ゼロクロス点の検出結果が大きく変動するといった問題があった。
本発明は、上記に鑑みてなされたもので、その目的としては、交流電源から供給される交流電圧に対して、ゼロクロス点を検出する際の精度を向上することにある。
しかしながら、フォトカプラを用いることに起因して、交流電源の実効電圧の変動に応じて、ゼロクロス点がばらつくといった問題があった。
すなわち、環境温度によりフォトカプラの電流伝達率（ＣＴＲ：Current Transfer Ratio）が大きく変わり、さらに交流電源の電圧の変動によりフォトカプラに流れる電流も変わることから、ゼロクロス点の検出結果が大きく変動するといった問題があった。
本発明は、上記に鑑みてなされたもので、その目的としては、交流電源から供給される交流電圧に対して、ゼロクロス点を検出する際の精度を向上することにある。
上記課題を解決するために、請求項１記載の発明は、交流電源から供給される交流電圧を直流電圧に変換する交流／直流変換部を備えた電源装置であって、前記交流／直流変換部により生成される直流電圧に含まれるリプル電圧の交流成分を通過させる交流カップリング回路と、前記交流カップリング回路を通過したリプル電圧に基づいて、前記リプル電圧のゼロクロス点を検出するゼロクロス点検出部と、を備え、前記ゼロクロス点検出部は、前記交流カップリング回路を通過したリプル電圧を半波整流する半波整流回路と、前記半波整流回路により生成された半波信号に基づいてゼロクロス点を検出して、ゼロクロス点検出信号を出力するゼロクロス点検出回路と、を備え、前記半波整流回路は、前記交流カップリング回路を通過したゼロレベルよりも低い負のリプル電圧のみを反転して正の半波信号として前記ゼロクロス点検出回路に与えることを特徴とする。
本発明によれば、交流電源から供給される交流電圧に対して、ゼロクロス点を検出する際の精度を向上することができる。
以下、本発明を図面に示した実施の形態により詳細に説明する。
本発明は、交流電源から供給される交流電圧に対して、ゼロクロス点を検出する際の精度を向上するために、以下の構成を有する。
すなわち、本発明の電源装置は、交流電源から供給される交流電圧を直流電圧に変換する交流／直流変換部を備えた電源装置であって、交流／直流変換部により生成される直流電圧に含まれるリプル電圧の交流成分を通過させる交流カップリング回路と、交流カップリング回路を通過したリプル電圧に基づいて、リプル電圧のゼロクロス点を検出するゼロクロス点検出部と、を備え、ゼロクロス点検出部は、交流カップリング回路を通過したリプル電圧を半波整流する半波整流回路と、半波整流回路により生成された半波信号に基づいてゼロクロス点を検出して、ゼロクロス点検出信号を出力するゼロクロス点検出回路と、を備えたことを特徴とする。
以上の構成を備えることにより、交流電源から供給される交流電圧に対して、ゼロクロス点を検出する際の精度を向上することができる。
上記記載の本発明の特徴について、以下の図面を用いて詳細に解説する。但し、この実施形態に記載される構成要素、種類、組み合わせ、形状、その相対配置などは特定的な記載がない限り、この発明の範囲をそれのみに限定する主旨ではなく単なる説明例に過ぎない。
上記の本発明の特徴に関して、以下、図面を用いて詳細に説明する。
本発明は、交流電源から供給される交流電圧に対して、ゼロクロス点を検出する際の精度を向上するために、以下の構成を有する。
すなわち、本発明の電源装置は、交流電源から供給される交流電圧を直流電圧に変換する交流／直流変換部を備えた電源装置であって、交流／直流変換部により生成される直流電圧に含まれるリプル電圧の交流成分を通過させる交流カップリング回路と、交流カップリング回路を通過したリプル電圧に基づいて、リプル電圧のゼロクロス点を検出するゼロクロス点検出部と、を備え、ゼロクロス点検出部は、交流カップリング回路を通過したリプル電圧を半波整流する半波整流回路と、半波整流回路により生成された半波信号に基づいてゼロクロス点を検出して、ゼロクロス点検出信号を出力するゼロクロス点検出回路と、を備えたことを特徴とする。
以上の構成を備えることにより、交流電源から供給される交流電圧に対して、ゼロクロス点を検出する際の精度を向上することができる。
上記記載の本発明の特徴について、以下の図面を用いて詳細に解説する。但し、この実施形態に記載される構成要素、種類、組み合わせ、形状、その相対配置などは特定的な記載がない限り、この発明の範囲をそれのみに限定する主旨ではなく単なる説明例に過ぎない。
上記の本発明の特徴に関して、以下、図面を用いて詳細に説明する。
＜第１実施形態＞
＜画像形成装置＞
図１は、本発明が適用される画像形成装置の概略的な機構構成を示す断面図である。
図１を参照して、画像形成装置における複写モードでの動作について簡単に説明する。
複写モードでは、原稿束がＡＤＦ２により、順に画像読み取り装置３に給送され、画像読み取り装置３により、各原稿から画像情報が読み取られる。
そして、原稿束から読み取られた画像情報は、画像処理手段を介して書き込みユニット４により光情報に変換され、感光体６は、帯電器により一様に帯電された後に書き込みユニット４からの光情報で露光されて静電潜像が形成される。
この感光体６上の静電潜像は、現像器７により現像されてトナー像となる。このトナー像は、中間転写ベルト８により記録媒体に転写され、定着装置９によりトナー像が記録媒体に定着されて、排出される。
画像形成装置１には、電源装置１０が設けられており、外部電源である交流電源１２から供給される電力を電源装置１０が直流電力に変換して、上述した各部の負荷に直流電力を供給する。
＜画像形成装置＞
図１は、本発明が適用される画像形成装置の概略的な機構構成を示す断面図である。
図１を参照して、画像形成装置における複写モードでの動作について簡単に説明する。
複写モードでは、原稿束がＡＤＦ２により、順に画像読み取り装置３に給送され、画像読み取り装置３により、各原稿から画像情報が読み取られる。
そして、原稿束から読み取られた画像情報は、画像処理手段を介して書き込みユニット４により光情報に変換され、感光体６は、帯電器により一様に帯電された後に書き込みユニット４からの光情報で露光されて静電潜像が形成される。
この感光体６上の静電潜像は、現像器７により現像されてトナー像となる。このトナー像は、中間転写ベルト８により記録媒体に転写され、定着装置９によりトナー像が記録媒体に定着されて、排出される。
画像形成装置１には、電源装置１０が設けられており、外部電源である交流電源１２から供給される電力を電源装置１０が直流電力に変換して、上述した各部の負荷に直流電力を供給する。
＜従来技術＞
図２は、従来の画像形成装置に用いる電源装置と制御部を示す図である。
従来の画像形成装置には、図２に示すように、電源装置１０００、制御部１４が備えられている。
電源装置１０００は、電源スイッチＳＷ１、直流電源部２１、リレーＲＬ１、ゼロクロス点検出部２７を備えている。
直流電源部２１は、ダイオードブリッジＤＢ１、ＤＣ／ＤＣコンバータ２２を備え、電源スイッチＳＷ１が投入されると、交流電源１２から入力される交流電力をダイオードブリッジＤＢ１とコンデンサＣ１により整流平滑して第１直流電力を得る。直流電源部２１は、第１直流電力をＤＣ／ＤＣコンバータ２２により電圧Ｖ１の第２直流電力に変換して制御部１４に出力する。
図２は、従来の画像形成装置に用いる電源装置と制御部を示す図である。
従来の画像形成装置には、図２に示すように、電源装置１０００、制御部１４が備えられている。
電源装置１０００は、電源スイッチＳＷ１、直流電源部２１、リレーＲＬ１、ゼロクロス点検出部２７を備えている。
直流電源部２１は、ダイオードブリッジＤＢ１、ＤＣ／ＤＣコンバータ２２を備え、電源スイッチＳＷ１が投入されると、交流電源１２から入力される交流電力をダイオードブリッジＤＢ１とコンデンサＣ１により整流平滑して第１直流電力を得る。直流電源部２１は、第１直流電力をＤＣ／ＤＣコンバータ２２により電圧Ｖ１の第２直流電力に変換して制御部１４に出力する。
ここで、直流電源部２１から第２直流電力が供給された制御部１４は、コンデンサＣ３により電源ラインに発生する高周波ノイズをグランドＧＮＤに流して高周波ノイズを低減し、電圧Ｖ１を負荷である各部に供給する。
制御部１４は、定着装置９に対して位相制御を行う前段階として、リレー電源をリレーＲＬ１、ゼロクロス点検出部２７に供給する。次に、制御部１４は、リレーＯＮ信号をＨｉｇｈにしてトランジスタＴｒ１のベースに出力する。トランジスタＴｒ１がオンすると、リレー電源がリレーＲＬ１のソレノイドコイル、トランジスタＴｒ１のコレクタからエミッタ、グランドに流れ、リレーＲＬ１の各接点が開放状態から閉結状態に切り替わり、交流電源１２がゼロクロス点検出部２７に供給される。
制御部１４は、定着装置９に対して位相制御を行う前段階として、リレー電源をリレーＲＬ１、ゼロクロス点検出部２７に供給する。次に、制御部１４は、リレーＯＮ信号をＨｉｇｈにしてトランジスタＴｒ１のベースに出力する。トランジスタＴｒ１がオンすると、リレー電源がリレーＲＬ１のソレノイドコイル、トランジスタＴｒ１のコレクタからエミッタ、グランドに流れ、リレーＲＬ１の各接点が開放状態から閉結状態に切り替わり、交流電源１２がゼロクロス点検出部２７に供給される。
ゼロクロス点検出部２７は、ダイオードブリッジＤＢ３、フォトカプラＰＣ１、同期パルス回路２８を備え、交流電源１２から供給される交流電圧がダイオードブリッジＤＢ３において両波整流されて、交流電源１２の１周期内において２半波を有する半波信号が生成される。この半波信号がフォトカプラＰＣ１内のダイオードに供給されて光信号に変換され、フォトカプラＰＣ１内のフォトランジスタに電流が伝達される。詳しくは、フォトカプラＰＣ１の電流伝達率（ＣＴＲ）に準じた電流でフォトカプラＰＣ１の２次側に接続された同期パルス回路２８が動作することで、ゼロクロス点検出信号が生成される。
＜従来の交流電圧とゼロクロス点検出信号＞
図３（ａ）（ｂ）は、従来のゼロクロス点検出部２７に入力される交流電圧と、ゼロクロス点検出部２７から出力されるゼロクロス点検出信号を示すタイミングチャートである。図３（ａ）（ｂ）に示すタイミングチャートにおいて、横軸は時間軸であり、縦軸は電圧である。図３（ｂ）は、図３（ａ）に示すタイミングｔ１〜ｔ２を拡大した図である。
図３（ｂ）に示すように、交流電圧３０が降下して、タイミングｔ１において、ゼロクロス点検出信号３１がＨｉｇｈからＬｏｗに切り替わり、さらに交流電圧３０が降下すると、タイミングｔ２において、ゼロクロス点検出信号３１がＬｏｗからＨｉｇｈに切り替わる。
ゼロクロス点検出信号３１がＬｏｗ期間の全幅Ｔ１において、交流電圧３０が降下して電圧０Ｖになるまでの時間Ｔ２をフロントと呼び、フロントの時間差Ｔ２がゼロクロス点のずれとなる。
図３（ａ）（ｂ）は、従来のゼロクロス点検出部２７に入力される交流電圧と、ゼロクロス点検出部２７から出力されるゼロクロス点検出信号を示すタイミングチャートである。図３（ａ）（ｂ）に示すタイミングチャートにおいて、横軸は時間軸であり、縦軸は電圧である。図３（ｂ）は、図３（ａ）に示すタイミングｔ１〜ｔ２を拡大した図である。
図３（ｂ）に示すように、交流電圧３０が降下して、タイミングｔ１において、ゼロクロス点検出信号３１がＨｉｇｈからＬｏｗに切り替わり、さらに交流電圧３０が降下すると、タイミングｔ２において、ゼロクロス点検出信号３１がＬｏｗからＨｉｇｈに切り替わる。
ゼロクロス点検出信号３１がＬｏｗ期間の全幅Ｔ１において、交流電圧３０が降下して電圧０Ｖになるまでの時間Ｔ２をフロントと呼び、フロントの時間差Ｔ２がゼロクロス点のずれとなる。
＜交流電源の交流電圧と電流伝達率との間の関係（図表）＞
図４（ａ）（ｂ）は、従来のゼロクロス点検出部２７に採用されたフォトカプラによるゼロクロス点のばらつきの要因になる交流電源の交流電圧と電流伝達率（ＣＴＲ）との間の関係について説明するための表で示した図である。
従来、ゼロクロス点検出部２７においては、ゼロクロス点を検出するためにフォトカプラを用いており、交流電源１２の交流電圧による変動や、環境温度によるフォトカプラＰＣ１の電流伝達率ＣＴＲの変動を小さくするため、交流電源１２の交流電圧についての種別に準じてフォトカプラＰＣ１の電流伝達率（ＣＴＲ）を指定している。
通常、フォトカプラＰＣ１は、同一部品でも電流伝達率（ＣＴＲ）は５０〜６００％まで分布する。
画像形成装置１の仕向け地により、下記のように電流伝達率（ＣＴＲ）を指定する。
（１）１００Ｖ系：８０〜１６０％
（２）２００Ｖ系：２００〜４００％
従来、電流伝達率（ＣＴＲ）のばらつきを小さくするために、画像形成装置１の仕向地（交流電源１００Ｖ系、２００Ｖ系）に応じて、フォトカプラＰＣ１の使い分けをしていた。
図４（ａ）（ｂ）は、従来のゼロクロス点検出部２７に採用されたフォトカプラによるゼロクロス点のばらつきの要因になる交流電源の交流電圧と電流伝達率（ＣＴＲ）との間の関係について説明するための表で示した図である。
従来、ゼロクロス点検出部２７においては、ゼロクロス点を検出するためにフォトカプラを用いており、交流電源１２の交流電圧による変動や、環境温度によるフォトカプラＰＣ１の電流伝達率ＣＴＲの変動を小さくするため、交流電源１２の交流電圧についての種別に準じてフォトカプラＰＣ１の電流伝達率（ＣＴＲ）を指定している。
通常、フォトカプラＰＣ１は、同一部品でも電流伝達率（ＣＴＲ）は５０〜６００％まで分布する。
画像形成装置１の仕向け地により、下記のように電流伝達率（ＣＴＲ）を指定する。
（１）１００Ｖ系：８０〜１６０％
（２）２００Ｖ系：２００〜４００％
従来、電流伝達率（ＣＴＲ）のばらつきを小さくするために、画像形成装置１の仕向地（交流電源１００Ｖ系、２００Ｖ系）に応じて、フォトカプラＰＣ１の使い分けをしていた。
＜交流電源の交流電圧と電流伝達率との間の関係（グラフ図）＞
図５（ａ）（ｂ）は、交流電源の交流電圧と電流伝達率との間の関係に示すグラフ図である。
しかしながら、図５（ａ）（ｂ）に示すグラフ図のように、電流伝達率は大きく変動する。なお、ＣＴＲ列は常温でのＣＴＲ値を示す。
図４に示す図表の分布をわかりやすくするため、図５の縦軸をフロント値に、横軸を交流電源電圧（上下限）とし、各変動要因（周波数、環境温度、ＣＴＲ）において比較すると、矢印３５、３６に示す範囲においてばらつくことが理解できる。
（１）１００Ｖ系：０．０７７〜１．１３ｍｓ
（２）２００Ｖ系：０．２５３〜１．７９４ｍｓ
１００Ｖ系と２００Ｖ系を含む電圧の全範囲では、０．０７７ｍｓ〜１．７９４ｍｓ（０．０８ｍｓ〜１．８０ｍｓとする）の範囲においてばらつくことが理解できる。
図５（ａ）（ｂ）は、交流電源の交流電圧と電流伝達率との間の関係に示すグラフ図である。
しかしながら、図５（ａ）（ｂ）に示すグラフ図のように、電流伝達率は大きく変動する。なお、ＣＴＲ列は常温でのＣＴＲ値を示す。
図４に示す図表の分布をわかりやすくするため、図５の縦軸をフロント値に、横軸を交流電源電圧（上下限）とし、各変動要因（周波数、環境温度、ＣＴＲ）において比較すると、矢印３５、３６に示す範囲においてばらつくことが理解できる。
（１）１００Ｖ系：０．０７７〜１．１３ｍｓ
（２）２００Ｖ系：０．２５３〜１．７９４ｍｓ
１００Ｖ系と２００Ｖ系を含む電圧の全範囲では、０．０７７ｍｓ〜１．７９４ｍｓ（０．０８ｍｓ〜１．８０ｍｓとする）の範囲においてばらつくことが理解できる。
従来、ゼロクロス点検出部２７に採用されたフォトカプラを用いることに起因して、ゼロクロス点がばらつくといった問題があった。
すなわち、環境温度によりフォトカプラの電流伝達率（ＣＴＲ：Current Transfer Ratio）が大きく変わり、さらに交流電源の電圧の変動によりフォトカプラに流れる電流も変わることから、ゼロクロス点の検出結果が大きく変動するといった問題があった。
そこで、ゼロクロス点を検出する際の精度を向上することが求められる。
すなわち、環境温度によりフォトカプラの電流伝達率（ＣＴＲ：Current Transfer Ratio）が大きく変わり、さらに交流電源の電圧の変動によりフォトカプラに流れる電流も変わることから、ゼロクロス点の検出結果が大きく変動するといった問題があった。
そこで、ゼロクロス点を検出する際の精度を向上することが求められる。
＜第１実施形態＞
図６は、本発明の第１実施形態に係る画像形成装置に用いる電源装置と制御部を示す図である。
本発明の画像形成装置には、図６に示すように、電源装置１０、制御部５０が備えられている。
電源装置１０は、電源スイッチＳＷ１、直流電源部４０、カップリング回路４３、ゼロクロス点検出部４６を備えている。
直流電源部４０は、ダイオードブリッジＤＢ５、フライバックコンバータ４１を備え、電源スイッチＳＷ１が投入されると、交流電源１２から入力される交流電力をダイオードブリッジＤＢ５により整流して第３直流電力を得る。
直流電源部４０は、第３直流電力をフライバックコンバータ（アクティブＰＦＣ搭載絶縁型フライバックコンバータ）４１により電圧Ｖ２の第４直流電力に変換して制御部５０に出力する。
ここで、直流電源部４０から第４直流電力が供給された制御部５０は、コンデンサＣ６により電源ラインに発生する高周波ノイズをグランドＧＮＤに流して高周波ノイズを低減し、電圧Ｖ２を負荷である各部に供給する。
一方、直流電源部４０から第４直流電力が供給されたカップリング回路４３は、第４直流電力に重畳されているリプル電圧の交流成分を抽出して、ゼロクロス点検出部４６に出力する。
図６は、本発明の第１実施形態に係る画像形成装置に用いる電源装置と制御部を示す図である。
本発明の画像形成装置には、図６に示すように、電源装置１０、制御部５０が備えられている。
電源装置１０は、電源スイッチＳＷ１、直流電源部４０、カップリング回路４３、ゼロクロス点検出部４６を備えている。
直流電源部４０は、ダイオードブリッジＤＢ５、フライバックコンバータ４１を備え、電源スイッチＳＷ１が投入されると、交流電源１２から入力される交流電力をダイオードブリッジＤＢ５により整流して第３直流電力を得る。
直流電源部４０は、第３直流電力をフライバックコンバータ（アクティブＰＦＣ搭載絶縁型フライバックコンバータ）４１により電圧Ｖ２の第４直流電力に変換して制御部５０に出力する。
ここで、直流電源部４０から第４直流電力が供給された制御部５０は、コンデンサＣ６により電源ラインに発生する高周波ノイズをグランドＧＮＤに流して高周波ノイズを低減し、電圧Ｖ２を負荷である各部に供給する。
一方、直流電源部４０から第４直流電力が供給されたカップリング回路４３は、第４直流電力に重畳されているリプル電圧の交流成分を抽出して、ゼロクロス点検出部４６に出力する。
ゼロクロス点検出部４６は、半波整流回路４７、ゼロクロス点検出回路４８を備える。半波整流回路４７は、入力されたリプル電圧の交流成分のリプル信号を半波整流して半波信号を出力する。
ゼロクロス点検出回路４８は、入力された半波信号に対する２つのしきい値を有し、半波信号の電位が高いしきい値を超えたときに論理Ｈ（ＶＨ）のゼロクロス点信号を制御部５０に出力し、逆に半波信号の電位が低いしきい値を下回ったときに論理Ｌ（ＶＬ）のゼロクロス点信号を制御部５０に出力する。
ゼロクロス点検出回路４８は、入力された半波信号に対する２つのしきい値を有し、半波信号の電位が高いしきい値を超えたときに論理Ｈ（ＶＨ）のゼロクロス点信号を制御部５０に出力し、逆に半波信号の電位が低いしきい値を下回ったときに論理Ｌ（ＶＬ）のゼロクロス点信号を制御部５０に出力する。
制御部５０は、ＤＣ／ＤＣコンバータ４２、ＣＰＵ５０ｂ、ＲＯＭ５０ｃ、ＲＡＭ５０ｄを備えている。
ＤＣ／ＤＣコンバータ４２は、電圧Ｖ１を電圧Ｖｃｃの直流電力に変換して制御部５０内に設けられた各部に出力する。
ＣＰＵ２４ｂは、ＲＯＭ２４ｃに予め記憶されるプログラムに従い、ＲＡＭ２４ｄをワークメモリとして用いて、画像形成装置１の全体の動作を制御する。
ＲＯＭ２４ｃは、読み出し専用の不揮発性記憶媒体であり、ファームウェア、及び各種データが格納されている。
ＲＡＭ２４ｄは、情報の高速な読み書きが可能な揮発性の記憶媒体であり、ワークメモリとして利用可能である。
ＤＣ／ＤＣコンバータ４２は、電圧Ｖ１を電圧Ｖｃｃの直流電力に変換して制御部５０内に設けられた各部に出力する。
ＣＰＵ２４ｂは、ＲＯＭ２４ｃに予め記憶されるプログラムに従い、ＲＡＭ２４ｄをワークメモリとして用いて、画像形成装置１の全体の動作を制御する。
ＲＯＭ２４ｃは、読み出し専用の不揮発性記憶媒体であり、ファームウェア、及び各種データが格納されている。
ＲＡＭ２４ｄは、情報の高速な読み書きが可能な揮発性の記憶媒体であり、ワークメモリとして利用可能である。
＜フライバックコンバータ＞
図７は、本発明の第１実施形態に係る画像形成装置に用いるフライバックコンバータ４１の回路図である。
フライバックコンバータ４１は、制御ＩＣ４１ａ、トランスＴ５、トランジスタ（ＭＯＳＦＥＴ）Ｔｒ５、ツエナーダイオードＺＤ１、ダイオードＤ５〜Ｄ８、抵抗Ｒ５〜Ｒ１６、コンデンサＣ１１〜Ｃ１７を備えている。
電源スイッチＳＷ１が投入されると、交流電源１２から入力される交流電力がダイオードブリッジＤＢ５により整流され、脈流電圧が抵抗Ｒ６とダイオードＤ５を介して制御ＩＣ４１ａのＶＩＮ端子に入力される。
この際、制御ＩＣ４１ａにおいて、ＶＩＮ端子が２．５Ｖを超えると、内部負荷とゲートドライバの安定化電流となるＩＮＴＶＣＣ端子に電流を供給し始め、ＶＩＮ端子とＩＮＴＶＣＣ端子のコンデンサＣ１４は抵抗Ｒ６からの電流によって充電される。ＶＩＮ端子がターンオンしきい値を超え、ＩＮＴＶＣＣ端子が１０Ｖでレギュレーション状態になると、ＧＡＴＥ端子からハイパルス信号をトランジスタＴｒ５のゲート端子に出力し、制御ＩＣ４１ａはスイッチングを開始する。
図７は、本発明の第１実施形態に係る画像形成装置に用いるフライバックコンバータ４１の回路図である。
フライバックコンバータ４１は、制御ＩＣ４１ａ、トランスＴ５、トランジスタ（ＭＯＳＦＥＴ）Ｔｒ５、ツエナーダイオードＺＤ１、ダイオードＤ５〜Ｄ８、抵抗Ｒ５〜Ｒ１６、コンデンサＣ１１〜Ｃ１７を備えている。
電源スイッチＳＷ１が投入されると、交流電源１２から入力される交流電力がダイオードブリッジＤＢ５により整流され、脈流電圧が抵抗Ｒ６とダイオードＤ５を介して制御ＩＣ４１ａのＶＩＮ端子に入力される。
この際、制御ＩＣ４１ａにおいて、ＶＩＮ端子が２．５Ｖを超えると、内部負荷とゲートドライバの安定化電流となるＩＮＴＶＣＣ端子に電流を供給し始め、ＶＩＮ端子とＩＮＴＶＣＣ端子のコンデンサＣ１４は抵抗Ｒ６からの電流によって充電される。ＶＩＮ端子がターンオンしきい値を超え、ＩＮＴＶＣＣ端子が１０Ｖでレギュレーション状態になると、ＧＡＴＥ端子からハイパルス信号をトランジスタＴｒ５のゲート端子に出力し、制御ＩＣ４１ａはスイッチングを開始する。
トランジスタＴｒ５がオンすると、交流電源１２から入力される交流電力がダイオードブリッジＤＢ５により整流され、脈流電圧がトランスＴ５の１次巻線、トランジスタＴｒ５のドレイン端子、ソース端子、抵抗Ｒ１６を介してＧＮＤに電流が流れる。
この際、トランスＴ５の１次巻線に電流が流れると、電磁エネルギが１次巻線に１次的に蓄積され、さらにトランジスタＴｒ５のＧＡＴＥ端子に加えられたハイパルス信号がローレベルに切り替わると、トランジスタＴｒ５がオフする。トランジスタＴｒ５がオフすると、電磁エネルギが２次巻線に伝達されて電気エネルギが２次巻線に誘起し、ダイオードＤ８、コンデンサＣ１５により整流平滑され、Ｖｏ端子に直流電力が出力される。
この際、トランスＴ５の１次巻線に電流が流れると、電磁エネルギが１次巻線に１次的に蓄積され、さらにトランジスタＴｒ５のＧＡＴＥ端子に加えられたハイパルス信号がローレベルに切り替わると、トランジスタＴｒ５がオフする。トランジスタＴｒ５がオフすると、電磁エネルギが２次巻線に伝達されて電気エネルギが２次巻線に誘起し、ダイオードＤ８、コンデンサＣ１５により整流平滑され、Ｖｏ端子に直流電力が出力される。
同時に、トランジスタＴｒ５がオフすると、電磁エネルギが３次巻線に伝達されて電気エネルギが３次巻線に誘起し、ダイオードＤ６、コンデンサＣ１２により整流平滑され、ＶＩＮ端子に直流電圧が入力される。
同時に、トランジスタＴｒ５がオフすると、電磁エネルギが３次巻線に伝達されて電気エネルギが３次巻線に誘起し、３次巻線の電圧が分割抵抗Ｒ９、Ｒ１０により分割された電圧がＦＢ端子に入力されることにより、Ｖｏ端子から出力される出力電圧を安定化する。
直流電源部４０にフライバックコンバータ４１を利用することで、力率０．９０〜０．９９程度まで得ることができ、変換効率を向上することができる。しかし、２次側の出力に交流電源１２の２倍の周波数のリプル電圧が発生し易くなる。
本実施形態では、フライバックコンバータ４１から出力される直流電力を２４Ｖ系の負荷に利用する一方、フライバックコンバータ４１から出力される直流電力にはリプル電圧が重畳されているため、ＤＣ／ＤＣコンバータ４２によりリプル電圧が極めて少ないＶｃｃに変換して５Ｖ系の負荷（例えば、ＣＰＵ、ＲＯＭ、ＲＡＭ）に安定化して利用する。
同時に、トランジスタＴｒ５がオフすると、電磁エネルギが３次巻線に伝達されて電気エネルギが３次巻線に誘起し、３次巻線の電圧が分割抵抗Ｒ９、Ｒ１０により分割された電圧がＦＢ端子に入力されることにより、Ｖｏ端子から出力される出力電圧を安定化する。
直流電源部４０にフライバックコンバータ４１を利用することで、力率０．９０〜０．９９程度まで得ることができ、変換効率を向上することができる。しかし、２次側の出力に交流電源１２の２倍の周波数のリプル電圧が発生し易くなる。
本実施形態では、フライバックコンバータ４１から出力される直流電力を２４Ｖ系の負荷に利用する一方、フライバックコンバータ４１から出力される直流電力にはリプル電圧が重畳されているため、ＤＣ／ＤＣコンバータ４２によりリプル電圧が極めて少ないＶｃｃに変換して５Ｖ系の負荷（例えば、ＣＰＵ、ＲＯＭ、ＲＡＭ）に安定化して利用する。
＜電源装置の回路図＞
図８は、本発明の第１実施形態に係る画像形成装置に用いる電源装置１０の回路図である。
図１０（ａ）〜（ｅ）に示すタイミングチャートを参照して、カップリング回路４３及びゼロクロス点検出部４６について説明する。
＜カップリング回路＞
カップリング回路４３は、コンデンサＣ２１を備えている。カップリング回路４３は、図１０（ａ）に示すように、フライバックコンバータ４１から出力される直流電圧Ｖ２は、例えば２４Ｖのオフセット電圧にリプル電圧が重畳されており、コンデンサＣ２１に入力する。直流電圧Ｖ２がコンデンサＣ２１に入力すると、図１０（ｂ）に示すように、直流成分（ＤＣ２４Ｖ）が除去されたリプル電圧Ｖ３のみが半波整流回路４７に入力される。
図８は、本発明の第１実施形態に係る画像形成装置に用いる電源装置１０の回路図である。
図１０（ａ）〜（ｅ）に示すタイミングチャートを参照して、カップリング回路４３及びゼロクロス点検出部４６について説明する。
＜カップリング回路＞
カップリング回路４３は、コンデンサＣ２１を備えている。カップリング回路４３は、図１０（ａ）に示すように、フライバックコンバータ４１から出力される直流電圧Ｖ２は、例えば２４Ｖのオフセット電圧にリプル電圧が重畳されており、コンデンサＣ２１に入力する。直流電圧Ｖ２がコンデンサＣ２１に入力すると、図１０（ｂ）に示すように、直流成分（ＤＣ２４Ｖ）が除去されたリプル電圧Ｖ３のみが半波整流回路４７に入力される。
＜半波整流回路＞
半波整流回路４７は、オペアンプＯＰ１、ダイオードＤ１１、Ｄ１２、抵抗Ｒ２１を備えている。
半波整流回路４７では、リプル電圧Ｖ３がオペアンプＯＰ１の反転入力端子（−）に入力すると、オペアンプＯＰ１の出力端子に接続されたダイオードＤ１２により半波整流され、図１０（ｃ）に示すように、リプル電圧Ｖ３の正側半波信号Ｖ４がシュミットトリガ回路４９に出力される。
半波整流回路４７は、オペアンプＯＰ１、ダイオードＤ１１、Ｄ１２、抵抗Ｒ２１を備えている。
半波整流回路４７では、リプル電圧Ｖ３がオペアンプＯＰ１の反転入力端子（−）に入力すると、オペアンプＯＰ１の出力端子に接続されたダイオードＤ１２により半波整流され、図１０（ｃ）に示すように、リプル電圧Ｖ３の正側半波信号Ｖ４がシュミットトリガ回路４９に出力される。
＜シュミットトリガ回路＞
シュミットトリガ回路４９は、トランジスタＴｒ１１、Ｔｒ１２、抵抗Ｒ２２〜Ｒ２６を備えている。
シュミットトリガ回路４９は、半波整流回路４７から出力される半波信号Ｖ４が入力される入力端子がトランジスタＴｒ１１のベースに接続され、トランジスタＴｒ１１のコレクタが抵抗Ｒ２２を介して正電源Ｖｃｃに接続され、トランジスタＴｒ１１のコレクタが抵抗Ｒ２３を介してトランジスタＴｒ１２のベースに接続され、トランジスタＴｒ１２のベースが抵抗Ｒ２４を介してＧＮＤに接地され、トランジスタＴｒ１１のエミッタとトランジスタＴｒ１２のエミッタとが共通接続されて抵抗Ｒ２６を介してＧＮＤに接地され、トランジスタＴｒ１２のコレクタが抵抗Ｒ２５を介して正電源Ｖｃｃに接続され、トランジスタＴｒ１２のコレクタと抵抗Ｒ２５との接続点からゼロクロス点検出信号を出力する
シュミットトリガ回路４９は、トランジスタＴｒ１１、Ｔｒ１２、抵抗Ｒ２２〜Ｒ２６を備えている。
シュミットトリガ回路４９は、半波整流回路４７から出力される半波信号Ｖ４が入力される入力端子がトランジスタＴｒ１１のベースに接続され、トランジスタＴｒ１１のコレクタが抵抗Ｒ２２を介して正電源Ｖｃｃに接続され、トランジスタＴｒ１１のコレクタが抵抗Ｒ２３を介してトランジスタＴｒ１２のベースに接続され、トランジスタＴｒ１２のベースが抵抗Ｒ２４を介してＧＮＤに接地され、トランジスタＴｒ１１のエミッタとトランジスタＴｒ１２のエミッタとが共通接続されて抵抗Ｒ２６を介してＧＮＤに接地され、トランジスタＴｒ１２のコレクタが抵抗Ｒ２５を介して正電源Ｖｃｃに接続され、トランジスタＴｒ１２のコレクタと抵抗Ｒ２５との接続点からゼロクロス点検出信号を出力する
シュミットトリガ回路４９では、まず始めに、トランジスタＴｒ１１がオフ状態、トランジスタＴｒ１２がオン状態であるとする。このとき、出力電圧はＶＬになっている。
図１０（ｃ）に示す時刻ｔ１において、入力電圧Ｖ４が増加する場合に、トランジスタＴｒ１１のベース・エミッタ間電圧が増加し、ベース電流が増加することで、トランジスタＴｒ１１のコレクタ電流ＩＣ１１が増加する。これにより、トランジスタＴｒ１１のコレクタ電圧ＶＣ１、トランジスタＴｒ１２のベース電圧ＶＢ１２が減少し、エミッタ電流ＩＥが減少することでエミッタ電圧ＶＥが減少する。エミッタ電圧ＶＥの減少により、トランジスタＴｒ１１のベース・エミッタ間の電圧がさらに増加し、トランジスタＴｒ１１がオン状態になる。
一方、トランジスタＴｒ１２のベース・エミッタ間電圧は減少していくので、トランジスタＴｒ１２はオフ状態になり、図１０（ｅ）に示す時刻ｔ１のように、出力電圧Ｖ５がＶＨになる。
図１０（ｃ）に示す時刻ｔ１において、入力電圧Ｖ４が増加する場合に、トランジスタＴｒ１１のベース・エミッタ間電圧が増加し、ベース電流が増加することで、トランジスタＴｒ１１のコレクタ電流ＩＣ１１が増加する。これにより、トランジスタＴｒ１１のコレクタ電圧ＶＣ１、トランジスタＴｒ１２のベース電圧ＶＢ１２が減少し、エミッタ電流ＩＥが減少することでエミッタ電圧ＶＥが減少する。エミッタ電圧ＶＥの減少により、トランジスタＴｒ１１のベース・エミッタ間の電圧がさらに増加し、トランジスタＴｒ１１がオン状態になる。
一方、トランジスタＴｒ１２のベース・エミッタ間電圧は減少していくので、トランジスタＴｒ１２はオフ状態になり、図１０（ｅ）に示す時刻ｔ１のように、出力電圧Ｖ５がＶＨになる。
次に、トランジスタＴｒ１１がオン状態、トランジスタＴｒ１２がオフ状態であるとする。
図１０（ｃ）に示す時刻ｔ２において、入力電圧Ｖ４が減少する場合に、コレクタ電流ＩＣ１１が減少し、ＶＣ１１、ベース電圧ＶＢ１２が増加する。これにより、トランジスタＴＲ１２のベース・エミッタ間電圧が増加するので、エミッタ電流ＩＥが増加することでエミッタ電圧ＶＥが増加する。
エミッタ電圧ＶＥの増加により、トランジスタＴｒ１１のベース・エミッタ間電圧がさらに減少し、トランジスタＴｒ１１がオフ状態になる。
一方で、ベース電圧ＶＢ１２が高くなることで、トランジスタＴｒ１２がオン状態になり、図１０（ｅ）に示す時刻ｔ２のように、出力電圧はＶＬになる。
図１０（ｃ）に示す時刻ｔ２において、入力電圧Ｖ４が減少する場合に、コレクタ電流ＩＣ１１が減少し、ＶＣ１１、ベース電圧ＶＢ１２が増加する。これにより、トランジスタＴＲ１２のベース・エミッタ間電圧が増加するので、エミッタ電流ＩＥが増加することでエミッタ電圧ＶＥが増加する。
エミッタ電圧ＶＥの増加により、トランジスタＴｒ１１のベース・エミッタ間電圧がさらに減少し、トランジスタＴｒ１１がオフ状態になる。
一方で、ベース電圧ＶＢ１２が高くなることで、トランジスタＴｒ１２がオン状態になり、図１０（ｅ）に示す時刻ｔ２のように、出力電圧はＶＬになる。
＜シュミットトリガ回路のヒステリシス特性＞
図１０（ｄ）を参照して、シュミットトリガ回路４９の入出力特性について説明する。
入力電圧Ｖ４が増加する場合に、入力電圧Ｖ４が増加してＶｔｂになると、トランジスタＴｒ１２の出力電圧Ｖ５がＶＬからＶＨに変化する。
逆に、入力電圧Ｖ４が減少する場合に、入力電圧Ｖ４が減少してＶｔａになったときに、トランジスタＴｒ１２の出力電圧Ｖ５がＶＨからＶＬに変化する。
ここで、ＶｔａとＶｔｂの値は異なるので、入力電圧増加時と入力電圧減少時では出力電圧Ｖ５の変化が異なることになる。このような特性をヒステリシス特性と呼ぶ。
図１０（ｄ）を参照して、シュミットトリガ回路４９の入出力特性について説明する。
入力電圧Ｖ４が増加する場合に、入力電圧Ｖ４が増加してＶｔｂになると、トランジスタＴｒ１２の出力電圧Ｖ５がＶＬからＶＨに変化する。
逆に、入力電圧Ｖ４が減少する場合に、入力電圧Ｖ４が減少してＶｔａになったときに、トランジスタＴｒ１２の出力電圧Ｖ５がＶＨからＶＬに変化する。
ここで、ＶｔａとＶｔｂの値は異なるので、入力電圧増加時と入力電圧減少時では出力電圧Ｖ５の変化が異なることになる。このような特性をヒステリシス特性と呼ぶ。
＜ゼロクロス点の検出法＞
図９は、本発明の第１実施形態に係るゼロクロス点の検出法について説明する図である。
図６に示す構成において、アクティブＰＦＣ搭載絶縁型のフライバックコンバータ４１の出力電圧の波形特性からゼロクロス点を検出する。
アクティブＰＦＣ搭載絶縁型のフライバックコンバータ４１は、その回路の特徴として電解コンデンサ又はフィルムコンデンサからなるＣ１１の容量が小さいため、交流電源の周波数特徴がそのまま出力のリプル電圧として現れ、このリプル電圧を利用する。
周波数特徴として、交流電源の周波数（５０、６０Ｈｚ）の倍の周波数のリプル電圧が現れ、そのリプル電圧から交流カップリングして交流成分波形のみ取り出したとき、図９に示すように、位相としてリプル電圧の上から下へ交差する点で交流電源周波数と合致する。
これにより、交流電源電圧や周波数が変動してもゼロクロス点を精度よく検出できる。
図９は、本発明の第１実施形態に係るゼロクロス点の検出法について説明する図である。
図６に示す構成において、アクティブＰＦＣ搭載絶縁型のフライバックコンバータ４１の出力電圧の波形特性からゼロクロス点を検出する。
アクティブＰＦＣ搭載絶縁型のフライバックコンバータ４１は、その回路の特徴として電解コンデンサ又はフィルムコンデンサからなるＣ１１の容量が小さいため、交流電源の周波数特徴がそのまま出力のリプル電圧として現れ、このリプル電圧を利用する。
周波数特徴として、交流電源の周波数（５０、６０Ｈｚ）の倍の周波数のリプル電圧が現れ、そのリプル電圧から交流カップリングして交流成分波形のみ取り出したとき、図９に示すように、位相としてリプル電圧の上から下へ交差する点で交流電源周波数と合致する。
これにより、交流電源電圧や周波数が変動してもゼロクロス点を精度よく検出できる。
＜ゼロクロス点の時間差＞
図１１は、本発明の第１実施形態に係るゼロクロス点検出部の交流電源電圧による時間差について説明するためのタイミングチャートである。
図１１（ａ）には、交流電源の交流電圧波形と、電源装置１０の出力リプルの波形を示している。
前述した上から下へ交差する点でゼロクロス点が合致する。この合致点の拡大波形において、時間差を観測すると、図１１（ｂ）（ｃ）に示すように、交流電源の低電圧（８３Ｖ）から高電圧（２７６Ｖ）に準じて時間差が大きくなり、最小差が０．２５ｍｓ、最大差が０．６３ｍｓとなる。この時間範囲（０．２５ｍｓ〜０．６３ｍｓ）においてゼロクロス点の時間差が発生する。
図１１は、本発明の第１実施形態に係るゼロクロス点検出部の交流電源電圧による時間差について説明するためのタイミングチャートである。
図１１（ａ）には、交流電源の交流電圧波形と、電源装置１０の出力リプルの波形を示している。
前述した上から下へ交差する点でゼロクロス点が合致する。この合致点の拡大波形において、時間差を観測すると、図１１（ｂ）（ｃ）に示すように、交流電源の低電圧（８３Ｖ）から高電圧（２７６Ｖ）に準じて時間差が大きくなり、最小差が０．２５ｍｓ、最大差が０．６３ｍｓとなる。この時間範囲（０．２５ｍｓ〜０．６３ｍｓ）においてゼロクロス点の時間差が発生する。
＜ゼロクロス点検出部の精度＞
図１２は、本発明の第１実施形態に係るゼロクロス点検出部の精度について説明するタイミングチャートである。
図１２に示すように、交流電圧３０のゼロクロス点とリプル電圧の時間差Δｔ２は、交流電源１２の実効電圧値（８３Ｖ〜２７６Ｖ）に応じて０．２５ｍｓ〜０．６３ｍｓの範囲にある。
加えて、半波整流回路４７後のシュミットトリガ回路４９から出力されるゼロクロス点検出信号は、本来のゼロクロス点からΔｔ１＝０．２ｍｓだけ遅延するが、この遅延時間は交流電源１２の電圧や環境温度でのばらつきが小さい。ゼロクロス点検出信号を受け付けた制御部５０は、０．２ｍｓの固定値（予め発生する時間）として補正すればよい。
従来、フォトカプラを使用した場合、交流電源１２の電圧や環境温度でフォトカプラを用いたゼロクロス点検出の誤差が０．０８ｍｓ〜１．８０ｍｓであった。
これに対して、第１実施形態によれば、ゼロクロス点の誤差を示す差分値Δｔ３として、０．０５ｍｓ〜０．４３ｍｓほどの時間だけ誤差が発生する。このため、従来の誤差と比較して、第１実施形態の方が格段に精度がよい。
図１２は、本発明の第１実施形態に係るゼロクロス点検出部の精度について説明するタイミングチャートである。
図１２に示すように、交流電圧３０のゼロクロス点とリプル電圧の時間差Δｔ２は、交流電源１２の実効電圧値（８３Ｖ〜２７６Ｖ）に応じて０．２５ｍｓ〜０．６３ｍｓの範囲にある。
加えて、半波整流回路４７後のシュミットトリガ回路４９から出力されるゼロクロス点検出信号は、本来のゼロクロス点からΔｔ１＝０．２ｍｓだけ遅延するが、この遅延時間は交流電源１２の電圧や環境温度でのばらつきが小さい。ゼロクロス点検出信号を受け付けた制御部５０は、０．２ｍｓの固定値（予め発生する時間）として補正すればよい。
従来、フォトカプラを使用した場合、交流電源１２の電圧や環境温度でフォトカプラを用いたゼロクロス点検出の誤差が０．０８ｍｓ〜１．８０ｍｓであった。
これに対して、第１実施形態によれば、ゼロクロス点の誤差を示す差分値Δｔ３として、０．０５ｍｓ〜０．４３ｍｓほどの時間だけ誤差が発生する。このため、従来の誤差と比較して、第１実施形態の方が格段に精度がよい。
このように、フライバックコンバータ４１により生成される直流電圧に含まれるリプル電圧の交流成分をカップリング回路４３に通過させ、通過したリプル電圧を半波整流しておき、この半波信号に基づいてゼロクロス点を検出して、ゼロクロス点検出信号を出力することで、交流電源から供給される交流電圧に対して、ゼロクロス点を検出する際の精度を向上する。
このように、カップリング回路４３を通過したゼロレベルよりも低い負のリプル電圧のみを反転して正の半波信号として出力することで、半波整流した結果である半波信号が交流電圧と同じ周波数を有するように構成することができる。
このように、リプル電圧が交流電圧の２倍の周波数を有することで、半波整流回路４７が半波整流した結果である半波信号が交流電圧と同じ周波数を有するように構成することができる。
このように、カップリング回路４３を通過したゼロレベルよりも低い負のリプル電圧のみを反転して正の半波信号として出力することで、半波整流した結果である半波信号が交流電圧と同じ周波数を有するように構成することができる。
このように、リプル電圧が交流電圧の２倍の周波数を有することで、半波整流回路４７が半波整流した結果である半波信号が交流電圧と同じ周波数を有するように構成することができる。
このように、半波整流回路４７により、正の半波信号をゼロクロス点検出回路４８に出力することができる。
このように、波整流回路４７により生成された半波信号に基づいてゼロクロス点を検出して、ゼロクロス点検出信号を出力することができる。
この結果、交流電源から供給される交流電圧に対して、ゼロクロス点を検出する際の精度を向上することができる。
このように、シュミットトリガ回路４９がヒステリシス特性を有することで、半波信号Ｖ４に含まれるノイズに起因したゼロクロス点検出信号の発振的な現象を防ぐことができる。
このように、波整流回路４７により生成された半波信号に基づいてゼロクロス点を検出して、ゼロクロス点検出信号を出力することができる。
この結果、交流電源から供給される交流電圧に対して、ゼロクロス点を検出する際の精度を向上することができる。
このように、シュミットトリガ回路４９がヒステリシス特性を有することで、半波信号Ｖ４に含まれるノイズに起因したゼロクロス点検出信号の発振的な現象を防ぐことができる。
＜第２実施形態＞
図１３は、本発明の第２実施形態に係るゼロクロス点検出部の構成を示すブロック図である。なお、図１３に示す符号のうち、図８に示す符号と同一のものについては同様の構成であるので、その説明を省略する。
図１３に示すゼロクロス点検出部６１は、半波整流回路４７、カレントスイッチ回路６３を備えている。
＜カレントスイッチ回路＞
カレントスイッチ回路６３は、トランジスタＴｒ２１、Ｔｒ２２、抵抗Ｒ３１〜Ｒ３３を備えている。
カレントスイッチ回路６３は、半波整流回路４７から出力された半波信号Ｖ４が入力される入力端子がトランジスタＴｒ２１のベースに接続され、トランジスタＴｒ２２のベースがＧＮＤに接地され、トランジスタＴｒ２１のエミッタとトランジスタＴｒ２２のエミッタとが共通接続されて抵抗Ｒ３１を介して負電源ＶＢＢに接続され、トランジスタＴｒ２１のコレクタが抵抗Ｒ３２を介して正電源ＶＤＤに接続され、トランジスタＴｒ２２のコレクタが抵抗Ｒ３３を介して正電源ＶＤＤに接続され、トランジスタＴｒ２２のコレクタと抵抗Ｒ３３との接続点からゼロクロス点検出信号Ｖ５を出力する。
図１３は、本発明の第２実施形態に係るゼロクロス点検出部の構成を示すブロック図である。なお、図１３に示す符号のうち、図８に示す符号と同一のものについては同様の構成であるので、その説明を省略する。
図１３に示すゼロクロス点検出部６１は、半波整流回路４７、カレントスイッチ回路６３を備えている。
＜カレントスイッチ回路＞
カレントスイッチ回路６３は、トランジスタＴｒ２１、Ｔｒ２２、抵抗Ｒ３１〜Ｒ３３を備えている。
カレントスイッチ回路６３は、半波整流回路４７から出力された半波信号Ｖ４が入力される入力端子がトランジスタＴｒ２１のベースに接続され、トランジスタＴｒ２２のベースがＧＮＤに接地され、トランジスタＴｒ２１のエミッタとトランジスタＴｒ２２のエミッタとが共通接続されて抵抗Ｒ３１を介して負電源ＶＢＢに接続され、トランジスタＴｒ２１のコレクタが抵抗Ｒ３２を介して正電源ＶＤＤに接続され、トランジスタＴｒ２２のコレクタが抵抗Ｒ３３を介して正電源ＶＤＤに接続され、トランジスタＴｒ２２のコレクタと抵抗Ｒ３３との接続点からゼロクロス点検出信号Ｖ５を出力する。
カレントスイッチ回路６３では、まず始めに、トランジスタＴｒ２１がオフ状態、トランジスタＴｒ２２がオン状態であるとする。このとき、出力電圧Ｖ５はＶＬになっている。
図１０（ｃ）に示す時刻ｔ１において、入力電圧Ｖ４が増加する場合に、トランジスタＴｒ２１のベース・エミッタ間電圧が増加し、ベース電流が増加することで、トランジスタＴｒ２１のコレクタ電流ＩＣ２１が増加し、Ｔｒ２１がオン状態になる。これにより、トランジスタＴｒ２１のコレクタ電圧ＶＣ２１が減少し、エミッタ電圧ＶＥ２１、ＶＥ２２が減少する。エミッタ電圧ＶＥ２２の減少により、トランジスタＴｒ２２のベース・エミッタ間の電圧がさらに減少し、トランジスタＴｒ２２がオフ状態になる。トランジスタＴｒ２２がオフ状態になると、図１０（ｅ）に示す時刻ｔ１のように、出力電圧Ｖ５がＶＨになる。
図１０（ｃ）に示す時刻ｔ１において、入力電圧Ｖ４が増加する場合に、トランジスタＴｒ２１のベース・エミッタ間電圧が増加し、ベース電流が増加することで、トランジスタＴｒ２１のコレクタ電流ＩＣ２１が増加し、Ｔｒ２１がオン状態になる。これにより、トランジスタＴｒ２１のコレクタ電圧ＶＣ２１が減少し、エミッタ電圧ＶＥ２１、ＶＥ２２が減少する。エミッタ電圧ＶＥ２２の減少により、トランジスタＴｒ２２のベース・エミッタ間の電圧がさらに減少し、トランジスタＴｒ２２がオフ状態になる。トランジスタＴｒ２２がオフ状態になると、図１０（ｅ）に示す時刻ｔ１のように、出力電圧Ｖ５がＶＨになる。
次に、トランジスタＴｒ２１がオン状態、トランジスタＴｒ２２がオフ状態であるとする。このとき、出力電圧はＶＨになっている。
図１０（ｃ）に示す時刻ｔ２において、入力電圧Ｖ４が減少する場合に、トランジスタＴｒ２１のベース・エミッタ間電圧が減少し、ベース電流が減少することで、トランジスタＴｒ２１のコレクタ電流ＩＣ２１が減少し、Ｔｒ２１がオフ状態になる。これにより、トランジスタＴｒ２１のコレクタ電圧ＶＣ２１が増加し、エミッタ電圧ＶＥ２１、ＶＥ２２が増加する。エミッタ電圧ＶＥ２２の増加により、トランジスタＴｒ２２のベース・エミッタ間の電圧がさらに増加し、トランジスタＴｒ２２がオン状態になる。トランジスタＴｒ２２がオン状態になると、図１０（ｅ）に示す時刻ｔ２のように、出力電圧Ｖ５がＶＬになる。
図１０（ｃ）に示す時刻ｔ２において、入力電圧Ｖ４が減少する場合に、トランジスタＴｒ２１のベース・エミッタ間電圧が減少し、ベース電流が減少することで、トランジスタＴｒ２１のコレクタ電流ＩＣ２１が減少し、Ｔｒ２１がオフ状態になる。これにより、トランジスタＴｒ２１のコレクタ電圧ＶＣ２１が増加し、エミッタ電圧ＶＥ２１、ＶＥ２２が増加する。エミッタ電圧ＶＥ２２の増加により、トランジスタＴｒ２２のベース・エミッタ間の電圧がさらに増加し、トランジスタＴｒ２２がオン状態になる。トランジスタＴｒ２２がオン状態になると、図１０（ｅ）に示す時刻ｔ２のように、出力電圧Ｖ５がＶＬになる。
このように、波整流回路４７により生成された半波信号に基づいてゼロクロス点を検出して、ゼロクロス点検出信号を出力することができる。
この結果、交流電源から供給される交流電圧に対して、ゼロクロス点を検出する際の精度を向上することができる。
この結果、交流電源から供給される交流電圧に対して、ゼロクロス点を検出する際の精度を向上することができる。
＜第３実施形態＞
図１４は、本発明の第３実施形態に係るゼロクロス点検出部の構成を示すブロック図である。なお、図１４に示す符号のうち、図８に示す符号と同一のものについては同様の構成であるので、その説明を省略する。
図１４に示すゼロクロス点検出部６５は、半波整流回路４７、反転増幅回路６７を備えている。
図１４は、本発明の第３実施形態に係るゼロクロス点検出部の構成を示すブロック図である。なお、図１４に示す符号のうち、図８に示す符号と同一のものについては同様の構成であるので、その説明を省略する。
図１４に示すゼロクロス点検出部６５は、半波整流回路４７、反転増幅回路６７を備えている。
＜反転増幅回路＞
反転増幅回路６７は、オペアンプＯＰ２、抵抗Ｒ３５〜Ｒ３７、ボリュームＶＲ１を備えている。
反転増幅回路６７は、半波整流回路４７から出力された半波信号Ｖ４が入力される入力端子が抵抗Ｒ３５を介してオペアンプＯＰ２の反転入力端子に接続され、オペアンプＯＰ２の反転入力端子が抵抗Ｒ３６を介してオペアンプＯＰ２の出力端子に接続され、オペアンプＯＰ２の非反転入力端子に基準電圧Ｖｒｅｆ１が供給され、オペアンプＯＰ２の出力端子が抵抗Ｒ３７を介してＧＮＤに接地され、オペアンプＯＰ２の出力端子からゼロクロス点検出信号Ｖ５を出力する。
さらに、ボリュームＶＲ１の一端が直流電源Ｖｃｃに接続され、他端がＧＮＤに接地され、電源可変端子からＶｒｅｆ１レベルが出力される。
反転増幅回路６７は、増幅率として例えば１×１０２程度を有し、非反転入力端子（＋）に入力されるＶｒｅｆ１レベルを基準にして、入力電圧Ｖ４がＶｒｅｆ１未満で出力電圧Ｖ５が５Ｖになり、入力電圧Ｖ４がＶｒｅｆ１以上で出力電圧Ｖ５が０Ｖになる。
反転増幅回路６７は、オペアンプＯＰ２、抵抗Ｒ３５〜Ｒ３７、ボリュームＶＲ１を備えている。
反転増幅回路６７は、半波整流回路４７から出力された半波信号Ｖ４が入力される入力端子が抵抗Ｒ３５を介してオペアンプＯＰ２の反転入力端子に接続され、オペアンプＯＰ２の反転入力端子が抵抗Ｒ３６を介してオペアンプＯＰ２の出力端子に接続され、オペアンプＯＰ２の非反転入力端子に基準電圧Ｖｒｅｆ１が供給され、オペアンプＯＰ２の出力端子が抵抗Ｒ３７を介してＧＮＤに接地され、オペアンプＯＰ２の出力端子からゼロクロス点検出信号Ｖ５を出力する。
さらに、ボリュームＶＲ１の一端が直流電源Ｖｃｃに接続され、他端がＧＮＤに接地され、電源可変端子からＶｒｅｆ１レベルが出力される。
反転増幅回路６７は、増幅率として例えば１×１０２程度を有し、非反転入力端子（＋）に入力されるＶｒｅｆ１レベルを基準にして、入力電圧Ｖ４がＶｒｅｆ１未満で出力電圧Ｖ５が５Ｖになり、入力電圧Ｖ４がＶｒｅｆ１以上で出力電圧Ｖ５が０Ｖになる。
詳しくは、反転増幅回路６７の入力電圧Ｖ４に対する出力電圧Ｖ５の関係は、
Ｖ５＝−（Ｒ３６／Ｒ３５）Ｖ４ 式（１）
となる。
ここで、反転増幅回路６７に用いる抵抗Ｒ３６、Ｒ３５の比率（Ｒ３６／Ｒ３５）を１×１０２とし、Ｖｒｅｆ１を０．５Ｖとする。
反転増幅回路６７では、まず始めに、時刻ｔ２０において、Ｖ５＝５Ｖとする。
図１５（ａ）に示す時刻ｔ２０〜ｔ２１において、例えばＶ４＝０．０５Ｖとすると、Ｖ４はＶｒｅｆ１＝０．５Ｖ以下になり、Ｖ５＝５Ｖ（ＶＨ）となる。
図１５（ｂ）に示す時刻ｔ２１〜ｔ２２において、Ｖ４が増加してＶｒｅｆ１＝０．５Ｖ以上になると、Ｖ５＝０Ｖ（ＶＬ）となる。
この結果、反転増幅回路６７の出力電圧Ｖ５は、図１０（ｅ）と比較すると、図１５（ｅ）に示すような反転波形になる。
Ｖ５＝−（Ｒ３６／Ｒ３５）Ｖ４ 式（１）
となる。
ここで、反転増幅回路６７に用いる抵抗Ｒ３６、Ｒ３５の比率（Ｒ３６／Ｒ３５）を１×１０２とし、Ｖｒｅｆ１を０．５Ｖとする。
反転増幅回路６７では、まず始めに、時刻ｔ２０において、Ｖ５＝５Ｖとする。
図１５（ａ）に示す時刻ｔ２０〜ｔ２１において、例えばＶ４＝０．０５Ｖとすると、Ｖ４はＶｒｅｆ１＝０．５Ｖ以下になり、Ｖ５＝５Ｖ（ＶＨ）となる。
図１５（ｂ）に示す時刻ｔ２１〜ｔ２２において、Ｖ４が増加してＶｒｅｆ１＝０．５Ｖ以上になると、Ｖ５＝０Ｖ（ＶＬ）となる。
この結果、反転増幅回路６７の出力電圧Ｖ５は、図１０（ｅ）と比較すると、図１５（ｅ）に示すような反転波形になる。
このように、波整流回路４７により生成された半波信号に基づいてゼロクロス点を検出して、ゼロクロス点検出信号を出力することができる。
この結果、交流電源から供給される交流電圧に対して、ゼロクロス点を検出する際の精度を向上することができる。
この結果、交流電源から供給される交流電圧に対して、ゼロクロス点を検出する際の精度を向上することができる。
＜第４実施形態＞
図１６は、本発明の第４実施形態に係るゼロクロス点検出部の構成を示すブロック図である。なお、図１６に示す符号のうち、図８に示す符号と同一のものについては同様の構成であるので、その説明を省略する。
図１６に示すゼロクロス点検出部６９は、半波整流回路４７、パルス発生回路７１を備えている。
図１６は、本発明の第４実施形態に係るゼロクロス点検出部の構成を示すブロック図である。なお、図１６に示す符号のうち、図８に示す符号と同一のものについては同様の構成であるので、その説明を省略する。
図１６に示すゼロクロス点検出部６９は、半波整流回路４７、パルス発生回路７１を備えている。
＜パルス発生回路＞
パルス発生回路７１は、オペアンプＯＰ３、コンデンサＣ２２、抵抗Ｒ４１〜Ｒ４４、ボリュームＶＲ２を備えている。
パルス発生回路７１は、半波信号が入力される入力端子が抵抗Ｒ４１を介してオペアンプＯＰ３の反転入力端子に接続され、オペアンプＯＰ３の反転入力端子がコンデンサＣ２２を介してＧＮＤに接地され、オペアンプＯＰ３の反転入力端子が抵抗Ｒ４２を介してオペアンプＯＰ３の出力端子に接続され、オペアンプＯＰ３の出力端子が抵抗Ｒ４３を介してオペアンプＯＰ３の非反転入力端子に接続され、オペアンプＯＰ３の非反転入力端子に抵抗Ｒ４４を介して基準電圧Ｖｒｅｆ３が供給され、オペアンプＯＰ３の出力端子からゼロクロス点検出信号を出力する。
さらに、非反転入力端子（＋）はＲ４４を介してＶＲ２の可変端子に接続されている。ＶＲ２の一端子は電源Ｖｃｃに接続され、他端子はＧＮＤに接続され、ＶＲ２の可変端子からＶｒｅｆ３が抵抗Ｒ４４を介してＶｒｅｆ２に印加されている。オペアンプＯＰ２は、出力端子から信号Ｖ５を出力する。
パルス発生回路７１は、増幅率として例えば１×１０２程度を有し、非反転入力端子（＋）に入力されるＶｒｅｆ２レベルを基準にして、入力電圧Ｖ４がＶｒｅｆ２未満で出力電圧Ｖ５が５Ｖになり、入力電圧Ｖ４がＶｒｅｆ２以上で出力電圧Ｖ５が０Ｖになる。
パルス発生回路７１は、オペアンプＯＰ３、コンデンサＣ２２、抵抗Ｒ４１〜Ｒ４４、ボリュームＶＲ２を備えている。
パルス発生回路７１は、半波信号が入力される入力端子が抵抗Ｒ４１を介してオペアンプＯＰ３の反転入力端子に接続され、オペアンプＯＰ３の反転入力端子がコンデンサＣ２２を介してＧＮＤに接地され、オペアンプＯＰ３の反転入力端子が抵抗Ｒ４２を介してオペアンプＯＰ３の出力端子に接続され、オペアンプＯＰ３の出力端子が抵抗Ｒ４３を介してオペアンプＯＰ３の非反転入力端子に接続され、オペアンプＯＰ３の非反転入力端子に抵抗Ｒ４４を介して基準電圧Ｖｒｅｆ３が供給され、オペアンプＯＰ３の出力端子からゼロクロス点検出信号を出力する。
さらに、非反転入力端子（＋）はＲ４４を介してＶＲ２の可変端子に接続されている。ＶＲ２の一端子は電源Ｖｃｃに接続され、他端子はＧＮＤに接続され、ＶＲ２の可変端子からＶｒｅｆ３が抵抗Ｒ４４を介してＶｒｅｆ２に印加されている。オペアンプＯＰ２は、出力端子から信号Ｖ５を出力する。
パルス発生回路７１は、増幅率として例えば１×１０２程度を有し、非反転入力端子（＋）に入力されるＶｒｅｆ２レベルを基準にして、入力電圧Ｖ４がＶｒｅｆ２未満で出力電圧Ｖ５が５Ｖになり、入力電圧Ｖ４がＶｒｅｆ２以上で出力電圧Ｖ５が０Ｖになる。
詳しくは、パルス発生回路７１に用いる抵抗Ｒ４１、Ｒ４２の比率（Ｒ４２／Ｒ４１）を例えば１×１０２とする。
また、例えばＲ４３＝８０ＫΩ、Ｒ４４＝２ＫΩとし、Ｖｒｅｆ３＝０．５とすると、Ｖ５＝５ＶのときＶｒｅｆ２は０．６１Ｖ、Ｖ５＝０ＶのときＶｒｅｆ２は０．３９Ｖとなる。
パルス発生回路７１では、まず始めに、時刻ｔ２０において、Ｖ５＝５Ｖとし、Ｖｒｅｆ２は０．６１Ｖとする。
図１５（ｃ）に示す時刻ｔ２０〜ｔ２１において、例えばＶ４＝０．０５Ｖとすると、Ｖ４はＶｒｅｆ２＝０．６１Ｖ以下になり、Ｖ５＝５Ｖ（ＶＨ）となる。
図１５（ｃ）に示す時刻ｔ２１〜ｔ２２において、Ｖ４が増加してＶｒｅｆ２＝０．６１Ｖ以上になると、Ｖ５＝０Ｖ（ＶＬ）となる。
この結果、反転増幅回路６７の出力電圧Ｖ５は、図１０（ｅ）と比較すると、図１５（ｂ）に示すような反転波形になる。
また、例えばＲ４３＝８０ＫΩ、Ｒ４４＝２ＫΩとし、Ｖｒｅｆ３＝０．５とすると、Ｖ５＝５ＶのときＶｒｅｆ２は０．６１Ｖ、Ｖ５＝０ＶのときＶｒｅｆ２は０．３９Ｖとなる。
パルス発生回路７１では、まず始めに、時刻ｔ２０において、Ｖ５＝５Ｖとし、Ｖｒｅｆ２は０．６１Ｖとする。
図１５（ｃ）に示す時刻ｔ２０〜ｔ２１において、例えばＶ４＝０．０５Ｖとすると、Ｖ４はＶｒｅｆ２＝０．６１Ｖ以下になり、Ｖ５＝５Ｖ（ＶＨ）となる。
図１５（ｃ）に示す時刻ｔ２１〜ｔ２２において、Ｖ４が増加してＶｒｅｆ２＝０．６１Ｖ以上になると、Ｖ５＝０Ｖ（ＶＬ）となる。
この結果、反転増幅回路６７の出力電圧Ｖ５は、図１０（ｅ）と比較すると、図１５（ｂ）に示すような反転波形になる。
＜パルス発生回路のヒステリシス特性＞
図１７は、本発明の第４実施形態に係るゼロクロス点検出部の入出力特性を示す図である。
図１７を参照して、パルス発生回路７１の入出力特性について説明する。
入力電圧Ｖ４が増加する場合に、入力電圧Ｖ４が増加してＶｔＢになると、オペアンプＯＰ３の出力電圧Ｖ５がＶＨからＶＬに変化する。
逆に、入力電圧Ｖ４が減少する場合に、入力電圧Ｖ４が減少してＶｔＡになったときに、オペアンプＯＰ３の出力電圧Ｖ５がＶＬからＶＨに変化する。
ここで、ＶｔＡとＶｔＢの値は異なるので、入力電圧増加時と入力電圧減少時では出力電圧Ｖ５の変化が異なることになる。このような特性をヒステリシス特性と呼ぶ。
このように、ヒステリシス特性を有することで、半波信号Ｖ４に含まれるノイズに起因したゼロクロス点検出信号の発振的な現象を防ぐことができる。
図１７は、本発明の第４実施形態に係るゼロクロス点検出部の入出力特性を示す図である。
図１７を参照して、パルス発生回路７１の入出力特性について説明する。
入力電圧Ｖ４が増加する場合に、入力電圧Ｖ４が増加してＶｔＢになると、オペアンプＯＰ３の出力電圧Ｖ５がＶＨからＶＬに変化する。
逆に、入力電圧Ｖ４が減少する場合に、入力電圧Ｖ４が減少してＶｔＡになったときに、オペアンプＯＰ３の出力電圧Ｖ５がＶＬからＶＨに変化する。
ここで、ＶｔＡとＶｔＢの値は異なるので、入力電圧増加時と入力電圧減少時では出力電圧Ｖ５の変化が異なることになる。このような特性をヒステリシス特性と呼ぶ。
このように、ヒステリシス特性を有することで、半波信号Ｖ４に含まれるノイズに起因したゼロクロス点検出信号の発振的な現象を防ぐことができる。
このように、波整流回路４７により生成された半波信号に基づいてゼロクロス点を検出して、ゼロクロス点検出信号を出力することができる。
この結果、交流電源から供給される交流電圧に対して、ゼロクロス点を検出する際の精度を向上することができる。
このように、パルス発生回路７１がヒステリシス特性を有することで、半波信号Ｖ４に含まれるノイズに起因したゼロクロス点検出信号の発振的な現象を防ぐことができる。
この結果、交流電源から供給される交流電圧に対して、ゼロクロス点を検出する際の精度を向上することができる。
このように、パルス発生回路７１がヒステリシス特性を有することで、半波信号Ｖ４に含まれるノイズに起因したゼロクロス点検出信号の発振的な現象を防ぐことができる。
＜本実施形態の態様例の作用、効果のまとめ＞
＜第１態様＞
本態様の電源装置１０は、交流電源１２から供給される交流電圧を直流電圧に変換するフライバックコンバータ４１を備えた電源装置１０であって、フライバックコンバータ４１により生成される直流電圧に含まれるリプル電圧の交流成分を通過させるカップリング回路４３と、カップリング回路４３を通過したリプル電圧に基づいて、リプル電圧のゼロクロス点を検出するゼロクロス点検出部４６と、を備え、ゼロクロス点検出部４６は、カップリング回路４３を通過したリプル電圧を半波整流する半波整流回路４７と、半波整流回路４７により生成された半波信号に基づいてゼロクロス点を検出して、ゼロクロス点検出信号を出力するゼロクロス点検出回路４８と、を備えたことを特徴とする。
本態様によれば、フライバックコンバータ４１により生成される直流電圧に含まれるリプル電圧の交流成分をカップリング回路４３に通過させ、通過したリプル電圧を半波整流しておき、この半波信号に基づいてゼロクロス点を検出して、ゼロクロス点検出信号を出力することで、交流電源から供給される交流電圧に対して、ゼロクロス点を検出する際の精度を向上する。
＜第１態様＞
本態様の電源装置１０は、交流電源１２から供給される交流電圧を直流電圧に変換するフライバックコンバータ４１を備えた電源装置１０であって、フライバックコンバータ４１により生成される直流電圧に含まれるリプル電圧の交流成分を通過させるカップリング回路４３と、カップリング回路４３を通過したリプル電圧に基づいて、リプル電圧のゼロクロス点を検出するゼロクロス点検出部４６と、を備え、ゼロクロス点検出部４６は、カップリング回路４３を通過したリプル電圧を半波整流する半波整流回路４７と、半波整流回路４７により生成された半波信号に基づいてゼロクロス点を検出して、ゼロクロス点検出信号を出力するゼロクロス点検出回路４８と、を備えたことを特徴とする。
本態様によれば、フライバックコンバータ４１により生成される直流電圧に含まれるリプル電圧の交流成分をカップリング回路４３に通過させ、通過したリプル電圧を半波整流しておき、この半波信号に基づいてゼロクロス点を検出して、ゼロクロス点検出信号を出力することで、交流電源から供給される交流電圧に対して、ゼロクロス点を検出する際の精度を向上する。
＜第２態様＞
本態様の半波整流回路４７は、カップリング回路４３を通過したゼロレベルよりも低い負のリプル電圧のみを反転して正の半波信号としてゼロクロス点検出回路４８に与えることを特徴とする。
本態様によれば、カップリング回路４３を通過したゼロレベルよりも低い負のリプル電圧のみを反転して正の半波信号として出力することで、半波整流した結果である半波信号が交流電圧と同じ周波数を有するように構成することができる。
本態様の半波整流回路４７は、カップリング回路４３を通過したゼロレベルよりも低い負のリプル電圧のみを反転して正の半波信号としてゼロクロス点検出回路４８に与えることを特徴とする。
本態様によれば、カップリング回路４３を通過したゼロレベルよりも低い負のリプル電圧のみを反転して正の半波信号として出力することで、半波整流した結果である半波信号が交流電圧と同じ周波数を有するように構成することができる。
＜第３態様＞
本態様のフライバックコンバータ４１により生成される直流電圧に含まれるリプル電圧は、交流電圧の２倍の周波数を有することを特徴とする。
本態様によれば、リプル電圧が交流電圧の２倍の周波数を有することで、半波整流回路４７が半波整流した結果である半波信号が交流電圧と同じ周波数を有するように構成することができる。
本態様のフライバックコンバータ４１により生成される直流電圧に含まれるリプル電圧は、交流電圧の２倍の周波数を有することを特徴とする。
本態様によれば、リプル電圧が交流電圧の２倍の周波数を有することで、半波整流回路４７が半波整流した結果である半波信号が交流電圧と同じ周波数を有するように構成することができる。
＜第４態様＞
本態様の半波整流回路４７は、カップリング回路４３を通過したゼロレベルよりも低い負のリプル電圧を入力する入力端子がオペアンプＯＰ１の反転入力端子に接続され、オペアンプＯＰ１の非反転入力端子がＧＮＤに接地され、オペアンプＯＰ１の反転入力端子がダイオードＤ１１のアノードに接続され、ダイオードＤ１１のカソードがオペアンプＯＰ１の出力端子に接続され、オペアンプＯＰ１の非反転入力端子が抵抗Ｒ２１の一端に接続され、オペアンプＯＰ１の出力端子がダイオードＤ１２のアノードに接続され、抵抗Ｒ２１の他端とダイオードＤ１２のカソードとが接続され、当該接続点から正の半波信号をゼロクロス点検出回路４８に出力することを特徴とする。
本態様によれば、半波整流回路４７により、正の半波信号をゼロクロス点検出回路４８に出力することができる。
本態様の半波整流回路４７は、カップリング回路４３を通過したゼロレベルよりも低い負のリプル電圧を入力する入力端子がオペアンプＯＰ１の反転入力端子に接続され、オペアンプＯＰ１の非反転入力端子がＧＮＤに接地され、オペアンプＯＰ１の反転入力端子がダイオードＤ１１のアノードに接続され、ダイオードＤ１１のカソードがオペアンプＯＰ１の出力端子に接続され、オペアンプＯＰ１の非反転入力端子が抵抗Ｒ２１の一端に接続され、オペアンプＯＰ１の出力端子がダイオードＤ１２のアノードに接続され、抵抗Ｒ２１の他端とダイオードＤ１２のカソードとが接続され、当該接続点から正の半波信号をゼロクロス点検出回路４８に出力することを特徴とする。
本態様によれば、半波整流回路４７により、正の半波信号をゼロクロス点検出回路４８に出力することができる。
＜第５態様＞
本態様のゼロクロス点検出回路４８は、半波信号が入力される入力端子がトランジスタＴｒ１１のベースに接続され、トランジスタＴｒ１１のコレクタが抵抗Ｒ２２を介して正電源Ｖｃｃに接続され、トランジスタＴｒ１１のコレクタが抵抗Ｒ２３を介してトランジスタＴｒ１２のベースに接続され、トランジスタＴｒ１２のベースが抵抗Ｒ２４を介してＧＮＤに接地され、トランジスタＴｒ１１のエミッタとトランジスタＴｒ１２のエミッタとが共通接続されて抵抗Ｒ２６を介してＧＮＤに接地され、トランジスタＴｒ１２のコレクタが抵抗Ｒ２５を介して正電源Ｖｃｃに接続され、トランジスタＴｒ１２のコレクタと抵抗Ｒ２５との接続点からゼロクロス点検出信号を出力するシュミットトリガ回路４９により構成されることを特徴とする。
本態様によれば、波整流回路４７により生成された半波信号に基づいてゼロクロス点を検出して、ゼロクロス点検出信号を出力することができる。
この結果、交流電源から供給される交流電圧に対して、ゼロクロス点を検出する際の精度を向上することができる。
本態様のゼロクロス点検出回路４８は、半波信号が入力される入力端子がトランジスタＴｒ１１のベースに接続され、トランジスタＴｒ１１のコレクタが抵抗Ｒ２２を介して正電源Ｖｃｃに接続され、トランジスタＴｒ１１のコレクタが抵抗Ｒ２３を介してトランジスタＴｒ１２のベースに接続され、トランジスタＴｒ１２のベースが抵抗Ｒ２４を介してＧＮＤに接地され、トランジスタＴｒ１１のエミッタとトランジスタＴｒ１２のエミッタとが共通接続されて抵抗Ｒ２６を介してＧＮＤに接地され、トランジスタＴｒ１２のコレクタが抵抗Ｒ２５を介して正電源Ｖｃｃに接続され、トランジスタＴｒ１２のコレクタと抵抗Ｒ２５との接続点からゼロクロス点検出信号を出力するシュミットトリガ回路４９により構成されることを特徴とする。
本態様によれば、波整流回路４７により生成された半波信号に基づいてゼロクロス点を検出して、ゼロクロス点検出信号を出力することができる。
この結果、交流電源から供給される交流電圧に対して、ゼロクロス点を検出する際の精度を向上することができる。
＜第６態様＞
本態様のシュミットトリガ回路４９は、入力される半波信号の変化に対して出力状態がヒステリシスを持って変化することを特徴とする。
本態様によれば、シュミットトリガ回路４９がヒステリシス特性を有することで、半波信号Ｖ４に含まれるノイズに起因したゼロクロス点検出信号の発振的な現象を防ぐことができる。
本態様のシュミットトリガ回路４９は、入力される半波信号の変化に対して出力状態がヒステリシスを持って変化することを特徴とする。
本態様によれば、シュミットトリガ回路４９がヒステリシス特性を有することで、半波信号Ｖ４に含まれるノイズに起因したゼロクロス点検出信号の発振的な現象を防ぐことができる。
＜第７態様＞
本態様のゼロクロス点検出回路４８は、半波信号が入力される入力端子がトランジスタＴｒ２１のベースに接続され、トランジスタＴｒ２２のベースがＧＮＤに接地され、トランジスタＴｒ２１のエミッタとトランジスタＴｒ２２のエミッタとが共通接続されて抵抗Ｒ３１を介して負電源ＶＢＢに接続され、トランジスタＴｒ２１のコレクタが抵抗Ｒ３２を介して正電源ＶＤＤに接続され、トランジスタＴｒ２２のコレクタが抵抗Ｒ３３を介して正電源ＶＤＤに接続され、トランジスタＴｒ２２のコレクタと抵抗Ｒ３３との接続点からゼロクロス点検出信号を出力するカレントスイッチ回路６３により構成されることを特徴とする。
本態様によれば、波整流回路４７により生成された半波信号に基づいてゼロクロス点を検出して、ゼロクロス点検出信号を出力することができる。
この結果、交流電源から供給される交流電圧に対して、ゼロクロス点を検出する際の精度を向上することができる。
本態様のゼロクロス点検出回路４８は、半波信号が入力される入力端子がトランジスタＴｒ２１のベースに接続され、トランジスタＴｒ２２のベースがＧＮＤに接地され、トランジスタＴｒ２１のエミッタとトランジスタＴｒ２２のエミッタとが共通接続されて抵抗Ｒ３１を介して負電源ＶＢＢに接続され、トランジスタＴｒ２１のコレクタが抵抗Ｒ３２を介して正電源ＶＤＤに接続され、トランジスタＴｒ２２のコレクタが抵抗Ｒ３３を介して正電源ＶＤＤに接続され、トランジスタＴｒ２２のコレクタと抵抗Ｒ３３との接続点からゼロクロス点検出信号を出力するカレントスイッチ回路６３により構成されることを特徴とする。
本態様によれば、波整流回路４７により生成された半波信号に基づいてゼロクロス点を検出して、ゼロクロス点検出信号を出力することができる。
この結果、交流電源から供給される交流電圧に対して、ゼロクロス点を検出する際の精度を向上することができる。
＜第８態様＞
本態様のゼロクロス点検出回路４８は、半波信号が入力される入力端子が抵抗Ｒ３５を介してオペアンプＯＰ２の反転入力端子に接続され、オペアンプＯＰ２の反転入力端子が抵抗Ｒ３６を介してオペアンプＯＰ２の出力端子に接続され、オペアンプＯＰ２の非反転入力端子に基準電圧Ｖｒｅｆ１が供給され、オペアンプＯＰ２の出力端子が抵抗Ｒ３７を介してＧＮＤに接地され、オペアンプＯＰ２の出力端子からゼロクロス点検出信号を出力する反転増幅回路６７により構成されることを特徴とする。
本態様によれば、波整流回路４７により生成された半波信号に基づいてゼロクロス点を検出して、ゼロクロス点検出信号を出力することができる。
この結果、交流電源から供給される交流電圧に対して、ゼロクロス点を検出する際の精度を向上することができる。
本態様のゼロクロス点検出回路４８は、半波信号が入力される入力端子が抵抗Ｒ３５を介してオペアンプＯＰ２の反転入力端子に接続され、オペアンプＯＰ２の反転入力端子が抵抗Ｒ３６を介してオペアンプＯＰ２の出力端子に接続され、オペアンプＯＰ２の非反転入力端子に基準電圧Ｖｒｅｆ１が供給され、オペアンプＯＰ２の出力端子が抵抗Ｒ３７を介してＧＮＤに接地され、オペアンプＯＰ２の出力端子からゼロクロス点検出信号を出力する反転増幅回路６７により構成されることを特徴とする。
本態様によれば、波整流回路４７により生成された半波信号に基づいてゼロクロス点を検出して、ゼロクロス点検出信号を出力することができる。
この結果、交流電源から供給される交流電圧に対して、ゼロクロス点を検出する際の精度を向上することができる。
＜第９態様＞
本態様のゼロクロス点検出回路４８は、半波信号が入力される入力端子が抵抗Ｒ４１を介してオペアンプＯＰ３の反転入力端子に接続され、オペアンプＯＰ３の反転入力端子がコンデンサＣ２２を介してＧＮＤに接地され、オペアンプＯＰ３の反転入力端子が抵抗Ｒ４２を介してオペアンプＯＰ３の出力端子に接続され、オペアンプＯＰ３の出力端子が抵抗Ｒ４３を介してオペアンプＯＰ３の非反転入力端子に接続され、オペアンプＯＰ３の非反転入力端子に抵抗Ｒ４４を介して基準電圧Ｖｒｅｆ３が供給され、オペアンプＯＰ３の出力端子からゼロクロス点検出信号を出力するパルス発生回路７１により構成されることを特徴とする。
本態様によれば、波整流回路４７により生成された半波信号に基づいてゼロクロス点を検出して、ゼロクロス点検出信号を出力することができる。
この結果、交流電源から供給される交流電圧に対して、ゼロクロス点を検出する際の精度を向上することができる。
本態様のゼロクロス点検出回路４８は、半波信号が入力される入力端子が抵抗Ｒ４１を介してオペアンプＯＰ３の反転入力端子に接続され、オペアンプＯＰ３の反転入力端子がコンデンサＣ２２を介してＧＮＤに接地され、オペアンプＯＰ３の反転入力端子が抵抗Ｒ４２を介してオペアンプＯＰ３の出力端子に接続され、オペアンプＯＰ３の出力端子が抵抗Ｒ４３を介してオペアンプＯＰ３の非反転入力端子に接続され、オペアンプＯＰ３の非反転入力端子に抵抗Ｒ４４を介して基準電圧Ｖｒｅｆ３が供給され、オペアンプＯＰ３の出力端子からゼロクロス点検出信号を出力するパルス発生回路７１により構成されることを特徴とする。
本態様によれば、波整流回路４７により生成された半波信号に基づいてゼロクロス点を検出して、ゼロクロス点検出信号を出力することができる。
この結果、交流電源から供給される交流電圧に対して、ゼロクロス点を検出する際の精度を向上することができる。
＜第１０態様＞
本態様のパルス発生回路７１は、入力される半波信号の変化に対して出力状態がヒステリシスを持って変化することを特徴とする。
本態様によれば、パルス発生回路７１がヒステリシス特性を有することで、半波信号Ｖ４に含まれるノイズに起因したゼロクロス点検出信号の発振的な現象を防ぐことができる。
本態様のパルス発生回路７１は、入力される半波信号の変化に対して出力状態がヒステリシスを持って変化することを特徴とする。
本態様によれば、パルス発生回路７１がヒステリシス特性を有することで、半波信号Ｖ４に含まれるノイズに起因したゼロクロス点検出信号の発振的な現象を防ぐことができる。
１０…電源装置、１２…交流電源、Ｃ２１…コンデンサ、４１…フライバックコンバータ、４３…カップリング回路、４６…ゼロクロス点検出部、４７…波整流回路、４７…半波整流回路、４８…ゼロクロス点検出回路、４９…シュミットトリガ回路、６３…カレントスイッチ回路、６７…反転増幅回路、７１…パルス発生回路
Claims (9)
- 交流電源から供給される交流電圧を直流電圧に変換する交流／直流変換部を備えた電源装置であって、
前記交流／直流変換部により生成される直流電圧に含まれるリプル電圧の交流成分を通過させる交流カップリング回路と、
前記交流カップリング回路を通過したリプル電圧に基づいて、前記リプル電圧のゼロクロス点を検出するゼロクロス点検出部と、を備え、
前記ゼロクロス点検出部は、
前記交流カップリング回路を通過したリプル電圧を半波整流する半波整流回路と、
前記半波整流回路により生成された半波信号に基づいてゼロクロス点を検出して、ゼロクロス点検出信号を出力するゼロクロス点検出回路と、を備え、
前記半波整流回路は、前記交流カップリング回路を通過したゼロレベルよりも低い負のリプル電圧のみを反転して正の半波信号として前記ゼロクロス点検出回路に与えることを特徴とする電源装置。 - 前記交流／直流変換部により生成される直流電圧に含まれるリプル電圧は、前記交流電圧の２倍の周波数を有することを特徴とする請求項１記載の電源装置。
- 前記半波整流回路は、前記交流カップリング回路を通過したゼロレベルよりも低い負のリプル電圧を入力する入力端子がオペアンプの反転入力端子に接続され、前記オペアンプの非反転入力端子が接地され、前記オペアンプの前記反転入力端子が第１ダイオードのアノードに接続され、前記第１ダイオードのカソードが前記オペアンプの出力端子に接続され、前記オペアンプの非反転入力端子が抵抗の一端に接続され、前記オペアンプの出力端子が第２ダイオードのアノードに接続され、前記抵抗の他端と前記第２ダイオードのカソードとが接続され、当該接続点から正の半波信号を前記ゼロクロス点検出回路に出力することを特徴とする請求項１記載の電源装置。
- 前記ゼロクロス点検出回路は、前記半波信号が入力される入力端子が第１トランジスタのベースに接続され、前記第１トランジスタのコレクタが第１抵抗を介して正電源に接続され、前記第１トランジスタのコレクタが第２抵抗を介して第２トランジスタのベースに接続され、前記第２トランジスタのベースが第３抵抗を介して接地され、前記第１トランジスタのエミッタと前記第２トランジスタのエミッタとが共通接続されて第４抵抗を介して接地され、前記第２トランジスタのコレクタが第５抵抗を介して前記正電源に接続され、前記第２トランジスタのコレクタと第５抵抗との接続点からゼロクロス点検出信号を出力するシュミットトリガ回路により構成されることを特徴とする請求項１記載の電源装置。
- 前記シュミットトリガ回路は、前記入力される前記半波信号の変化に対して出力状態がヒステリシスを持って変化することを特徴とする請求項４記載の電源装置。
- 前記ゼロクロス点検出回路は、前記半波信号が入力される入力端子が第１トランジスタのベースに接続され、第２トランジスタのベースが接地され、前記第１トランジスタのエミッタと前記第２トランジスタのエミッタとが共通接続されて第１抵抗を介して負電源に接続され、前記第１トランジスタのコレクタが第２抵抗を介して正電源に接続され、前記第２トランジスタのコレクタが第３抵抗を介して前記正電源に接続され、前記第２トランジスタのコレクタと第３抵抗との接続点からゼロクロス点検出信号を出力するカレントスイッチ回路により構成されることを特徴とする請求項１記載の電源装置。
- 前記ゼロクロス点検出回路は、前記半波信号が入力される入力端子が第１抵抗を介してオペアンプの反転入力端子に接続され、前記オペアンプの前記反転入力端子が第２抵抗を介して前記オペアンプの出力端子に接続され、前記オペアンプの非反転入力端子に基準電圧が供給され、オペアンプの出力端子が第３抵抗を介して接地され、前記オペアンプの出力端子からゼロクロス点検出信号を出力する反転増幅回路により構成されることを特徴とする請求項１記載の電源装置。
- 前記ゼロクロス点検出回路は、前記半波信号が入力される入力端子が第１抵抗を介してオペアンプの反転入力端子に接続され、前記オペアンプの前記反転入力端子がコンデンサを介して接地され、前記オペアンプの前記反転入力端子が第２抵抗を介して前記オペアンプの出力端子に接続され、前記オペアンプの出力端子が第３抵抗を介して前記オペアンプの非反転入力端子に接続され、前記オペアンプの非反転入力端子に第４抵抗を介して基準電圧が供給され、前記オペアンプの出力端子からゼロクロス点検出信号を出力するパルス発生回路により構成されることを特徴とする請求項１記載の電源装置。
- 前記パルス発生回路は、前記入力される前記半波信号の変化に対して出力状態がヒステリシスを持って変化することを特徴とする請求項８記載の電源装置。
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