JP6959407B2 - トレンチコンタクト構造を含む半導体装置及び製造方法 - Google Patents

トレンチコンタクト構造を含む半導体装置及び製造方法 Download PDF

Info

Publication number
JP6959407B2
JP6959407B2 JP2020120424A JP2020120424A JP6959407B2 JP 6959407 B2 JP6959407 B2 JP 6959407B2 JP 2020120424 A JP2020120424 A JP 2020120424A JP 2020120424 A JP2020120424 A JP 2020120424A JP 6959407 B2 JP6959407 B2 JP 6959407B2
Authority
JP
Japan
Prior art keywords
trench
region
contact
semiconductor device
gate structure
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
JP2020120424A
Other languages
English (en)
Other versions
JP2021015980A (ja
Inventor
ラルフ シーミーニエック，
ヴォルフガング ベルクナー，
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Infineon Technologies AG
Original Assignee
Infineon Technologies AG
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Infineon Technologies AG filed Critical Infineon Technologies AG
Publication of JP2021015980A publication Critical patent/JP2021015980A/ja
Application granted granted Critical
Publication of JP6959407B2 publication Critical patent/JP6959407B2/ja
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/7802—Vertical DMOS transistors, i.e. VDMOS transistors
    • H01L29/7813—Vertical DMOS transistors, i.e. VDMOS transistors with trench gate electrode, e.g. UMOS transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
    • H01L29/0607—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration
    • H01L29/0611—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices
    • H01L29/0615—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices by the doping profile or the shape or the arrangement of the PN junction, or with supplementary regions, e.g. junction termination extension [JTE]
    • H01L29/063—Reduced surface field [RESURF] pn-junction structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/7802—Vertical DMOS transistors, i.e. VDMOS transistors
    • H01L29/7811—Vertical DMOS transistors, i.e. VDMOS transistors with an edge termination structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/0445—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising crystalline silicon carbide
    • H01L21/0455—Making n or p doped regions or layers, e.g. using diffusion
    • H01L21/046—Making n or p doped regions or layers, e.g. using diffusion using ion implantation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/0445—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising crystalline silicon carbide
    • H01L21/048—Making electrodes
    • H01L21/049—Conductor-insulator-semiconductor electrodes, e.g. MIS contacts
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
    • H01L29/0607—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration
    • H01L29/0611—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices
    • H01L29/0615—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices by the doping profile or the shape or the arrangement of the PN junction, or with supplementary regions, e.g. junction termination extension [JTE]
    • H01L29/0619—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices by the doping profile or the shape or the arrangement of the PN junction, or with supplementary regions, e.g. junction termination extension [JTE] with a supplementary region doped oppositely to or in rectifying contact with the semiconductor containing or contacting region, e.g. guard rings with PN or Schottky junction
    • H01L29/0623—Buried supplementary region, e.g. buried guard ring
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0684—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape, relative sizes or dispositions of the semiconductor regions or junctions between the regions
    • H01L29/0688—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape, relative sizes or dispositions of the semiconductor regions or junctions between the regions characterised by the particular shape of a junction between semiconductor regions
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/1095—Body region, i.e. base region, of DMOS transistors or IGBTs
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/16—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic Table
    • H01L29/1608—Silicon carbide
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/417—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions carrying the current to be rectified, amplified or switched
    • H01L29/41725—Source or drain electrodes for field effect devices
    • H01L29/41766—Source or drain electrodes for field effect devices with at least part of the source or drain electrode having contact below the semiconductor surface, e.g. the source or drain electrode formed at least partially in a groove or with inclusions of conductor inside the semiconductor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66053—Multistep manufacturing processes of devices having a semiconductor body comprising crystalline silicon carbide
    • H01L29/66068—Multistep manufacturing processes of devices having a semiconductor body comprising crystalline silicon carbide the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66674—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/66712—Vertical DMOS transistors, i.e. VDMOS transistors
    • H01L29/66734—Vertical DMOS transistors, i.e. VDMOS transistors with a step of recessing the gate electrode, e.g. to form a trench gate electrode
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/7802—Vertical DMOS transistors, i.e. VDMOS transistors
    • H01L29/7803—Vertical DMOS transistors, i.e. VDMOS transistors structurally associated with at least one other device
    • H01L29/7804—Vertical DMOS transistors, i.e. VDMOS transistors structurally associated with at least one other device the other device being a pn-junction diode
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/7802—Vertical DMOS transistors, i.e. VDMOS transistors
    • H01L29/7803—Vertical DMOS transistors, i.e. VDMOS transistors structurally associated with at least one other device
    • H01L29/7804—Vertical DMOS transistors, i.e. VDMOS transistors structurally associated with at least one other device the other device being a pn-junction diode
    • H01L29/7805—Vertical DMOS transistors, i.e. VDMOS transistors structurally associated with at least one other device the other device being a pn-junction diode in antiparallel, e.g. freewheel diode
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/7802—Vertical DMOS transistors, i.e. VDMOS transistors
    • H01L29/7803—Vertical DMOS transistors, i.e. VDMOS transistors structurally associated with at least one other device
    • H01L29/7806—Vertical DMOS transistors, i.e. VDMOS transistors structurally associated with at least one other device the other device being a Schottky barrier diode
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/86—Types of semiconductor device ; Multistep manufacturing processes therefor controllable only by variation of the electric current supplied, or only the electric potential applied, to one or more of the electrodes carrying the current to be rectified, amplified, oscillated or switched
    • H01L29/861—Diodes
    • H01L29/8611—Planar PN junction diodes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/86—Types of semiconductor device ; Multistep manufacturing processes therefor controllable only by variation of the electric current supplied, or only the electric potential applied, to one or more of the electrodes carrying the current to be rectified, amplified, oscillated or switched
    • H01L29/861—Diodes
    • H01L29/872—Schottky diodes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/08—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/0843—Source or drain regions of field-effect devices
    • H01L29/0847—Source or drain regions of field-effect devices of field-effect transistors with insulated gate
    • H01L29/0852—Source or drain regions of field-effect devices of field-effect transistors with insulated gate of DMOS transistors
    • H01L29/0873—Drain regions
    • H01L29/0878—Impurity concentration or distribution

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Ceramic Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Chemical & Material Sciences (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Electrodes Of Semiconductors (AREA)

Description

本開示は半導体装置、特に炭化ケイ素半導体本体中にトレンチコンタクト構造を含む半導体装置に関する。
炭化ケイ素（ＳｉＣ）をベースにした半導体装置は、炭化ケイ素の広いバンドギャップと高い絶縁破壊強さの利点を享受する。しかしながら、ＳｉＣ半導体本体と誘電層、例えばＳｉＣ−ＭＯＳＦＥＴ（ＳｉＣ金属酸化膜半導体電界効果トランジスタ）のトランジスタセルのゲート誘電体との間の界面において多数の界面準位が形成され、これはＳｉＣ−ＭＯＳＦＥＴの動作状態に応じて、多かれ少なかれ電荷キャリアにより占有される可能性がある。界面準位を占有する電荷キャリアは、トランジスタセルがオンに切り換えられると電界制御トランジスタチャネルを形成する自由電荷キャリアの移動度と密度に影響を与える。それに加えて、ＳｉＣの高い絶縁破壊強さは通常、十分に利用されず、これは、ゲート誘電体中で生じる電界強度とゲート誘電体の信頼性によって、多くの場合、ＳｉＣ−ＭＯＳＦＥＴの誘電強度が限定されるからである。
本願は、炭化ケイ素の本来的な電気的絶縁破壊強さをかなりの程度まで利用できるコンパクトなＳｉＣ半導体装置を目指す。
本開示のある例は、半導体装置に関する。この半導体装置は、第一の表面から炭化ケイ素半導体本体の中へと縦方向に沿って延びるトレンチゲート構造を含む。この半導体装置は、第一の表面から炭化ケイ素半導体本体の中へと縦方向に沿って延びるトレンチコンタクト構造をさらに含む。この半導体装置は、トレンチゲート構造の第一の側壁に隣接する第一の導電型のソース領域及び第二の導電型の本体領域をさらに含む。この半導体装置は、トレンチゲート構造の、第一の側壁とは反対の第二の側壁に隣接する第二の導電型のダイオード領域をさらに含む。この半導体装置は、トレンチコンタクト構造の底部に隣接する第二の導電型のシールド領域をさらに含む。シールド領域は、トレンチゲート構造に対して横方向の距離をとって配置される。
本開示の他の例は、半導体装置の製造方法に関する。この方法は、第一の表面から炭化ケイ素半導体本体の中へと縦方向に沿って延びるトレンチゲート構造を形成するステップを含む。この方法は、第一の表面から炭化ケイ素半導体本体の中へと延びるトレンチコンタクト構造を形成するステップをさらに含む。この方法は、第一の導電型のソース領域と第二の導電型の本体領域を形成するステップをさらに含み、どちらもトレンチゲート構造の第一の側壁に隣接する。この方法は、トレンチゲート構造の、第一の側壁とは反対の第二の側壁に隣接する第二の導電型のダイオード領域を形成するステップをさらに含む。この方法は、トレンチコンタクト構造の底部に隣接する第二の導電型のシールド領域を形成するステップをさらに含み、シールド領域はトレンチゲート構造に対して横方向に距離をとって配置される。
当業者であれば、以下の詳細な説明を読み、添付の図面を見ることにより、その他の特徴と利点がわかるであろう。
添付の図面は、実施形態をさらに理解するために提供され、本明細書に組み込まれ、その一部を構成する。図面はＳｉＣ半導体装置と炭化ケイ素装置の製造方法の例を図解しており、説明文と共にこれらの例の原理を説明するのに役立つ。別の例は、以下の詳細な説明と特許請求の範囲の中に記載されている。
コンタクトトレンチ構造を含むＳｉＣ半導体装置を図解するための概略断面図である。 図１の例に基づくＳｉＣ半導体層の例を図解するための概略断面図である。 図１の例に基づくＳｉＣ半導体層の例を図解するための概略断面図である。 図１の例に基づくＳｉＣ半導体層の例を図解するための概略断面図である。 コンタクトトレンチ構造を含むＳｉＣ半導体装置の製造方法を図解するための概略断面図である。 コンタクトトレンチ構造を含むＳｉＣ半導体装置の製造方法を図解するための概略断面図である。 コンタクトトレンチ構造を含むＳｉＣ半導体装置の製造方法を図解するための概略断面図である。 コンタクトトレンチ構造を含むＳｉＣ半導体装置の製造方法を図解するための概略断面図である。 コンタクトトレンチ構造を含むＳｉＣ半導体装置の製造方法を図解するための概略断面図である。 コンタクトトレンチ構造を含むＳｉＣ半導体装置の製造方法を図解するための概略断面図である。 コンタクトトレンチ構造を含むＳｉＣ半導体装置の製造方法を図解するための概略断面図である。 コンタクトトレンチ構造を含むＳｉＣ半導体装置の製造方法を図解するための概略断面図である。 コンタクトトレンチ構造を含むＳｉＣ半導体装置の製造方法を図解するための概略断面図である。 コンタクトトレンチ構造を含むＳｉＣ半導体装置の製造方法を図解するための概略断面図である。 コンタクトトレンチ構造を含むＳｉＣ半導体装置の製造方法を図解するための概略断面図である。
以下の詳細な説明においては、本明細書の一部を形成し、その中でＳｉＣ半導体装置と炭化ケイ素装置の製造方法が実践されてよい具体的な例を実例として示す添付の図面を参照する。その他の例も利用されてもよく、構造的又は論理的変更も、本開示の範囲から逸脱せずに加えられてよいと理解されたい。例えば、１つの例について図解又は説明された特徴を他の例に、又はそれと共に使用して、また別の例を考案することもできる。本開示は、このような改良や変更も含むことが意図される。例は、具体的な文言を使って説明されているが、これは付属の特許請求の範囲の範囲を限定するものと解釈すべきではない。図面は正確な縮尺によらず、例示を目的としているにすぎない。別段のことわりがないかぎり、異なる図面中、対応する要素は同じ参照符号で示される。
「〜を有する（ｈａｖｉｎｇ）」、「〜を含む（ｉｎｃｌｕｄｉｎｇ）」、「〜を含む（ｃｏｍｐｒｉｓｉｎｇ）」等の用語は開放型であり、これらの用語は、明示された構造、要素、又は特徴の存在を示すが、その他の要素又は特徴の存在を排除しない。冠詞（ａ、ａｎ、ｔｈｅ）は、文脈が明らかにそれ以外を示していないかぎり、複数形も単数形も含むことが意図される。
物理的寸法について示された範囲は、境界値を含む。例えば、パラメータｙに関するａ〜ｂの範囲は、ａ≦ｙ≦ｂを意味する。「多くとも」及び「少なくとも」のような１つの境界値で示される範囲についても同じことが当てはまる。
化学的化合物若しくは合金からのある層又はある構造の主要成分とは、原子がその化学的化合物又は合金を形成するような要素である。例えば、ケイ素（Ｓｉ）と炭素（Ｃ）は炭化ケイ素（ＳｉＣ）層の主要成分である。
「〜の上（ｏｎ）に」という用語は、「直上」だけを意味するとは解釈されないものとする。むしろ、１つの要素が他の要素「の上に」位置付けられている（例えば、ある層が他の層「の上に」又は基板「の上に」ある）場合、別の構成要素（例えば、別の層）が２つの要素の間に位置付けられていてもよい（例えば、ある層とある基板との間に、その層が前記基板「の上に」ある場合に、別の層が位置付けられてもよい）。
半導体装置のある例は、第一の表面から炭化ケイ素半導体本体の中へと縦方向に沿って延びるトレンチゲート構造を含んでいてよい。この半導体装置は、第一の表面から炭化ケイ素半導体本体の中へと縦方向に沿って延びるトレンチコンタクト構造をさらに含んでいてよい。この半導体装置は、トレンチゲート構造の第一の側壁に隣接する第一の導電型のソース領域と第二の導電型の本体領域をさらに含んでいてよい。この半導体装置は、トレンチゲート構造の、第一の側壁とは反対の第二の側壁に隣接する第二の導電型のダイオード領域をさらに含んでいてよい。この半導体装置は、トレンチコンタクト構造の底部に隣接する第二の導電型のシールド領域をさらに含んでいてよい。シールド領域は、トレンチゲート構造に対して横方向に距離をとって配置されていてよい。
炭化ケイ素半導体本体は、結晶半導体基板であってよい。例えば、炭化ケイ素結晶は六方晶ポリタイプ、例えば４Ｈ又は６Ｈを有していてよい。炭化ケイ素半導体本体は均一にドープされていてもよく、又は異なるようにドープされたＳｉＣ層部分を含んでいてよい。炭化ケイ素半導体本体は、結晶炭化ケイ素に近い、又はそれより高い融点を持つ他の材料からの１つ以上の層を含んでいてよい。例えば、他の材料からの層が炭化ケイ素基板内に具現化されてもよい。
炭化ケイ素半導体本体は、同じ形状及び大きさの、基本的に平行な２つの主表面と、２つの主表面の縁辺をつなぐ側表面領域を含んでいてよい。例えば、炭化ケイ素半導体本体は、丸みの付いた、若しくは付いていない縁辺を持つ長方形プリズム又は、外周に沿って１つ以上の平坦部か若しくはノッチを有する、若しくは有さない直角柱若しくはわずかに傾斜した角柱（例えば、側面が多くとも８度又は多くとも５度又は多くとも３度の角度で傾斜している場合）であってよい。
炭化ケイ素半導体本体は、横方向（「水平方向」ともいう）に広がる平面内において横方向に延びていてよい。
横方向に対して垂直に、すなわち縦方向に、炭化ケイ素半導体本体は、炭化ケイ素半導体本体の横方向へのそれぞれの範囲と比較して小さい厚さを有していてよい。横方向は、主平面に水平に延びていてもよく、又は主平面の少なくとも１つと、多くとも１０度又は多くとも８度又は多くとも５度の角度をなしてもよい。
トレンチゲート構造は、ゲート誘電体とゲート電極を含んでもよい。ゲート誘電体は、ゲート電極を炭化ケイ素半導体本体からトレンチゲート構造の少なくとも片側に沿って分離してよい。ゲート誘電体は熱成長若しくは堆積された酸化ケイ素、窒化ケイ素、酸窒化ケイ素、他の堆積誘電材料、又はこれらの何れかの組合せを含むか、又はこれからなっていてもよい。ゲート誘電体の厚さは、閾値電圧を例えば１．０Ｖ〜８Ｖの範囲内に設定するように調整されてよい。幾つかの実施形態において、トレンチゲート構造は、ゲート電極とゲート誘電体のみを含んでいてよい。ゲート電極は電極材料又は電極材料の組合せ、例えばドープされた半導体材料（例えば、縮退ドープされた半導体材料）、例えばドープされた多結晶シリコン、金属、又は金属化合物を含むか、又はこれからなっていてもよい。ゲート電極はまた、これらの材料の組合せ、例えばライナ材料と、窒化チタン（ＴｉＮ）及びタングステン（Ｗ）等の金属充填材も含んでいてよい。
トレンチコンタクト構造は、コンタクト電極を含んでいてよい。コンタクト電極は炭化ケイ素半導体本体と、トレンチコンタクト構造の少なくとも片側に沿って直接隣接していてよい。トレンチコンタクト構造は、導電材料又は導電材料の組合せ、例えばドープされた半導体材料（例えば、退縮ドープされた半導体材料）、例えばドープされた多結晶シリコン、金属、又は金属化合物を含むか、又はこれからなっていてもよい。コンタクト構造はまた、これらの材料の組合せ、例えばライナ材料と、窒化チタン（ＴｉＮ）とタングステン（Ｗ）等の金属材料も含んでいてよい。電極、コンタクト、又は配線層の例示的な材料としては、アルミニウム（Ａｌ）、銅（Ｃｕ）、アルミニウム若しくは銅の合金、例えばＡｌＳｉ、ＡｌＣｕ、又はＡｌＳｉＣｕ、ニッケル（Ｎｉ）、チタン（Ｔｉ）、タングステン（Ｗ）、タンタル（Ｔａ）、銀（Ａｇ）、金（Ａｕ）、プラチナ（Ｐｔ）、パラジウム（Ｐｄ）の１つ以上が含まれる。
例えば、トレンチゲート構造のゲートトレンチとトレンチコンタクト構造のコンタクトトレンチは、同時に形成されてもよい。ゲートトレンチの横方向の範囲、例えば幅と、コンタクトトレンチの横方向の範囲、例えば幅は等しくてよい。同様に、ゲートトレンチの縦方向の範囲、例えば深さとコンタクトトレンチの縦方向の範囲、例えば深さは等しくてよい。幾つかの実施形態において、ゲートトレンチの縦方向範囲はコンタクトトレンチの縦方向の範囲とは異なっていてよい（例えば、それより小さくてよい）。ゲート電極の材料又は材料の組合せ、例えば材料のスタックは、コンタクト電極の材料又は材料の組合せ、例えば材料のスタックに対応していてよい。例えば、トレンチゲート構造はトレンチコンタクト構造と、トレンチコンタクト構造の中にはないゲート誘電体により異なっていてもよい。さらに、トランジスタセル領域では、例えば、誘電材料、例えば酸化物及び／又は窒化物プラグ等の層間誘電体は、第一の表面においてゲート電極を被覆してよく、他方でコンタクト電極は例えばソース電極に電気接続されてよい。
ソース領域と本体領域は、第一の表面においてソース電極に電気接続されてよい。ソース電極は、炭化ケイ素半導体本体上に形成された配線領域を構成するか、又はその一部であってよい。配線領域は、１、２、３、又はさらにはそれより多い配線レベルを含んでいてよく、これはパターニングされた、又はパターニングされていない複数の金属層と、これらのパターニングされた、又はパターニングされていない金属層間に配置される層間誘電体を含んでいてよい。例えば、ビアは異なる配線レベルを電気的に相互接続してよい。ソース領域と本体領域は、第一の表面においてソース電極に電気接続されてよい。例えば、高ドープ本体コンタクト領域は、本体領域とソース電極との間に配置されて、本体領域とソース電極との間のオーミック接触を改善してよい。例えば、ソース領域と本体領域はそれぞれ、ソースコンタクト領域においてソース電極に、第一の表面において本体コンタクト領域に電気接続されていてよい。これらのコンタクト領域は、第一表面においてトレンチゲート構造の長さ方向に沿って交互であってよい。代替的又は追加的に、炭化ケイ素半導体本体中に延びるグルーブコンタクトは、グルーブコンタクトの底面において、及び任意選択により側壁において本体領域及び／又は本体に電気接続されてよい。グルーブコンタクトはまた、グルーブコンタクトの側壁においてソース領域に電気接続されてよい。例えば、本体領域はトレンチゲート構造に第一の側壁のみにおいて直接隣接してよく、第二の側壁において隣接しない。例えば、ソース領域はトレンチゲート構造に第一に側壁のみにおいて直接隣接してよく、第二の側壁においては隣接しない。
ダイオード領域は、例えば本体領域より大きい縦方向の範囲、例えば深さを有していてよい。ダイオード領域の最大ドープ濃度はまた、例えば、本体領域の最大ドープ濃度より高くてよい。トレンチゲート構造の第二の側壁における導電チャネルの形成は、閾値電圧を適切に調整することによって、例えばダイオード領域のドープ濃度を調整することによって、及び／又は第一の表面におけるチャネルの電気接続を省くことによって、例えばトレンチゲート構造の第二の側壁と隣接するソース領域を省略することによって抑制されてよい。例えば、ダイオード領域は、トレンチゲート構造の第二の側壁からトレンチコンタクト構造の第一の側壁まで延びていてよい。トレンチゲート構造の第二の側壁は、例えば、トレンチコンタクト構造の第一の側壁と反対であってよい。本明細書において説明及び図解される例において、複数のトレンチゲート構造及びトレンチコンタクト構造は、規則的な縞のパターンを形成してよい。トレンチゲート構造及びトレンチコンタクト構造の、ゲート構造とトレンチコンタクト構造のそれぞれの長さ方向に沿った長さは、例えば最大数ミリメートルであってよい。トレンチゲート構造及びトレンチコンタクト構造の縦方向の範囲は０．３μｍ〜５μｍの範囲、例えば０．５μｍ〜２μｍの範囲内であってよい。底部において、トレンチゲート構造及びトレンチコンタクト構造は、例えば丸みが付けられていてよい。他の例において、トレンチゲート構造及びトレンチコンタクト構造の幾つか又は全部は、円形、六角形、又は正方形の形状であってよい。チャネル領域及び／又は本体領域はすると、トレンチゲート構造と、トレンチゲート構造の１つより多い側壁、又はさらには２つより多い側壁と隣接してよい。
シールド領域は、例えばトレンチコンタクト構造と自己整列してよい。シールド領域のトレンチコンタクト構造との自己整列は、例えばコンタクトトレンチ内にコンタクト充填材料を形成する前に、コンタクトトレンチの底部を通じてシールド領域のドーパントを注入することによって実現されてよい。シールド領域は、例えば、トレンチコンタクト領域の底面の大部分、すなわち５０％超又は全部と隣接してよい。シールド領域は、例えば、半導体装置の逆電圧モード中に発生する高い電界強度からトレンチゲート構造のゲート誘電体を保護し得る。シールド領域の最大ドーパント濃度は、例えば、本体領域の最大ドーパント濃度より高くてよい。シールド領域の縦方向のドーパント濃度分布では、トレンチゲート構造の底部より低い位置にドーピングピークがあってよい。シールド領域の保護機能に加えて、シールド領域はまた、例えば、炭化ケイ素半導体装置に、組み込まれたフライバックダイオード機能を提供するかもしれない。
本明細書に記載の例によって、例えば、自己調整シールド領域を含むコンパクトな装置構造を得て、特に注入量の多い高コストの高エネルギーイオン注入を回避できるかもしれない。
例えば、トレンチゲート構造の底部と第一の基板との間の第一の縦方向の距離は、トレンチコンタクト構造の底部と第一の基板との間の第二の縦方向の距離と等しくてよい。これによって、少なくともトレンチゲート構造の底部から始まるシールド領域の縦方向のドープ濃度分布を調整し、他方で電気コンタクト、例えばオーミック又はショットキコンタクトの目的のためにトレンチコンタクト構造の側壁を利用することができるかもしれない。コンタクトトレンチの底部においてイオンをＳｉＣ半導体本体中に導入することによって、高エネルギー及び／又は高濃度イオン注入を回避できるかもしれず、この場合、イオンは例えば、ＳｉＣ半導体本体の第一の表面においてＳｉＣ半導体本体中に進入する。
例えば、トレンチコンタクト構造とシールド領域の組合せは、縦方向に関して（すなわち、縦方向に沿って延びる対称軸に関して）対称であってよい。これは、例えば、コンタクトトレンチと自己整列するシールド領域を、例えばコンタクトトレンチの底部からのドーパントのイオン注入によって形成することにより実現されてよい。コンタクトトレンチの底部からドーパントを注入する際、ドーパントはコンタクトトレンチの底部において炭化ケイ素半導体本体中に進入する。最大イオン注入エネルギーに関する制限を考慮すると、これによってドーパント濃度分布を調整しうる深さ範囲を広くすることができるかもしれない。幾何学形状又は物体は、ある軸又は方向に関して、その形状又は物体の（反射／ミラー）対称軸が前記軸又は方向に沿って、又はそれに平行に延びる場合、対称である。例えば、形状又は物体は、同一の（反射の場合は例外であり、すなわち、１８０°反転される）２つ以上の部分に分割できる場合に対称である。トレンチコンタクト構造とシールド領域の組合せの断面図は、トレンチコンタクト構造とシールド領域の中央を通って延び、それによってトレンチを分割する縦線に関して対称であってよい。
例えば、ダイオード領域とシールド領域は融合されてよい。「融合される」という特性は、ダイオード領域とシールド領域が相互に直接隣接し、及び／又は少なくともある箇所で重複することを意味してよい。ダイオード領域とシールド領域を融合させる際、ダイオード領域はコンタクトトレンチ構造に直接接続されてよいだけでなく、コンタクトトレンチ構造にもシールド領域を介して電気的に連結されてよい。同様に、シールド領域は、コンタクトトレンチ構造に直接接続されてよいだけでなく、コンタクトトレンチ構造にもダイオード領域を介して電気的に連結されてよい。ダイオード領域とシールド領域との間の重複は、例えば、シールド領域を形成するためにイオン注入するときのチルト角によって調整されてよい。
例えば、シールド領域は、ダイオード領域に対して縦方向に距離をおいて配置されてよい。第一の導電型の半導体領域は、シールド領域とダイオード領域との間に配置されてよく、トレンチコンタクト構造と直接隣接してよい。第一の導電型の半導体領域は、例えば、ドリフト領域の一部及び／又は電流波及領域の一部であってよい。第一の導電型の半導体領域とトレンチコンタクト構造は、例えばショットキコンタクトを形成してよい。それゆえ、コンタクトトレンチは例えば、シールド領域とダイオード領域に電気コンタクト、例えばオーミックコンタクトを提供するかもしれないだけでなく、ショットキダイオードをトランジスタセルにコンパクトに統合することも可能にするかもしれない。
例えば、本体領域は、トレンチゲート構造の第一及び第二の側壁のうちトレンチゲート構造の第一の側壁にのみ隣接してよい。第一の側壁は、高い電荷キャリア移動度を有する炭化ケイ素半導体本体の結晶面、例えば（１１−２０）面又はいわゆる「ａ−面」と一致してよい。
例えば、トレンチゲート構造の底部と第一の表面との間の第一の縦方向の距離は、ダイオード領域の底部と第一の表面との間の第三の縦方向の距離と等しいか、又はそれより大きくてよい。
例えば、ダイオード領域は、トレンチコンタクト構造の第一の側壁と隣接してよい。代替的又は追加的に、ダイオード領域はトレンチコンタクト構造の第二の側壁と隣接してよい。トレンチコンタクト構造とトレンチゲート構造との間の領域は、例えば少なくとも８０％にわたり、又は少なくとも９０％にわたり、又はさらには完全にダイオード領域で充填されることが可能であるかもしれない。
例えば、半導体装置は第一の導電型の電流波及領域をさらに含んでいてよい。半導体装置は、第一の導電型のドリフト領域をさらに含んでいてよい。ドリフト領域は、電流波及領域と第一の導電型の半導体基板との間及び／又は電流波及領域と第一の導電型のコンタクト領域との間に配置されてよい。電流波及領域のドーピング濃度は、ドリフト領域のドーピング濃度より高くてよい。ドリフト領域の平均正味ドーパント濃度の例示的な値は、１０１５ｃｍ−３〜５×１０１６ｃｍ−３の範囲であってよい。電流波及流域内の平均正味ドーパント濃度は、第一の領域内の平均正味ドーパント濃度より、例えば３〜１０００の係数範囲、又は５〜５００の係数範囲、又は５０〜２００の係数だけ高くてもよい。電流波及領域の配置により、例えば、領域ごとのオン抵抗ＲＤＳ（ｏｎ）をさらに低下させることができるかもしれない。電流波及流域により、例えば、チャネル端とドリフト領域との間にチャネル電流を波及させることにより装置のオン抵抗を改善できるかもしれない。
例えば、半導体装置は少なくとも２つのトレンチコンタクト構造を含んでいてよい。トレンチゲート構造は、２つのトレンチコンタクト構造の第一の一方と２つのトレンチコンタクト構造の第二の一方との間に横方向に沿って配置されてよい。ソース領域と本体領域及び／又はダイオード領域はまた、例えば、２つのトレンチコンタクト構造間に配置されてよい。
例えば、トレンチゲート構造と２つのトレンチコンタクト構造の第一の一方との間の、例えば第一の表面における第一の横方向の距離は、トレンチゲート構造と２つのトレンチコンタクト構造の第二の一方との間の第二の横方向の距離より小さくてよい。例えば、ソース領域と本体領域は、トレンチゲート構造とトレンチコンタクト構造の第二の一方との間に配置されてよく、ダイオード領域は、トレンチゲート構造とトレンチコンタクト構造の第一の一方との間に配置されてよい。第一の距離と第二の距離は、それぞれダイオード領域とソース／本体領域に対する機能的要求事項に関連する標的の装置パラメータに応じて調整されてよい。
例えば、本体領域は、２つのトレンチコンタクト構造の第二の一方までの横方向の距離に配置されてよい。これによって、例えば、第一の表面の、ソース領域と２つのトレンチコンタクト構造の第二の一方と間に配置される一部においてダイオード領域を電気的に接続できるかもしれない。
例えば、ソース領域は２つのトレンチコンタクト構造の第二の一方に直接隣接してよい。これによって、トランジスタセルの横方向の寸法、例えばトランジスタセルのピッチを最小化できるかもしれない。
本明細書又は特許請求の範囲の中で開示されている複数の行為、プロセス、動作、ステップ、又は機能の開示は、例えば、例えば技術的理由のために「以下に」のような表現による明示的又は黙示的な別段の記載がないかぎり、特定の順序内にあると解釈してはならないと理解されたい。したがって、複数の行為又は機能の開示は、このような行為又は機能が技術的理由で相互に交換不可でないかぎり、これらを特定の順序に限定しない。さらに、幾つかの例において、１つの行為、機能、プロセス、動作、又はステップは、それぞれ複数の部分的行為、部分的機能、部分的プロセス、部分的動作、若しくは部分的ステップを含んでいてもよく、又はそれらに細分されてもよい。このような部分的行為は、明示的に排除されないかぎり、この１つの行為の開示に含まれ、その一部であってよい。
上記の例で説明されている構造的要素、例えば材料、寸法、機能、又は他の構造的要素に対する関係についての例示的な詳細は同様に、後述の方法及び装置の例に当てはまり、その逆でもある。
半導体装置の製造方法のある例は、第一の表面から炭化ケイ素半導体本体の中へと縦方向に沿って延びるトレンチゲート構造を形成するステップを含んでいてよい。この方法は、第一の表面から炭化ケイ素半導体本体の中へと延びるトレンチコンタクト構造を形成するステップをさらに含んでいてよい。この方法は、第一の導電型のソース領域と第二の導電型の本体領域を形成するステップをさらに含んでいてよく、どちらもトレンチゲート構造の第一の側壁に隣接する。この方法は、トレンチゲート構造の、第一の側壁とは反対の第二の側壁に隣接する第二の導電型のダイオード領域を形成するステップをさらに含んでいてよい。この方法は、トレンチコンタクト構造の底部と隣接する第二の導電型のシールド領域を形成するステップをさらに含んでいてよく、シールド領域はトレンチゲート構造に対して横方向に距離をおいて配置されてよい。
例えば、トレンチゲート構造を形成するステップは、第一の表面から炭化ケイ素半導体本体の中へと縦方向に沿って延びるゲートトレンチを形成するステップを含んでいてよい。例えば、トレンチコンタクト構造を形成するステップは、第一の表面から炭化ケイ素半導体本体の中へと縦方向に沿って延びるコンタクトトレンチを形成するステップを含んでいてよい。ゲートトレンチとコンタクトトレンチは、同時に形成されてもよい。これによって、例えば、一般的なフォトリソグラフィプロセスによって異なる機能を持つ構造的要素を費用効率よく形成することが可能となるかもしれない。
例えば、シールド領域は、コンタクトトレンチの底部からドーパントの少なくとも１回のイオン注入することによってトレンチコンタクト構造に自己整列して形成されてよい。
例えば、トレンチゲート構造を形成するステップは、ゲートトレンチ内にゲート誘電体を形成するステップと、ゲートトレンチ内にゲート電極を形成するステップを含んでいてよい。トレンチコンタクト構造を形成するステップは、コンタクトトレンチ内に導電材料を形成するステップを含んでいてよい。ゲートトレンチ内のゲート電極とコンタクトトレンチ内の導電材料は同時に形成されてよい。
上述の例は、パワー半導体装置の例又はパワー半導体装置の製造のための例であってよく、それは例えば、炭化ケイ素パワー半導体装置である。パワー半導体装置又はパワー半導体装置の電気構造（例えば、炭化ケイ素装置のトランジスタ）の絶縁破壊電圧又は阻止電圧は例えば、１００Ｖ超（例えば、２００Ｖ、３００Ｖ、４００Ｖ、又は５００Ｖの絶縁破壊電圧）、又は５００Ｖ超（例えば、６００Ｖ、７００Ｖ、８００Ｖ、又は１０００Ｖの絶縁破壊電圧）、又は１０００Ｖ超（例えば、１２００Ｖ、１５００Ｖ、１７００Ｖ、２０００Ｖ、３３００Ｖ、又は６５００Ｖの絶縁破壊電圧）であってよい。
前述及び後述の例と特徴は、組み合わせてもよい。
さらに多くの詳細と態様を前述又は後述の例に関連して述べる。ワイドバンドギャップ半導体ウェハの加工は、提案されている概念又は前述若しくは後述の１つ以上の例に関して記述する１つ以上の態様に対応する１つ以上の任意選択による追加の特徴を含んでいてよい。
記述され、説明された態様及び特徴は、前述の例と図面のうちの１つ以上と共に、その他の例の１つ以上と組み合わせることにより、他の例の同様の特徴を置換し、又はその特徴を他の例に追加的に組み込んでもよい。
方法は、前述の例の何れか又は後述の例の何れかについて図面に関して説明される半導体装置の製造にも適用されてよい。方法の少なくとも幾つかの例において、以下の特徴（当てはまる場合）が単独で、又は組み合わせて適用される：
（ｉ）ソース領域、本体領域、電流波及領域、ダイオード領域、及びシールド領域のうちの少なくとも１つを形成するステップは、少なくとも１回のマスク有り又はマスク無しのイオン注入プロセスを含んでいてよい。
（ｉｉ）ダイオード領域を形成するステップは、異なるイオン注入エネルギー／イオン注入量を有する２回以上のイオン注入プロセスを含んでいてよい。
（ｉｉｉ）シールド領域を形成するステップは、ダイオード領域との重複を調整するための少なくとも１回の傾きイオン注入プロセスを含んでいてよい。
方法は一連のステップ又はイベントとして前述及び後述されるが、このようなステップ又はイベントの説明される順序は限定的な意味で解釈されるべきではないと理解されたい。むしろ、幾つかのステップは、異なる順序で、及び／又は、前述及び後述のものとは別の他のステップ又はイベントと同時に行われてよい。
上の例に関して記載された機能的及び構造的詳細は、図面の中で図解され、さらに後述される例示的な例にも同様に適用されるものとする。
図１の概略断面図を参照すると、半導体装置１００のある例が示されている。
半導体装置１００は、第一の表面１０４から炭化ケイ素半導体本体１０６の中へと縦方向ｙに沿って延びるトレンチゲート構造１０２を含む。トレンチゲート構造１０２は、ゲート誘電体１０２１とゲート電極１０２２を含む。
トレンチコンタクト構造１０８は、第一の表面１０４から炭化ケイ素半導体本体１０６の中へと縦方向ｙに沿って延びる。
ｎ＋ドープソース領域１３０とｐドープ本体領域１１０は、トレンチゲート構造１０２の第一の側壁１１２と隣接する。ｎ＋ドープソース領域１３０とｐドープ本体領域１１０は第一の負荷電極Ｌ１、例えばソース電極に電気接続される。第一の負荷電極Ｌ１は、例えば、第一の表面の上方の配線領域内に形成されてよい（図１には図示せず）。本体領域１１０とゲート誘電体１０２１との間の界面に近いチャネルの導電性は、例えば、ゲート電極１０２２に印加される電圧により制御されてよい。
ｐドープダイオード領域１１４は、トレンチゲート構造１０２の、第一の側壁１１２とは反対の第二の側壁１１６に隣接する。ｐドープダイオード領域１１４は、第一の表面１０４において、例えばソース電極に、及びコンタクトトレンチ構造１０８において電気接続されてよい。
ｐドープシールド領域１１８は、トレンチコンタクト構造１０８の底部１２０に隣接する。ｐドープシールド領域１１８は、トレンチコンタクト構造１０８に自己整列されてよい。シールド領域１１８は、トレンチゲート構造１０２に対して横方向の距離ｌｄをおいて配置される。
図１に示される例において、トレンチゲート構造１０２の底部１２２と第一の表面１０４との間の第一の縦方向の距離ｖｄ１は、トレンチコンタクト構造１０８の底部１２０と第一の表面１０４との間の第二の縦方向の距離ｖｄ２と等しい。ｎドープドリフト構造１３２は、本体領域１１０の底面と隣接し、第一の表面１０４と反対の第二の表面において、第二の負荷電極Ｌ２、例えばドレイン電極に電気接続される。
図２の概略断面図を参照すると、他の例の半導体装置１００の他の例が示されている。この例は図１の例に基づくが、より詳しく示されている。
半導体装置は、並列に電気接続される複数のトランジスタセルＴＣを含む。
各トランジスタセルＴＣのトレンチゲート構造１０２は、ゲート誘電体１０２１とゲート電極１０２２を含む。ゲート電極１０２２は、ゲート電極ライナ１０２３とゲート電極充填材料１０２４を含む。各トランジスタセルＴＣのトレンチコンタクト構造１０８は、コンタクトライナ１０８１とコンタクト充填材料１０８２を含む。コンタクトライナ１０８１とゲート電極ライナ１０２３は、例えば同時に形成されてもよい。コンタクト充填材料１０８２とゲート電極充填材料１０２４は、例えば同時に形成されてもよい。誘電体プラグ１３４は、トレンチゲート構造１０２上に配置され、第一の表面１０４にわたり、ゲート電極１０２２をソース電極１３６から絶縁する。ソース電極１３６は、第一の表面１０４において、トレンチコンタクト構造１０８に、ダイオード領域１１４に、ソース領域１３０に、及び本体領域１１０に電気接続される。ｎドープドリフト構造１３２は、ｎドープドリフト領域１３２１、ｎドープバッファ領域１３２２、及びｎ＋ドープ基板領域１３２３を含む。他の幾つかの例において、ドリフト構造はドリフト領域１３２１と本体領域１１０との間に配置された電流波及領域をさらに含んでいてよい。基板領域１３２３はまた、ドリフト構造１３２から省略されてよい。
図２に示される例において、シールド領域１１８とダイオード領域１１４は融合される。本体領域１１０は近傍のトランジスタＴＣのトレンチコンタクト構造１０８に対して横方向の距離をおいて配置される。ソース領域１３０もまた、近傍のトランジスタＴＣのトレンチコンタクト構造１０８に対して横方向の距離をおいて配置される。本体領域１１０は、例えば、近傍のトランジスタセルＴＣのダイオード領域１１４を介してソース電極１３６に電気接続されてよい。
図３の概略断面図を参照すると、半導体装置１００の他の例が示されている。この例は図１の例に基づくが、より詳しく示されている。図３に示される例は、ソース領域１３０が近傍のトランジスタセルＴＣのコンタクトトレンチ構造１０８の第二の側壁１２８に隣接している点で図２に示される例と異なる。本体領域１１０は、例えば、第一の表面１０４（図３では図示せず）を介して、及び／又は近傍のトランジスタセルＴＣのダイオード領域１１４及びコンタクトトレンチ構造１０８を介してソース電極１３６に電気接続されてよい。
図４の概略断面図を参照すると、半導体装置１００の他の例が示されている。この例は図１の例に基づくが、より詳しく示されている。図４に示される例は、シールド領域１１８がダイオード領域１１４に対して縦方向の距離をおいて配置されている点で図３に示される例と異なる。ドリフト領域１３２１の一部はシールド領域１１８とダイオード領域１１４との間に配置され、例えば、トレンチコンタクト構造１０８に直接隣接して、トランジスタセルＴＣへのショットキダイオードＳＤのコンパクトな組込みを形成する。
半導体装置、例えば図１に示される半導体装置の製造方法のある例が、図５Ａ〜５Ｋの概略断面図に関して図解され、説明される。
図５Ａに関して、バッファ領域１３２２及びドリフト領域１３２１が基板領域１３２３上に、例えば少なくとも１回の層堆積プロセスによって形成される。例えば、気相化学成長法（ＣＶＤ：ｃｈｅｍｉｃａｌ ｖａｐｏｒ ｄｅｐｏｓｉｔｉｏｎ）は、基板領域１３２３上にバッファ領域１３２２及びドリフト領域１３２１をエピタキシャル成長させるために使用されてよい。
図５Ｂに関して、本体領域１１０がドリフト領域１３２１の上に、例えば少なくとも１回のマスク有り及び／又はマスク無しのイオン注入プロセスによって形成されてよい。任意選択により、別の領域、例えば電流波及領域が、例えば少なくとも１回の別のイオン注入プロセスによって形成されてよい。
図５Ｃに関して、ソース領域１３０が、第一のマスク１３８を使用して少なくとも１回のイオン注入プロセスによって形成される。
図５Ｄに関して、ダイオード領域１０８が、第二のマスク１４０を使用して少なくとも１回のイオン注入プロセスによって形成される。
図５Ｅに関して、ゲートトレンチ１４２及びコンタクトトレンチ１４４が第一の表面１０４において、例えば、ハードマスク等の第三のマスク１４６を使用して少なくとも１回のエッチプロセスによって形成される。
図５Ｆに関して、シールド領域１１８が、ゲートトレンチ１４２を充填し、被覆する第四のマスク１４８を使用して、コンタクトトレンチ１４４の底部を通じた少なくとも１回のイオン注入プロセスによって形成される。斜めイオン注入により、例えば、シールド領域１１８とダイオード領域１１４との間の重複を設定することができるかもしれない。
図５Ｇに関して、第四のマスク１４８が取り除かれ、ゲート電極１０２１がゲートトレンチ１４２内及びコンタクトトレンチ１４４内に形成される。
図５Ｈに関して、ゲート誘電体１０２１が、ゲートトレンチ１４２内のゲート誘電体１０２１を被覆する第五のマスク１５０を使ってコンタクトトレンチ１４４から取り除かれる。
図５Ｉに関して、第五のマスク１５０が取り除かれる。ゲート電極ライナ１０２３とコンタクトライナ１０８１が、それぞれゲートトレンチ１４２内とコンタクトトレンチ１４４内に同時に形成される。ゲート電極充填材料１０２４とコンタクト充填材料１０８２が、それぞれゲートトレンチ１４２内とコンタクトトレンチ１４４内に同時に形成される。
図５Ｊに関して、層間誘電体１５２がゲートトレンチ１４２及びコンタクトトレンチ１４４上に形成される。層間誘電体１５２をパターニングするための第六のマスク１５４が層間誘電体１５２の上に形成される。
図５Ｋに関して、層間誘電体１５２が第六のマスク１５４を介してパターニングされる。その結果、誘電体プラグ１３４が得られる。ソース電極１３６が半導体本体１０６の第一の表面１０４上に形成される。
説明文と図面は、本開示の原理を例示しているにすぎない。さらに、本明細書中で挙げられたすべての例は原則として、読者が本開示の原理と本発明者（ら）による技術の進歩への貢献となる概念とを理解するのを助けるための例示的な目的のものにすぎないことが明確に意図されている。本明細書中の、本開示の原理、態様、及び例のほか、それらの具体的な例を挙げたすべての記述は、それらの同等物も包含することが意図されている。
具体的な実施形態を本明細書において図解し、説明したが、当業者であれば、図示され、説明された具体的な実施形態を様々な代替的及び／又は同等の実施例に置き換えてもよく、それも本発明の範囲から逸脱しないことがわかるであろう。本願は、本明細書に記載の具体的な実施形態のあらゆる適応又は変形型もカバーすることが意図されている。したがって、本発明は特許請求の範囲及びその同等物によってのみ限定されることが意図されている。
１００ 半導体装置
１０２ トレンチゲート構造
１０４ 第一の表面
１０６ 炭化ケイ素半導体本体
１０８ トレンチコンタクト構造
１１０ 本体領域
１１２ トレンチゲート構造の第一の側壁
１１４ ダイオード領域
１１６ トレンチゲート構造の第二の側壁
１１８ シールド領域
１２０ トレンチコンタクト構造の底部
１２２ トレンチゲート構造の底部
１２４ ダイオード領域の底部
１２６ トレンチコンタクト構造の第一の側壁
１２８ トレンチコンタクト構造の第二の側壁
１３０ ソース領域
１４２ ゲートトレンチ
１４４ コンタクトトレンチ
１０２１ ゲート誘電体
１０２２ ゲート電極

Claims (15)

  1. 半導体装置（１００）において、
    第一の表面（１０４）から炭化ケイ素半導体本体（１０６）の中へと縦方向（ｙ）に沿って延びるトレンチゲート構造（１０２）と、
    前記第一の表面（１０４）から前記炭化ケイ素半導体本体（１０６）の中へと前記縦方向（ｙ）に沿って延びるトレンチコンタクト構造（１０８）であって、前記第一の表面（１０４）において前記トレンチゲート構造（１０２）に対して横方向の距離をおいて配置されるトレンチコンタクト構造（１０８）と、
    前記トレンチゲート構造（１０２）の第一の側壁（１１２）に隣接する第一の導電型のソース領域（１３０）及び第二の導電型の本体領域（１１０）と、
    前記トレンチゲート構造（１０２）の、前記第一の側壁（１１２）とは反対の第二の側壁（１１６）に隣接する前記第二の導電型のダイオード領域（１１４）と、
    前記トレンチコンタクト構造（１０８）の底部（１２０）に隣接する前記第二の導電型のシールド領域（１１８）であって、前記トレンチゲート構造（１０２）に対して横方向の距離（ｌｄ）をとって配置されるシールド領域（１１８）と、
    を含み、
    前記トレンチゲート構造（１０２）の底部（１２２）と前記第一の表面（１０４）との間の第一の縦方向の距離（ｖｄ１）は、前記トレンチコンタクト構造（１０８）の底部と前記第一の表面（１０４）との間の第二の縦方向の距離（ｖｄ２）と等しい、半導体装置（１００）。
  2. 前記トレンチコンタクト構造（１０８）と前記シールド領域（１１８）の組合せは前記縦方向（ｙ）に関して対称である、請求項１の半導体装置（１００）。
  3. 前記ダイオード領域（１１４）と前記シールド領域（１１８）は融合される、請求項１又は２の何れかの半導体装置（１００）。
  4. 前記シールド領域（１１８）は前記ダイオード領域（１１４）に対して縦方向の距離をおいて配置され、第一の導電型の半導体領域は前記シールド領域（１１８）と前記ダイオード領域（１１４）との間に配置され、前記トレンチコンタクト構造（１０８）に直接隣接する、請求項１又は２の何れかの半導体装置（１００）。
  5. 前記本体領域（１００）は前記トレンチゲート構造（１０２）の前記第一及び第二の側壁（１１２、１１６）のうちの前記トレンチゲート構造（１０２）の前記第一の側壁（１１２）のみに隣接する、請求項１〜４の何れか１項の半導体装置（１００）。
  6. 前記トレンチゲート構造（１０２）の前記底部（１２２）と前記第一の表面（１０４）との間の前記第一の縦方向の距離（ｖｄ１）は、前記ダイオード領域（１１４）の底部（１２４）と前記第一の表面（１０４）との間の第三の縦方向の距離（ｖｄ３）と等しいか、それより大きい、請求項１〜５の何れか１項の半導体装置（１００）。
  7. 前記ダイオード領域（１１４）は前記トレンチコンタクト構造（１０８）の第一の側壁（１２６）に隣接し、別のダイオード領域（１１４）が前記トレンチコンタクト構造（１０８）の第二の側壁（１２８）に隣接する、請求項１〜６の何れか１項の半導体装置（１００）。
  8. 前記第一の導電型の電流波及領域と、
    前記第一の導電型のドリフト領域であって、前記電流波及領域と前記第一の導電型の半導体基板との間及び／又は前記電流波及領域と前記第一の導電型のコンタクト領域との間に配置されるドリフト領域と、
    をさらに含み、
    前記電流波及領域のドーピング濃度は前記ドリフト領域のドーピング濃度より高い、
    請求項１〜７の何れか１項の半導体装置（１００）。
  9. 前記半導体装置（１００）は少なくとも２つのトレンチコンタクト構造（１０８）を含み、前記トレンチゲート構造（１０２）は前記２つのトレンチコンタクト構造（１０８）の第一の一方と前記２つのトレンチコンタクト構造（１０８）の第二の一方との間に横方向（ｘ）に沿って配置される、請求項１〜８の何れか１項の半導体装置（１００）。
  10. 前記トレンチゲート構造（１０２）と前記２つのトレンチコンタクト構造（１０８）の前記第一の一方との間の第一の横方向の距離は、前記トレンチゲート構造（１０２）と前記２つのトレンチコンタクト構造（１０８）の前記第二の一方との間の第二の横方向の距離より小さい、請求項９の半導体装置（１００）。
  11. 前記本体領域（１１０）は、前記２つのトレンチコンタクト構造（１０８）の前記第二の一方に対して横方向の距離をおいて配置される、請求項９又は１０の何れかの半導体装置（１００）。
  12. 前記ソース領域（１３０）は前記２つのトレンチコンタクト構造（１０８）の前記第二の一方に直接隣接する、請求項９〜１１の何れかの半導体装置（１００）。
  13. 半導体装置（１００）の製造方法において、
    第一の表面（１０４）から炭化ケイ素半導体本体（１０６）の中へと縦方向（ｙ）に沿って延びるトレンチゲート構造（１０２）を形成するステップと、
    前記第一の表面（１０４）から前記炭化ケイ素半導体本体（１０６）の中へと延びるトレンチコンタクト構造（１０８）を形成するステップであって、前記トレンチコンタクト構造（１０８）は前記第一の表面（１０４）において前記トレンチゲート構造（１０２）に対して横方向の距離をおいて配置されるようなステップと、
    第一の導電型のソース領域（１３０）と第二の導電型の本体領域（１１０）を形成するステップであって、どちらも前記トレンチゲート構造（１０２）の第一の側壁（１１２）に隣接するようなステップと、
    前記トレンチゲート構造の、前記第一の側壁（１１２）とは反対の第二の側壁（１１６）に隣接する前記第二の導電型のダイオード領域（１１４）を形成するステップと、
    前記トレンチコンタクト構造（１０８）の底部に隣接する前記第二の導電型のシールド領域（１１８）を形成するステップであって、前記シールド領域（１１８）は前記トレンチゲート構造（１０２）に対して横方向の距離（ｌｄ）をとって配置されるようなステップと、
    を含み、
    前記トレンチゲート構造（１０２）を形成するステップは、前記第一の表面（１０４）から前記炭化ケイ素半導体本体（１０６）の中へと前記縦方向（ｙ）に沿って延びるゲートトレンチ（１４２）を形成するステップを含み、
    前記トレンチコンタクト構造（１０８）を形成するステップは、前記第一の表面（１０４）から前記炭化ケイ素半導体本体（１０６）の中へと前記縦方向（ｙ）に沿って延びるコンタクトトレンチ（１４４）を形成するステップを含み、
    前記ゲートトレンチ（１４２）と前記コンタクトトレンチ（１４４）は同時に形成される、製造方法。
  14. 前記シールド領域（１１８）は、前記コンタクトトレンチ（１４４）の底部を通じた少なくとも１回のドーパントのイオン注入によって、前記トレンチコンタクト構造（１０８）に自己整列されて形成される、
    請求項１３の方法。
  15. 前記トレンチゲート構造（１０２）を形成するステップは、前記ゲートトレンチ（１４２）内にゲート誘電体（１０２１）を形成するステップと、前記ゲートトレンチ（１４２）内にゲート電極（１０２２）を形成するステップを含み、
    前記トレンチコンタクト構造（１０８）を形成するステップは、前記コンタクトトレンチ（１４４）内に導電材料を形成するステップを含み、
    前記ゲートトレンチ（１４２）内の前記ゲート電極（１０２２）と前記コンタクトトレンチ（１４４）内の前記導電材料は同時に形成される、
    請求項１３又は１４の何れかの方法。
JP2020120424A 2019-07-15 2020-07-14 トレンチコンタクト構造を含む半導体装置及び製造方法 Active JP6959407B2 (ja)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
DE102019119121.1A DE102019119121B3 (de) 2019-07-15 2019-07-15 Graben-kontaktstruktur enthaltende halbleitervorrichtung und herstellungsverfahren
DE102019119121.1 2019-07-15

Publications (2)

Publication Number Publication Date
JP2021015980A JP2021015980A (ja) 2021-02-12
JP6959407B2 true JP6959407B2 (ja) 2021-11-02

Family

ID=72046216

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2020120424A Active JP6959407B2 (ja) 2019-07-15 2020-07-14 トレンチコンタクト構造を含む半導体装置及び製造方法

Country Status (5)

Country Link
US (1) US11133378B2 (ja)
JP (1) JP6959407B2 (ja)
KR (1) KR102203922B1 (ja)
CN (2) CN117410342A (ja)
DE (1) DE102019119121B3 (ja)

Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10446546B2 (en) * 2016-11-17 2019-10-15 Taiwan Semiconductor Manufacturing Company Limited Semiconductor structures and methods of forming the same
EP3930006A1 (en) 2020-06-24 2021-12-29 Infineon Technologies AG Semiconductor device including trench gate structure and buried shielding region and method of manufacturing
US11798982B2 (en) * 2021-04-23 2023-10-24 Applied Materials, Inc. Self-aligned trench MOSFET
CN115995491A (zh) * 2022-11-30 2023-04-21 中芯越州集成电路制造(绍兴)有限公司 碳化硅mos器件及其制造方法

Family Cites Families (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3259485B2 (ja) * 1993-12-03 2002-02-25 富士電機株式会社 炭化けい素たて型ｍｏｓｆｅｔ
JP2011035410A (ja) * 1997-10-31 2011-02-17 Siliconix Inc 保護用ダイオードを備えるトレンチゲート形パワーｍｏｓｆｅｔ
US8168490B2 (en) * 2008-12-23 2012-05-01 Intersil Americas, Inc. Co-packaging approach for power converters based on planar devices, structure and method
US8274113B1 (en) * 2011-05-12 2012-09-25 Force Mos Technology Co., Ltd. Trench MOSFET having shielded electrode integrated with trench Schottky rectifier
US8907415B2 (en) * 2011-05-16 2014-12-09 Force Mos Technology Co., Ltd. High switching trench MOSFET
US8637922B1 (en) * 2012-07-19 2014-01-28 Infineon Technologies Ag Semiconductor device
US9293558B2 (en) * 2012-11-26 2016-03-22 Infineon Technologies Austria Ag Semiconductor device
KR101999407B1 (ko) 2013-05-23 2019-10-02 매그나칩 반도체 유한회사 쇼트키 다이오드 내장 반도체 소자 및 그 제조 방법
JP6208612B2 (ja) * 2014-04-09 2017-10-04 トヨタ自動車株式会社 絶縁ゲート型半導体装置、及び、絶縁ゲート型半導体装置の製造方法
DE102014107325B4 (de) * 2014-05-23 2023-08-10 Infineon Technologies Ag Halbleiterbauelement und verfahren zum herstellen eines halbleiterbauelements
DE102014110681B4 (de) * 2014-07-29 2019-06-06 Infineon Technologies Ag Rückwärts leitender igbt und herstellungsverfahren dafür
DE102014117780B4 (de) * 2014-12-03 2018-06-21 Infineon Technologies Ag Halbleiterbauelement mit einer Grabenelektrode und Verfahren zur Herstellung
DE102014119465B3 (de) * 2014-12-22 2016-05-25 Infineon Technologies Ag Halbleitervorrichtung mit streifenförmigen trenchgatestrukturen, transistormesas und diodenmesas
US20170345905A1 (en) * 2016-05-24 2017-11-30 Infineon Technologies Ag Wide-Bandgap Semiconductor Device with Trench Gate Structures
DE102018104581B4 (de) * 2017-03-24 2021-11-04 Infineon Technologies Ag Siliziumcarbid-Halbleitervorrichtung und Herstellungsverfahren
DE102017128633B4 (de) * 2017-12-01 2024-09-19 Infineon Technologies Ag Siliziumcarbid-halbleiterbauelement mit grabengatestrukturen und abschirmgebieten
WO2019169361A1 (en) * 2018-03-01 2019-09-06 Hamza Yilmaz Self-aligned trench mosfet structures and methods

Also Published As

Publication number Publication date
JP2021015980A (ja) 2021-02-12
US20210020740A1 (en) 2021-01-21
US11133378B2 (en) 2021-09-28
KR102203922B1 (ko) 2021-01-19
DE102019119121B3 (de) 2020-09-03
CN112234100A (zh) 2021-01-15
CN117410342A (zh) 2024-01-16

Similar Documents

Publication Publication Date Title
JP6959407B2 (ja) トレンチコンタクト構造を含む半導体装置及び製造方法
JP6622343B2 (ja) 炭化ケイ素半導体デバイス及びその製造方法
US10714609B2 (en) Semiconductor device with stripe-shaped trench gate structures, transistor mesas and diode mesas
US10734514B2 (en) Semiconductor device with trench gate structure including a gate electrode and a contact structure for a diode region
CN107452803B (zh) 具有沟槽栅极结构的宽带隙半导体器件
US10361192B2 (en) Semiconductor devices with trench gate structures in a semiconductor body with hexagonal crystal lattice
US9653568B2 (en) Method of manufacturing an insulated gate bipolar transistor with mesa sections between cell trench structures
US9818818B2 (en) Power semiconductor device including trench gate structures with longitudinal axes tilted to a main crystal direction
US8637922B1 (en) Semiconductor device
US9159819B2 (en) Semiconductor device and RC-IGBT with zones directly adjoining a rear side electrode
CN112017954A (zh) 具有补偿区的碳化硅器件及其制造方法
US8901623B2 (en) Super junction semiconductor device with overcompensation zones
US20230101290A1 (en) Semiconductor device including current spread region
JP6217708B2 (ja) 半導体装置とその製造方法
US20210134960A1 (en) Silicon Carbide Device with Trench Gate Structure and Method of Manufacturing

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20200714

A871 Explanation of circumstances concerning accelerated examination

Free format text: JAPANESE INTERMEDIATE CODE: A871

Effective date: 20210218

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20210518

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20210818

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20210907

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20211007

R150 Certificate of patent or registration of utility model

Ref document number: 6959407

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150