CN112234100A - 包括沟槽接触结构的半导体器件及制造方法 - Google Patents

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Abstract

包括沟槽接触结构的半导体器件及制造方法。提出了一种半导体器件。沟槽栅极结构（102）从第一表面（104）沿竖直方向（y）延伸到碳化硅半导体本体（106）中。沟槽接触结构（108）从第一表面（104）沿竖直方向（y）延伸到碳化硅半导体本体（106）中。第一导电类型的源极区（130）和第二导电类型的本体区（110）邻接沟槽栅极结构（102）的第一侧壁（112）。第二导电类型的二极管区（114）邻接与第一侧壁（1120）相对的沟槽栅极结构（102）的第二侧壁（116）。第二导电类型的屏蔽区（118）邻接沟槽接触结构（108）的底部（120），其中屏蔽区（118）被布置在距沟槽栅极结构（102）的横向距离（ld）处。

Description

包括沟槽接触结构的半导体器件及制造方法
技术领域
本公开涉及半导体器件，特别地涉及包括在碳化硅半导体本体中的沟槽接触结构的半导体器件。
背景技术
基于碳化硅（SiC）的半导体器件受益于碳化硅的高带隙和击穿强度。然而，在SiC半导体本体和电介质层之间的界面处，电介质层例如是SiC-MOSFET（SiC金属氧化物半导体场效应晶体管）的晶体管单元的栅极电介质，形成大量的界面状态（interface state），取决于SiC-MOSFET的操作状态，界面状态可以被更多或更少的电荷载流子（charge carrier）占据。占据界面状态的电荷载流子影响自由电荷载流子的迁移率和浓度，当晶体管单元接通（switch on）时，自由电荷载流子形成场控（field-controlled）晶体管沟道。此外，SiC的高击穿强度通常没有被完全利用，因为在栅极电介质中出现的电场强度和栅极电介质的可靠性经常限制SiC-MOSFET的介电强度。
本申请目的在于可以高度利用碳化硅的本征（intrinsic）电击穿场强度的紧凑SiC半导体器件。
发明内容
本公开的示例涉及一种半导体器件。该半导体器件包括沟槽栅极结构，该沟槽栅极结构沿着竖直方向从第一表面延伸到碳化硅半导体本体中。该半导体器件还包括沟槽接触结构，该沟槽接触结构沿着竖直方向从第一表面延伸到碳化硅半导体本体中。该半导体器件还包括邻接沟槽栅极结构的第一侧壁的第一导电类型的源极区和第二导电类型的本体区。该半导体器件还包括第二导电类型的二极管区，该第二导电类型的二极管区邻接与第一侧壁相对的沟槽栅极结构的第二侧壁。该半导体器件还包括第二导电类型的屏蔽区，该第二导电类型的屏蔽区邻接沟槽接触结构的底部。屏蔽区被布置在距沟槽栅极结构的横向距离处。
本公开的另一示例涉及一种制造半导体器件的方法。该方法包括形成沟槽栅极结构，该沟槽栅极结构沿着竖直方向从第一表面延伸到碳化硅半导体本体中。该方法还包括形成沟槽接触结构，该沟槽接触结构从第一表面延伸到碳化硅半导体本体中。该方法还包括形成第一导电类型的源极区和第二导电类型的本体区，两者都邻接沟槽栅极结构的第一侧壁。该方法还包括形成邻接与本体区相对的沟槽栅极结构的第二侧壁的第二导电类型的二极管区。该方法还包括形成邻接沟槽接触结构的底部的第二导电类型的屏蔽区，其中屏蔽区被布置在距沟槽栅极结构的横向距离处。
本领域技术人员在阅读以下详细描述时并查看附图时将认识到附加特征和优势。
附图说明
包括附图以提供对实施例的进一步理解，并且被并入本说明书中并构成本说明书的一部分。附图示出了SiC半导体器件和制造碳化硅器件的方法的示例，并且与说明书一起用于解释示例的原理。在以下详细描述和权利要求书中描述了另外的示例。
图1是用于图示包括接触沟槽结构的SiC半导体器件的示意性截面图。
图2至4是用于图示基于图1的示例的SiC半导体器件的示例的示意性截面图。
图5A至5K是用于图示制造包括接触沟槽结构的SiC半导体器件的方法的示意性截面图。
具体实施方式
在以下详细描述中，参考了附图，附图形成详细描述的一部分，并且其中通过图示的方式示出了其中可以实践SiC半导体器件和制造碳化硅器件的方法的具体示例。应当理解，在不脱离本公开的范围的情况下，可以利用其他示例并且可以进行结构或逻辑改变。例如，针对一个示例示出或描述的特征可以用在其他示例上或与其他示例结合使用，以产生又一示例。本公开旨在包括这样的修改和变化。使用具体语言描述了示例，所述具体语言不应被解释为限制所附权利要求的范围。附图没有按比例并且仅用于说明的目的。如果没有另外说明，则相应的元素在不同的附图中由相同的附图标记表示。
术语“具有”、“含有”、“包括”、“包含”以及诸如此类是开放的，并且术语指示所述结构、元素或特征的存在，但不排除附加的元素或特征的存在。冠词“一”、“一个”和“该”旨在包括复数以及单数，除非上下文另有明确指示。
针对物理尺寸给定的范围包括边界值。例如，参数y从a到b的范围表示为
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。这也适用于具有如“至多”和“至少”之类的一个边界值的范围。
来自化学化合物或合金的层或结构的主要成分是原子形成化学化合物或合金的此类元素。例如，硅（Si）和碳（C）是碳化硅（SiC）层的主要成分。
术语“上”不被解释为仅意味着“直接在其上”。而是，如果一个元素位于另一个元素“上”（例如，层在另一层“上”或在衬底“上”），则另外的部件（例如，另外的层）可以位于两个元素之间（例如，如果层在衬底“上”，则另外的层可以位于该层和所述衬底之间）。
半导体器件的示例可以包括沟槽栅极结构，其沿着竖直方向从第一表面延伸到碳化硅半导体本体中。
半导体器件还可以包括沟槽接触结构，沟槽接触结构沿着竖直方向从第一表面延伸到碳化硅半导体本体中。半导体器件还可以包括邻接沟槽栅极结构的第一侧壁的第一导电类型的源极区和第二导电类型的本体区。半导体器件还可以包括第二导电类型的二极管区，第二导电类型的二极管区邻接与第一侧壁相对的沟槽栅极结构的第二侧壁。半导体器件还可以包括第二导电类型的屏蔽区，第二导电类型的屏蔽区邻接沟槽接触结构的底部。屏蔽区可以被布置在距沟槽栅极结构的横向距离处。
碳化硅半导体本体可以是晶体（crystalline）半导体衬底。例如，碳化硅晶体可以具有六边形多型体（polytype），例如4H或6H。碳化硅半导体本体可以是均匀掺杂的或者可以包括不同掺杂的SiC层部分。碳化硅半导体本体可以包括来自具有接近于或高于晶体碳化硅的熔点的另一材料的一个或多个层。例如，来自另一材料的层可以嵌入在晶体碳化硅衬底中。
碳化硅半导体本体可以具有相同形状和大小的两个基本上平行的主表面以及连接两个主表面的边缘的侧表面区域。例如，碳化硅半导体本体可以是具有或不具有圆形（rounded）边缘的矩形棱柱（rectangular prism）或者是具有或不具有沿着外周（outercircumference）的一个或多个平面（flat）或凹口（notch）的直圆柱（right cylinder）或略微倾斜的圆柱（例如，其中侧面以至多8°或至多5°或至多3°的角度倾斜）。
碳化硅半导体本体可以在由横向方向（也称为“水平方向”）跨越的平面中横向延伸。
垂直于横向方向，在竖直方向上，碳化硅半导体本体可以具有与横向方向上的碳化硅半导体本体的相应延伸相比是小的的厚度。横向方向可以平行于主表面伸展（run）或者可以与主表面中的至少一个包围至多10°或至多8°或至多5°的角度。
沟槽栅极结构可以包括栅极电介质和栅电极。栅极电介质可以沿着沟槽栅极结构的至少一侧将栅电极与碳化硅半导体本体分离。栅极电介质可以包括热生长或沉积的氧化硅、氮化硅、氮氧化硅、另一沉积的电介质材料或其任意组合或由它们组成。例如，可以调整栅极电介质的厚度以将阈值电压设置在从1.0 V到8 V的范围中。在一些实施例中，沟槽栅极结构可以排他地包括栅电极和栅极电介质。例如，栅电极可以包括电极材料或电极材料的组合，或由电极材料或电极材料的组合组成，例如掺杂的半导体材料（例如，简并（degenerate）掺杂的半导体材料），诸如掺杂的多晶硅、金属或金属化合物。栅电极也可以包括这些材料的组合，例如衬里（liner）材料和金属填充物（filling），诸如氮化钛（TiN）和钨（W）。
沟槽接触结构可以包括接触电极。接触电极可以沿着沟槽接触结构的至少一侧直接邻接碳化硅半导体本体。例如，沟槽接触结构可以包括导电材料或导电材料的组合，或者由导电材料或导电材料的组合组成，例如掺杂半导体材料（例如，简并掺杂的半导体材料），诸如掺杂的多晶硅、金属或金属化合物。接触结构也可以包括这些材料的组合，例如衬里材料和金属填充物，诸如氮化钛（TiN）和钨（W）。例如，电极、接触或布线（wiring）层的示例性材料包括铝（Al）、铜（Cu）、例如AlSi、AlCu或AlSiCu之类的铝或铜的合金、镍（Ni）、钛（Ti）、钨（W）、钽（Ta）、银（Ag）、金（Au）、铂（Pt）、钯（Pd）中的一个或多个。
例如，沟槽栅极结构的栅极沟槽和沟槽接触结构的接触沟槽可以同时形成。栅极沟槽的横向范围，例如宽度和接触沟槽的横向范围，例如宽度可以相等。同样，栅极沟槽的竖直范围，例如深度和接触沟槽的竖直范围，例如深度可以相等。在一些实施例中，栅极沟槽的竖直范围可以不同于（例如，可以小于）接触沟槽的竖直范围。栅电极的材料或材料的组合，例如材料的堆叠可以对应于接触电极的材料或材料的组合，例如材料的堆叠。例如，沟槽栅极结构与沟槽接触结构的不同之处可以在于在沟槽接触结构中没有栅极电介质。此外，例如，在晶体管单元区域中，例如诸如氧化物和/或氮化物插塞（plug）之类的层间电介质之类的电介质材料可以在第一表面处覆盖栅电极，而接触电极可以电连接到源电极。
源极区和本体区可以在第一表面处电连接到源电极。源电极可以构成在碳化硅半导体本体之上形成的布线区域或者是其一部分。布线区域可以包括一个、两个、三个或甚至更多个布线级（level），其可以包括图案化或非图案化的金属层和布置在图案化或非图案化的金属层之间的层间电介质。例如，通孔可以电互连不同的布线级。源极区和本体区可以在第一表面处电连接到源电极。例如，可以在本体区和源电极之间布置高掺杂的本体接触区，用于改进本体区和源电极之间的欧姆接触。例如，源极区和本体区可以分别在第一表面处在源极接触区域处和本体接触区域处电连接到源电极。这些接触区域可以在第一表面处沿着沟槽栅极结构的纵向方向交替。替代地或此外，延伸到碳化硅半导体本体中的凹槽（groove）接触可以在凹槽接触的底侧处并且可选地在侧壁处电连接到本体区和/或本体接触区。凹槽接触还可以在凹槽接触的侧壁处电连接到源极区。例如，本体区可以仅在第一侧壁处但不在第二侧壁处直接邻接沟槽栅极结构。例如，源极区可以仅在第一侧壁处但不在第二侧壁处直接邻接沟槽栅极结构。
例如，二极管区可以具有比本体区更大的竖直范围，例如深度。例如，二极管区的最大掺杂浓度也可以大于本体区的最大掺杂浓度。例如，可以通过适当地调整阈值电压，例如通过二极管区的掺杂浓度，和/或通过省略第一表面处的沟道的电连接，例如通过省略邻接沟槽栅极结构的第二侧壁的源极区，来抑制在沟槽栅极结构的第二侧壁处的导电沟道的形成。例如，二极管区可以从沟槽栅极结构的第二侧壁延伸到沟槽接触结构的第一侧壁。例如，沟槽栅极结构的第二侧壁可以与沟槽接触结构的第一侧壁相对。在本文中描述和示出的示例中，多个沟槽栅极结构和沟槽接触结构可以形成规则的条纹图案。例如，沟槽栅极结构和沟槽接触结构沿着沟槽栅极结构和沟槽接触结构的相应的纵向方向的长度可以高达若干毫米。沟槽栅极结构和沟槽接触结构的竖直延伸可以在从0.3 μm到5 μm的范围内，例如在从0.5 μm到2 μm的范围内。例如，在底部处，沟槽栅极结构和沟槽接触结构可以是圆形的。在其他示例中，沟槽栅极结构和沟槽接触结构中的一些或全部可以是圆形的、六边形的或正方形形状。沟道区和/或本体区然后可以邻接沟槽栅极结构的多于一个侧壁或者甚至多于两个侧壁。
例如，屏蔽区可以自对准到沟槽接触结构。屏蔽区到沟槽接触结构的自对准可以通过例如在接触沟槽中形成接触填充物材料之前通过接触沟槽的底部注入屏蔽区的掺杂剂来实现。例如，屏蔽区可以邻接沟槽接触结构的底侧的主要部分，即多于50%，或全部。例如，屏蔽区可以保护沟槽栅极结构的栅极电介质免受在半导体器件的反向电压模式期间出现的高电场强度。例如，屏蔽区中的最大掺杂剂浓度可以高于本体区中的最大掺杂剂浓度。屏蔽区中的竖直掺杂剂浓度分布可以在沟槽栅极结构的底部下方的位置处具有掺杂峰值。例如，除了屏蔽区的保护功能之外，屏蔽区还可以为碳化硅半导体器件提供集成的返驰式（fly-back）二极管功能性。
例如,本文中描述的示例可以虑及包括自调整屏蔽区的紧凑器件结构，并且虑及避免昂贵的高能量注入，尤其是具有高注入剂量的高能量注入。
例如，沟槽栅极结构的底部与第一表面之间的第一竖直距离可以等于沟槽接触结构的底部与第一表面之间的第二竖直距离。这可以虑及调整至少从沟槽栅极结构的底部开始的屏蔽区的竖直掺杂浓度分布，而将沟槽接触结构的侧壁用于电接触目的，例如欧姆或Schottky接触。例如，通过将接触沟槽的底部处的离子引入到SiC半导体本体中，可以避免其中离子在SiC半导体本体的第一表面处进入SiC半导体本体的高能量和/或高剂量注入。
例如，沟槽接触结构和屏蔽区的组合可以是关于竖直方向（即，关于沿着竖直方向伸展的对称轴）对称的。例如，这可以通过形成自对准到接触沟槽的屏蔽区，例如通过穿过接触沟槽的底部的掺杂剂的离子注入来实现。当通过接触沟槽的底部注入掺杂剂时，掺杂剂在接触沟槽的底部处进入碳化硅半导体本体。鉴于关于最大离子注入能量的限制，这可以虑及增加其中可以调整掺杂浓度分布的深度范围。如果几何形状或对象的（反射/镜）对称轴沿着或平行于轴或方向伸展，则该几何形状或对象关于所述轴或方向是对称的。例如，如果形状或对象可以被分成相同的两个或更多块（piece）（除了反射，即旋转180°），则形状或对象是对称的。沟槽接触结构和屏蔽区的组合的截面图可以关于延伸穿过屏蔽区和沟槽接触结构的中心的竖直线对称，从而划分沟槽。
例如，二极管区和屏蔽区可以合并。属性“合并的”可以表示二极管区和屏蔽区彼此直接邻接和/或至少在某些位置重叠。当合并二极管区和屏蔽区时，二极管区不仅可以直接连接到接触沟槽结构，而且还可以经由屏蔽区电耦合到接触沟槽结构。同样地，屏蔽区不仅可以直接连接到接触沟槽结构，而且还可以经由二极管区电耦合到接触沟槽结构。例如，当注入离子用于形成屏蔽区时，可以通过倾斜角来调整二极管区和屏蔽区之间的重叠。
例如，屏蔽区可以被布置在距二极管区的竖直距离处。第一导电类型的半导体区可以布置在屏蔽区和二极管区之间，并且可以直接邻接沟槽接触结构。例如，第一导电类型的半导体区可以是漂移区的一部分和/或电流扩散（current spread）区的一部分。例如，第一导电的半导体区和沟槽接触结构可以形成Schottky接触。因此，接触沟槽不仅可以提供到屏蔽区和二极管区的电接触，例如欧姆接触，而且还可以虑及Schottky二极管到晶体管单元中的紧凑集成。
例如，本体区可以仅邻接沟槽栅极结构的第一和第二侧壁中的沟槽栅极结构的第一侧壁。第一侧壁可以与具有高电荷载流子迁移率的碳化硅半导体本体的晶面（crystalplane），例如{11-20}面或所谓的“a-面”重合（coincide）。
例如，沟槽栅极结构的底部与第一表面之间的第一竖直距离可以等于或大于二极管区的底部与第一表面之间的第三竖直距离。
例如，二极管区可以邻接沟槽接触结构的第一侧壁。替代地或附加地，二极管区可以邻接沟槽接触结构的第二侧壁。以下可能是可能的：二极管区填充沟槽接触结构和沟槽栅极结构之间的区，例如至少80%或至少90%或甚至全部。
例如，半导体器件还可以包括第一导电类型的电流扩散区。半导体器件还可以包括第一导电类型的漂移区。漂移区可以布置在电流扩散区和第一导电类型的半导体衬底之间和/或电流扩散区和第一导电类型的接触区之间。电流扩散区的掺杂浓度可以大于漂移区的掺杂浓度。漂移区中的平均净掺杂剂浓度的示例性值可以在从1015 cm-3到5×1016 cm-3的范围内。例如，电流扩散区中的平均净掺杂剂浓度可以是漂移区中的平均净掺杂剂浓度的例如3到1000倍的范围，或5到500倍的范围，或50到200倍。例如，电流扩散区的布置可以虑及面积特定（area-specific）的导通状态电阻RDS（on）的进一步减少。例如，电流扩散区可以通过在沟道端和漂移区之间扩散沟道电流来虑及改进器件的导通状态电阻。
例如，半导体器件可以包括至少两个沟槽接触结构。沟槽栅极结构可以沿着横向方向布置在两个沟槽接触结构中的第一个与两个沟槽接触结构中的第二个之间。例如，源极区和本体区和/或二极管区也可以被布置在两个沟槽接触结构之间。
例如，沟槽栅极结构与两个沟槽接触结构中的第一个之间的例如在第一表面处的第一横向距离可以小于沟槽栅极结构与两个沟槽接触结构中的第二个之间的第二横向距离。例如，源极区和本体区可以布置在沟槽栅极结构与沟槽接触结构中的第二个之间，并且二极管区可以布置在沟槽栅极结构与沟槽接触结构中的第一个之间。可以分别根据与关于二极管区和源极/本体区的功能要求相关联的目标器件参数来调整第一距离和第二距离。
例如，本体区可以被布置在距两个沟槽接触结构中的第二个的横向距离处。例如，这可以虑及在布置在源极区与两个沟槽接触结构中的第二个之间的第一表面的部分处电连接二极管区。
例如，源极区可以直接邻接两个沟槽接触结构中的第二个。例如，这可以虑及最小化横向晶体管单元尺寸，例如晶体管单元间距（pitch）。
应当理解，除非例如出于技术原因明确地或隐含地另外声明，例如通过比如“此后”之类的表述，否则在说明书或权利要求书中公开的多个动作、过程、操作、步骤或功能的公开不可以被解释为在具体顺序内。因此，多个动作或功能的公开将不将这些限制到特定的顺序，除非这样的动作或功能出于技术原因不可互换。此外，在一些示例中，单个动作、功能、过程、操作或步骤可以分别包括或可以被分成多个子动作、子功能、子过程、子操作或子步骤。除非明确排除，否则此类子动作可被包括在该单个动作的公开中并且是该单个动作的公开的一部分。
在上面的示例中描述的关于结构元件的示例性细节，例如材料、尺寸、功能或与其他结构元件的关系同样适用于下面进一步描述的方法和设备的示例，并且反之亦然。
制造半导体器件的方法的示例可以包括形成沟槽栅极结构，该沟槽栅极结构沿着竖直方向从第一表面延伸到碳化硅半导体本体中。该方法还可以包括形成从第一表面延伸到碳化硅半导体本体中的沟槽接触结构。该方法还可以包括形成第一导电类型的源极区和第二导电类型的本体区，二者邻接沟槽栅极结构的第一侧壁。该方法还可以包括形成邻接与本体区相对的沟槽栅极结构的第二侧壁的第二导电类型的二极管区。该方法还可以包括形成邻接沟槽接触结构的底部的第二导电类型的屏蔽区，其中屏蔽区可以被布置在距沟槽栅极结构的横向距离处。
例如，形成沟槽栅极结构可以包括形成沿着竖直方向从第一表面延伸到碳化硅半导体本体中的栅极沟槽。例如，形成沟槽接触结构可以包括形成沿着竖直方向从第一表面延伸到碳化硅半导体本体中的接触沟槽。栅极沟槽和接触沟槽可以同时形成。例如，这可以通过普通光刻掩模过程来虑及具有不同功能的结构元件的有成本效益的形成。
例如，可以通过穿过接触沟槽的底部的掺杂剂的至少一个离子注入而自对准到沟槽接触结构地形成屏蔽区。
例如，形成沟槽栅极结构可以包括在栅极沟槽中形成栅极电介质以及在栅极沟槽中形成栅电极。形成沟槽接触结构可以包括在接触沟槽中形成导电材料。栅极沟槽中的栅电极和接触沟槽中的导电材料可以同时形成。
上述示例可以是功率半导体器件的示例或者用于制造功率半导体器件的示例，例如碳化硅功率半导体器件。例如，功率半导体器件或功率半导体器件的电结构（例如，碳化硅器件的晶体管）可以具有如下击穿电压或阻塞电压（blocking voltage）：多于100 V（例如，200 V、300 V、400 V或500 V的击穿电压）或多于500 V（例如，600 V、5 700 V、800 V或1000 V的击穿电压）或多于1000 V（例如，1200 V、1500 V、1700 V、2000 V、3300 V或6500 V的击穿电压）。
可以组合以上和以下描述的示例和特征。
更多细节和方面结合上述或下述示例来提及。处理宽带隙半导体晶片可以包括对应于结合所提出的概念或以上或以下描述的一个或多个示例提及的一个或多个方面的一个或多个可选的附加特征。
连同先前描述的示例和附图中的一个或多个一起提及和描述的方面和特征也可以与其他示例中的一个或多个组合，以便替换其他示例的相同特征或者以便向其他示例附加地引入该特征。
所述方法可以应用于制造如关于以上示例中的任何示例或结合附图在下面描述的示例中的任何示例所描述的半导体器件。在所述方法的至少一些示例中，以下特征单独或组合地应用（如果适用）：
（i）形成源极区、本体区、电流扩散区、二极管区和屏蔽区中的至少一个可以包括至少一个掩蔽或未掩蔽的离子注入过程；
（ii）形成二极管区可以包括具有不同离子注入能量/离子注入剂量的两个或更多离子注入过程；
（iii）形成屏蔽区可以包括至少一个倾斜离子注入过程，用于调整与二极管区的重叠。
将理解，虽然上文和下文将方法描述为一系列步骤或事件，但是所描述的此类步骤或事件的顺序不应在限制意义上被解释。而是，一些步骤可以以不同的顺序发生和/或与除上文和下文描述的那些之外的其他步骤或事件同时发生。
关于以上示例描述的功能和结构细节将同样适用于图中所示的和以下进一步描述的示例性示例。
参考图1的示意性截面图，示出了半导体器件100的示例。
半导体器件100包括沟槽栅极结构102，其沿竖直方向y从第一表面104延伸到碳化硅半导体本体106中。沟槽栅极结构102包括栅极电介质1021和栅电极1022。
沟槽接触结构108沿竖直方向y从第一表面104延伸到碳化硅半导体本体106中。
n+掺杂源极区130和p掺杂本体区110邻接沟槽栅极结构102的第一侧壁112。n+掺杂源极区130和p掺杂本体区110电连接到第一负载电极L1，例如源电极。例如，第一负载电极L1可以在第一表面上方在布线区域中形成（图1中未示出）。例如，可以通过施加到栅电极1022的电压来控制靠近本体区110和栅极电介质1021之间的界面的沟道的导电性。
p掺杂二极管区114邻接与第一侧壁112相对的沟槽栅极结构102的第二侧壁116。p掺杂二极管区114可以在第一表面104处电连接例如到源电极，并且在接触沟槽结构108处电连接。
p掺杂屏蔽区118邻接沟槽接触结构108的底部120。p掺杂屏蔽区118可以自对准到沟槽接触结构108。屏蔽区118被布置在距沟槽栅极结构102的横向距离ld处。
在图1中所示的示例中，沟槽栅极结构102的底部122与第一表面104之间的第一竖直距离vd1等于沟槽接触结构108的底部120与第一表面104之间的第二竖直距离vd2。n掺杂漂移结构132邻接本体区110的底侧，并且在与第一表面104相对的第二表面处电连接到第二负载电极L2，例如漏电极。
参考图2的示意性截面图，示出了半导体器件100的另一示例。该示例基于图1的示例，但是更详细地进行了图示。
该半导体器件包括并联电连接的多个晶体管单元TC。
每个晶体管单元TC的沟槽栅极结构102包括栅极电介质1021和栅电极1022。栅电极1022包括栅电极衬里1023和栅电极填充物材料1024。每个晶体管单元TC的沟槽接触结构108包括接触衬里1081和接触填充物材料1082。例如，接触衬里1081和栅电极衬里1023可以同时形成。例如，接触填充物材料1082和栅电极填充物材料1024可以同时形成。电介质插塞134布置在沟槽栅极结构102上，并且使栅电极1022与第一表面104之上的源电极136电绝缘。源电极136在第一表面104处电连接到沟槽接触结构108、电连接到二极管区114、电连接到源极区130并且电连接到本体区110。n掺杂漂移结构132包括n掺杂漂移区1321、n掺杂缓冲区1322和n+掺杂衬底区1323。在一些其他示例中，漂移结构还可以包括布置在漂移区1321与本体区110之间的电流扩散区。还可以从漂移结构132省略衬底区1323。
在图2中所示的示例中，屏蔽区118与二极管区114合并。本体区110被布置在距相邻晶体管TC的沟槽接触结构108的横向距离处。源极区130也被布置在距相邻晶体管TC的沟槽接触结构108的横向距离处。例如，本体区110可以经由相邻晶体管单元TC的二极管区114电连接到源电极136。
参考图3的示意性截面图，示出了半导体器件100的另一示例。该示例基于图1的示例，但是更详细地进行图示。图3中所示的示例与图2中所示的示例的不同，不同之处在于，源极区130邻接相邻晶体管单元TC的接触沟槽结构108的第二侧壁128。例如，本体区110可以经由第一表面104电连接到源电极136（图3中未示出）和/或经由二极管区114和相邻晶体管单元TC的接触沟槽结构108电连接到源电极136。
参考图4的示意性截面图，示出了半导体器件100的另一示例。该示例基于图1的示例，但是更详细地进行图示。图4中所示的示例与图3中所示的示例的不同，不同之处在于，屏蔽区118被布置在距二极管区114的竖直距离处。例如，漂移区1321的一部分布置在屏蔽区118和二极管区114之间，并且直接邻接沟槽接触结构108，用于形成Schottky二极管SD到晶体管单元TC中的紧凑集成。
参考图5A至5K的示意性截面示出并描述了制造例如图1中所示的半导体器件之类的半导体器件的方法的示例。
参考图5A，例如通过至少一个层沉积过程在衬底区1323上形成缓冲区1322和漂移区1321。通过示例的方式，化学气相沉积（CVD）可以用于衬底区1323上的缓冲区1322和漂移区1321的外延生长。
参考图5B，例如通过至少一个掩蔽和/或未掩蔽的离子注入过程，可以在漂移区1321中形成本体区110。可选地，例如，可以通过至少一个另外的离子注入过程形成另外的区，例如电流扩散区。
参考图5C，使用第一掩模138通过至少一个离子注入过程形成源极区130。
参考图5D，使用第二掩模140通过至少一个离子注入过程形成二极管区108。
参考图5E，例如使用例如硬掩模之类的第三掩模146通过至少一个蚀刻过程，在第一表面104处形成栅极沟槽142和接触沟槽144。
参考图5F，使用填充并覆盖栅极沟槽142的第四掩模148，通过穿过接触沟槽144的底部的至少一个离子注入过程形成屏蔽区118。例如，倾斜离子注入可以虑及设置屏蔽区118和二极管区114之间的重叠。
参考图5G，去除第四掩模148并且在栅极沟槽142和在接触沟槽144中形成栅极电介质1021。
参考图5H，使用覆盖栅极沟槽142中的栅极电介质1021的第五掩模150，从接触沟槽144去除栅极电介质1021。
参考图5I，去除第五掩模150。栅电极衬里1023和接触衬里1081分别同时形成在栅极沟槽142中和接触沟槽144中。栅电极填充物材料1024和接触填充物材料1082分别同时形成在栅极沟槽142中和接触沟槽144中。
参考图5J，在栅极沟槽142和接触沟槽144之上形成层间电介质152。在层间电介质152上形成用于图案化层间电介质152的第六掩模154。
参考图5K，经由第六掩模154图案化层间电介质152。这导致电介质插塞134。源电极136形成在半导体本体106的第一表面104之上。
说明书和附图仅仅示出了本公开的原理。此外，本文中记载的所有示例主要明确地旨在仅用于说明性目的，以帮助读者理解本公开的原理和由（一个或多个）发明人发展本领域贡献的概念。记载本公开的原理、方面和示例以及其具体示例的本文中的所有阐述旨在涵盖其等同物。
虽然本文中已经示出和描述了具体实施例，但是本领域普通技术人员将理解，在不脱离本发明范围的情况下，多种替代和/或等同实现可以替代所示出和描述的具体实施例。本申请旨在覆盖本文中讨论的具体实施例的任何修改或变化。因此，本发明旨在仅由权利要求书和其等同物来限制。

Claims (17)

1.一种半导体器件（100），包括：
沟槽栅极结构（102），沿着竖直方向（y）从第一表面（104）延伸到碳化硅半导体本体（106）中；
沟槽接触结构（108），沿着竖直方向（y）从第一表面（104）延伸到碳化硅半导体本体（106）中，其中沟槽接触结构（108）被布置在第一表面（104）处距沟槽栅极结构（102）的横向距离处；
第一导电类型的源极区（130）和第二导电类型的本体区（110），邻接沟槽栅极结构（102）的第一侧壁（112）；
第二导电类型的二极管区（114），邻接与第一侧壁（112）相对的沟槽栅极结构（102）的第二侧壁（116）；以及
第二导电类型的屏蔽区（118），邻接沟槽接触结构（108）的底部（120），其中屏蔽区（118）被布置在距沟槽栅极结构（102）的横向距离（ld）处。
2.根据权利要求1所述的半导体器件（100），其中，沟槽栅极结构（102）的底部（122）与第一表面（104）之间的第一竖直距离（vd1）等于沟槽接触结构（108）的底部与第一表面（104）之间的第二竖直距离（vd2）。
3.根据前述权利要求中任一项所述的半导体器件（100），其中，沟槽接触结构（108）和屏蔽区（118）的组合关于竖直方向（y）是对称的。
4.根据前述权利要求中任一项所述的半导体器件（100），其中，二极管区（114）和屏蔽区（118）合并。
5.根据权利要求1至3中任一项所述的半导体器件（100），其中，屏蔽区（118）被布置在距二极管区（114）的竖直距离处，并且第一导电类型的半导体区被布置在屏蔽区（118）与二极管区（114）之间并且直接邻接沟槽接触结构（108）。
6.根据前述权利要求中任一项所述的半导体器件（100），其中，本体区（110）仅邻接沟槽栅极结构（102）的第一和第二侧壁（112，116）中的沟槽栅极结构（102）的第一侧壁（112）。
7.根据前述权利要求中任一项所述的半导体器件（100），其中，沟槽栅极结构（102）的底部（122）与第一表面（104）之间的第一竖直距离（vd1）等于或大于二极管区（114）的底部（124）与第一表面（104）之间的第三竖直距离（vd3）。
8.根据前述权利要求中任一项所述的半导体器件（100），其中，二极管区（114）邻接沟槽接触结构（108）的第一侧壁（126）和沟槽接触结构（108）的第二侧壁（128）。
9.根据前述权利要求中任一项所述的半导体器件（100），还包括：
第一导电类型的电流扩散区；
第一导电类型的漂移区，其中，漂移区被布置在电流扩散区和第一导电类型的半导体衬底之间和/或电流扩散区和第一导电类型的接触区之间，以及
电流扩散区的掺杂浓度大于漂移区的掺杂浓度。
10.根据前述权利要求中任一项所述的半导体器件（100），
其中，半导体器件（100）包括至少两个沟槽接触结构（108），其中，沟槽栅极结构（102）沿着横向方向（x）布置在两个沟槽接触结构（108）中的第一个与两个沟槽接触结构（108）中的第二个之间。
11.根据权利要求10所述的半导体器件（100），其中，沟槽栅极结构（102）与两个沟槽接触结构（108）中的第一个之间的第一横向距离小于沟槽栅极结构（102）与两个沟槽接触结构（108）中的第二个之间的第二横向距离。
12.根据两个前述权利要求中任一项所述的半导体器件（100），其中，本体区（110）被布置在距两个沟槽接触结构（108）中的第二个的横向距离处。
13.根据三个前述权利要求中任一项所述的半导体器件（100），其中，源极区（130）直接邻接两个沟槽接触结构（108）中的第二个。
14.一种制造半导体器件（100）的方法，所述方法包括：
形成沿着竖直方向（y）从第一表面（104）延伸到碳化硅半导体本体（106）中的沟槽栅极结构（102）；
形成从第一表面（104）延伸到碳化硅半导体本体（106）中的沟槽接触结构（108），其中沟槽接触结构（108）被布置在第一表面（104）处距沟槽栅极结构（102）的横向距离处；
形成第一导电类型的源极区（130）和第二导电类型的本体区（110），两者都邻接沟槽栅极结构（102）的第一侧壁（116）；
形成邻接与第一侧壁（116）相对的沟槽栅极结构（102）的第二侧壁（116）的第二导电类型的二极管区（114）；以及
形成邻接沟槽接触结构（108）的底部的第二导电类型的屏蔽区（118），其中屏蔽（118）区被布置在距沟槽栅极结构（102）的横向距离（ld）处。
15.根据权利要求14所述的方法，其中
形成沟槽栅极结构（102）包括形成沿着竖直方向（y）从第一表面（104）延伸到碳化硅半导体本体（106）中的栅极沟槽（142）；
形成沟槽接触结构（102）包括形成沿着竖直方向（y）从第一表面（104）延伸到碳化硅半导体本体（106）中的接触沟槽（144）；并且其中，
栅极沟槽（142）和接触沟槽（144）同时形成。
16.根据前述权利要求所述的方法，其中，
通过穿过接触沟槽（144）的底部的掺杂剂的至少一个离子注入，自对准到沟槽接触结构（108）地形成的屏蔽区（118）。
17.根据两个前述权利要求中任一项所述的方法，其中，
形成沟槽栅极结构（108）包括在栅极沟槽（142）中形成栅极电介质（1021）以及在栅极沟槽（142）中形成栅电极（1022）；
形成沟槽接触结构（108）包括在接触沟槽（144）中形成导电材料，并且其中，
栅极沟槽（142）中的栅电极（1022）和接触沟槽（144）中的导电材料同时形成。
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