JP6930549B2 - 電源装置及び電源装置の制御方法 - Google Patents

Description

本発明は、電源装置及び電源装置の制御方法に関する。
本出願は、２０１７年２月１３日出願の日本出願第２０１７−０２４０５５号に基づく優先権を主張し、前記日本出願に記載された全ての記載内容を援用するものである。

直流電圧を変換するＤＣ／ＤＣコンバータが産業用機器及び車載装置に用いられている。ＤＣ／ＤＣコンバータには、アクティブクランプ回路を備える絶縁型のＤＣ／ＤＣコンバータ（アクティブクランプ型のＤＣ／ＤＣコンバータ）がある。

アクティブクランプ型のＤＣ／ＤＣコンバータは、トランスの１次巻線と主スイッチング素子との直列回路が直流電源に接続され、１次巻線の両端にキャパシタと補助スイッチング素子とからなるアクティブクランプ回路が接続されている。２次巻線には、順方向の整流素子と逆方向の整流素子が接続されている。主スイッチング素子と補助スイッチング素子とを交互にオン／オフすることによって、トランスの磁化エネルギー及び漏れエネルギーをアクティブクランプ回路のキャパシタを介して循環させ、電源変換効率を向上させることができる（特許文献１参照）。

特開２００９−２９０９３２号公報

本開示の電源装置は、トランスと、該トランスの一次巻線に直列に接続された第１のスイッチング素子と、該第１のスイッチング素子に並列に接続された第１のキャパシタと、前記一次巻線に並列に接続された第２のスイッチング素子及び第２のキャパシタの直列回路と、前記トランスの二次巻線に直列に接続された第１の整流素子と、前記二次巻線及び第１の整流素子に対して並列に接続された第２の整流素子と、前記第１のスイッチング素子及び第２のスイッチング素子のオン／オフを制御する制御部とを備える電源装置であって、前記制御部は、前記第１のスイッチング素子をオンにし、前記第２のスイッチング素子をオフにして前記トランスを励磁する第１モードで動作させ、該第１モード後に、前記第１のスイッチング素子をオフにし、前記第２のスイッチング素子をオンにして前記トランスの励磁をリセットする第２モードで動作させ、該第２モード後に、前記第１のスイッチング素子及び第２のスイッチング素子を同時にオフにして前記トランス及び第１のキャパシタを共振させる第３モードで動作させ、該第３モードにて前記第２の整流素子に流れる、前記共振による共振電流、前記トランスの励磁電流及び負荷電流の合計の電流が０又は０付近の小さい値以下となるようにしてあり、前記制御部は、前記第２の整流素子に流れる前記電流が前記０又は０付近の小さい閾値以下となった場合に、前記第１のスイッチング素子をオンにして前記第１モードに移行する。

本開示の電源装置の制御方法は、トランスと、該トランスの一次巻線に直列に接続された第１のスイッチング素子と、該第１のスイッチング素子に並列に接続された第１のキャパシタと、前記一次巻線に並列に接続された第２のスイッチング素子及び第２のキャパシタの直列回路と、前記トランスの二次巻線に直列に接続された第１の整流素子と、前記二次巻線及び第１の整流素子に対して並列に接続された第２の整流素子と、前記第１のスイッチング素子及び第２のスイッチング素子のオン／オフを制御する制御部とを備える電源装置の制御方法であって、前記制御部は、前記第１のスイッチング素子をオンにし、前記第２のスイッチング素子をオフにして前記トランスを励磁する第１モードで動作させ、該第１モード後に、前記第１のスイッチング素子をオフにし、前記第２のスイッチング素子をオンにして前記トランスの励磁をリセットする第２モードで動作させ、該第２モード後に、前記第１のスイッチング素子及び第２のスイッチング素子を同時にオフにして前記トランス及び第１のキャパシタを共振させる第３モードで動作させ、該第３モードにて前記第２の整流素子に流れる、前記共振による共振電流、前記トランスの励磁電流及び負荷電流の合計の電流が０又は０付近の小さい値以下となるようにしてあり、前記制御部は、前記第２の整流素子に流れる前記電流が前記０又は０付近の小さい値以下となった場合に、前記第１のスイッチング素子をオンにして前記第１モードに移行する。

本実施の形態の電源装置の回路構成の第１例を示す説明図である。 本実施の形態の電源装置の動作状態Ｄ１の一例を示す説明図である。 本実施の形態の電源装置の動作状態Ｄ２の一例を示す説明図である。 本実施の形態の電源装置の動作状態Ｄ３の一例を示す説明図である。 本実施の形態の電源装置の動作状態Ｄ４の一例を示す説明図である。 本実施の形態の電源装置の動作状態Ｄ５の一例を示す説明図である。 本実施の形態の電源装置の動作状態Ｄ６の一例を示す説明図である。 本実施の形態の電源装置の動作状態Ｄ７の一例を示す説明図である。 本実施の形態の電源装置の動作状態Ｄ８の一例を示す説明図である。 本実施の形態の電源装置の動作状態での各部の波形の一例を示す説明図である。 比較例としでの電源装置の動作状態での各部の波形の一例を示す説明図である。 本実施の形態の電源装置の制御方法の処理手順の一例を示すフローチャートである。 本実施の形態の電源装置の回路構成の第２例を示す説明図である。 本実施の形態の電源装置の回路構成の第３例を示す説明図である。 本実施の形態の電源装置のＦＥＴのスイッチング状態の一例を示すタイムチャートである。 本実施の形態の電源装置の負荷電流によるデッドタイムの最適値の一例を示す説明図である。 本実施の形態の電源装置のデッドタイムと負荷電流との対応関係を示す説明図である。 本実施の形態の電源装置のデッドタイムの調整方法の一例を示す説明図である。

［本開示が解決しようとする課題］
しかし、特許文献１のような従来のアクティブクランプ型のＤＣ／ＤＣコンバータでは、整流素子に順方向電流が流れている状態で主スイッチング素子がオンするので、整流素子に逆電圧がかかる。整流素子には、順方向電流に比例した電荷が蓄積されているので、逆電圧が印加されると、蓄積した電荷による逆電流が流れ、逆電流の変化によって急峻な逆起電力が生じ、整流素子の破損やノイズの原因となる。

そこで、本開示は、急峻な逆起電力の発生を抑制することができる電源装置及び電源装置の制御方法を提供することを目的とする。
［本開示の効果］

本開示によれば、急峻な逆起電力の発生を抑制することができる。

［本願発明の実施形態の説明］
本開示の電源装置は、トランスと、該トランスの一次巻線に直列に接続された第１のスイッチング素子と、該第１のスイッチング素子に並列に接続された第１のキャパシタと、前記一次巻線に並列に接続された第２のスイッチング素子及び第２のキャパシタの直列回路と、前記トランスの二次巻線に直列に接続された第１の整流素子と、前記二次巻線及び第１の整流素子に対して並列に接続された第２の整流素子と、前記第１のスイッチング素子及び第２のスイッチング素子のオン／オフを制御する制御部とを備える電源装置であって、前記制御部は、前記第１のスイッチング素子をオンにし、前記第２のスイッチング素子をオフにして前記トランスを励磁する第１モードで動作させ、該第１モード後に、前記第１のスイッチング素子をオフにし、前記第２のスイッチング素子をオンにして前記トランスの励磁をリセットする第２モードで動作させ、該第２モード後に、前記第１のスイッチング素子及び第２のスイッチング素子を同時にオフにして前記トランス及び第１のキャパシタを共振させる第３モードで動作させ、該第３モードにて前記共振により前記第２の整流素子に流れる電流が所定の閾値以下となるようにしてあり、前記制御部は、前記第２の整流素子に流れる電流が前記閾値以下となった場合に、前記第１のスイッチング素子をオンにして前記第１モードに移行する。

本開示の電源装置の制御方法は、トランスと、該トランスの一次巻線に直列に接続された第１のスイッチング素子と、該第１のスイッチング素子に並列に接続された第１のキャパシタと、前記一次巻線に並列に接続された第２のスイッチング素子及び第２のキャパシタの直列回路と、前記トランスの二次巻線に直列に接続された第１の整流素子と、前記二次巻線及び第１の整流素子に対して並列に接続された第２の整流素子と、前記第１のスイッチング素子及び第２のスイッチング素子のオン／オフを制御する制御部とを備える電源装置の制御方法であって、前記制御部は、前記第１のスイッチング素子をオンにし、前記第２のスイッチング素子をオフにして前記トランスを励磁する第１モードで動作させ、該第１モード後に、前記第１のスイッチング素子をオフにし、前記第２のスイッチング素子をオンにして前記トランスの励磁をリセットする第２モードで動作させ、該第２モード後に、前記第１のスイッチング素子及び第２のスイッチング素子を同時にオフにして前記トランス及び第１のキャパシタを共振させる第３モードで動作させ、該第３モードにて前記共振により前記第２の整流素子に流れる電流が所定の閾値以下となるようにしてあり、前記制御部は、前記第２の整流素子に流れる電流が前記閾値以下となった場合に、前記第１のスイッチング素子をオンにして前記第１モードに移行する。

制御部は、第１のスイッチング素子をオンにし、第２のスイッチング素子をオフにしてトランスを励磁する第１モードで動作させる。トランスの１次巻線には、入力側の電源電圧が印加され、第１の整流素子が導通して出力側へ所定の電圧が出力される。トランスの励磁電流は増加する。

制御部は、第１モード後に、第１のスイッチング素子をオフにし、第２のスイッチング素子をオンにしてトランスの励磁をリセットする第２モードで動作させる。なお、第２モードの開始時点では、トランスの電圧が負になり、第１の整流素子は逆バイアスとなり、負荷電流は第２の整流素子を介して流れている。第２のスイッチング素子と第２のキャパシタの直列回路は、いわゆるアクティブクランプ回路を構成する。第２のスイッチング素子をオンにすることにより、第２のキャパシタの電圧がトランスに逆方向に印加され、トランスの励磁電流は減少する。また、第２のキャパシタに蓄えられたエネルギーが放出され、トランスの漏れインダクタンスにエネルギーが蓄積される。

制御部は、第２モード後に、第１のスイッチング素子及び第２のスイッチング素子を同時にオフにしてトランス及び第１のキャパシタを共振させる第３モードで動作させる。共振により、第２の整流素子に流れる電流も共振し、一旦減少し始める。一方、共振によりトランスの電圧が正になると、第１の整流素子が順バイアスとなり、第１の整流素子に電流が流れ、第１の整流素子の電流は共振により一旦増加し始める。

第３モードにて共振により第２の整流素子に流れる電流が所定の閾値以下となるようにしてある。所定の閾値は、例えば、０Ａでもよく、０Ａ付近の小さい値でもよい。すなわち、第２の整流素子に流れる電流が共振により一旦減少し始めたときに、その電流が０Ａ又は０Ａ付近まで減少するようにしてある。具体的には、共振電流が０Ａ程度になるようにトランスの励磁インダクタンスを小さくすればよい。

制御部は、第２の整流素子に流れる電流が閾値以下となった場合に、第１のスイッチング素子をオンにして第１モードに移行する。第１のスイッチング素子をオンにすると、第１の整流素子の電位が第１のキャパシタの電圧に相当する電圧だけ低下し、第２の整流素子に逆電圧がかかる（逆バイアスとなる）。第２の整流素子に逆電圧がかかる時点では、第２の整流素子に流れる電流が閾値以下となっているので、逆回復電流の発生を抑制することができ、急峻な逆起電力の発生を抑制することができる。

本開示の電源装置は、２×Ｉｍ×ｎ≒Ｉｍａｘという式を充足する。ここで、トランスの一次巻線と二次巻線との巻線比をｎ：１とし、最大負荷電流をＩｍａｘとし、第３モードに遷移した際のトランスの励磁電流をＩｍとする。

第３モードでは、第２の整流素子には、負荷に流れる負荷電流（Ｉｌ）、トランスの励磁電流（Ｉｍ）、トランス（トランスの漏れインダクタンス）及び第１のキャパシタの共振による共振電流（Ｉｒ）が流れる。負荷電流Ｉｌは、例えば、出力側のチョークコイル等のインダクタンスを比較的大きくすることにより、一定の値となる。励磁電流Ｉｍは、デッドタイム（第１のスイッチング素子及び第２のスイッチング素子の両方がオフの期間）において、励磁インダクタンスに印加される電圧がほぼゼロであるため、変化しない。共振電流Ｉｒは、共振の開始タイミングでは、励磁電流Ｉｍと同じ値となり（ただし、電流の向きは逆）、励磁電流Ｉｍとの間で相殺され、第２の整流素子には負荷電流と同じ大きさの電流が流れる。トランスの一次巻線と二次巻線との巻線比をｎ：１とすると、ｎ（Ｉｒ−Ｉｍ）＋Ｉｌ≒０という関係が成立する。共振電流Ｉｒが、負荷電流を最も打ち消す向きに大きくなるのは、Ｉｒ＝−Ｉｍのときであることを考慮して、最大負荷条件にて、なるべく小さいＩｍで当該関係が成立するための条件は、ｎ（−Ｉｍ−Ｉｍ）＋Ｉｍａｘ≒０となる。励磁電流Ｉｍを小さくすることで、スイッチング素子の損失を低減することができる。

本開示の電源装置は、前記トランスの励磁インダクタンスに基づいて前記第２の整流素子に流れる電流を前記閾値以下とする。

トランスの励磁インダクタンスに基づいて第２の整流素子に流れる電流が閾値以下となるようにしてある。トランスの励磁インダクタンスを小さくすると、共振電流の振幅は大きくなるという特性を利用する。すなわち、トランスの励磁インダクタンスを小さくすると、第２の整流素子に流れていた電流が共振により減少し始めるときに、その電流が閾値以下まで減少するように、振幅を大きくすることができる。これにより、特段の部品を追加することなく、トランスの励磁インダクタンスを調整することにより、急峻な逆起電力の発生を抑制することができる。

本開示の電源装置において、前記第２の整流素子は、同期整流素子を含む。

第２の整流素子は、同期整流素子を含む。同期整流素子は、例えば、ＦＥＴを用いることができる。同期整流は、必要なタイミングでＦＥＴをオン／オフして整流動作をさせる整流方式である。ＦＥＴなどの同期整流素子は、ダイオードに比べて順方向電圧が小さいので、損失を低減することができる。しかし、ＦＥＴのボディダイオードにより逆回復電流が大きくなる傾向がある。

上述の構成により、第２の整流素子に逆電圧がかかる時点では、第２の整流素子に流れる電流が閾値以下となっているので、逆回復電流の発生を抑制することができ、整流動作時の損失を低減することができるとともに、急峻な逆起電力の発生を抑制することができる。

［本願発明の実施形態の詳細］
以下、本発明の実施の形態を図面に基づいて説明する。図１は本実施の形態の電源装置１００の回路構成の第１例を示す説明図である。本実施の形態の電源装置１００は、入力側の端子Ａ及びＢ、出力側の端子Ｃ及びＤを備え、入力側の端子Ａ及びＢには、直流電源（不図示）が接続され、出力側の端子Ｃ及びＤには負荷が接続される。電源装置１００は、例えば、降圧変換装置である。

電源装置１００は、トランス３０、第１のスイッチング素子としてのＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor、以下、「ＦＥＴ」と称する）１１、第１のキャパシタとしてのキャパシタ２１、第２のスイッチング素子としてのＦＥＴ１２、第２のキャパシタとしてのキャパシタ２２、第１の整流素子としてのダイオード４１、第２の整流素子としてのダイオード４２、キャパシタ２４、インダクタ６１（出力側のチョークコイル）、及びＦＥＴ１１、ＦＥＴ１２のオン／オフを制御する制御部５０などを備える。ＦＥＴ１１、ＦＥＴ１２は、それぞれボディダイオードを有する。

端子Ａには、トランス３０の１次巻線３１の一端が接続されている。１次巻線３１の他端には、ＦＥＴ１１のドレインが接続されている。ＦＥＴ１１のソースは、端子Ｂに接続されている。ＦＥＴ１１のドレイン・ソース間には、キャパシタ２１（共振用のキャパシタ）が接続されている。

１次巻線３１の両端には、ＦＥＴ１２とキャパシタ２２との直列回路が接続されている。ＦＥＴ１２とキャパシタ２２との直列回路は、アクティブクランプ回路を構成する。

図１の例では、１次巻線３１の一端にキャパシタ２２の一端が接続され、キャパシタ２２の他端にはＦＥＴ１２のドレインが接続されている。ＦＥＴ１２のソースは、１次巻線３１の他端に接続されている。

トランス３０の２次巻線３２の一端にはダイオード４１のカソードが接続され、ダイオード４１のアノードは端子Ｄ（接地レベル）に接続されている。２次巻線３２の他端には、ダイオード４２のカソード及びインダクタ６１の一端が接続されている。ダイオード４２のアノードは、ダイオード４１のアノードに接続されている。なお、図１の例では、ダイオード４１、ダイオード４２それぞれのアノード同士が接続された構成となっているが、これに限定されるものではなく、ダイオード４１、ダイオード４２それぞれのカソード同士が接続された構成にしてもよい。

インダクタ６１の他端は端子Ｃに接続されている。端子Ｃ及びＤ間にはキャパシタ２４が接続されている。制御部５０は、ＦＥＴ１１、ＦＥＴ１２のゲートへゲート電圧を出力する。

次に、本実施の形態の電源装置１００の動作について説明する。便宜上、電源装置１００の動作状態を状態Ｄ１からＤ８に分けて説明する。

図２は本実施の形態の電源装置１００の動作状態Ｄ１の一例を示す説明図である。動作状態Ｄ１では、制御部５０は、ＦＥＴ１１をオンにし、ＦＥＴ１２をオフにする。動作状態Ｄ１は第１モードに対応する。動作状態Ｄ１では、トランス３０の励磁電流が増加し、トランス３０を励磁する。トランス３０の１次巻線には、入力側の電源電圧が印加され、１次巻線の電圧は正となる。２次巻線の電圧も正となり、ダイオード４１が導通して出力側へ所定の電圧、電流が出力される。トランス３０の励磁電流は増加する。図中、符号Ｌｍはトランス３０の励磁インダクタンスを表し、Ｌｓは漏れインダクタンスを表す。なお、便宜上、図において、１次巻線及び２次巻線の下端に対して上端の電位が高い場合を正の電圧とする。

図３は本実施の形態の電源装置１００の動作状態Ｄ２の一例を示す説明図である。動作状態Ｄ２では、制御部５０は、ＦＥＴ１１をオフにし、ＦＥＴ１２はオフのままである。ＦＥＴ１１をオフにすることにより、キャパシタＣｓ（２１）が充電される。なお、キャパシタ２１が共振用のキャパシタであることを表すため、キャパシタ２１をキャパシタＣｓとも称する。キャパシタＣｓの充電に伴ってトランス３０（１次巻線及び２次巻線）の電圧は減少する。

図４は本実施の形態の電源装置１００の動作状態Ｄ３の一例を示す説明図である。動作状態Ｄ３では、ＦＥＴ１１及びＦＥＴ１２はオフのままである。トランス３０の電圧が減少し、負になると、ダイオード４１は逆バイアスとなり、非導通となる。ダイオード４１に流れていた負荷電流はダイオード４２を介して流れるようになる。

図５は本実施の形態の電源装置１００の動作状態Ｄ４の一例を示す説明図である。動作状態Ｄ４では、キャパシタＣｓが所定電圧まで充電されると、ＦＥＴ１２のボディダイオードが順バイアスとなり、キャパシタＣｓを流れていた励磁電流は、ＦＥＴ１２のボディダイオードを介して流れる。このとき、制御部５０は、ＦＥＴ１２をオンにする。ＦＥＴ１２がオンになると、トランス３０には、キャパシタ２２の電圧が逆方向（負の電圧の方向）に印加され、トランス３０の励磁電流は減少し、トランス３０の励磁をリセットする状態に移行する。動作状態Ｄ４において、ＦＥＴ１２がオンされると、第２モードに対応することになる。

図６は本実施の形態の電源装置１００の動作状態Ｄ５の一例を示す説明図である。動作状態Ｄ５では、ＦＥＴ１２がオンであり、ＦＥＴ１１がオフである。動作状態Ｄ５は第２モードに対応する。動作状態Ｄ５では、トランス３０の励磁電流が逆転し（負になる、電流方向が逆になる）、キャパシタ２２に蓄えられたエネルギーが放出され、トランス３０の漏れインダクタンスＬｓにエネルギーが蓄積される。

図７は本実施の形態の電源装置１００の動作状態Ｄ６の一例を示す説明図である。動作状態Ｄ６では、制御部５０は、ＦＥＴ１２をオフにし、ＦＥＴ１１はオフのままである。動作状態Ｄ６及び後述の動作状態Ｄ７は第３モードに対応し、動作状態Ｄ１（ＦＥＴ１１がオンになる）に移行する前の、ＦＥＴ１１及びＦＥＴ１２を同時にオフにするデッドタイム（休止期間）に相当する。動作状態Ｄ６では、トランス３０（より具体的には、漏れインダクタンスＬｓと励磁インダクタンスＬｍとの和）及び共振用のキャパシタＣｓによる共振が発生する。キャパシタＣｓの電荷が放電され、キャパシタＣｓの電圧が入力電圧以下になると、ダイオード４１が順バイアスとなり、ダイオード４１に電流が流れ動作状態Ｄ７に移行する。

図８は本実施の形態の電源装置１００の動作状態Ｄ７の一例を示す説明図である。動作状態Ｄ７では、ＦＥＴ１１、ＦＥＴ１２はオフのままである。動作状態Ｄ７では、トランス３０（より具体的には、漏れインダクタンスＬｓ）及びキャパシタＣｓによる共振が発生する。

動作状態Ｄ７では、ダイード４２には、負荷に流れる負荷電流Ｉｌ（図中、実線で示す）、トランス３０の励磁電流Ｉｍ（図中、破線で示す）、トランス３０（トランス３０の漏れインダクタンスＬｓ）及びキャパシタＣｓの共振による共振電流Ｉｒ（図中、一点鎖線で示す）が流れる。なお、図８では、便宜上、トランス３０の巻線比を１：１として説明するが、トランス３０の巻線比は１：１に限定されない。

負荷電流Ｉｌは、ダイオード４２、インダクタ６１（出力側のチョークコイルとも称する）、負荷の閉ループを流れる。負荷電流Ｉｌは、例えば、インダクタ６１のインダクタンスを比較的大きくすることにより、一定の値となる。

励磁電流Ｉｍは、トランス３０、ダイオード４２、４１の閉ループを流れる。励磁電流Ｉｍは、デッドタイム（ＦＥＴ１１及びＦＥＴ１２が同時にオフの期間）において、励磁インダクタンスＬｍに印加される電圧がほぼゼロであるため、動作状態Ｄ７においては電流値が変化せず、動作状態Ｄ６が終了した時点の電流値Ｉｍが維持される。

共振電流Ｉｒは、トランス３０の漏れインダクタンスＬｓ及びキャパシタＣｓの共振による電流であり、式（１）で表すことができる。式（１）において、ｔは時間であり、漏れインダクタンスＬｓ及びキャパシタＣｓによる共振の開始時点（動作状態Ｄ７に移行した時点）をｔ＝０とする。

式（１）から分かるように、動作状態Ｄ７に移行した時点（ｔ＝０）においては、共振電流Ｉｒ＝励磁電流Ｉｍとなる。ただし、図示しているように、共振電流Ｉｒと励磁電流Ｉｍとの電流の向きは逆である。すなわち、動作状態Ｄ７の開始タイミングでは、共振電流Ｉｒは、励磁電流Ｉｍと同じ値となり（ただし、電流の向きは逆）、励磁電流Ｉｍとの間で相殺され、ダイオード４２には負荷電流Ｉｌと同じ大きさの電流が流れる。

励磁電流Ｉｍが、十分大きいと見なせる場合、式（２）が成立する。漏れインダクタンスＬｓ及びキャパシタＣｓによる共振が進むにつれて、共振電流Ｉｒは、一旦減少する。すなわち、共振電流Ｉｒは、負荷電流Ｉｌを相殺する方向に減少し、ダイオード４２に流れる電流は、共振が進むにつれて閾値に向かって減少する。一方、ダイオード４１の電流は共振が進むにつれて増加する。

なお、共振周波数ｆは、１／{２×π×√（Ｌｓ×Ｃｓ）} という式で求めることができる。

本実施の形態の電源装置１００では、動作状態Ｄ７において、共振によりダイオード４２に流れる電流が所定の閾値以下となるようにしてある。所定の閾値は、例えば、０Ａでもよく、０Ａ付近の小さい値でもよい。すなわち、ダイオード４２に流れる電流が共振により一旦減少し始めたときに、その電流が０Ａ又は０Ａ付近まで減少するようにしてある。具体的には、共振電流が０Ａ程度になるようにトランス３０の励磁インダクタンスＬｍを小さくすればよい。ダイオード４２に流れる電流が閾値以下となったときに、制御部５０は、ＦＥＴ１１をオンにする。これにより、後述の動作状態Ｄ８に移行する。

上述の動作状態Ｄ７の説明では、便宜上、トランス３０の巻線比を１：１として説明したが、トランス３０の巻線比がｎ：１の場合には、トランス３０の１次側と２次側とで、電圧を１／ｎ倍とし、電流をｎ倍とすればよい。

トランス３０の巻線比がｎ：１の場合を考慮して、負荷電流Ｉｌが最大負荷電流Ｉｍａｘ（最大負荷条件）となるときに、式（２）が成立する条件を求める。式（１）において、共振電流Ｉｒが最も負荷電流Ｉｌを打ち消す向きに大きくなるので、時間ｔが、式（３）を満たすときである。そのときの共振電流Ｉｒの値は、−Ｉｍである。

なお、励磁電流Ｉｍが大きくなると、ＦＥＴ１１、１２の導通損失が大きくなるので、励磁電流Ｉｍが、なるべく小さい値で式（２）が成立することが望ましい。トランス３０の巻線比ｎを考慮し、なるべく小さい励磁電流Ｉｍで式（２）が成立するための条件は、式（４）で表すことができる。なお、式（４）では、便宜上、インダクタ６１（出力側のチョークコイル）のインダクタが十分大きく、リップル電流がゼロとしているが、インダクタ６１のインダクタが小さい場合には、リップルを考慮した値に置き換えればよい。

図９は本実施の形態の電源装置１００の動作状態Ｄ８の一例を示す説明図である。動作状態Ｄ８では、ＦＥＴ１１をオンにすると、トランス３０の電圧が、キャパシタＣｓの電圧に相当する電圧だけ低下する。このため、順バイアスされているダイオード４１のカソードの電位が下がることによって、ダイオード４２のアノードの電位が下がり、ダイオード４２に逆電圧がかかる（逆バイアスとなる）。ダイオード４２に逆電圧がかかる時点では、ダイオード４２に流れる電流が閾値以下となっているので、逆回復電流の発生を抑制することができ、急峻な逆起電力の発生を抑制することができる。

トランス３０の励磁インダクタンスＬｍに基づいてダイオード４２に流れる電流が閾値以下となるようにしてある。トランス３０の励磁インダクタンスＬｍを小さくすると、共振電流の振幅は大きくなるという特性を利用する。すなわち、トランス３０の励磁インダクタンスＬｍを小さくすると、ダイオード４２に流れていた電流が共振により減少し始めるときに、その電流が閾値以下まで減少するように、振幅を大きくすることができる。これにより、特段の部品を追加することなく、トランス３０の励磁インダクタンスＬｍを調整することにより、急峻な逆起電力の発生を抑制することができる。

励磁インダクタンスＬｍの値は、計算によって算出してもよく、あるいは実測又はシミュレーション等によって求めてもよい。

ダイオード４２に流れる電流が閾値以下となるタイミングは、例えば、ダイオード４２の電流値、共振周波数ｆなどに基づいて求めることができる。

図１０は本実施の形態の電源装置１００の動作状態での各部の波形の一例を示す説明図である。図１０において、横軸は時間を示す。図１０における波形は、上から順番に、ＦＥＴ１２のゲート電圧、ダイオード４２の電流、ダイオード４２の電流、ＦＥＴ１１のゲート電圧、及びダイオード４２の電圧を示す。

動作状態Ｄ５では、ＦＥＴ１２がオンであり、ＦＥＴ１１はオフである。ダイオード４２は順バイアスされ、ダイオード４２の電圧は順方向電圧となっている。ダイオード４２には負荷電流が流れている。ダイオード４１は逆バイアスされ、電流は流れていない。

動作状態Ｄ５において、ＦＥＴ１２がオンからオフになることによって動作状態Ｄ６に移行する。動作状態Ｄ６では、トランス３０（より具体的には、漏れインダクタンスＬｓと励磁インダクタンスＬｍとの和）及び共振用のキャパシタＣｓによる共振が発生する。

動作状態Ｄ６の後に動作状態Ｄ７となる。動作状態Ｄ７では、共振により、ダイオード４２に流れる電流も共振し、一旦減少し始める。一方、共振によりトランス３０の電圧が正になると、ダイオード４１が順バイアスとなり、ダイオード４１に電流が流れ、ダイオード４１の電流は共振により一旦増加し始める。

動作状態Ｄ７において、ダイオード４２に流れる電流が閾値以下となった場合に、ＦＥＴ１１をオンにすると、動作状態Ｄ８に移行する。ダイオード４２に流れる電流が閾値以下になったときにＦＥＴ１１をオンにするので、ＦＥＴ１１をオンにすることによってダイオード４２に逆バイアスがかかったときに流れている順方向電流が極めて少ないので、逆回復電流（図１０において、動作状態Ｄ７からＤ８へ移行するときの負方向の電流）の発生を抑制することができる。これによって、ダイオード４２に発生する起電力（ダイオード４２のアノードに対するカソードの電位）を抑制することができる。図１０に示すように、動作状態Ｄ７からＤ８へ移行するときのダイオード４２の電圧の変動は比較的小さいことがわかる。

図１１は比較例としての電源装置の動作状態での各部の波形の一例を示す説明図である。比較例は、共振によりダイオード４２に流れる電流が所定の閾値以下となるようにしていない場合を示す。動作状態Ｄ５は、図１０の場合と同様である。

動作状態Ｄ５において、ＦＥＴ１２がオンからオフになることによって動作状態Ｄ６に移行する。動作状態Ｄ６では、トランス３０（より具体的には、漏れインダクタンスＬｓと励磁インダクタンスＬｍとの和）及び共振用のキャパシタＣｓによる共振が発生する。

動作状態Ｄ６の後に動作状態Ｄ７となる。動作状態Ｄ７では、共振により、ダイオード４２に流れる電流は共振しながら徐々に減少する。一方、ダイオード４１に流れる電流は共振しながら徐々に増加する。

動作状態Ｄ７の終了時点（すなわち、動作状態Ｄ８の開始時点）において、ＦＥＴ１１をオンにすると、ＦＥＴ１１がオンした時点ではダイオード４２には順方向電流が流れている。このため、ダイオード４２には、順方向電流に比例する電荷が蓄積されている。このため、ダイオード４２の逆回復電流が大きくなり（図１１において、動作状態Ｄ７から動作状態Ｄ８へ移行するときの負方向の電流）、結果としてダイオード４２の逆起電力が非常に大きくなる。図１１に示すように、動作状態Ｄ７から動作状態Ｄ８へ移行するときのダイオード４２の電圧の変動は急峻となり、そのピーク電圧も非常に大きいことがわかる。

一方、上述のように、本実施の形態の電源装置１００では、共振によってダイオード４２に流れる電流の振幅を大きくして、電流が所定の閾値以下になるようにし、この電流が閾値以下になったタイミングでＦＥＴ１１をオンにするので、ＦＥＴ１１をオンにすることによってダイオード４２が逆バイアスとなっても、逆回復電流を小さくすることができ、結果としてサージ電圧の発生を抑制することができる。

図１２は本実施の形態の電源装置１００の制御方法の処理手順の一例を示すフローチャートである。制御部５０は、ＦＥＴ１１をオンにし、ＦＥＴ１２をオフにし（Ｓ１１）、トランス３０を励磁し（Ｓ１２）、電源装置１００を動作状態Ｄ１にする。

制御部５０は、ＦＥＴ１１をオフにし（Ｓ１３）、電源装置１００を動作状態Ｄ１から動作状態Ｄ２に移行させ、キャパシタＣｓ（２１）を充電する。その後、電源装置１００を動作状態Ｄ３、Ｄ４にする。

制御部５０は、ＦＥＴ１２のボディダイオードが順バイアスになったタイミングでＦＥＴ１２をオンにし（Ｓ１４）、電源装置１００を動作状態Ｄ５に移行させる。制御部５０は、アクティブクランプ回路のキャパシタ２２に蓄積されたエネルギーを放出し、漏れインダクタンスＬｓにエネルギーを蓄積する（Ｓ１５）。

制御部５０は、ＦＥＴ１２をオフにし（Ｓ１６）、電源装置１００を動作状態Ｄ６に移行させる。制御部５０は、漏れインダクタンスＬｓと共振用のキャパシタＣｓとによって共振を発生させる（Ｓ１７）。その後、電源装置１００を動作状態Ｄ７に移行させる。ダイオード４２に流れる電流は、共振により０Ａに向かって減少する。

制御部５０は、ダイオード４２に流れる電流が閾値以下であるか否かを判定する（Ｓ１８）。なお、ダイオード４２に流れる電流が閾値以下となるタイミングを予め求めておき、そのタイミングになったか否かで判定することもできる。

ダイオード４２に流れる電流が閾値以下でない場合（Ｓ１８でＮＯ）、制御部５０は、ステップＳ１８の処理を続け、ダイオード４２に流れる電流が閾値以下である場合（Ｓ１８でＹＥＳ）、ＦＥＴ１１をオンにし（Ｓ１９）、電源装置１００を動作状態Ｄ８に移行させる。

制御部５０は、処理を終了するか否かを判定し（Ｓ２０）、処理を終了しないと判定した場合（Ｓ２０でＮＯ）、ステップＳ１２以降の処理を続け、処理を終了すると判定した場合（Ｓ２０でＹＥＳ）、処理を終了する。

本実施の形態の電源装置１００の制御方法は、制御部５０を、例えば、ＣＰＵ（プロセッサ）、ＲＡＭ（メモリ）などで構成し、図１２に示すような、各処理の手順を定めたコンピュータプログラムをＲＡＭ（メモリ）にロードし、コンピュータプログラムをＣＰＵ（プロセッサ）で実行することにより、コンピュータ上で電源装置５０の制御方法を実現することができる。

図１３は本実施の形態の電源装置１００の回路構成の第２例を示す説明図である。図１に示す第１例との相違点は、ダイオード４１、４２に代えて、同期整流素子としてのＦＥＴ１３、１４を備える点である。すなわち、第２例では、トランス３０の２次巻線３２の一端にはＦＥＴ１３のドレインが接続され、ＦＥＴ１３のソースは端子Ｄ（接地レベル）に接続されている。２次巻線３２の他端には、ＦＥＴ１４のドレインが接続されている。ＦＥＴ１４のソースは、ＦＥＴ１３のソースに接続されている。

制御部５０は、ＦＥＴ１３、ＦＥＴ１４のゲートにゲート電圧を出力し、ＦＥＴ１３、ＦＥＴ１４のオン／オフを制御する。制御部５０は、必要なタイミングでＦＥＴ１３、ＦＥＴ１４をオン／オフして同期整流動作をさせる。

ＦＥＴなどの同期整流素子は、ダイオードに比べて順方向電圧が小さいので、損失を低減することができる。しかし、ＦＥＴのボディダイオードにより逆回復電流が大きくなる傾向がある。

しかし、本実施の形態によれば、ＦＥＴ１４に逆電圧がかかる時点では、ＦＥＴ１４に流れる電流が閾値以下となっているので、逆回復電流の発生を抑制することができ、整流動作時の損失を低減することができるとともに、急峻な逆起電力の発生を抑制することができる。

図１４は本実施の形態の電源装置１００の回路構成の第３例を示す説明図である。図１に示す第１例との相違点は、電源装置１００の負荷電流を検出する電流検出部７０を備え、制御部５０は、デッドタイム調整部５１、算出部５２などを備える点である。第３例では、電流検出部７０で検出した負荷電流に応じて、制御部５０（デッドタイム調整部５１）は、ＦＥＴ１２のオフ時点からＦＥＴ１１のオン時点までの時間を示すデッドタイムを調整する。なお、第３例は、図１３に示す第２例においても適用することができる。以下、詳細に説明する。

図１５は本実施の形態の電源装置１００のＦＥＴ１１、１２のスイッチング状態の一例を示すタイムチャートである。図１５に例示するタイムチャートは、前述の第１例及び第２例の説明によって明らかであるが、便宜上、改めて記述することにする。図１５に示すように、ＦＥＴ１２のオン時間をＴ１２とし、ＦＥＴ１１のオン時間をＴ１１とし、ＦＥＴ１２のオフ時点からＦＥＴ１１のオン時点までデッドタイムをＴｄ１とし、ＦＥＴ１１のオフ時点からＦＥＴ１２のオン時点までデッドタイムをＴｄ２とすると、Ｔ１２＋Ｔ１１＋Ｔｄ１＋Ｔｄ２＝Ｔとなる。ＴはＦＥＴ１２のスイッチング周期となる。なお、周期Ｔは一定である。また、ＦＥＴ１１のオン時間Ｔ１１も電源装置１００の定格入力電圧が変わらない場合には一定とすることができる。本実施の形態において、注目すべきデッドタイムは、動作状態Ｄ６及びＤ７の期間であり、Ｔｄ１である。

図１６は本実施の形態の電源装置１００の負荷電流によるデッドタイムの最適値の一例を示す説明図である。ＦＥＴ１２のオフ時点からＦＥＴ１１のオン時点までデッドタイムＴｄ１の期間（動作状態Ｄ６及びＤ７）では、図１１に例示したように、ダイオード４２に流れる電流は、共振により減少した後、増減を繰り返す。この場合、図１６に示すように、負荷電流が比較的大きい場合には、ダイオード４２に流れる電流が０Ａ付近になるまでの時間が比較的長くなる。一方、負荷電流が比較的小さい場合には、ダイオード４２に流れる電流が０Ａ付近になるまでの時間が比較的短くなる。すなわち、デッドタイムＴｄ１の最適値（すなわち、ＦＥＴ１２のオフ時点からダイオード４２に流れる電流が最初に０Ａ付近に到達するまでの時間）が変化することが分かる。

図１７は本実施の形態の電源装置１００のデッドタイムＴｄ１と負荷電流との対応関係を示す説明図である。図１７において、横軸は負荷電流（電流検出部７０で検出する負荷電流に相当）を示し、縦軸はデッドタイムＴｄ１を示す。図１７に示すように、負荷電流の減少に伴ってデッドタイムＴｄ１を小さく設定することができ、逆に、負荷電流の増加に伴ってデッドタイムＴｄ１を大きく設定することができる。しかし、デッドタイムＴｄ１を下限値より小さくするとゲートドライブ回路の動作遅延等によりＦＥＴ１２とＦＥＴ１１とが同時にオン状態となり、過電流が流れるおそれがあるので、デッドタイムＴｄ１は下限値以上とすることが好ましい。また、デッドタイムＴｄ１を上限値より大きくするとダイオード４２に流れる共振電流が０Ａ付近にならないタイミングでＦＥＴ１２をオフにすることになる場合があり、デッドタイムＴｄ１は上限値以下とすることが好ましい。

なお、図１７に示すようなデッドタイムＴｄ１と負荷電流との対応関係を示す情報は、制御部５０の内部又は外部に設けられた不揮発性のメモリ（不図示）に記憶してもよく、あるいは、図１７に示すようなチャートを演算回路で実現して、負荷電流からデッドタイムＴｄ１を算出してもよい。

電流検出部７０は、ＦＥＴ１１がオンしている状態で負荷電流を検出する。電流検出部７０は、負荷電流をトランス３０の巻数比で除算した値の電流を検出することができる。これにより、ＦＥＴ１２のあるスイッチング周期でのオン時点からオフ時点までの間に負荷電流を検出するので、当該スイッチング周期内でオフ時点を決定してデッドタイムＴｄ１を調整することができる。

また、電流検出部７０は、ＦＥＴ１１の複数回のスイッチング周期に亘ってＦＥＴ１１がオンしている状態で負荷電流を複数回検出し、制御部５０は、電流検出部７０で複数回検出した負荷電流の統計値に応じてデッドタイムＴｄ１を調整することもできる。統計値は、例えば、平均値とすることができる。複数回検出した負荷電流の統計値を用いることにより、過渡的に負荷電流の増加又は減少が生じた場合でも、より正確に負荷電流の安定的な状態を検出することができるので、より最適なデッドタイムＴｄ１を求めることができ、サージ電圧の発生を抑制することができる。

図１８は本実施の形態の電源装置１００のデッドタイムＴｄ１の調整方法の一例を示す説明図である。図１８に示すように、デッドタイム調整部５１（制御部５０でもよい）は、ＦＥＴ１２のオフ時点を変更してデッドタイムＴｄ１を調整する。これにより、前述のＴ１２＋Ｔ１１＋Ｔｄ１＋Ｔｄ２＝Ｔという式において、Ｔ及びＴ１１を一定としつつ、デッドタイムＴｄ１を調整することができる。

また、デッドタイム調整部５１は、負荷電流が大きいときは、デッドタイムＴｄ１を長くし、負荷電流が小さいときは、デッドタイムＴｄ１を短くする。

具体的には、算出部５２は、電流検出部７０で検出した負荷電流及び図１７に例示したデッドタイムＴｄ１と負荷電流の対応関係を示す情報に基づいて、ＦＥＴ１２のオン時間Ｔ１２を算出する。

デッドタイム調整部５１は、算出部５２で算出したオン時間Ｔ１２に応じてデッドタイムＴｄ１を調整する。例えば、前述のＴ１２＋Ｔ１１＋Ｔｄ１＋Ｔｄ２＝Ｔという式において、Ｔ、Ｔ１１及びＴｄ２を一定とすると、Ｔ１２が決まれば、デッドタイムＴｄ１を求めることができる。

本実施の形態によれば、サージ電圧の発生を抑制することができるので、スナバなどの部品を追加する必要がなく、コストの増加又は装置の大型化を避けることができる。

スイッチング素子はＭＯＳＦＥＴに限定されるものではなく、ＩＧＢＴ（Insulated Gate Bipolar Transistor）などのデバイスであってもよい。本実施の形態のように、スイッチング素子が、ＭＯＳＦＥＴの場合には、ドレイン・ソース間には等価的に内蔵されたボディダイオードが存在する。また、スイッチング素子として、バイポーラトランジスタを用いる場合には、トランジスタのコレクタ・エミッタ間にダイオードを逆並列に接続すればよい。

図１４の例では、トランス３０の一次巻線３１の一端と入力端Ａとの間に電流検出部７０を設け、ＦＥＴ１１がオンのときに電流を検出する構成であったが、これに限定されない。例えば、インダクタ６１の一端と出力端Ｃとの間に電流検出部７０を設け、ＦＥＴ１２がオンのときに電流を検出するようにしてもよい。

以上に開示された実施の形態及び実施例は、全ての点で例示であって制限的なものではないと考慮されるべきである。本発明の範囲は、以上の実施の形態及び実施例ではなく、特許請求の範囲によって示され、特許請求の範囲と均等の意味及び範囲内での全ての修正や変形を含むものと意図される。

１１、１２、１３、１４ ＦＥＴ
２１、２２、２４ キャパシタ
３０ トランス
３１ １次巻線
３２ ２次巻線
４１、４２ ダイオード
５０ 制御部
５１ デッドタイム調整部
５２ 算出部
６１ インダクタ
７０ 電流検出部

Claims (10)

1. トランスと、該トランスの一次巻線に直列に接続された第１のスイッチング素子と、該第１のスイッチング素子に並列に接続された第１のキャパシタと、前記一次巻線に並列に接続された第２のスイッチング素子及び第２のキャパシタの直列回路と、前記トランスの二次巻線に直列に接続された第１の整流素子と、前記二次巻線及び第１の整流素子に対して並列に接続された第２の整流素子と、前記第１のスイッチング素子及び第２のスイッチング素子のオン／オフを制御する制御部とを備える電源装置であって、
   前記制御部は、
   前記第１のスイッチング素子をオンにし、前記第２のスイッチング素子をオフにして前記トランスを励磁する第１モードで動作させ、
   該第１モード後に、前記第１のスイッチング素子をオフにし、前記第２のスイッチング素子をオンにして前記トランスの励磁をリセットする第２モードで動作させ、
   該第２モード後に、前記第１のスイッチング素子及び第２のスイッチング素子を同時にオフにして前記トランス及び第１のキャパシタを共振させる第３モードで動作させ、
   該第３モードにて前記第２の整流素子に流れる、前記共振による共振電流、前記トランスの励磁電流及び負荷電流の合計の電流が０又は０付近の小さい値以下となるようにしてあり、
   前記制御部は、
   前記第２の整流素子に流れる前記電流が前記０又は０付近の小さい値以下となった場合に、前記第１のスイッチング素子をオンにして前記第１モードに移行する電源装置。
2. ２×Ｉｍ×ｎ≒Ｉｍａｘという式を充足する請求項１に記載の電源装置。ここで、前記トランスの一次巻線と二次巻線との巻線比をｎ：１とし、最大負荷電流をＩｍａｘとし、前記第３モードに遷移した際の前記トランスの励磁電流をＩｍとする。
3. 前記トランスの励磁インダクタンスに基づいて前記第２の整流素子に流れる電流を前記０又は０付近の小さい値以下とする請求項１又は請求項２に記載の電源装置。
4. 前記第２の整流素子は、同期整流素子を含む請求項１から請求項３のいずれか一項に記載の電源装置。
5. 前記電源装置の負荷電流を検出する電流検出部を備え、
   前記制御部は、
   前記電流検出部で検出した負荷電流に応じて、前記第２のスイッチング素子のオフ時点から前記第１のスイッチング素子のオン時点までの時間を示すデッドタイムを調整する請求項１から請求項４のいずれか一項に記載の電源装置。
6. 前記電流検出部は、
   前記第１のスイッチング素子がオンしている状態で負荷電流を検出する請求項５に記載の電源装置。
7. 前記電流検出部は、
   前記第１のスイッチング素子の複数回のスイッチング周期に亘って前記第１のスイッチング素子がオンしている状態で負荷電流を複数回検出し、
   前記制御部は、
   前記電流検出部で複数回検出した負荷電流の統計値に応じて前記デッドタイムを調整する請求項５又は請求項６に記載の電源装置。
8. 前記制御部は、
   前記第２のスイッチング素子のオフ時点を変更して前記デッドタイムを調整する請求項５から請求項７のいずれか一項に記載の電源装置。
9. 前記電流検出部で検出した負荷電流及び前記デッドタイムと負荷電流の対応関係を示す情報に基づいて、前記第２のスイッチング素子のオン時間を算出する算出部を備え、
   前記制御部は、
   前記算出部で算出したオン時間に応じて前記デッドタイムを調整する請求項５から請求項８のいずれか一項に記載の電源装置。
10. トランスと、該トランスの一次巻線に直列に接続された第１のスイッチング素子と、該第１のスイッチング素子に並列に接続された第１のキャパシタと、前記一次巻線に並列に接続された第２のスイッチング素子及び第２のキャパシタの直列回路と、前記トランスの二次巻線に直列に接続された第１の整流素子と、前記二次巻線及び第１の整流素子に対して並列に接続された第２の整流素子と、前記第１のスイッチング素子及び第２のスイッチング素子のオン／オフを制御する制御部とを備える電源装置の制御方法であって、
    前記制御部は、
    前記第１のスイッチング素子をオンにし、前記第２のスイッチング素子をオフにして前記トランスを励磁する第１モードで動作させ、
    該第１モード後に、前記第１のスイッチング素子をオフにし、前記第２のスイッチング素子をオンにして前記トランスの励磁をリセットする第２モードで動作させ、
    該第２モード後に、前記第１のスイッチング素子及び第２のスイッチング素子を同時にオフにして前記トランス及び第１のキャパシタを共振させる第３モードで動作させ、
    該第３モードにて前記第２の整流素子に流れる、前記共振による共振電流、前記トランスの励磁電流及び負荷電流の合計の電流が０又は０付近の小さい値以下となるようにしてあり、
    前記制御部は、
    前記第２の整流素子に流れる前記電流が前記０又は０付近の小さい値以下となった場合に、前記第１のスイッチング素子をオンにして前記第１モードに移行する電源装置の制御方法。
    

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