JP6922674B2 - Semiconductor device - Google Patents

Semiconductor device Download PDF

Info

Publication number
JP6922674B2
JP6922674B2 JP2017216534A JP2017216534A JP6922674B2 JP 6922674 B2 JP6922674 B2 JP 6922674B2 JP 2017216534 A JP2017216534 A JP 2017216534A JP 2017216534 A JP2017216534 A JP 2017216534A JP 6922674 B2 JP6922674 B2 JP 6922674B2
Authority
JP
Japan
Prior art keywords
lead frame
sealing resin
resin body
semiconductor device
recess
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
JP2017216534A
Other languages
Japanese (ja)
Other versions
JP2019087692A (en
Inventor
加藤　彰
彰 加藤
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Toyota Motor Corp
Original Assignee
Toyota Motor Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Toyota Motor Corp filed Critical Toyota Motor Corp
Priority to JP2017216534A priority Critical patent/JP6922674B2/en
Publication of JP2019087692A publication Critical patent/JP2019087692A/en
Application granted granted Critical
Publication of JP6922674B2 publication Critical patent/JP6922674B2/en
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32245—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/33—Structure, shape, material or disposition of the layer connectors after the connecting process of a plurality of layer connectors
    • H01L2224/331—Disposition
    • H01L2224/3318—Disposition being disposed on at least two different sides of the body, e.g. dual array
    • H01L2224/33181—On opposite sides of the body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/34—Strap connectors, e.g. copper straps for grounding power devices; Manufacturing methods related thereto
    • H01L2224/39—Structure, shape, material or disposition of the strap connectors after the connecting process
    • H01L2224/40—Structure, shape, material or disposition of the strap connectors after the connecting process of an individual strap connector
    • H01L2224/401—Disposition
    • H01L2224/40135—Connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/40137—Connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being arranged next to each other, e.g. on a common substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181—Encapsulation

Landscapes

  • Structures Or Materials For Encapsulating Or Coating Semiconductor Devices Or Solid State Devices (AREA)
  • Lead Frames For Integrated Circuits (AREA)

Description

本発明は、リードフレームと、リードフレームに接合部を介して接合された半導体素子と、リードフレームと半導体素子とを覆う封止樹脂体と、を少なくとも備えた半導体装置に関する。 The present invention relates to a semiconductor device including at least a lead frame, a semiconductor element bonded to the lead frame via a bonding portion, and a sealing resin body covering the lead frame and the semiconductor element.

この種の技術としては、たとえば、ＩＧＢＴ（Ｉｎｓｕｌａｔｅｄ Ｇａｔｅ Ｂｉｐｏｌａｒ Ｔｒａｎｓｉｓｔｏｒ）等の半導体素子とリードフレームとを接合部を介して接合した接合体を、封止樹脂体で封止した半導体装置が知られている。この半導体装置では、熱伝導性の改善など所望の物性を得るために、封止樹脂体にフィラーを含ませることがある。 As this kind of technology, for example, a semiconductor device in which a semiconductor element such as an IGBT (Insulated Gate Bipolar Transistor) and a lead frame are bonded via a bonding portion is sealed with a sealing resin body is known. There is. In this semiconductor device, a filler may be contained in the sealing resin body in order to obtain desired physical properties such as improvement of thermal conductivity.

このような半導体装置として、特許文献１には、フィラーを含ませた封止樹脂体で、リードフレームと、リードフレームに接合部を介して接合された半導体素子と、を覆っている半導体装置が開示されている。この半導体装置では、封止樹脂体の線膨張係数を半導体素子、リードフレーム、および接合部の線膨張係数に近づけることで、これらの線膨張係数の差から発生する、封止樹脂体とこれらの部材との応力を低減することができる。 As such a semiconductor device, Patent Document 1 describes a semiconductor device in which a lead frame and a semiconductor element bonded to the lead frame via a joint portion are covered with a sealing resin body containing a filler. It is disclosed. In this semiconductor device, the coefficient of linear expansion of the encapsulating resin body is brought close to the coefficient of linear expansion of the semiconductor element, the lead frame, and the joint, so that the encapsulating resin body and these are generated from the difference between these linear expansion coefficients. The stress with the member can be reduced.

特開２００４−１１１４３５号公報Japanese Unexamined Patent Publication No. 2004-111435

しかしながら、特許文献１に記載の半導体装置では、例えば、繰り返される半導体素子の温度変化に起因して半導体素子とリードフレームとの接合部の一部が封止樹脂体から剥離する場合がある。この場合、接合部と封止樹脂体とが密着していない状態では、接合部の線膨張係数は、半導体素子の線膨張係数より大きいため、半導体素子の高温時に、半導体素子と接合部との間に熱応力が発生する。この結果、接合部には、ひずみが発生し、接合部に割れが入る可能性がある。 However, in the semiconductor device described in Patent Document 1, for example, a part of the joint portion between the semiconductor element and the lead frame may be peeled off from the sealing resin body due to repeated temperature changes of the semiconductor element. In this case, when the joint portion and the sealing resin body are not in close contact with each other, the coefficient of linear expansion of the joint portion is larger than the coefficient of linear expansion of the semiconductor element. Thermal stress is generated between them. As a result, strain is generated in the joint, and the joint may be cracked.

本発明は上記点に鑑みてなされたものであり、本発明では、熱応力により発生する接合部のひずみを低減することができる半導体装置を提供する。 The present invention has been made in view of the above points, and the present invention provides a semiconductor device capable of reducing strain at a joint generated by thermal stress.

上記課題を解決するために、発明者が、鋭意検討を重ねた結果、半導体素子が高温になった際に、接合部周辺の封止樹脂体を膨張させて、封止樹脂体で接合部の側面を圧縮することにより、接合部と封止樹脂体との密着度合いによらず接合部を拘束して接合部のひずみを低減することができると考えた。 As a result of diligent studies by the inventor in order to solve the above problems, when the temperature of the semiconductor element becomes high, the sealing resin body around the joint is expanded, and the sealing resin body is used to form the joint. It was considered that by compressing the side surface, the joint portion can be restrained and the strain of the joint portion can be reduced regardless of the degree of adhesion between the joint portion and the sealing resin body.

本発明は、このような考えに基づいてなされたものであり、本発明の半導体装置は、リードフレームと、前記リードフレームに接合部を介して接合された半導体素子と、前記リードフレームと前記半導体素子とを覆う封止樹脂体と、を備えたものである。前記リードフレームには、凹部が設けられ、前記凹部の底面上には、前記接合部が配置され、前記封止樹脂体は、高分子樹脂およびフィラーを含み、かつ、前記接合部の側面を覆うように前記凹部に充填されている充填部分を形成しており、少なくとも前記充填部分には、前記充填部分の線膨張係数が前記リードフレームの線膨張係数より大きくなるように、前記フィラーが含まれていることを特徴とする。 The present invention has been made based on such an idea, and the semiconductor device of the present invention includes a lead frame, a semiconductor element bonded to the lead frame via a junction, the lead frame and the semiconductor. It is provided with a sealing resin body that covers the element. The lead frame is provided with a recess, the joint is arranged on the bottom surface of the recess, and the sealing resin body contains a polymer resin and a filler and covers the side surface of the joint. As described above, the filling portion filled in the recess is formed, and at least the filling portion contains the filler so that the linear expansion coefficient of the filling portion is larger than the linear expansion coefficient of the lead frame. It is characterized by being.

本発明によれば、接合部は、リードフレームの凹部の底面上に配置されている。接合部の側面は、高分子樹脂およびフィラーを含む封止樹脂体の充填部分により覆われている。充填部分には、充填部分の線膨張係数がリードフレームの線膨張係数より大きくなるように、フィラーが含まれている。これにより、半導体素子の高温時に、その熱が周辺の封止樹脂体に伝導した場合、凹部内で充填部分が膨張しようとするため、接合部の側面は充填部分により圧縮される。この結果、接合部が充填部分により拘束され、接合部のひずみを抑制することができる。凹部の開口部から底面までの深さは、接合部の厚み以上であることが望ましい。 According to the present invention, the joint is arranged on the bottom surface of the recess of the lead frame. The side surface of the joint is covered with a filled portion of a sealing resin body containing a polymer resin and a filler. The filling portion contains a filler so that the linear expansion coefficient of the filling portion is larger than the linear expansion coefficient of the lead frame. As a result, when the heat of the semiconductor element is conducted to the surrounding sealing resin body at a high temperature, the filled portion tends to expand in the recess, so that the side surface of the joint portion is compressed by the filled portion. As a result, the joint portion is restrained by the filled portion, and the strain of the joint portion can be suppressed. It is desirable that the depth from the opening of the recess to the bottom surface is equal to or greater than the thickness of the joint.

ここで、本明細書において「リードフレーム」とは、文字通りのリードフレームのほか、ダイパッド、回路基板や応力緩和基板等の基板、純Ａｌからなる基板とＡｌＮ（窒化アルミニウム）からなる基板を積層してなるＤＢＡ（絶縁基板）、ヒートシンクなども包含されるものである。 Here, the term "lead frame" as used herein means, in addition to a literal lead frame, a die pad, a circuit board, a stress relaxation substrate, or a substrate, a substrate made of pure Al, and a substrate made of AlN (aluminum nitride) are laminated. DBA (insulated substrate), heat sink, etc. are also included.

（ａ）は、第１実施形態に係る半導体装置の模式的断面図であり、（ｂ）は、（ａ）の半導体装置に係る半導体素子とリードフレームとを接合する接合部近傍の模式的な拡大断面図である。(A) is a schematic cross-sectional view of the semiconductor device according to the first embodiment, and (b) is a schematic view of the vicinity of a junction for joining the semiconductor element and the lead frame according to the semiconductor device of (a). It is an enlarged sectional view. 第１実施形態の変形例に係る半導体素子とリードフレームとを接合する接合部近傍の模式的な拡大断面図である。It is a schematic enlarged cross-sectional view of the vicinity of the joint portion which joins a semiconductor element and a lead frame which concerns on the modification of 1st Embodiment. 第２実施形態に係る半導体素子とリードフレームとを接合する接合部近傍の模式的な拡大断面図である。It is a schematic enlarged cross-sectional view of the vicinity of the junction which joins the semiconductor element and the lead frame which concerns on 2nd Embodiment. 第２実施形態の変形例に係る半導体素子とリードフレームとを接合する接合部近傍の模式的な拡大断面図である。It is a schematic enlarged cross-sectional view of the vicinity of the joint portion which joins a semiconductor element and a lead frame which concerns on the modification of 2nd Embodiment. （ａ）は、従来の半導体装置の模式的断面図であり、（ｂ）は、剥離部が形成された（ａ）の半導体装置に係る半導体素子とリードフレームとを接合する接合部近傍の模式的な拡大断面構造図である。(A) is a schematic cross-sectional view of a conventional semiconductor device, and FIG. It is a typical enlarged cross-sectional structure diagram.

以下に、図１〜４を参照して、本発明の２つの実施形態とこれらの変形例について説明する。 Hereinafter, two embodiments of the present invention and examples of modifications thereof will be described with reference to FIGS. 1 to 4.

＜第１実施形態＞
図１（ａ）は、第１実施形態に係る半導体装置１の模式的断面図であり、図１（ｂ）は、図１（ａ）の半導体装置１に係る半導体素子４とリードフレーム３とを接合する接合部２１近傍の模式的な拡大断面図である。 <First Embodiment>
1 (a) is a schematic cross-sectional view of the semiconductor device 1 according to the first embodiment, and FIG. 1 (b) shows the semiconductor element 4 and the lead frame 3 according to the semiconductor device 1 of FIG. 1 (a). It is a schematic enlarged cross-sectional view of the vicinity of the joint portion 21 for joining.

本実施形態に係る半導体装置１は、両面冷却型半導体装置として利用されるものである。図１（ａ）に示す形態では、半導体装置１は、半導体素子４のコレクタ側に配置された１つのリードフレーム３とエミッタ側に配置された１つのリードフレーム７との間に、半導体素子４を備えた積層部１１が２つ並列に配置されている。２つの積層部１１は同じ構造を有しているため、以下に、１つの積層部１１とリードフレーム３、７とを参照して、本実施形態の半導体装置１の部材について説明をする。 The semiconductor device 1 according to the present embodiment is used as a double-sided cooling type semiconductor device. In the embodiment shown in FIG. 1A, in the semiconductor device 1, the semiconductor element 4 is located between one lead frame 3 arranged on the collector side of the semiconductor element 4 and one lead frame 7 arranged on the emitter side. Two laminated portions 11 provided with the above are arranged in parallel. Since the two laminated portions 11 have the same structure, the members of the semiconductor device 1 of the present embodiment will be described below with reference to the one laminated portion 11 and the lead frames 3 and 7.

本実施形態の半導体装置１は、リードフレーム３と、リードフレーム３に接合部２１を介して接合された半導体素子４と、リードフレーム３および半導体素子４を覆う封止樹脂体５と、を少なくとも備えている。 The semiconductor device 1 of the present embodiment includes at least a lead frame 3, a semiconductor element 4 bonded to the lead frame 3 via a bonding portion 21, and a sealing resin body 5 covering the lead frame 3 and the semiconductor element 4. I have.

さらに、本実施形態の半導体装置１では、スペーサーとなるブロック６およびリードフレーム７を備えている。半導体素子４には、ブロック６と、リードフレーム７とが順に配置されており、半導体素子４とブロック６とは、接合部２２を介して接合され、ブロック６とリードフレーム７とは、接合部２３を介して接合されている。封止樹脂体５は、封止樹脂体５との密着性を高めるプライマ層（不図示）を介して、積層部１１（半導体素子４、ブロック６、および接合部２１〜２３）の表面およびリードフレーム３，７の対向する表面を覆っている。 Further, the semiconductor device 1 of the present embodiment includes a block 6 and a lead frame 7 as spacers. A block 6 and a lead frame 7 are arranged in order on the semiconductor element 4, the semiconductor element 4 and the block 6 are joined via a joint portion 22, and the block 6 and the lead frame 7 are joined to each other through a joint portion 22. It is joined via 23. The sealing resin body 5 is formed on the surface and leads of the laminated portion 11 (semiconductor element 4, block 6, and joint portions 21 to 23) via a prime layer (not shown) that enhances adhesion to the sealing resin body 5. It covers the opposing surfaces of frames 3 and 7.

リードフレーム３，７は、Ａｌやその合金、Ｃｕやその合金などからなってもよいが、これらを基材として、リードフレーム３，７の表面に、Ｎｉめっき層が形成され、Ｎｉめっき層の表面にＡｕめっき層が形成されていてもよい。 The lead frames 3 and 7 may be made of Al or an alloy thereof, Cu or an alloy thereof, or the like, but a Ni plating layer is formed on the surface of the lead frames 3 and 7 using these as a base material, and the Ni plating layer is formed. An Au plating layer may be formed on the surface.

半導体素子４としては、Ｓｉ素子が挙げることができる。接合部２１は、Ｐｂ系はんだ、Ｐｂフリーはんだのいずれであってもよいが、Ｐｂフリーはんだであることが好ましい。このようなＰｂフリーはんだとしては、Ｓｎ−Ａｇ系はんだ、Ｓｎ−Ｃｕ系はんだ、Ｓｎ−Ａｇ−Ｃｕ系はんだ、Ｓｎ−Ｚｎ系はんだ、Ｓｎ−Ｓｂ系はんだなどを挙げることができる。同様に、接合部２２，２３は、接合部２１と同様の材料を使用してよい。なお、ブロック６は、半導体装置１の高さを調整するものであり、材料としては、例えば、Ｃｕなどを挙げることができる。 Examples of the semiconductor element 4 include a Si element. The joint portion 21 may be either Pb-based solder or Pb-free solder, but is preferably Pb-free solder. Examples of such Pb-free solder include Sn-Ag-based solder, Sn-Cu-based solder, Sn-Ag-Cu-based solder, Sn-Zn-based solder, and Sn-Sb-based solder. Similarly, the joints 22 and 23 may use the same material as the joint 21. The block 6 adjusts the height of the semiconductor device 1, and examples of the material include Cu and the like.

封止樹脂体５は、高分子樹脂およびフィラーを含む。高分子樹脂は封止樹脂体５の基材となるものであり、高分子樹脂として、エポキシ系熱硬化性樹脂を用いることができる。フィラーは、封止樹脂体５に所望の物性を付与するものであり、フィラーとして、シリカ、アルミナ、および酸化マグネシウムなどの破砕状または球状のフィラーの少なくとも１種類以上を用いることができる。 The sealing resin body 5 contains a polymer resin and a filler. The polymer resin serves as a base material for the sealing resin body 5, and an epoxy-based thermosetting resin can be used as the polymer resin. The filler imparts desired physical properties to the sealing resin body 5, and at least one kind of crushed or spherical filler such as silica, alumina, and magnesium oxide can be used as the filler.

なお、プライマ層（不図示）の材料としては、たとえば、ポリアミド樹脂、ポリアミドイミド樹脂、およびウレタン樹脂などを挙げることができる。 Examples of the material of the primer layer (not shown) include a polyamide resin, a polyamide-imide resin, and a urethane resin.

本実施形態では、従来とは異なり、図１（ｂ）に示すように、リードフレーム３には、凹部３１が設けられている。凹部３１は、底面３１ａと、開口部３１ｂと、側面３１ｃとで形成される空間である。凹部３１の底面３１ａ上には、接合部２１が配置され、凹部３１の開口部３１ｂから底面３１ａまでの深さＤは、接合部２１の厚みＨ以上である。これにより、凹部３１は、凹部３１の側面３１ｃで接合部２１の側面２１ａを囲むようにして、接合部２１を凹部３１に収めることができる。 In the present embodiment, unlike the conventional case, the lead frame 3 is provided with a recess 31 as shown in FIG. 1 (b). The recess 31 is a space formed by a bottom surface 31a, an opening 31b, and a side surface 31c. The joint portion 21 is arranged on the bottom surface 31a of the recess 31, and the depth D from the opening 31b of the recess 31 to the bottom surface 31a is equal to or greater than the thickness H of the joint portion 21. As a result, the concave portion 31 can be accommodated in the concave portion 31 so that the side surface 31c of the concave portion 31 surrounds the side surface 21a of the joint portion 21.

また、封止樹脂体５は、接合部２１の側面２１ａを覆うように凹部３１に充填されている充填部分５１を形成している。さらに、少なくとも充填部分５１には、充填部分５１の線膨張係数がリードフレーム３の線膨張係数より大きくなるように、フィラーが含まれている。これにより、半導体素子４が高温に発熱した場合、充填部分５１の熱膨張量が、リードフレーム３のものより大きくなる。 Further, the sealing resin body 5 forms a filling portion 51 filled in the recess 31 so as to cover the side surface 21a of the joint portion 21. Further, at least the filling portion 51 contains a filler so that the linear expansion coefficient of the filling portion 51 is larger than the linear expansion coefficient of the lead frame 3. As a result, when the semiconductor element 4 generates heat at a high temperature, the amount of thermal expansion of the filled portion 51 becomes larger than that of the lead frame 3.

ここで、本明細書では、充填部分５１の線膨張係数とは、高分子樹脂とフィラーとを含む充填部分５１の見かけの線膨張係数をいう。また、リードフレーム３の線膨張係数とは、リードフレーム３を構成する基材の線膨張係数をいう。 Here, in the present specification, the linear expansion coefficient of the filled portion 51 means the apparent linear expansion coefficient of the filled portion 51 containing the polymer resin and the filler. The coefficient of linear expansion of the lead frame 3 means the coefficient of linear expansion of the base material constituting the lead frame 3.

例えば、リードフレーム３が銅（線膨張係数１６〜１８ｐｐｍ／Ｋ）で構成されている場合、充填部分５１の線膨張係数は、線膨張係数２８〜３７ｐｐｍ／Ｋの範囲にあることが好ましい。このような充填部分５１の線膨張係数の範囲は、封止樹脂体５に添加するフィラーの種類および含有量を調整することにより、決定することができる。なお、本実施形態では、後述する第２実施形態とは異なり、充填部分５１を含む封止樹脂体５に含まれるフィラーの種類および含有量は同じである。 For example, when the lead frame 3 is made of copper (linear expansion coefficient 16 to 18 ppm / K), the linear expansion coefficient of the filled portion 51 is preferably in the range of the linear expansion coefficient 28 to 37 ppm / K. The range of the linear expansion coefficient of the filled portion 51 can be determined by adjusting the type and content of the filler added to the sealing resin body 5. In this embodiment, unlike the second embodiment described later, the type and content of the filler contained in the sealing resin body 5 including the filling portion 51 are the same.

ここで、図５（ａ）および（ｂ）を参照して、従来の半導体装置１について説明する。図５（ａ）は、従来の半導体装置１の模式的断面図であり、図５（ｂ）は、剥離部８が形成された（ａ）の半導体装置１に係る半導体素子４とリードフレーム３とを接合する接合部２１近傍の模式的な拡大断面図である。なお、本実施形態と同じ部材および部分に関しては、同じ符号を付してその詳細な説明は省略する。 Here, the conventional semiconductor device 1 will be described with reference to FIGS. 5A and 5B. FIG. 5A is a schematic cross-sectional view of the conventional semiconductor device 1, and FIG. 5B shows the semiconductor element 4 and the lead frame 3 according to the semiconductor device 1 in which the peeling portion 8 is formed. It is a schematic enlarged cross-sectional view of the vicinity of the joint portion 21 which joins with. The same members and parts as those in the present embodiment are designated by the same reference numerals, and detailed description thereof will be omitted.

従来では、図５（ａ）に示すように、半導体装置１は、本実施形態とは異なり、平板状のリードフレーム３に接合部２１が配置されている。また、半導体素子４、リードフレーム３、および、接合部２１と、封止樹脂体５との応力を低減するように、封止樹脂体５は、封止樹脂体５の線膨張係数が、半導体素子４、リードフレーム３、および接合部２１の線膨張係数に近づくようにフィラーを含んでいる。なお、半導体素子４の線膨張係数は、リードフレーム３よりも小さいため、封止樹脂体５の線膨張係数を、これらの部材の線膨張係数に近づけた場合、フィラーを含む封止樹脂体５の線膨張係数は、リードフレーム３の線膨張係数よりも、小さくなる傾向なる。 Conventionally, as shown in FIG. 5A, in the semiconductor device 1, unlike the present embodiment, the joint portion 21 is arranged on the flat plate-shaped lead frame 3. Further, the coefficient of linear expansion of the sealing resin body 5 of the sealing resin body 5 is a semiconductor so as to reduce the stress between the semiconductor element 4, the lead frame 3, and the joint portion 21 and the sealing resin body 5. The filler is contained so as to approach the coefficient of linear expansion of the element 4, the lead frame 3, and the joint portion 21. Since the coefficient of linear expansion of the semiconductor element 4 is smaller than that of the lead frame 3, when the coefficient of linear expansion of the sealing resin body 5 is brought close to the coefficient of linear expansion of these members, the sealing resin body 5 containing a filler The coefficient of linear expansion of is smaller than the coefficient of linear expansion of the lead frame 3.

このような従来の半導体装置１では、例えば、半導体素子４の繰り返される温度変化により、図５（ｂ）に示すように、接合部２１の一部が封止樹脂体５から剥離した剥離部８が形成される場合がある。一般的に、半導体素子４の線膨張係数（数ｐｐｍ／Ｋ）より接合部２１の線膨張係数（２０ｐｐｍ／Ｋ以上）のほうが大きい。そのため、剥離部８が形成した状態など、封止樹脂体５と接合部２１とが良好に密着していない状態では、半導体素子４が発熱により高温になると、接合部２１が半導体素子４に対して膨張しようとする。この結果、接合部２１のひずみが大きくなり、半導体装置１の信頼性が低下する。 In such a conventional semiconductor device 1, for example, due to repeated temperature changes of the semiconductor element 4, a part of the joint portion 21 is peeled off from the sealing resin body 5 as shown in FIG. 5 (b). May be formed. Generally, the coefficient of linear expansion (20 ppm / K or more) of the junction 21 is larger than the coefficient of linear expansion (several ppm / K) of the semiconductor element 4. Therefore, in a state where the sealing resin body 5 and the joint portion 21 are not in good contact with each other, such as when the peeled portion 8 is formed, when the semiconductor element 4 becomes hot due to heat generation, the joint portion 21 attaches to the semiconductor element 4. And try to expand. As a result, the strain of the joint portion 21 becomes large, and the reliability of the semiconductor device 1 decreases.

一方、図１（ｂ）に示すように、本実施形態によれば、凹部３１内に収まるように配置された接合部２１の側面２１ａが、封止樹脂体５のうち凹部３１内に充填された充填部分５１により覆われている。充填部分５１には、充填部分５１の線膨張係数がリードフレーム３の線膨張係数より大きくなるように、フィラーが含まれている。 On the other hand, as shown in FIG. 1B, according to the present embodiment, the side surface 21a of the joint portion 21 arranged so as to fit in the recess 31 is filled in the recess 31 of the sealing resin body 5. It is covered with a filling portion 51. The filling portion 51 contains a filler so that the linear expansion coefficient of the filling portion 51 is larger than the linear expansion coefficient of the lead frame 3.

これにより、半導体素子４の高温時に、その発熱した熱が周辺の封止樹脂体５に伝導すると、凹部３１の容積よりも充填部分５１が大きく膨張しようとするため、接合部２１の側面２１ａには圧縮応力が加わる（図１（ｂ）矢印Ｐを参照）。この結果、封止樹脂体５と接合部２１とが良好な密着性を確保することができない場合であっても、半導体素子４の発熱時に、接合部２１は充填部分５１により拘束されるため、接合部２１のひずみを抑制することができる。 As a result, when the heat generated by the semiconductor element 4 is conducted to the surrounding sealing resin body 5 at a high temperature, the filled portion 51 tends to expand larger than the volume of the recess 31, so that the side surface 21a of the joint portion 21 Is applied with compressive stress (see arrow P in FIG. 1 (b)). As a result, even when the sealing resin body 5 and the joint portion 21 cannot ensure good adhesion, the joint portion 21 is restrained by the filling portion 51 when the semiconductor element 4 generates heat. The strain of the joint portion 21 can be suppressed.

次に、本実施形態の半導体装置１の製造方法の概略を以下に説明する。
まず、凹部３１の形成工程を行う。この工程では、リードフレーム３を準備し、リードフレーム３の半導体素子４を搭載する面に、所定の大きさの開口部３１ｂを有し、かつリードフレーム３の厚さ方向に深さＤを有するように、凹部３１を２個並列して形成する。このような凹部３１，３１は、機械加工で形成することができる。 Next, the outline of the manufacturing method of the semiconductor device 1 of the present embodiment will be described below.
First, the step of forming the recess 31 is performed. In this step, the lead frame 3 is prepared, and the surface of the lead frame 3 on which the semiconductor element 4 is mounted has an opening 31b having a predetermined size and a depth D in the thickness direction of the lead frame 3. As described above, two recesses 31 are formed in parallel. Such recesses 31, 31 can be formed by machining.

上述した形成工程の次に、接合工程を行う。この工程では、凹部３１，３１の底面３１ａ，３１ａ上に接合部２１，２１を介して半導体素子４，４を接合する。この接合では、各半導体素子４が各凹部３１内に収まるように、各接合部２１の厚みＨを各凹部３１の深さＤ以下にする。次いで、半導体素子４，４の上に接合部２２，２２を介してブロック６，６を搭載した後、ブロック６，６の上に１つのリードフレーム７を、接合部２３，２３を介して接合する。これにより、リードフレーム３とリードフレーム７との間に二つの積層部１１が形成される。 Following the forming step described above, a joining step is performed. In this step, the semiconductor elements 4 and 4 are joined to the bottom surfaces 31a and 31a of the recesses 31 and 31 via the joining portions 21 and 21. In this joint, the thickness H of each joint portion 21 is set to be equal to or less than the depth D of each recess 31 so that each semiconductor element 4 fits in each recess 31. Next, after the blocks 6 and 6 are mounted on the semiconductor elements 4 and 4 via the joints 22 and 22, one lead frame 7 is joined on the blocks 6 and 6 via the joints 23 and 23. do. As a result, two laminated portions 11 are formed between the lead frame 3 and the lead frame 7.

このような接合工程の後に、プライマ層（不図示）を形成する工程を行う。この工程では、リードフレーム３，７、各接合部２１〜２３、各半導体素子４、各ブロック６の表面に、例えばスピンコートにより溶液状のプライマを塗布して、乾燥させて、プライマ層を形成する。 After such a joining step, a step of forming a prime layer (not shown) is performed. In this step, a solution-like primer is applied to the surfaces of the lead frames 3 and 7, the joints 21 to 23, each semiconductor element 4, and each block 6 by spin coating, for example, and dried to form a primer layer. do.

次に、封止工程を行う。この工程では、リードフレーム３と半導体素子４とを覆うように封止樹脂体５を成形する。具体的には、封止樹脂体５の線膨張係数がリードフレーム３の線膨張係数より大きくなるように、エポキシ樹脂など高分子樹脂およびフィラーを含む組成物を予め調製しておく。次いで、プライマ層（不図示）を介して、リードフレーム３，７、各接合部２１〜２３、各半導体素子４、各ブロック６の表面を覆うように、調製した組成物をポッティングし、これを硬化させる。 Next, a sealing step is performed. In this step, the sealing resin body 5 is molded so as to cover the lead frame 3 and the semiconductor element 4. Specifically, a composition containing a polymer resin such as an epoxy resin and a filler is prepared in advance so that the coefficient of linear expansion of the sealing resin body 5 is larger than the coefficient of linear expansion of the lead frame 3. Next, the prepared composition is potted so as to cover the surfaces of the lead frames 3 and 7, the joints 21 to 23, the semiconductor elements 4, and the blocks 6 via the primer layer (not shown). Let it cure.

これにより、プライマ層（不図示）を介して、リードフレーム３，７、各接合部２１〜２３、各半導体素子４、各ブロック６の表面を覆うように封止樹脂体５が成形される。ここで、本実施形態では、接合部２１が凹部３１内に配置されているため、接合部２１の側面２１ａを覆うように凹部３１の側面３１ｃと接合部２１の側面２１ａとの間に充填された封止樹脂体５の充填部分５１が成形される。 As a result, the sealing resin body 5 is formed so as to cover the surfaces of the lead frames 3 and 7, the joints 21 to 23, the semiconductor elements 4, and the blocks 6 via the primer layer (not shown). Here, in the present embodiment, since the joint portion 21 is arranged in the concave portion 31, it is filled between the side surface 31c of the concave portion 31 and the side surface 21a of the joint portion 21 so as to cover the side surface 21a of the joint portion 21. The filled portion 51 of the sealing resin body 5 is molded.

最後に、外装処理工程を行う。この工程では、封止樹脂体５が成形された半導体装置１に対して、切削などの外装処理を施し、所定の形状にする。これにより、図１（ａ）および（ｂ）に示す本実施形態の半導体装置１を取得することができる。 Finally, an exterior treatment step is performed. In this step, the semiconductor device 1 on which the sealing resin body 5 is molded is subjected to exterior treatment such as cutting to form a predetermined shape. As a result, the semiconductor device 1 of the present embodiment shown in FIGS. 1A and 1B can be obtained.

＜第１実施形態の変形例＞
図２は、第１実施形態の変形例に係る半導体素子４とリードフレーム３とを接合する接合部２１近傍の模式的な拡大断面図である。図２に示すように、本変形例では、半導体装置１のリードフレーム３の構造が上述した実施形態のものとは異なる。よって、以下に相違点について主に説明し、上述した実施形態と同じ部材および部分に関しては、同じ符号を付してその詳細な説明は省略する。 <Modified example of the first embodiment>
FIG. 2 is a schematic enlarged cross-sectional view of the vicinity of the joint portion 21 that joins the semiconductor element 4 and the lead frame 3 according to the modified example of the first embodiment. As shown in FIG. 2, in this modification, the structure of the lead frame 3 of the semiconductor device 1 is different from that of the above-described embodiment. Therefore, the differences will be mainly described below, and the same members and parts as those in the above-described embodiment are designated by the same reference numerals and detailed description thereof will be omitted.

本変形例では、リードフレーム３は、リードフレーム本体３３とリードフレーム本体３３上に接合部２１の側面２１ａを囲むように配置された枠部３２とで構成されている。ここでは、凹部３１は、リードフレーム本体３３の上面と枠部３２の内側壁面とで形成され、枠部３２の高さが凹部３１の開口部３１ｂから底面３１ａまでの深さＤに相当する。 In this modification, the lead frame 3 is composed of a lead frame main body 33 and a frame portion 32 arranged on the lead frame main body 33 so as to surround the side surface 21a of the joint portion 21. Here, the recess 31 is formed by the upper surface of the lead frame main body 33 and the inner wall surface of the frame portion 32, and the height of the frame portion 32 corresponds to the depth D from the opening 31b of the recess 31 to the bottom surface 31a.

本変形例の半導体装置１の製造方法では、上述した製造方法の凹部３１を形成する工程において、リードフレーム本体３３上の所定の位置に枠部３２を二個並列して凹部３１を形成する。このような枠部３２，３２は、機械加工で形成することができる。この点以外は上述した製造方法と同様にして本変形例の半導体装置１を製造することができる。 In the manufacturing method of the semiconductor device 1 of this modification, in the step of forming the recess 31 of the manufacturing method described above, two frame portions 32 are arranged in parallel at a predetermined position on the lead frame main body 33 to form the recess 31. Such frame portions 32, 32 can be formed by machining. Except for this point, the semiconductor device 1 of the present modification can be manufactured in the same manner as the manufacturing method described above.

このように、構成された半導体装置１であっても、上述した第１実施形態に係る半導体装置１と同様の効果を奏することは勿論のことである。 It goes without saying that even the semiconductor device 1 configured in this way has the same effect as the semiconductor device 1 according to the first embodiment described above.

＜第２実施形態＞
図３は、第２実施形態に係る半導体素子４とリードフレーム３とを接合する接合部２１近傍の模式的な拡大断面図である。第２実施形態に係る半導体装置１が第１実施形態のものと相違する点は、充填部分５１のみに、充填部分５１の線膨張係数をリードフレーム３の線膨張係数より大きくなるようにフィラーが含まれている点である。よって、以下に相違点を主に説明し、その他の詳細な説明は省略する。 <Second Embodiment>
FIG. 3 is a schematic enlarged cross-sectional view of the vicinity of the joint portion 21 that joins the semiconductor element 4 and the lead frame 3 according to the second embodiment. The difference between the semiconductor device 1 according to the second embodiment and that of the first embodiment is that the filler is provided only in the filling portion 51 so that the linear expansion coefficient of the filling portion 51 is larger than the linear expansion coefficient of the lead frame 3. It is a point that is included. Therefore, the differences will be mainly described below, and other detailed explanations will be omitted.

図３に示すように、第２実施形態では、封止樹脂体５は、充填部分（第１封止樹脂体）５１と、充填部分５１以外の部分（第２封止樹脂体）５２と、で構成されている。第１封止樹脂体５１のみに、第１封止樹脂体５１の線膨張係数をリードフレーム３の線膨張係数より大きくなるようにフィラーが含まれている。 As shown in FIG. 3, in the second embodiment, the sealing resin body 5 includes a filling portion (first sealing resin body) 51, a portion other than the filling portion 51 (second sealing resin body) 52, and the like. It is composed of. Only the first sealing resin body 51 contains a filler so that the linear expansion coefficient of the first sealing resin body 51 is larger than the linear expansion coefficient of the lead frame 3.

なお、第２封止樹脂体５２は、フィラーを含まない、または、第２封止樹脂体５２には、第１封止樹脂体５１の線膨張係数をリードフレーム３の線膨張係数以下となるように、フィラーが含まれていてもよい。たとえば、第２封止樹脂体５２には、第１封止樹脂体５１とは異なる物性を発揮するようにフィラーが含まれていてもよい。異なる物性としては、封止樹脂体５全体の反りの抑制や封止樹脂体５の強度の向上などが挙げることができる。たとえば、第１封止樹脂体５１と第２封止樹脂体５２とに含有するフィラーは同じ材料および同じ材料からなるフィラーであり、第２封止樹脂体５２のフィラーの含有率を、第１封止樹脂体５１のフィラーの含有率よりも高くしてもよい。 The second sealing resin body 52 does not contain a filler, or the second sealing resin body 52 has a coefficient of linear expansion of the first sealing resin body 51 that is equal to or less than the coefficient of linear expansion of the lead frame 3. As such, a filler may be contained. For example, the second sealing resin body 52 may contain a filler so as to exhibit physical properties different from those of the first sealing resin body 51. Examples of different physical properties include suppression of warpage of the entire sealing resin body 5 and improvement of the strength of the sealing resin body 5. For example, the filler contained in the first sealing resin body 51 and the second sealing resin body 52 is a filler made of the same material and the same material, and the content of the filler in the second sealing resin body 52 is set to the first. It may be higher than the filler content of the sealing resin body 51.

第２実施形態の半導体装置１の製造方法では、第１実施形態に係る製造方法の封止工程において、第１封止樹脂体５１に相当する樹脂を各凹部３１内にポッティングした後、これを硬化させて、各第１封止樹脂体５１を成形する。 In the manufacturing method of the semiconductor device 1 of the second embodiment, in the sealing step of the manufacturing method according to the first embodiment, a resin corresponding to the first sealing resin body 51 is potted in each recess 31, and then this is applied. It is cured to form each first sealing resin body 51.

次いで、成型した各第１封止樹脂体５１と、プライマ層が形成されたリードフレーム３，７、各接合部２２，２３、各半導体素子４、および各ブロック６との表面を覆うように第２封止樹脂体５２に相当する樹脂をポッティングし、これを硬化させる。これにより、第２封止樹脂体５２が成形される。このような第１封止樹脂体５１および第２封止樹脂体５２の形成以外は、上述した第１実施形態の半導体装置１の製造方法と同様である。 Next, the first sealed resin body 51 molded so as to cover the surfaces of the lead frames 3 and 7 on which the primer layer is formed, the joints 22 and 23, the semiconductor elements 4, and the blocks 6. 2 A resin corresponding to the sealing resin body 52 is potted and cured. As a result, the second sealing resin body 52 is molded. Except for the formation of the first sealing resin body 51 and the second sealing resin body 52, the method is the same as the method for manufacturing the semiconductor device 1 of the first embodiment described above.

本実施形態によれば、特性の異なる２種類の第１および第２封止樹脂体５１，５２を備えることにより、第１封止樹脂体５１で、第１実施形態の如く、接合部２１を拘束してひずみを防止する効果を発揮しながら、さらに、第２封止樹脂体５２で、ひずみ防止効果とは異なる所望の効果を発揮することができる。 According to the present embodiment, by providing the first and second sealing resin bodies 51 and 52 having different characteristics, the first sealing resin body 51 can be provided with the joint portion 21 as in the first embodiment. While exerting the effect of restraining and preventing strain, the second sealing resin body 52 can further exert a desired effect different from the strain preventing effect.

＜第２実施形態の変形例＞
図４は、第２実施形態の変形例に係る半導体素子４とリードフレーム３とを接合する接合部２１近傍の模式的な拡大断面構造を説明する図である。本変形例では、リードフレーム３が上述した第１実施形態の変形例と同様の構成を有する点が、第２実施形態のものとは異なる。よって、以下に第２実施形態との相違点を主に説明し、その他の詳細な説明は省略する。 <Modified example of the second embodiment>
FIG. 4 is a diagram illustrating a schematic enlarged cross-sectional structure in the vicinity of the joint portion 21 that joins the semiconductor element 4 and the lead frame 3 according to the modified example of the second embodiment. This modification is different from that of the second embodiment in that the lead frame 3 has the same configuration as the above-described modification of the first embodiment. Therefore, the differences from the second embodiment will be mainly described below, and other detailed description will be omitted.

図４に示す本変形例では、第１実施形態の変形例の如く、リードフレーム３は、リードフレーム本体３３と枠部３２とで構成されている。凹部３１は、リードフレーム本体３３の上面と枠部３２の内側壁面とで形成され、枠部３２の高さが凹部３１の開口部３１ｂから底面３１ａまでの深さＤに対応する。 In the present modification shown in FIG. 4, the lead frame 3 is composed of a lead frame main body 33 and a frame portion 32 as in the modification of the first embodiment. The recess 31 is formed by the upper surface of the lead frame main body 33 and the inner wall surface of the frame portion 32, and the height of the frame portion 32 corresponds to the depth D from the opening 31b of the recess 31 to the bottom surface 31a.

本変形例の半導体装置１の製造方法では、上述した第１実施形態の変形例に係る製造方法の如く、第１実施形態の製造方法に係る凹部３１の形成工程において、リードフレーム本体３３上の所定の位置に枠部３２を二個並列して凹部３１，３１を形成する。このような枠部３２，３２は、機械加工で形成することができる。この点以外は上述の第２実施形態の製造方法と同様にして、本変形例の半導体装置１を製造することができる。このような構成を有する本変形例であっても、第２実施形態と同様の効果を奏することは勿論のことである。 In the manufacturing method of the semiconductor device 1 of the present modification, as in the manufacturing method of the modification of the first embodiment described above, in the step of forming the recess 31 according to the manufacturing method of the first embodiment, the lead frame main body 33 is formed. Two frame portions 32 are arranged in parallel at predetermined positions to form recesses 31 and 31. Such frame portions 32, 32 can be formed by machining. Except for this point, the semiconductor device 1 of the present modification can be manufactured in the same manner as the manufacturing method of the second embodiment described above. It goes without saying that even in the present modification having such a configuration, the same effect as that of the second embodiment can be obtained.

以上、本発明の一実施形態について詳述したが、本発明は、前記の実施形態に限定されるものではなく、特許請求の範囲に記載された本発明の精神を逸脱しない範囲で、種々の設計変更を行うことができるものである。 Although one embodiment of the present invention has been described in detail above, the present invention is not limited to the above-described embodiment, and various types are described within the scope of the claims as long as the spirit of the present invention is not deviated. It is possible to make design changes.

たとえば、上述した実施形態およびこれらの変形例ではリードフレーム３に充填部分５１が充填された凹部３１設けたが、リードフレーム７に上述した実施形態およびこれらの変形例の如く、充填部分５１が充填された凹部３１を設けてもよい。 For example, in the above-described embodiment and these modifications, the lead frame 3 is provided with the recess 31 in which the filling portion 51 is filled, but the lead frame 7 is filled with the filling portion 51 as in the above-described embodiment and these modifications. The recessed portion 31 may be provided.

１：半導体装置、３：リードフレーム、２１：接合部、２１ａ：接合部の側面、４：半導体素子、５：封止樹脂体、３１：凹部、３１ａ：底面、３１ｂ：開口部、５１：充填部分、Ｄ：開口部から底面までの深さ、Ｈ：接合部の厚み 1: Semiconductor device 3: Lead frame, 21: Joint, 21a: Side surface of joint, 4: Semiconductor element, 5: Encapsulating resin body, 31: Recess, 31a: Bottom surface, 31b: Opening, 51: Filling Part, D: Depth from opening to bottom, H: Thickness of joint

Claims (1)

リードフレームと、前記リードフレームに接合部を介して接合された半導体素子と、前記リードフレームと前記半導体素子とを覆う封止樹脂体と、を備えた半導体装置であって、
前記リードフレームには、凹部が設けられ、
前記凹部の底面上には、前記接合部が配置され、
前記封止樹脂体は、高分子樹脂およびフィラーを含み、かつ、前記接合部の側面を覆うように前記凹部に充填されている充填部分となる第１封止樹脂部と、前記第１封止樹脂部を除く第２封止樹脂部と、を形成しており、
前記第１封止樹脂部には、前記第１封止樹脂部の線膨張係数が前記リードフレームの線膨張係数より大きくなるように、前記フィラーが含まれており、
前記第２封止樹脂部の前記フィラーの含有率は、前記第１封止樹脂部の前記フィラーの含有率よりも高く、
前記リードフレームには、前記凹部を形成するように、枠部が形成されており、
前記凹部に前記第１封止樹脂部が充填された状態の前記枠部が、前記第２封止樹脂部で覆われていることを特徴とする半導体装置。 A semiconductor device including a lead frame, a semiconductor element bonded to the lead frame via a bonding portion, and a sealing resin body covering the lead frame and the semiconductor element.
The lead frame is provided with a recess.
The joint is arranged on the bottom surface of the recess.
The sealing resin body contains a polymer resin and a filler, and has a first sealing resin portion which is a filling portion filled in the recess so as to cover the side surface of the joint portion, and the first sealing. It forms a second sealing resin part excluding the resin part.
The first seal resin portion before reporting, as the coefficient of linear expansion of the first sealing resin portion is greater than the coefficient of linear expansion of the lead frame, includes said filler,
The content of the filler in the second sealing resin portion is higher than the content of the filler in the first sealing resin portion.
A frame portion is formed in the lead frame so as to form the recess.
A semiconductor device characterized in that the frame portion in a state where the recess is filled with the first sealing resin portion is covered with the second sealing resin portion.
JP2017216534A 2017-11-09 2017-11-09 Semiconductor device Active JP6922674B2 (en)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP2017216534A JP6922674B2 (en) 2017-11-09 2017-11-09 Semiconductor device

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2017216534A JP6922674B2 (en) 2017-11-09 2017-11-09 Semiconductor device

Publications (2)

Publication Number Publication Date
JP2019087692A JP2019087692A (en) 2019-06-06
JP6922674B2 true JP6922674B2 (en) 2021-08-18

Family

ID=66763400

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2017216534A Active JP6922674B2 (en) 2017-11-09 2017-11-09 Semiconductor device

Country Status (1)

Country Link
JP (1) JP6922674B2 (en)

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3024740B2 (en) * 1995-09-19 2000-03-21 サンケン電気株式会社 Semiconductor sealing material and semiconductor device
JP3895570B2 (en) * 2000-12-28 2007-03-22 株式会社ルネサステクノロジ Semiconductor device
JP2004179552A (en) * 2002-11-28 2004-06-24 Nec Corp Mounting structure and mounting method for semiconductor device, and reworking method
JP2008091408A (en) * 2006-09-29 2008-04-17 Sharp Corp Semiconductor device, and its manufacturing method
JP5328740B2 (en) * 2010-10-04 2013-10-30 三菱電機株式会社 Semiconductor device and manufacturing method of semiconductor device
JP6129645B2 (en) * 2013-05-29 2017-05-17 ルネサスエレクトロニクス株式会社 Semiconductor device and manufacturing method of semiconductor device
JP2016149448A (en) * 2015-02-12 2016-08-18 株式会社豊田中央研究所 Semiconductor device

Also Published As

Publication number Publication date
JP2019087692A (en) 2019-06-06

Similar Documents

Publication Publication Date Title
US7253515B2 (en) Semiconductor package featuring metal lid member
CN107112316B (en) Semiconductor module
CN109585385B (en) Semiconductor device with a plurality of semiconductor chips
JP6020731B2 (en) Semiconductor module, semiconductor device, and automobile
US20120138946A1 (en) Semiconductor device and method of manufacturing the same
JP6072626B2 (en) Power semiconductor device
US10813229B2 (en) Electronic module having an electrically insulating structure with material having a low modulus of elasticity
US20080157300A1 (en) Thermally Enhanced IC Package and Method
US10658324B2 (en) Semiconductor device
JP6745901B2 (en) Semiconductor device
JP5121354B2 (en) Overmolded MCMIC package and manufacturing method thereof
JP6827545B2 (en) Power semiconductor devices and methods for manufacturing power semiconductor devices
JP2013135061A (en) Semiconductor device manufacturing method
JP6922674B2 (en) Semiconductor device
JP6874645B2 (en) Manufacturing method of semiconductor devices
US8377753B2 (en) Method of fabricating a semiconductor device having a resin with warpage compensated structures
WO2016031381A1 (en) Semiconductor device
JP6157320B2 (en) Power semiconductor device, power semiconductor module, and method of manufacturing power semiconductor device
US20220359423A1 (en) Semiconductor device and manufacturing method of semiconductor device
JP6907670B2 (en) Semiconductor devices and methods for manufacturing semiconductor devices
JP7124637B2 (en) semiconductor equipment
US20050029658A1 (en) Circuit board and semiconductor device using the same
JP6874628B2 (en) Semiconductor device
JP6981192B2 (en) Manufacturing method of semiconductor device
JPH03218031A (en) Semiconductor integrated circuit device and preform bonding material used in the same

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20200526

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20210325

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20210406

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20210604

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20210629

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20210712

R151 Written notification of patent or utility model registration

Ref document number: 6922674

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R151