JP6917526B2 - メモリ検知のための電流分離 - Google Patents

Description

本開示は、一般に、半導体メモリ及び方法に関し、より詳細には、メモリ検知のための電流分離に関する。

メモリデバイスは、通常、コンピュータまたは他の電子デバイスにおいて内部の半導体集積回路及び／または外部の着脱可能なデバイスとして提供される。揮発性及び不揮発性メモリを含む多くの異なる種類のメモリが存在する。揮発性メモリは、そのデータを維持するために電力を必要とする場合があり、とりわけ、ランダムアクセスメモリ（ＲＡＭ）、ダイナミックランダムアクセスメモリ（ＤＲＡＭ）及び同期ダイナミックランダムアクセスメモリ（ＳＤＲＡＭ）を含み得る。不揮発性メモリは、電力が供給されていないときに記憶データを保持することによって永続的データを提供することができ、とりわけ、ＮＡＮＤフラッシュメモリ、ＮＯＲフラッシュメモリ、リードオンリメモリ（ＲＯＭ）、強誘電体ランダムアクセスメモリ（ＦｅＲＡＭ）、相変化ランダムアクセスメモリ（ＰＣＲＡＭ）などの抵抗可変メモリ、抵抗性ランダムアクセスメモリ（ＲＲＡＭ）、磁気ランダムアクセスメモリ（ＭＲＡＭ）、及びプログラム可能な導電性メモリを含み得る。

メモリデバイスは、高メモリ密度、高信頼性及び低消費電力を必要とする広範囲な電子的用途のための揮発性及び不揮発性メモリとして利用することができる。不揮発性メモリは、電子デバイスの中でも、例えば、パーソナルコンピュータ、ポータブルメモリスティック、ソリッドステートドライブ（ＳＳＤ）、デジタルカメラ、携帯電話、ＭＰ３プレイヤーなどの携帯型ミュージックプレイヤー、及びムービープレイヤーにおいて使用され得る。

メモリデバイスは、記憶素子（例えば、コンデンサ）の充電レベルに基づいてデータを記憶することが可能なメモリセルを含むことができる。このようなメモリセルは、記憶素子の充電レベルを変えることによって目標データ状態に対応するデータを記憶するようにプログラムすることができる（例えば、コンデンサの異なる充電レベルは、異なるデータ状態を表し得る）。例えば、正または負の電気的パルス（例えば、正または負の電圧または電流パルス）などの、電界またはエネルギーの源を特定の期間中にメモリセルに（例えば、セルの記憶素子に）印加して、セルを目標データ状態にプログラムすることができる。

メモリセルは、複数のデータ状態のうちの１つにプログラムすることができる。例えば、単一レベルメモリセル（ＳＬＣ）は、２つの異なるデータ状態のうちの目標とする１つにプログラムすることができる。このデータ状態は、１または０の２値単位によって表すことができ、セルのコンデンサが充電されているか、それとも充電されていないかによって決まり得る。追加的な例として、一部のメモリセルは、３つ以上のデータ状態（例えば、１１１１、０１１１、００１１、１０１１、１００１、０００１、０１０１、１１０１、１１００、０１００、００００、１０００、１０１０、００１０、０１１０及び１１１０）のうちの目標とする１つにプログラムすることができる。このようなセルは、マルチステートメモリセル、マルチユニットセルまたはマルチレベルセル（ＭＬＣ）と呼ばれ得る。ＭＬＣは、各セルが２つ以上の桁（例えば、２つ以上のビット）を表すことができるため、メモリセルの数を増加させずにより高密度のメモリを提供することができる。

本開示の実施形態によるメモリアレイの例を示す。 本開示の実施形態によるメモリセルの例を示す。 本開示の実施形態による印加電界とメモリセルの蓄積電荷との間の関係を示す図の例である。 本開示の実施形態によるメモリ検知のための電流分離を行う回路の例を示す。 本開示の実施形態によるメモリセルに関連したタイミング図の例を示す。 本開示の実施形態によるメモリセルの検知に関連した検知窓を示す図の例である。 本開示の実施形態によるメモリ検知のための電流分離を行う回路の例を示す。

本開示は、メモリ検知のための電流分離を行う装置、方法及びシステムを含む。実施形態は、強誘電体材料を有するメモリセルに検知電圧を印加することと、検知電圧がメモリセルに印加されている間にメモリセルによって出力された第１の電流と、検知電圧がメモリセルに印加されている間にメモリセルによって出力された第２の電流とを分離することによってメモリセルのデータ状態を判定することであって、メモリセルによって出力された第１の電流がメモリセルの強誘電体材料の第１の分極状態に対応し、メモリセルによって出力された第２の電流がメモリセルの強誘電体材料の第２の分極状態に対応する、判定することとを含む。

本開示による電流分離を使用したメモリ（例えば、ＦｅＲＡＭメモリ）の検知は、メモリの検知のための従前の方式よりも速くすることができ、使用する電力を少なくすることができ、かつ／または信頼性を高くすることができる。例えば、本開示による電流分離を使用したメモリの検知により、メモリのデータ状態を区別するために使用される検知窓のサイズを、従前の検知方式で使用される検知窓と比較して大きくすることができる。これにより、本開示による電流分離を使用して、従前の検知方式よりも信頼性が高い（例えば、正確な）検知動作を実行することができる。さらに、本開示によってメモリを検知するために使用される検知窓は、従前の検知方式で使用される検知窓よりも速く取得することができる。これにより、従前の検知方式と比較して、本開示による電流分離を使用して実行された検知動作の速度を上げる（例えば、データ状態が区別され得るときの速度を上げる）ことができる。加えて、本開示によってメモリを検知するために使用される回路は、従前の検知方式で使用されるコンデンサよりも低い静電容量を有するコンデンサ（例えば、増幅コンデンサ）を含むことができる。これにより、従前の検知方式のサイズ及び／または消費電力と比較して、本開示の検知回路のサイズ及び／または消費電力を減少させることができる。

本明細書で使用される場合、「ａ」または「ａｎ」は、何かの１つ以上を指すことができ、「複数の」は、そのようなもののうちの２つ以上を指すことができる。例えば、メモリセル（ａ ｍｅｍｏｒｙ ｃｅｌｌ）は、１つ以上のメモリセルを指すことができ、複数のメモリセルは、２つ以上のメモリセルを指すことができる。加えて、特に図面の参照符号に関して、本明細書で使用される場合の指示子「Ｍ」及び「Ｎ」は、そのように指定された特定の特徴の１つ以上が、本開示の実施形態と共に含まれ得ることを示す。

本明細書の図面は、最初の一桁または複数桁が描写図面の番号に対応し、残りの桁が図面の要素または構成要素を識別するという付番規則にしたがう。異なる図面間での類似の要素または構成要素は、類似の数字を使用することによって識別され得る。例えば、１０８は、図１Ａ及び図１Ｂの要素「０８」を指し得、類似の要素は、図３の３０８として指され得る。

図１Ａは、本開示の実施形態によるメモリアレイ１０６の例を示す。メモリアレイ１０６は、例えば、強誘電体メモリ（例えば、ＦｅＲＡＭ）アレイとすることができる。

図１Ａに図示したように、メモリアレイ１０６は、異なる状態を記憶するようにプログラム可能であり得るメモリセル１０８を含み得る。メモリセル１０８は、プログラム可能な状態を表す電荷を蓄積するためのコンデンサを含み得る。例えば、充電されたコンデンサ及び充電されていないコンデンサは、それぞれ、２つの論理状態（例えば、０及び１）を表し得る。メモリセル１０８は、例えば、いくつかの例では、チタン酸ジルコン酸鉛（ＰＺＴ）などの酸化物材料などの強誘電体材料を有するコンデンサを含み得る。例えば、強誘電体材料は、（例えば、図２に関してさらに説明されるように、例えば、ヒステリシスループの形で）印加電界と蓄積電荷との間の非線形関係を有し得、自発的な電気分極（例えば、電界が存在しないときの非ゼロ分極）を有し得る。強誘電体コンデンサの異なる充電レベルは、例えば、異なる論理状態を表し得る。

図１Ａに図示したように、メモリセル１０８は、アクセス線１１０−１〜１１０−Ｍのうちのそれぞれ１本などの、それぞれのアクセス線、及びデータ線１１５−１〜１１５−Ｎのうちの１本などの、それぞれのデータ（例えば、デジット）線に結合され得る。例えば、メモリセル１０８は、アクセス線１１０とデータ線１１５との間に結合され得る。一例では、アクセス線１１０はワード線とも呼ばれ得、データ線１１５はビット線とも呼ばれ得る。アクセス線１１０及びデータ線１１５は、例えば、銅、アルミニウム、金、タングステンなどの導電性材料、金属合金、他の導電性材料などから作製され得る。

一例では、アクセス線１１０に共通に結合されたメモリセル１０８は、メモリセルの行と呼ばれ得る。例えば、アクセス線１１０は、行デコーダ（図１Ａに図示せず）に結合され得、データ線１１５は、列デコーダ（図１Ａに図示せず）に結合され得る。プログラミング（例えば、読み込み）及び検知（例えば、書き込み）などの動作は、適切なアクセス線１１０及びデータ線１１５を活性化または選択することによって（例えば、アクセス線に電圧を印加することによって）メモリセル１０８に対して実行され得る。アクセス線１１０を活性化することにより、メモリセル１０８の対応する行がそれらのそれぞれのデータ線１１５に電気的に結合され得る。

分かりやすくするために、かつ本開示の実施形態を不明瞭にしないように図１Ａには図示されていないが、メモリアレイ１０６は、メモリデバイスの形態で装置に含めることができる。本明細書で使用される場合、「装置」は、限定されることはないが、例えば、回路もしくは回路網、１つもしくは複数のダイ、１つもしくは複数のモジュール、１つもしくは複数のデバイス、または１つもしくは複数のシステムなどの、様々な構造または構造の組み合わせのいずれかを指すことができる。さらに、装置（例えば、メモリデバイス）は、アレイ１０６と類似した追加のメモリアレイ（複数可）を含み得る。

図１Ｂは、本開示の実施形態によるメモリセル１０８を含む例示的な回路１２０を示す。図１Ｂに図示したように、回路１２０は、強誘電体メモリ（例えば、ＦｅＲＡＭ）セル１０８、アクセス線１１０及びデータ線１１５を含み得る。これらは、それぞれ、図１Ａに図示したメモリセル１０８、アクセス線１１０及びデータ線１１５の例を表し得る。

図１Ｂに図示したように、メモリセル１０８は、コンデンサ１２２などの記憶素子を含み得る。このコンデンサは、セルプレート１２４などの第１のプレート、及びセル底１２６などの第２のプレートを有し得る。セルプレート１２４とセル底１２６とは、それらの間に配置された強誘電体材料１２８を通じて容量的に結合され得る。セルプレート１２４及びセル底１２６の向きは、メモリセル１０８の動作を変更せずに反転され得る。

図１Ｂに図示したように、回路１２０は、選択トランジスタなどの選択デバイス１３０を含み得る。例えば、選択デバイス１３０の制御ゲート１１２は、アクセス線１１０に結合され得る。図１Ｂの例では、セルプレート１２４はプレート線１３２を介してアクセスされ得、セル底１２６はデータ線１１５を介してアクセスされ得る。例えば、選択デバイス１３０は、アクセス線１１０が選択デバイス１３０を活性化したことに応じてデータ線１１５をセル底１２６に選択的に結合するために使用され得る。例えば、コンデンサ１２２は、選択デバイス１３０が非活性化されるとデータ線１１５から電気的に絶縁され得、コンデンサ１２２は、選択デバイス１３０が活性化されるとデータ線１１５に電気的に結合され得る。選択デバイス１３０の活性化は、例えば、メモリセル１０８の選択と呼ばれ得る。

一例では、正または負の電気的パルス（例えば、正または負の電圧または電流パルス）などの、電界またはエネルギーの源を特定の期間中にメモリセル１０８の記憶素子に（例えば、コンデンサ１２２に）印加して、セルを目標データ状態にプログラムすることができる。例えば、電界（例えば、電気的パルス）がコンデンサ１２２の強誘電体材料１２８全体に印加されると、強誘電体材料１２８の双極子は、印加電界の方向に配列され得る。双極子は、電界が除かれた後にその配列（例えば、分極状態）を保持し得、異なる論理状態（例えば、０及び１）は、強誘電体材料１２８の異なる分極状態として記憶され得る。したがって、メモリセル１０８は、セルプレート１２４及びセル底１２６を帯電させることによってプログラムされ得る。このように帯電させることにより、強誘電体材料１２８全体に電界が印加され得、強誘電体材料が、特定のデータ（例えば、論理）状態に対応し得る（例えば、印加電界の極性に応じた）特定の分極状態に置かれ得る。本明細書でさらに説明されるように、メモリセルのデータ状態は、その後、強誘電体材料がどの分極状態にあるかを判定することによって決定（例えば、検知）され得る。

図２は、本開示の実施形態による印加電界（例えば、電圧）とメモリセルの蓄積電荷（例えば、印加電圧に応じてメモリセルによって放電された電荷）との間の関係２４２を示す図２４０の例である。例えば、メモリセルは、例えば、図１Ａ〜図１Ｂに関連して先に説明したメモリセル１０８などの強誘電体メモリ（例えば、ＦｅＲＡＭ）セルとすることができる。図２に示したように、この関係２４０は、ヒステリシスループの形をとり得る。

検知電圧がメモリセルに印加されるとき（例えば、セルに対して実行されている検知動作中）、電流は、検知電圧がセルに印加されていることに応じてメモリセルを流れ、メモリセルによって出力され得る。この電流は、検知電圧がメモリセルに印加されている間にメモリセルによって（例えば、メモリセルのコンデンサによって）放電された電荷量に対応することができ、２つの成分に分離（例えば、分割）することができる。第１の成分は、本明細書では変位または誘電性成分と呼ばれ得、セルのコンデンサのプレートの間の距離などの、メモリセルの物理的次元の特徴の結果としてメモリセルによって放電された電荷に対応することができ、検知電圧がセルに印加されてからほぼ直後に放電され得る。第２の成分は、本明細書では極性成分と呼ばれ得、セルのコンデンサの強誘電体材料の特徴の結果としてメモリセルによって放電された電荷に対応することができ、強誘電体材料の特徴のために特定の遅延を伴って放電され得る。

例えば、メモリセルの強誘電体材料の第１の分極状態に対応する第１のデータ状態（例えば、０）にメモリセルがプログラムされている場合、メモリセルの強誘電体材料の双極子の配列は、検知電圧がセルに印加されていることに応じて変化し得ない。したがって、メモリセルは、強誘電体材料の双極子配列の変化に起因する電荷を全く放電し得ない（例えば、メモリセルは、セルの物理的次元の特徴に起因する電荷のみを放電し得る）。この分極状態は、変位状態と呼ばれ得る。しかしながら、メモリセルの強誘電体材料の第２の分極状態に対応する第２のデータ状態（例えば、１）にメモリセルがプログラムされている場合、セルの強誘電体材料の双極子の配列は、検知電圧がセルに印加されていることに応じて変化（例えば、スイッチング及び／または反転）し得る。したがって、セルは、セルの物理的次元の特徴に起因する電荷に加えて（例えば、その後に）強誘電体材料の双極子配列の変化に起因する電荷を放電し得る。この分極状態は、極性状態と呼ばれ得る。図２に示した時刻ｔ０は、検知電圧がメモリセルに印加され始めたときの初期時刻（例えば、放電電荷の変位成分の開始）に対応し得、図２に示した時刻ｔ１は、セルの強誘電体材料の双極子配列の変化が発生し得る時刻（例えば、変位成分の終了及び放電電荷の極性成分の開始）に対応し得る。

このように、検知電圧がセルに印加されている間にメモリセルによって出力された第１の電流成分と、検知電圧がセルに印加されている間にメモリセルによって出力された第２の電流成分とを分離することにより（例えば、電流の変位成分と分極成分とを分離することにより）、メモリセルのデータ状態を判定することができる。先に本明細書で説明したように、第１の電流成分は、セルの強誘電体材料の第１の（例えば、変位）分極状態に対応することができ、第２の電流成分は、セルの第２の（例えば、極性）分極状態に対応することができる。すなわち、第１の電流成分は、検知電圧がセルに印加されている間に特定の基準時刻の前にセルによって出力された電流を含み得、第２の電流成分は、検知電圧がセルに印加されている間に特定の基準時刻の後にセルによって出力された電流を含み得る。この基準時刻は、セルが第２のデータ状態にプログラムされている場合、検知電圧がメモリセルに印加されている間にメモリセルの強誘電体材料の分極状態の変化（例えば、双極子の配列のスイッチング）が発生するときの時刻（例えば、図２に示した時刻ｔ１）に基づく（例えば、関連する）。この基準時刻は、例えば、検知電圧がメモリセルに印加され始めてから約１０ナノ秒後であり得、検知電圧は、例えば、約１．６ボルトである（例えば、その大きさを有する）場合がある。

第１の電流成分と第２の電流成分とは、例えば、メモリセルに結合されたデータ（例えば、デジット）線を、検知電圧がメモリセルに印加されている間に特定の基準時刻に到達するまで継続的にプリチャージする（例えば、プリチャージ信号を継続的に印加する）ことによって分離することができる。例えば、検知動作の一部として、メモリセルに結合されたデータ線は、検知電圧がセルに印加される前に（例えば、時刻ｔ０の前に）プリチャージされ得る。一旦データ線がプリチャージされると、次いで、検知電圧がメモリセルに印加され得る。しかしながら、検知電圧がメモリセルに印加されている間、プリチャージ信号は、特定の基準時刻までデータ線に継続的に印加され得る。一旦特定の基準時刻に到達すると、プリチャージ信号はオフにされ得るが、検知電圧はメモリセルに継続的に印加される。これにより、検知電圧が印加されている間に特定の基準時刻の前にメモリセルによって出力された電流を、検知電圧が印加されている間に特定の基準時刻の後にメモリセルによって出力された電流から分離することが可能になる。

次いで、メモリセルのデータ状態を、第２の電流成分（例えば、基準時刻の後に出力された電流）のみを使用して判定することができる。すなわち、セルのデータ状態は、第１の電流成分を使用せずに判定することができる（例えば、第１の電流成分を検知プロセスから排除及び／または除去することができる）。例えば、第１の電流成分と第２の電流成分との分離は、第１の電流成分に対応するメモリセルによって放電された電荷（例えば、メモリセルの物理的次元の特徴に起因する電荷）と、第２の電流成分に対応するメモリセルによって放電された電荷（例えば、セルの強誘電体材料の双極子配列の変化に起因する電荷）とを分離することを含むことができ、セルのデータ状態は、第２の電流成分に対応する電荷のみを使用して（例えば、第１の電流成分に対応する電荷を使用せずに）判定することができる。

例えば、第２の電流成分に対応するメモリセルによって放電された電荷に関連した電圧量と基準電圧との比較に基づいて（例えば、それらを比較することによって）メモリセルのデータ状態を判定することができる。この電圧量が基準電圧よりも小さいことを比較が示す場合、メモリセルは、第１のデータ状態（例えば、０）にプログラムされており、この電圧量が基準電圧よりも大きいことを比較が示す場合、メモリセルは第２のデータ状態（例えば、１）にプログラムされている。追加的な例として、第２の電流成分がメモリセルによって出力される時間に基づき、メモリセルのデータ状態を判定することができる。例えば、第２の電流成分は、セルが第１のデータ状態にプログラムされている場合に比べて、メモリセルが第２のデータ状態にプログラムされている場合により速やかに排出され得る。そのため、第２の電流がメモリセルによって出力される時間は、セルが第１のデータ状態にプログラムされている場合に比べて、セルが第２のデータ状態にプログラムされている場合により短くなり得る。メモリセルによって出力された電流成分を分離し、メモリセルのデータ状態を判定するために使用することができる回路の例について、（例えば、図３及び図６に関して）本明細書でさらに説明する。

第２の電流成分のみを使用して（例えば、第１の電流成分を使用せずに）セルのデータ状態を判定することにより、２つの可能なセルのデータ状態を区別するために使用される検知窓のサイズを大きくすることができる。これにより、従前の検知方式よりも信頼性が高い（例えば、正確な）データ状態の判定を行うことができる。さらに、検知窓は、第２の電流成分のみを使用することによってより速く取得することができる。これにより、従前の検知方式と比較してセルのデータ状態が判定され得るときの速度を上げることが可能になる。

図３は、本開示の実施形態によるメモリ検知のための電流分離を行う回路（例えば、検知回路）３５０の例を示す。回路３５０は、図１Ａ〜図１Ｂに関して先に説明したメモリアレイ１０６に結合させることができ、このメモリアレイと同じ装置（例えば、メモリデバイス）に含めることができる。

例えば、図３に示したように、回路３５０は、図１Ａ〜図１Ｂに関して先に説明したメモリセル１０８と類似したメモリセル３０８を含むアレイに結合させることができる。例えば、図３に示したように、メモリセル３０８は、記憶素子（例えば、コンデンサ）３２２、ならびに図１Ａ〜図１Ｂに関して先に説明したものと類似した手法でアクセス線３１０及びデータ（例えば、デジット）線３１５に結合された選択デバイス３３０を含むことができる。簡単にするために、かつ本開示の実施形態を不明瞭にしないように単一のメモリセル３０８が図３に図示されているが、回路３５０は、アレイの各それぞれのメモリセルに結合させることができる。

さらに、簡単にするために、かつ本開示の実施形態を不明瞭にしないように図３には図示されていないが、セル３０８を含む回路３５０及び／またはメモリアレイはコントローラに結合させることができる。コントローラは、例えば、制御回路ならびに／またはロジック（例えば、ハードウェア及び／もしくはファームウェア）を含むことができ、メモリアレイと同じ物理デバイス（例えば、同じダイ）上に含めることができるか、またはメモリアレイを含む物理デバイスに通信可能に結合された別の物理デバイス上に含めることができる。実施形態では、コントローラの構成要素は、複数の物理デバイス（例えば、アレイと同じダイ上のいくつかの構成要素、及び異なるダイ、モジュールまたはボード上のいくつかの構成要素）にわたって分散させることができる。コントローラは、本明細書で説明した電流分離を利用してメモリセル３０８のデータ状態を判定するように回路３５０を動作させることができる。

例えば、図３に図示したように、回路３５０はコンデンサ３５２を含むことができる。このコンデンサは、本明細書では増幅コンデンサと呼ばれ得る。図３に示したように、コンデンサ３５２は、カスコード３６２及び選択器３５６を通じてメモリセル３０８に（例えば、データ線３１５を介して）結合させることができる。カスコード３６２は、例えば、ｎチャネル金属酸化物半導体電界効果トランジスタ（ＭＯＳＦＥＴ）とすることができ、選択器３５６は、例えば、複数のスイッチを含むシャントとすることができる。

カスコード３６２は、セルに対して実行されている検知動作中、検知電圧をメモリセル３０８（例えば、データ線３１５）に印加するために使用することができる。例えば、カスコード３６２は、メモリセル３０８を検知電圧でバイアスするために使用することができる。さらに、データ線３１５は、検知電圧がメモリセル３０８に印加される前に、（例えば、プリチャージ信号をこのデータ線に印加することによって）プリチャージされ得る。図３に示したコンデンサ３１６は、一旦データ線３１５がプリチャージされてからのデータ線３１５の容量を表し得る。

一旦データ線３１５がプリチャージされると、次いで、検知電圧がメモリセル３０８に印加され得る。検知電圧がメモリセル３０８に印加されている間、プリチャージ信号は、図２に関して先に説明した特定の基準時刻までデータ線３１５に継続的に印加され得る。特定の基準時刻の後、図２に関して先に説明したように、プリチャージ信号はオフにされ得る。検知電圧がメモリセル３０８に印加されている間、コンデンサ３５２は、検知電圧がメモリセル３０８に印加されている間にこのメモリセルによって出力された第２の（例えば、極性）電流成分に対応するメモリセル３０８によって（例えば、コンデンサ３２２によって）放電された電荷のみ（例えば、特定の基準時刻の後に放電された電荷のみ）を蓄積することができる。すなわち、検知電圧がメモリセル３０８に印加されている間にこのメモリセルによって出力された第１の（例えば、変位）電流成分に対応するメモリセル３０８によって放電された電荷（例えば、データ線３１５が継続的にプリチャージされている間、特定の基準時刻の前に放電された電荷）は、コンデンサ３５２によって蓄積され得ない（例えば、この電荷は、データ線３１５を継続的にプリチャージすることによって分離及び除去することができる）。メモリセル３０８によって蓄積された電荷のコンデンサ３５２への放電をさらに示す例について、（例えば、図４に関して）本明細書でさらに説明する。

例えば、図３に図示したように、回路３５０は、コンデンサ３５２に結合されたスイッチ３５４を含むことができる。図３に示したように、スイッチ３５２はまた、カスコード３６２及び選択器３５６を通じてメモリセル３０８に結合され得る。スイッチ３５４は、検知電圧がメモリセル３０８に印加されている間にこのメモリセルによって出力された第１の電流成分（例えば、データ線３１５が継続的にプリチャージされている間、特定の基準時刻の前にセルによって放電された電荷）と、検知電圧がメモリセル３０８に印加されている間にこのメモリセルによって出力された第２の電流成分（例えば、特定の基準時刻の後にセルによって放電された電荷）とを分離するために使用することができる。例えば、スイッチ３５４は、特定の基準時刻の前にイネーブルすることができ、特定の基準時刻の後にディセーブルすることができる。スイッチ３５４がディセーブルされているときのみ、メモリセル３０８によって放電された電荷がコンデンサ３５２によって蓄積され得る。メモリセル３０８によって放電された電荷は、スイッチ３５４をイネーブルすることによって分離及び除去され得る。スイッチ３５４は、例えば、信号（例えば、図３に示したように３．２ボルト）をこのスイッチに印加することによってイネーブルすることができ、次いで、その信号をオフにすることによってディセーブルすることができる。

メモリセル３０８のデータ状態は、次いで、コンデンサ３５２によって蓄積された電荷量に基づいて（例えば、第２の電流成分に対応する電荷のみに基づいて）判定することができる。この判定は、例えば、回路３５０のラッチ３６０を使用することによって実行することができる。ラッチ３６０は、例えば、当業者によって理解されるように、複数のロジックゲート及び／またはスイッチなどの、ラッチ回路を含むことができる。

例えば、ラッチ３６０は、コンデンサ３５２によって蓄積された電荷に関連した電圧量と基準電圧（例えば、図３に示したＶｒｅｆ）との比較に基づいて（例えば、それらを比較することによって）メモリセル３０８のデータ状態を判定することができる。コンデンサ３５２によって蓄積された電荷に関連した電圧量が基準電圧よりも小さいことを比較が示す場合、メモリセルは第１のデータ状態（例えば、０）にプログラムされている。コンデンサ３５２によって蓄積された電荷に関連した電圧量が基準電圧よりも大きいことを比較が示す場合、メモリセルは第２のデータ状態（例えば、１）にプログラムされている。このような比較に関連した検知窓の例について、（例えば、図５に関して）本明細書でさらに説明する。

メモリセル３０８のデータ状態の判定に使用するために第２の電流成分に対応する電荷のみがコンデンサ３５２によって蓄積されるため、コンデンサ３５２は、従前の検知方式で使用される増幅コンデンサよりも低い容量を有することができる。したがって、回路３５０のサイズ及び／または消費電力は、従前の検知方式で使用される検知回路よりも小さくなり得る。

図４は、本開示の実施形態によるメモリセルの検知に関連したタイミング図４７０の例を示す。メモリセルは、例えば、図３に関して先に説明したメモリセル３０８とすることができる。

図４に図示したように、タイミング図４７０は、波形４７２及び４７４を含む。波形４７２は、メモリセルが第１の（例えば、変位）データ状態にプログラムされている場合、検知動作中に電荷がメモリセルから図３に関して先に説明したコンデンサ３５２に放電されていることを表す。波形４７４は、メモリセルが第２の（例えば、極性）データ状態にプログラムされている場合、検知動作中に電荷がメモリセルからコンデンサ３５２に放電されていることを表す。図４に示した時刻ｔ０は、図２に関して先に説明した時刻ｔ０（例えば、検知動作の検知電圧がメモリセルに印加され始める初期時刻）に対応することができ、図４に示した時刻ｔ１は、図２に関して先に説明した時刻ｔ１（例えば、特定の基準時刻）（例えば、セルが極性データ状態にプログラムされている場合にメモリセルの強誘電体材料の双極子配列の変化が発生し得るときの時刻）に対応することができる。

図４に図示したように、時刻ｔ１の後、波形４７４は波形４７２よりも低くなる。それにより、波形４７２と波形４７４との間に間隔（例えば、間隙）が存在するようになる。この間隔は、セルが第１のデータ状態にプログラムされているか、それとも第２のデータ状態にプログラムされているかに応じて、時間ｔ１の後にメモリセルから放電される電荷の差に対応することができ、（例えば、図３に関して）本明細書で先に説明したように、セルのデータ状態を判定するために使用することができる。

図５は、本開示の実施形態によるメモリセルの検知に関連した検知窓を示す図５８０の例である。メモリセルは、例えば、図３に関して先に説明したメモリセル３０８とすることができる。

図３に関して先に説明したように、メモリセルのデータ状態は、コンデンサ３５２によって蓄積された電荷（例えば、メモリセルによって出力された極性電流成分に対応する電荷）に関連した電圧量と基準電圧（例えば、図３に示したＶｒｅｆに対応することができる、図５に示したＶｒｅｆ）との比較に基づいて判定することができる。コンデンサ３５２によって蓄積された電荷に関連した電圧量が基準電圧よりも小さい（例えば、図５に示した検知窓の一部５８２−０の範囲内である）ことを比較が示す場合、メモリセルは、第１のデータ状態（例えば、０）にプログラムされている。コンデンサ３５２によって蓄積された電荷に関連した電圧量が基準電圧よりも大きい（例えば、図５に示した検知窓の一部５８２−１の範囲内である）ことを比較が示す場合、メモリセルは、第２のデータ状態（例えば、１）にプログラムされている。すなわち、図５に示した検知窓は、メモリセルがプログラムされている場合がある２つの可能なデータ状態を区別するために使用され得る。

図５に示した検知窓の一部５８２−０及び５８２−１は、従前の検知方式でデータ状態を区別するために使用される検知窓のものよりも大きく（例えば、広く）なり得る。したがって、図５に示した感知窓を利用してメモリセルのデータ状態を判定することにより、従前の検知方式よりも信頼性が高い（例えば、正確な）データ状態の判定を得ることができる。

さらに、コンデンサ３５２の容量は、図５の破線５８３によって表されるように、従前の検知方式で使用される増幅コンデンサの容量よりも小さくすることができる。すなわち、線５８３の勾配は、従前の検知方式で使用される増幅コンデンサの場合よりも傾斜が小さくなり得る。したがって、本開示によって使用される検知回路のサイズ及び／または消費電力は、従前の検知方式で使用される検知回路のサイズ及び／または消費電力よりも小さくなり得る。

図６は、本開示の実施形態によるメモリ検知のための電流分離を行う回路（例えば、検知回路）６５１の例を示す。回路６５１は、図３に関して先に説明した回路３５０と類似した手法で、図１Ａ〜図１Ｂに関して先に説明したメモリアレイ１０６に結合させることができ、このメモリアレイと同じ装置（例えば、メモリデバイス）に含めることができる。例えば、図６に示したように、回路６５１は、図１Ａ〜図１Ｂに関して先に説明したメモリセル１０８に類似した（例えば、記憶素子６２２、ならびに図１Ａ〜図１Ｂに関して先に説明したものと類似した手法でアクセス線６１０及びデータ線６１５に結合された選択デバイス６３０を含む）メモリセル６０８を含むアレイに結合させることができる。

図６に図示したように、回路６５１は、コンデンサ（例えば、増幅コンデンサ）６５２、カスコード６６２、選択器６５６及びラッチ６６０を含むことができる。これらは、図３に関して先に説明したコンデンサ３５２、カスコード３６２、選択器３５６及びラッチ３６０と類似し得る。例えば、カスコード６６２は、検知電圧をメモリセル６０８に印加するために使用することができ、コンデンサ６５２は、図３に関して先に説明したものと類似した手法で、検知電圧がメモリセル６０８に印加されている間にこのメモリセルによって出力された第２の（例えば、極性）電流成分に対応するメモリセル６０８によって放電された電荷のみを蓄積することができる。

図６に示した例では、回路６５１は、コンデンサ６５２に結合されたトランジスタ６５５を含む。トランジスタ６５５はまた、図６に示したように、カスコード６６２及び選択器６５６を通じてメモリセル６０８に結合され得る。トランジスタ６５５は、例えば、ｐチャネルＭＯＳＦＥＴとすることができる。さらに、回路６５１は、図６に示したように、トランジスタ６５５と並列に抵抗器６５９を含むことができる。抵抗器６５９は、大きい抵抗値を有し得る。例えば、抵抗器６５９は、大きい抵抗値を有する線形抵抗器であり得るか、または高抵抗のＭＯＳデバイスを使用して作製され得る。ＭＯＳデバイスの使用により、回路６５１のサイズ（例えば、面積）が減少し得る。

トランジスタ６５５は、図３に関してスイッチ３５４について先に説明したものと類似した手法で、検知電圧がメモリセル６０８に印加されている間にこのメモリセルによって出力された第１の電流成分と、検知電圧がメモリセル３０８に印加されている間にこのメモリセルによって出力された第２の電流成分とを分離するために使用することができる。例えば、トランジスタ６５５は、スイッチ３５４について先に説明したものと類似した手法で、特定の基準時刻の前にイネーブルすることができ、特定の基準時刻の後にディセーブルすることができる。

メモリセル６０８のデータ状態は、次いで、コンデンサ６５２によって蓄積された電荷量に基づいて（例えば、第２の電流成分に対応する電荷のみに基づいて）判定することができる。この判定は、例えば、図３に関してラッチ３６０について先に説明したものと類似した手法で、回路６５１のラッチ６６０を使用して実行することができる。

特定の実施形態が本明細書で例示及び説明されてきたが、当業者は、同じ結果を達成するように推測される配置構成が、示された特定の実施形態に置き換えられ得ることを認識するであろう。この開示は、本開示の複数の実施形態の適応または変形を網羅することを意図している。上記の説明は、例示的になされたものであり、限定的になされたものではないことが理解されるべきである。上記の実施形態と、本明細書に具体的に説明されていない他の実施形態との組み合わせは、上記の説明を考察すれば当業者にとって明らかとなるであろう。本開示の複数の実施形態の範囲は、上記の構造及び方法が使用される他の用途を含む。したがって、本開示の複数の実施形態の範囲は、添付された特許請求の範囲、ならびにこのような特許請求の範囲によって権利が与えられる均等物の全範囲を参照して定められるべきである。

前述の詳細な説明では、本開示を簡素化するために、単一の実施形態にいくつかの特徴をまとめている。本開示の方法は、開示された本開示の実施形態が、各請求項に明示的に記載されたものよりも多くの特徴を使用する必要があるという意図を反映したものとして解釈されるべきではない。むしろ、以下の特許請求の範囲が反映するように、発明の主題は、単一の開示された実施形態の全ての特徴よりも少ないところにある。したがって、以下の特許請求の範囲は、各請求項が別個の実施形態として独自に存在する状態で、本明細書によって発明を実施するための形態に組み込まれる。

Claims (12)

1. メモリを動作させる方法であって、
   強誘電体材料を有するメモリセルに検知電圧を印加することと、
   前記検知電圧が前記メモリセルに印加されている間に前記メモリセルによって出力された第１の電流と、前記検知電圧が前記メモリセルに印加されている間に前記メモリセルによって出力された第２の電流とを分離することによって前記メモリセルのデータ状態を判定することであって、
   前記メモリセルによって出力された前記第１の電流が前記メモリセルの前記強誘電体材料の第１の分極状態に対応し、
   前記メモリセルによって出力された前記第２の電流が前記メモリセルの前記強誘電体材料の第２の分極状態に対応する、前記判定することと、
   前記第２の電流が前記メモリセルによって出力される時間に基づいて前記メモリセルの前記データ状態を判定することと、
   を含む、前記方法。
2. 前記方法が、
   前記検知電圧を前記メモリセルに印加する前に、前記メモリセルに結合されたデータ線をプリチャージすることと、
   前記メモリセルに結合された前記データ線を前記検知電圧が前記メモリセルに印加されている間に特定の基準時刻まで継続的にプリチャージすることにより、前記検知電圧が前記メモリセルに印加されている間に前記メモリセルによって出力された前記第１の電流と、前記検知電圧が前記メモリセルに印加されている間に前記メモリセルによって出力された前記第２の電流とを分離することと、
   を含む、請求項１に記載の方法。
3. 前記検知電圧が前記メモリセルに印加されている間に前記メモリセルによって出力された前記第１の電流と、前記検知電圧が前記メモリセルに印加されている間に前記メモリセルによって出力された前記第２の電流とを分離することが、前記メモリセルによって出力された前記第１の電流に対応する前記メモリセルによって放電された電荷と、前記メモリセルによって出力された前記第２の電流に対応する前記メモリセルによって放電された電荷とを分離することを含む請求項１に記載の方法。
4. 前記方法が、
   前記メモリセルによって出力された前記第２の電流のみを使用して前記メモリセルの前記データ状態を判定することを含む、請求項１に記載の方法。
5. 強誘電体材料を有するメモリセルと、
   回路であって、
   前記メモリセルに検知電圧を印加することと、
   前記検知電圧が前記メモリセルに印加されている間に特定の基準時刻の前に前記メモリセルによって出力された第１の電流と、前記検知電圧が前記メモリセルに印加されている間に前記特定の基準時刻の後に前記メモリセルによって出力された第２の電流とを分離することによって前記メモリセルのデータ状態を判定することと、
   を行うように構成された、前記回路と、
   を含み、
   前記回路が、前記メモリセルに結合されたコンデンサであって、前記検知電圧が前記メモリセルに印加されている間に前記メモリセルによって出力された前記第２の電流に対応する前記メモリセルによって放電された電荷のみを蓄積するように構成された、前記コンデンサを含み、
   前記回路が、前記コンデンサによって蓄積された前記電荷に基づいて前記メモリセルの前記データ状態を判定するように構成される、
   装置。
6. 前記特定の基準時刻が、
   前記メモリセルの前記強誘電体材料の分極状態の変化が発生したときの時刻に基づく、請求項５に記載の装置。
7. 前記回路が、
   前記検知電圧を前記メモリセルに印加する前に、前記メモリセルに結合されたデータ線をプリチャージすることと、
   前記メモリセルに結合された前記データ線を、前記検知電圧が前記メモリセルに印加されている間に前記特定の基準時刻まで継続的にプリチャージすることにより、前記検知電圧が前記メモリセルに印加されている間に前記特定の基準時刻の前に前記メモリセルによって出力された前記第１の電流と、前記検知電圧が前記メモリセルに印加されている間に前記特定の基準時刻の後に前記メモリセルによって出力された前記第２の電流とを分離することと、
   を行うように構成される、請求項６に記載の装置。
8. 前記回路が、
   前記コンデンサによって蓄積された前記電荷に関連した電圧量と、
   基準電圧との比較に基づいて前記メモリセルの前記データ状態を判定するように構成される、請求項５に記載の装置。
9. 前記メモリセルの前記データ状態が、前記コンデンサによって蓄積された前記電荷に関連した前記電圧量が前記基準電圧よりも小さいことを前記比較が示すときに第１のデータ状態であり、
   前記メモリセルの前記データ状態が、前記コンデンサによって蓄積された前記電荷に関連した前記電圧量が前記基準電圧よりも大きいことを前記比較が示すときに第２のデータ状態である、請求項８に記載の装置。
10. 前記回路が、
    前記検知電圧が前記メモリセルに印加されている間に前記特定の基準時刻の後に前記メモリセルによって出力された前記第２の電流のみを使用して前記メモリセルの前記データ状態を判定するように構成される、請求項５に記載の装置。
11. 前記回路が、
    前記検知電圧が前記メモリセルに印加されている間に前記特定の基準時刻の前に前記メモリセルによって出力された前記第１の電流と、前記検知電圧が前記メモリセルに印加されている間に前記特定の基準時刻の後に前記メモリセルによって出力された前記第２の電流とを分離するように構成されたスイッチを含む、請求項５〜１０のいずれか１項に記載の装置。
12. 前記回路が、
    前記検知電圧が前記メモリセルに印加されている間に前記特定の基準時刻の前に前記メモリセルによって出力された前記第１の電流と、前記検知電圧が前記メモリセルに印加されている間に前記特定の基準時刻の後に前記メモリセルによって出力された前記第２の電流とを分離するように構成されたトランジスタを含む、請求項５〜１０のいずれか１項に記載の装置。

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