JP2021507443A - メモリ検知のための電流分離 - Google Patents
メモリ検知のための電流分離 Download PDFInfo
- Publication number
- JP2021507443A JP2021507443A JP2020533580A JP2020533580A JP2021507443A JP 2021507443 A JP2021507443 A JP 2021507443A JP 2020533580 A JP2020533580 A JP 2020533580A JP 2020533580 A JP2020533580 A JP 2020533580A JP 2021507443 A JP2021507443 A JP 2021507443A
- Authority
- JP
- Japan
- Prior art keywords
- memory cell
- detection voltage
- current output
- reference time
- memory
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Images
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/22—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using ferroelectric elements
- G11C11/225—Auxiliary circuits
- G11C11/2273—Reading or sensing circuits or methods
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/22—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using ferroelectric elements
- G11C11/221—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using ferroelectric elements using ferroelectric capacitors
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/22—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using ferroelectric elements
- G11C11/225—Auxiliary circuits
- G11C11/2253—Address circuits or decoders
- G11C11/2255—Bit-line or column circuits
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/22—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using ferroelectric elements
- G11C11/225—Auxiliary circuits
- G11C11/2275—Writing or programming circuits or methods
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/22—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using ferroelectric elements
- G11C11/225—Auxiliary circuits
- G11C11/2293—Timing circuits or methods
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/22—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using ferroelectric elements
- G11C11/225—Auxiliary circuits
- G11C11/2297—Power supply circuits
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
- G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
- G11C13/0021—Auxiliary circuits
- G11C13/004—Reading or sensing circuits or methods
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/56—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency
- G11C11/5657—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency using ferroelectric storage elements
Landscapes
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Power Engineering (AREA)
- Semiconductor Memories (AREA)
- Dram (AREA)
Abstract
Description
Claims (23)
- メモリを動作させる方法であって、
強誘電体材料を有するメモリセルに検知電圧を印加することと、
前記検知電圧が前記メモリセルに印加されている間に前記メモリセルによって出力された第1の電流と、前記検知電圧が前記メモリセルに印加されている間に前記メモリセルによって出力された第2の電流とを分離することによって前記メモリセルのデータ状態を判定することであって、
前記メモリセルによって出力された前記第1の電流が前記メモリセルの前記強誘電体材料の第1の分極状態に対応し、
前記メモリセルによって出力された前記第2の電流が前記メモリセルの前記強誘電体材料の第2の分極状態に対応する、前記判定することと、
を含む、前記方法。 - 前記方法が、
前記検知電圧を前記メモリセルに印加する前に、前記メモリセルに結合されたデータ線をプリチャージすることと、
前記メモリセルに結合された前記データ線を、前記検知電圧が前記メモリセルに印加されている間に特定の基準時刻まで継続的にプリチャージすることにより、前記検知電圧が前記メモリセルに印加されている間に前記メモリセルによって出力された前記第1の電流と、前記検知電圧が前記メモリセルに印加されている間に前記メモリセルによって出力された前記第2の電流とを分離することと、
を含む、請求項1に記載の方法。 - 前記検知電圧が前記メモリセルに印加されている間に前記メモリセルによって出力された前記第1の電流と、前記検知電圧が前記メモリセルに印加されている間に前記メモリセルによって出力された前記第2の電流とを分離することが、前記メモリセルによって出力された前記第1の電流に対応する前記メモリセルによって放電された電荷と、前記メモリセルによって出力された前記第2の電流に対応する前記メモリセルによって放電された電荷とを分離することを含み、
前記メモリセルの前記データ状態が、前記メモリセルによって出力された前記第2の電流に対応する前記メモリセルによって放電された前記電荷のみを使用して判定される、請求項1に記載の方法。 - 前記方法が、
前記メモリセルによって出力された前記第2の電流に対応する前記メモリセルによって放電された前記電荷に関連した電圧量と、
基準電圧との比較に基づいて前記メモリセルの前記データ状態を判定することを含む、請求項3に記載の方法。 - 前記方法が、
前記メモリセルによって出力された前記第2の電流のみを使用して前記メモリセルの前記データ状態を判定することを含む、請求項1に記載の方法。 - 前記方法が、
前記第2の電流が前記メモリセルによって出力される時間に基づいて前記メモリセルの前記データ状態を判定することを含む、請求項1に記載の方法。 - 強誘電体材料を有するメモリセルと、
回路であって、
前記メモリセルに検知電圧を印加することと、
前記検知電圧が前記メモリセルに印加されている間に特定の基準時刻の前に前記メモリセルによって出力された電流と、前記検知電圧が前記メモリセルに印加されている間に前記特定の基準時刻の後に前記メモリセルによって出力された電流とを分離することによって前記メモリセルのデータ状態を判定することと、
を行うように構成された、前記回路と、
を含む装置。 - 前記特定の基準時刻が、
前記メモリセルの前記強誘電体材料の分極状態の変化が発生したときの時刻に基づく、請求項7に記載の装置。 - 前記回路が、
前記検知電圧を前記メモリセルに印加する前に、前記メモリセルに結合されたデータ線をプリチャージすることと、
前記メモリセルに結合された前記データ線を、前記検知電圧が前記メモリセルに印加されている間に前記特定の基準時刻まで継続的にプリチャージすることにより、前記検知電圧が前記メモリセルに印加されている間に前記特定の基準時刻の前に前記メモリセルによって出力された前記電流と、前記検知電圧が前記メモリセルに印加されている間に前記特定の基準時刻の後に前記メモリセルによって出力された前記電流とを分離することと、
を行うように構成される、請求項8に記載の装置。 - 前記回路が、前記メモリセルに結合されたコンデンサであって、前記検知電圧が前記メモリセルに印加されている間に前記メモリセルによって出力された前記第2の電流に対応する前記メモリセルによって放電された電荷のみを蓄積するように構成された、前記コンデンサを含み、
前記回路が、前記コンデンサによって蓄積された前記電荷に基づいて前記メモリセルの前記データ状態を判定するように構成される、請求項7に記載の装置。 - 前記回路が、
前記コンデンサによって蓄積された前記電荷に関連した電圧量と、
基準電圧との比較に基づいて前記メモリセルの前記データ状態を判定するように構成される、請求項10に記載の装置。 - 前記メモリセルの前記データ状態が、前記コンデンサによって蓄積された前記電荷に関連した前記電圧量が前記基準電圧よりも小さいことを前記比較が示すときに第1のデータ状態であり、
前記メモリセルの前記データ状態が、前記コンデンサによって蓄積された前記電荷に関連した前記電圧量が前記基準電圧よりも大きいことを前記比較が示すときに第2のデータ状態である、請求項11に記載の装置。 - 前記回路が、
前記検知電圧が前記メモリセルに印加されている間に前記特定の基準時刻の後に前記メモリセルによって出力された前記電流のみを使用して前記メモリセルの前記データ状態を判定するように構成される、請求項7に記載の装置。 - 前記回路が、
前記検知電圧が前記メモリセルに印加されている間に前記特定の基準時刻の前に前記メモリセルによって出力された前記電流と、前記検知電圧が前記メモリセルに印加されている間に前記特定の基準時刻の後に前記メモリセルによって出力された前記電流とを分離するように構成されたスイッチを含む、請求項7に記載の装置。 - 前記回路が、
前記検知電圧が前記メモリセルに印加されている間に前記特定の基準時刻の前に前記メモリセルによって出力された前記電流と、前記検知電圧が前記メモリセルに印加されている間に前記特定の基準時刻の後に前記メモリセルによって出力された前記電流とを分離するように構成されたトランジスタを含む、請求項7に記載の装置。 - メモリを動作させる方法であって、
強誘電体材料を有するメモリセルに検知電圧を印加することと、
前記検知電圧を前記メモリセルに印加する前に、前記メモリセルに結合されたデータ線をプリチャージすることと、
前記メモリセルに結合された前記データ線を、前記検知電圧が前記メモリセルに印加されている間に特定の基準時刻まで継続的にプリチャージすることであって、前記特定の基準時刻が、前記メモリセルの前記強誘電体材料の分極状態の変化が発生したときの時刻に基づく、前記プリチャージすることと、
前記検知電圧が前記メモリセルに印加されている間に前記特定の基準時刻の前に前記メモリセルによって出力された電流と、前記検知電圧が前記メモリセルに印加されている間に前記特定の基準時刻の後に前記メモリセルによって出力された電流とを分離することによって前記メモリセルのデータ状態を判定することと、
を含む、前記方法。 - 前記方法が、
前記特定の基準時刻の前に、前記メモリセルに結合されたスイッチをイネーブルすることと、
前記特定の基準時刻の後に前記スイッチをディセーブルすることとにより、
前記検知電圧が前記メモリセルに印加されている間に前記特定の基準時刻の前に前記メモリセルによって出力された前記電流と、前記検知電圧が前記メモリセルに印加されている間に前記特定の基準時刻の後に前記メモリセルによって出力された前記電流とを分離することを含む、請求項16に記載の方法。 - 前記方法が、
前記特定の基準時刻の前に、前記メモリセルに結合されたトランジスタをイネーブルすることと、
前記特定の基準時刻の後に前記トランジスタをディセーブルすることとにより、
前記検知電圧が前記メモリセルに印加されている間に前記特定の基準時刻の前に前記メモリセルによって出力された前記電流と、前記検知電圧が前記メモリセルに印加されている間に前記特定の基準時刻の後に前記メモリセルによって出力された前記電流とを分離することを含む、請求項16に記載の方法。 - 前記特定の基準時刻が、前記検知電圧が前記メモリセルに印加され始めてから約10ナノ秒後である、請求項16に記載の方法。
- 強誘電体材料を有するメモリセルと、
回路であって、
前記メモリセルに検知電圧を印加することと、
前記検知電圧を前記メモリセルに印加する前に、前記メモリセルに結合されたデータ線をプリチャージすることと、
前記メモリセルに結合された前記データ線を、前記検知電圧が前記メモリセルに印加されている間に特定の基準時刻まで継続的にプリチャージすることと、
前記検知電圧が前記メモリセルに印加されている間に前記特定の基準時刻の前に前記メモリセルによって出力された電流と、前記検知電圧が前記メモリセルに印加されている間に前記特定の基準時刻の後に前記メモリセルによって出力された電流とを分離することと、
前記検知電圧が前記メモリセルに印加されている間に前記特定の基準時刻の後に前記メモリセルによって出力された前記電流のみを使用して前記メモリセルの前記データ状態を判定することと、
を行うように構成された、前記回路と、
を含む装置。 - 前記回路が、
前記メモリセルに結合されたカスコードであって、前記検知電圧を前記メモリセルに印加するように構成された前記カスコードを含む、請求項20に記載の装置。 - 前記回路が、
前記メモリセルの前記データ状態を判定するように構成されたラッチを含む、請求項20に記載の装置。 - 前記強誘電体材料が酸化物材料である、請求項20に記載の装置。
Applications Claiming Priority (3)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
US15/846,765 US10504576B2 (en) | 2017-12-19 | 2017-12-19 | Current separation for memory sensing |
US15/846,765 | 2017-12-19 | ||
PCT/US2018/064664 WO2019125797A1 (en) | 2017-12-19 | 2018-12-10 | Current separation for memory sensing |
Publications (3)
Publication Number | Publication Date |
---|---|
JP2021507443A true JP2021507443A (ja) | 2021-02-22 |
JP2021507443A5 JP2021507443A5 (ja) | 2021-04-01 |
JP6917526B2 JP6917526B2 (ja) | 2021-08-11 |
Family
ID=66814625
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2020533580A Active JP6917526B2 (ja) | 2017-12-19 | 2018-12-10 | メモリ検知のための電流分離 |
Country Status (7)
Country | Link |
---|---|
US (3) | US10504576B2 (ja) |
EP (1) | EP3729434A4 (ja) |
JP (1) | JP6917526B2 (ja) |
KR (1) | KR102352778B1 (ja) |
CN (1) | CN111492432B (ja) |
TW (1) | TWI754786B (ja) |
WO (1) | WO2019125797A1 (ja) |
Citations (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2002529876A (ja) * | 1998-11-02 | 2002-09-10 | セリス・セミコンダクター・コーポレーション | 切換電圧を高めた強誘電体メモリ |
US20060083049A1 (en) * | 2003-05-27 | 2006-04-20 | Fujitsu Limited | Ferroelectric memory |
WO2017176467A2 (en) * | 2016-04-05 | 2017-10-12 | Micron Technology, Inc. | Charge extraction from ferroelectric memory cell |
Family Cites Families (14)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2762971B2 (ja) * | 1995-09-30 | 1998-06-11 | 日本電気株式会社 | 半導体記憶装置及びデータのアクセス方法 |
DE19950581A1 (de) * | 1999-10-20 | 2001-04-26 | Infineon Technologies Ag | Anordnung zur Selbstreferenzierung von ferroelektrischen Speicherzellen |
NO312699B1 (no) * | 2000-07-07 | 2002-06-17 | Thin Film Electronics Asa | Adressering av minnematrise |
US6459609B1 (en) * | 2001-12-13 | 2002-10-01 | Ramtron International Corporation | Self referencing 1T/1C ferroelectric random access memory |
US6714435B1 (en) * | 2002-09-19 | 2004-03-30 | Cova Technologies, Inc. | Ferroelectric transistor for storing two data bits |
TW594736B (en) | 2003-04-17 | 2004-06-21 | Macronix Int Co Ltd | Over-driven read method and device of ferroelectric memory |
NO324029B1 (no) | 2004-09-23 | 2007-07-30 | Thin Film Electronics Asa | Lesemetode og deteksjonsanordning |
US9324405B2 (en) * | 2010-11-30 | 2016-04-26 | Radiant Technologies, Inc. | CMOS analog memories utilizing ferroelectric capacitors |
US8477522B2 (en) | 2010-12-30 | 2013-07-02 | Texas Instruments Incorporated | Ferroelectric memory write-back |
KR101300241B1 (ko) | 2011-08-31 | 2013-08-26 | 서울대학교산학협력단 | 강유전체 메모리 소자 및 그의 제조 방법 |
US10216484B2 (en) * | 2014-06-10 | 2019-02-26 | Texas Instruments Incorporated | Random number generation with ferroelectric random access memory |
KR102212750B1 (ko) | 2014-07-23 | 2021-02-05 | 삼성전자주식회사 | 저항성 메모리 장치, 이를 포함하는 메모리 시스템 및 저항성 메모리 장치의 데이터 독출 방법 |
US9558803B2 (en) | 2014-08-04 | 2017-01-31 | Micron Technology, Inc. | Fixed voltage sensing in a memory device |
US10229726B2 (en) * | 2015-06-23 | 2019-03-12 | Palo Alto Research Center Incorporated | Memory circuit for reading ferroeletric memory having gain element including feedback capacitor |
-
2017
- 2017-12-19 US US15/846,765 patent/US10504576B2/en active Active
-
2018
- 2018-12-10 EP EP18890892.5A patent/EP3729434A4/en active Pending
- 2018-12-10 CN CN201880081338.0A patent/CN111492432B/zh active Active
- 2018-12-10 WO PCT/US2018/064664 patent/WO2019125797A1/en unknown
- 2018-12-10 JP JP2020533580A patent/JP6917526B2/ja active Active
- 2018-12-10 KR KR1020207018139A patent/KR102352778B1/ko active IP Right Grant
- 2018-12-17 TW TW107145394A patent/TWI754786B/zh active
-
2019
- 2019-05-31 US US16/427,851 patent/US10937483B2/en active Active
-
2021
- 2021-02-26 US US17/187,310 patent/US11670353B2/en active Active
Patent Citations (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2002529876A (ja) * | 1998-11-02 | 2002-09-10 | セリス・セミコンダクター・コーポレーション | 切換電圧を高めた強誘電体メモリ |
US20060083049A1 (en) * | 2003-05-27 | 2006-04-20 | Fujitsu Limited | Ferroelectric memory |
WO2017176467A2 (en) * | 2016-04-05 | 2017-10-12 | Micron Technology, Inc. | Charge extraction from ferroelectric memory cell |
JP2019518300A (ja) * | 2016-04-05 | 2019-06-27 | マイクロン テクノロジー,インク. | 強誘電体メモリセルからの電荷抽出 |
Also Published As
Publication number | Publication date |
---|---|
US20210193211A1 (en) | 2021-06-24 |
JP6917526B2 (ja) | 2021-08-11 |
US11670353B2 (en) | 2023-06-06 |
TW201937493A (zh) | 2019-09-16 |
US20190189178A1 (en) | 2019-06-20 |
US10937483B2 (en) | 2021-03-02 |
TWI754786B (zh) | 2022-02-11 |
US20190287601A1 (en) | 2019-09-19 |
EP3729434A1 (en) | 2020-10-28 |
US10504576B2 (en) | 2019-12-10 |
EP3729434A4 (en) | 2021-09-01 |
CN111492432A (zh) | 2020-08-04 |
KR102352778B1 (ko) | 2022-01-19 |
KR20200081504A (ko) | 2020-07-07 |
CN111492432B (zh) | 2023-11-14 |
WO2019125797A1 (en) | 2019-06-27 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US9001561B2 (en) | Performing forming processes on resistive memory | |
US9437294B2 (en) | Resistance variable memory sensing | |
US11056189B2 (en) | Resistance variable memory sensing using programming signals | |
US11688449B2 (en) | Memory management for charge leakage in a memory device | |
US11538526B2 (en) | Charge separation for memory sensing | |
JP6917526B2 (ja) | メモリ検知のための電流分離 | |
US11881253B2 (en) | Average reference voltage for sensing memory |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20200618 |
|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20200618 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20210330 |
|
A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20210602 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20210629 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20210719 |
|
R150 | Certificate of patent or registration of utility model |
Ref document number: 6917526 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R150 |