JP6902978B2

JP6902978B2 - カードリーダ

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Publication number: JP6902978B2
Application number: JP2017184385A
Authority: JP
Inventors: 淳朗竹内; 将也藤本
Original assignee: Nidec Sankyo Corp
Current assignee: Nidec Sankyo Corp
Priority date: 2017-09-26
Filing date: 2017-09-26
Publication date: 2021-07-14
Anticipated expiration: 2037-09-26
Also published as: US10922499B2; US20190095659A1; JP2019061394A

Description

本発明は、カードに記録されたデータの読取りを行うカードリーダに関する。

従来から、カードリーダで使用されるフレキシブルプリント基板が知られている（たとえば、特許文献１参照）。特許文献１に記載のフレキシブルプリント基板は、データ信号層と断線検知信号層と絶縁層とを備える多層構造となっており、フレキシブルプリント基板の表面から裏面に向かって、絶縁層、断線検知信号層、絶縁層、データ信号層、絶縁層、断線検知信号層および絶縁層がこの順番で積層されている。データ信号層には、カードから読み取られたデータやカードに記録されるデータを伝えるデータ信号回路（データ信号パターン）が形成されている。断線検知信号層には、自身が断線したことを検知するための断線検知信号回路（断線検知信号パターン）が形成されている。

特開２０１２−２０４５２７号公報

カードリーダ機種の中でも、セキュリティ性に特化されたカードリーダへの要求が強まっている。これらの機種では、データの暗号化、外部からの物理的な攻撃を検知する特殊機能を有するＣＰＵ（いわゆるセキュリティＣＰＵ）が用いられることが一般的である。外部からの物理的な攻撃を検知するために機器をセキュリティラインで防御する必要があるが、それらのラインは長くなるため、ノイズの影響を受けやすく、誤検知へ対応する技術が求められていた。

本発明は、セキュリティＣＰＵが用いられ破壊検知回路による外部攻撃等を監視する機能を備えたカードリーダにおいて、外部のノイズの影響を抑制し、誤検知を防止できる技術を提供することにある。

本発明のカードリーダは、自身が断線したこと、短絡したこと、ケースが外されたこと、およびカードリーダが取り外されたことの少なくともいずれかを検知する破壊検知回路と、前記破壊検知回路に破壊検知信号を出力し、戻ってきた破壊検知信号を取得するセキュリティ回路と、を備え、前記セキュリティ回路は、前記破壊検知信号を出力する出力端子と、戻ってきた前記破壊検知信号を取得する入力端子とを有し、前記破壊検知信号が、前記セキュリティ回路の前記出力端子から前記破壊検知回路の入力部に入力され、前記破壊検知回路の出力部から出力され、前記セキュリティ回路の前記入力端子に入力され、前記セキュリティ回路に戻り、前記破壊検知信号は、パルス信号であり、前記セキュリティ回路の前記出力端子及び前記入力端子のそれぞれは接地との間に保護素子を備え、前記破壊検知回路は直線状のパターンと円弧状のパターンとが組み合わせて形成された配線が近接して対向するパターン配線を具備し、前記保護素子は、ツェナーダイオードを含む。
このような構成によって、（１）破壊検知回路に接続されるセキュリティ回路の入力端子と出力端子は、外部からノイズを受けて誤検知することがあるが、保護素子によりノイズの影響を抑制できるため、誤検知を防止できる。また、（２）破壊検知信号がパルス信号であるので、セキュリティ回路での入力端子と出力端子の位相差を観測することで、破壊検知信号が固定論理で監視している場合と比較して、破壊検知回路での状態を精度よく検知することができる。また、（３）パターン配線のパターンが長くなり抵抗が大きくなった場合でも、保護素子によってノイズによる誤検知を抑制できる。

前記保護素子は、前記ツェナーダイオードと並列に接続されたコンデンサを含んでもよい。
コンデンサを並列接続することでノイズに対する耐性を上げることができるため誤検知を抑制できる。

前記コンデンサは、前記パターン配線の抵抗値によって容量設定されてもよい。
破壊検知信号に対する位相遅れなど、コンデンサの容量を個別に調整することで、各破壊検知回路の負荷に応じて設定できるので、それぞれでの誤検知を抑制できる。

前記破壊検知回路は、前記パターン配線とスイッチの混合回路であってもよい。
破壊検知回路が複数種の回路構成を可能とすることで、様々な検知を可能としつつ、破壊検知回路がどんな形態でも保護素子によってノイズによる誤検知を抑制できる。

前記セキュリティ回路において、前記出力端子と前記入力端子をそれぞれ１つを組として１ポートとした場合、前記破壊検知回路との接続に２ポート割り当ててもよい。
２ポートとすることで、断線だけでなく、短絡を含めて検知することができる。すなわち、ドリル、ドライバ等による破壊を検知できる。

前記セキュリティ回路において、前記出力端子と前記入力端子をそれぞれ１つを組として１ポートとした場合、前記破壊検知回路が、取り付けられている上位装置から取り外されたことを検知する要素であれば、前記破壊検知回路との接続に１ポート割り当ててもよい。
単独で１ポート使用することで、カードリーダ搭載側の機器（顧客側の装置）の異常検知を専用で検知できるので、他の異常とは別に（すなわち、他の異常と明確に区別して）カードリーダ搭載側の機器に異常を知らせることができる。

前記セキュリティ回路において、前記出力端子と前記入力端子をそれぞれ１つを組として１ポートとした場合、１ポートの前記出力端子と前記入力端子との間には複数の破壊検知回路が直列に接続されてもよい。
セキュリティ回路側のポート数が限られた場合でも破壊検知回路を直列に接続することで対応できる。また、セキュリティ回路はポート数を増やさないので、低消費電力化を実現できる。

前記複数の破壊検知回路が直列接続されている場合、前記破壊検知回路の要素として、２つ以上の検知スイッチが含まれてもよい。
パターン配線と比較して検知スイッチの抵抗値は小さいので、位相遅れが発生しづらく検知精度を落とさず複数回の検知が可能である。

前記検知スイッチは、同一部材に対するオープン検知として配置されてもよい。
例えば、ケースオープンの検知を側面及び奥側で行う場合に効果的である。すなわち、同一部材に対して複数の破壊検知回路が直列接続されていて異常検知すれば、対象ポートの異常から直ぐにケースオープンを検知できる。すなわち同一部材に対する異常であることが確定できる。

前記セキュリティ回路は供給される電源によって動作し電源が供給されない場合はバッテリによって動作可能であってもよい。
バッテリ動作により、出荷途中での異常検知ができつつ、複数の破壊検知回路の直列接続によってポート数を節約しつつバッテリまたは電源での動作ができる。

本発明によれば、セキュリティＣＰＵが用いられ破壊検知回路による外部攻撃等を監視する機能を備えたカードリーダにおいて、保護素子によりノイズの影響を抑制し、誤検知を防止できる技術を実現できる。

実施形態に係る、カードリーダの斜視図である。実施形態に係る、カードリーダに搭載されるセキュリティＣＰＵによって実現される機能を示した図である。実施形態に係る、破壊検知回路の一つである破壊検知パターンを示した図である。実施形態に係る、セキュリティＣＰＵと破壊検知回路との接続構成例を示した図である。実施形態の変形例に係る、セキュリティＣＰＵと破壊検知回路との接続構成例を示した図である。

以下、発明を実施するための形態（以下、「実施形態」という）を、図面を参照しつつ説明する。図１は、本実施形態に係るカードリーダ１の斜視図である。図１（ａ）は正面斜視図であって、ケース本体１２及び保護基板１４を分離して示している。図１（ｂ）は背面斜視図、図１（ｃ）は別角度の背面斜視図であって、ケース本体１２及び保護基板１４を省いて示している。また、図２は、カードリーダ１に搭載されるセキュリティＣＰＵ５０によって実現される機能の概要（特にセキュリティ監視機能）を説明する図である。

図２に示すように、セキュリティＣＰＵ５０が実現するセキュリティ監視機能として、ケース開検知機能Ｆ１１、ケース状態検知機能Ｆ１２、ベゼル開検知機能Ｆ１３、磁気ヘッド開検知機能Ｆ１４、メッシュシールド異常検知機能Ｆ１５がある。セキュリティＣＰＵ５０は、後述する破壊検知回路３３を監視することで上述の機能を実現する。破壊検知回路３３の要素として、例えば、メッシュ状に形成された導体パターン３５や、同様のパターンを有するフレキシブル基板１９、スイッチ１５（１５ａ、１５ｂ、１５ｃ）がある。セキュリティＣＰＵ５０は、破壊検知回路３３に対して、パルス信号である破壊検知信号を出力し戻ってきた信号を診ることで監視判断を行う。

図１に示すように、カードリーダ１は、カード２に記録されたデータの読取りを行う。具体的には、カードリーダ１は、いわゆるディップ式であって、カード２の挿入とカード２の抜取りとが手動でなされてデータの読取りが行われる。このカードリーダ１は、たとえば、無人またはセルフサービス方式のガソリンスタンドの給油装置やＡＴＭ等の上位装置に搭載されて使用される。

カード２は、たとえば、厚さが０．７〜０．８ｍｍ程度の矩形状の塩化ビニール製である。カード２の一方の面には、磁気データが記録される磁気ストライプが形成されている。また、カード２には、ＩＣチップが内蔵されており、カード２の他方の面には、ＩＣチップの外部接続端子が形成されている。なお、カード２は、厚さが０．１８〜０．３６ｍｍ程度のＰＥＴ（ポリエチレンテレフタレート）カードや、所定の厚さの紙カード等であっても良い。

カードリーダ１は、カードリーダ本体３と、カードリーダ本体３を覆うケース体４とを備えている。カードリーダ本体３は、カード２が移動するカード移動路（すなわち、挿入口１０から後方に延びる通路）が形成される本体フレーム６と、カード２に記録された磁気データの読取りを行う磁気ヘッド（図示せず）と、カード２に内蔵されるＩＣチップとデータの通信を行うための複数のＩＣ接点バネを有するＩＣ接点ブロック（図示せず）とを備えている。

ケース体４は、カード２の挿入口１０が形成される前面カバー１１と、ケース本体１２とから構成されている。また、カードリーダ１は、制御用のプリント基板である制御基板１３と、制御基板１３を保護するためのプリント基板である保護基板１４（破壊検知パターン３４）と、前面カバー１１が取り外されたこと及びカードリーダ１が上位装置から取り外されたことを検知するためのシートスイッチ（メンブレンスイッチ）１５（スイッチ部１５ａ、１５ｂ、１５ｃ）とを備える。

手動で操作されるカード２は、図示のＸ方向に移動する。すなわち、Ｘ方向（Ｘ１、Ｘ２方向）は、カード移動路を移動するカード２の移動方向である。また、カード２は、Ｘ１方向に挿入され、Ｘ２方向に抜き取られる。また、Ｘ方向に直交するＺ方向（Ｚ１、Ｚ２方向）は、カード移動路を移動するカード２の厚さ方向であり、Ｘ方向とＺ方向とに直交する図示のＹ方向（Ｙ１、Ｙ２方向）は、カード移動路を移動するカード２の幅方向（短手幅方向）である。

以下の説明では、Ｘ方向を前後方向、Ｙ方向を左右方向、Ｚ方向を上下方向とする。また、カードリーダ１へのカード２の挿入方向側であるＸ１方向側を「後ろ」側とし、カードリーダ１からのカード２の抜取り方向側であるＸ２方向側を「前」側とする。また、左右方向の一方側であるＹ１方向側を「右」側、左右方向の他方側であるＹ２方向側を「左」側、上下方向の一方側であるＺ１方向側を「上」側、上下方向の他方側であるＺ２方向側を「下」側とする。

本体フレーム６は、カードリーダ１に挿入されたカード２（すなわち、挿入口１０から挿入されたカード２）の後端側部分が収容されるカード収容部６ａと、磁気ヘッドが配置されるヘッド配置部（図中では前面カバー１１の内部）と、挿入口１０から挿入されたカード２を案内するためのカード案内部とを備えている。

前面カバー１１は、本体フレーム６の前面側に配置されており、本体フレーム６の前面側部分を覆っている。また、前面カバー１１は、カードリーダ１の前面を構成している。前面カバー１１の前面側には、上位装置へのカードリーダ１の取付面１１ａが形成されている。取付面１１ａは、前後方向に直交する平面となっている。また、前面カバー１１の前面側には、上位装置の前面パネルに形成される開口の中に配置される露出部１１ｂが形成されている。露出部１１ｂは、取付面１１ａから前側へ突出するように形成されており、上位装置にカードリーダ１が取り付けられたときに、上位装置の前面パネルの一部を構成する。

また、前面カバー１１には、露出部１１ｂの前面から後ろ側に向かって窪む指挿入部１１ｃが形成されている。指挿入部１１ｃは、ユーザの指が挿入可能となる大きさに形成されており、ユーザがカード２を抜き差しする際に、この指挿入部１１ｃにユーザの指が挿入される。挿入口１０は、露出部１１ｂの前面、指挿入部１１ｃの左右の両側面および後面に形成されている。また、前面カバー１１の前面側には、取付面１１ａから後ろ側に向かって窪む凹部１１ｄが形成されている。凹部１１ｄは、露出部１１ｂの左側に形成されている。

ケース本体１２は、前端が開口する略直方体の箱状に形成されている。前面カバー１１とケース本体１２とは、前面カバー１１の後端とケース本体１２の前端とが当接した状態で互いに固定されている。ケース体４は、カードリーダ本体３の上下の両面、左右の両面および前後の両面を覆っている。

制御基板１３は、略長方形の平板状に形成されたリジッド基板である。制御基板１３は、カード収容部６ａの上面に固定されている。制御基板１３には、フレキシブルプリント基板１９を介して磁気ヘッドが電気的に接続されている。ＩＣ接点ブロックも、フレキシブルプリント基板を介して制御基板１３に電気的に接続されている。また、制御基板１３には、図２、図４及び図５で詳述するセキュリティＣＰＵ５０が搭載されており、セキュリティＣＰＵ５０は、カードリーダ１に対する破壊行為や不正行為を監視する。

また、制御基板１３には、フレキシブルプリント基板１９が接続されるコネクタ２２と、保護基板１４が接続されるコネクタ２３と、シートスイッチ１５が接続されるコネクタ２４とが実装されている。

制御基板１３は、磁気ヘッドによってカード２の磁気ストライプから読み取った磁気データの信号（データ信号）を伝えるためのデータ信号回路が形成されるデータ信号回路層を備える。また、制御基板１３は、ＩＣ接点バネによってカード２のＩＣチップから読み取ったデータの信号（データ信号）を伝えるためのデータ信号回路が形成されるデータ信号回路層を備えている。

破壊検知回路３３の一つであるシートスイッチ１５として、図１（ｂ）、（ｃ）に示すように後ろ側（Ｘ１方向側）に設けられカードリーダ１がケース本体１２から取り外されたことを検知するためのスイッチがＸ１方向側に配置されるスイッチ部１５ａや、Ｙ２方向側に配置されるスイッチ１５ｃ、前側（Ｘ２方向側）に設けられ上位装置から取り外されたことを検知するためのスイッチ部１５ｂが、それぞれ接点電極等を有する接触式の検知スイッチとして設けられている。

スイッチ部１５ａ、１５ｂ、１５ｃは、上位装置等に固定された状態では導通状態で、取り外されると非導通状態となり、カードリーダ１が上位装置から取り外されたことがセキュリティＣＰＵ５０によって検知される。

保護基板１４は、フレキシブルプリント基板で形成されている。保護基板１４は、破壊検知回路３３の一つであって自身が断線したことおよび短絡したことを検知するための破壊検知回路層（導体パターン３５）と、この破壊検知回路３３を挟むように配置される絶縁層とを備えている。破壊検知回路３３はセキュリティＣＰＵ５０に接続されており、上述の断線や短絡を検知する。

図３は、破壊検知回路３３の一つである破壊検知パターン３４の例を示している。図３（ａ）が全体図（展開図）を示し、図３（ｂ）は図３（ａ）の領域Ｘを拡大して示している。

導体パターン３５は、保護基板１４のほぼ全域に形成されている。保護基板１４は、上下の両側、左右の両側および後ろ側からカード収容部６ａおよび制御基板１３を囲んで配置されている。

導体パターン３５は、直線状のパターンと円弧状のパターンとが密に組み合せて構成されている。この様な導体パターン３５とすることで、外部から物理的にアクセスして破壊しようとすると、直ちに短絡や断線を起こし、セキュリティＣＰＵ５０が不正を検知する。フレキシブル基板１９についても、外部からの物理的なアクセスに対して短絡や断線が起きやすいような配線パターン、配線パターン間隔となっている。

本実施形態では、データを不正に取得するために犯罪者によって何らかの不正行為が行われて、セキュリティＣＰＵ５０が破壊検知回路３３の導体パターン３５の短絡や断線、シートスイッチ１５のスイッチ動作で、上位装置への不正操作やカードリーダ１が不正に取り外されたことを検知すると、セキュリティＣＰＵ５０が、制御基板１３に記憶されているデータを消去したり、制御基板１３を使用不可な状態にしたり、上位装置に異常を通知する等の所定の処理を行う。

上述のように、外部からの攻撃を検知するため、カードリーダ１には多くのトラップを設け、複数のセキュリティ端子を用いて監視する必要がある。端子数は、セキュリティＣＰＵ５０の仕様に依存する。カードリーダ１を上位装置から取り外す場合、分解された場合、ドリル等で壊そうとした場合、ケース本体１２を取り外そうとする場合等が考慮される。しかし、検知機構、回路が異なるため、それぞれの誤検知特性は異なるため、カードリーダ１の種類毎に耐ノイズ性を考慮する必要がある。図２で示した機能では、セキュリティＣＰＵ５０と各機能を実現する構成との間の部分（図中の矢印で示す部分）が、耐ノイズ性が求められるセキュリティラインになる。

図４は、セキュリティＣＰＵ５０と破壊検知回路３３との接続構成例を示した図である。セキュリティＣＰＵ５０は所定の電源（ここではＶｃｃ電源電圧５８）及び接地に接続されて、電力が供給される。また、セキュリティＣＰＵ５０は、例えば、カードリーダ１の流通時のように電力供給源に接続されない場合であっても、所定の機能が実行されるように、直流電源となるバッテリ５９に接続されている。セキュリティＣＰＵ５０に電源電圧が供給されない場合はバッテリ動作により、出荷途中での異常検知ができ、Ｖｃｃ電源電圧５８が接続された場合は、スイッチ５７によりバッテリ５９の接続が切れてＶｃｃ電源電圧５８による動作ができる。セキュリティＣＰＵ５０は、バッテリ５９からの電圧を所望に変換するコンバータ５３と、破壊検知回路３３へ接続される入出力ポート（ＣＰＵ出力端子５０ａ、ＣＰＵ入力端子５０ｂ）とを備える。コンバータ５３は、Ｖｄｄ基準電圧５２に接続される。

入出力ポート数は、セキュリティＣＰＵ５０の仕様に依るが、ここでは１ポート（すなわち、１組のＣＰＵ出力端子５０ａとＣＰＵ入力端子５０ｂ）だけ例示している。

ＣＰＵ出力端子５０ａから延びる入力ライン７０は破壊検知回路３３の入力部７０ａに接続する。破壊検知回路３３において、入力部７０ａは内部の経路を経て出力部８０ａに接続される。セキュリティＣＰＵ５０のＣＰＵ出力端子５０ａから出力された破壊検知信号は、入力部７０ａから破壊検知回路３３に入力し、破壊検知回路３３の構成要素を経て出力部８０ａから出力ライン８０に出力され、セキュリティＣＰＵ５０のＣＰＵ入力端子５０ｂに戻ってくる。

上述のように、セキュリティＣＰＵ５０のモニター部５１は、破壊検知信号として、セキュリティＣＰＵ５０のＣＰＵ出力端子５０ａからパルス信号を出力し、破壊検知回路３３を経てＣＰＵ入力端子５０ｂに戻ってきたパルス信号を診て監視している。破壊検知信号がパルス信号であるので、セキュリティ回路（セキュリティＣＰＵ５０）での入力端子（ＣＰＵ入力端子５０ｂ）と出力端子（ＣＰＵ出力端子５０ａ）の位相差を観測することで、破壊検知信号がＨＩＧＨまたはＬＯＷ信号に固定の場合と比較して、破壊検知回路３３の状態を精度よく検知することができる。

セキュリティＣＰＵ５０が搭載される制御基板１３に接続されるセキュリティブロック（すなわち破壊検知回路３３）に繋がる全ての経路（セキュリティライン）に後述するコンデンサ７３、８３でノイズ対策を実施する。

破壊検知回路３３として、上述のように、導体パターン３５やフレキシブル基板１９のような配線パターンによる回路や、シートスイッチ１５による回路があり、それらいずれかの単独回路で構成されてもよいし、それらの混合回路であってもよい。

破壊検知回路３３は、入出力ポート数に応じて、適宜設定でき、破壊検知回路３３を複数種類の回路構成とすることで、様々な検知を可能としつつ、破壊検知回路３３がどのような形態であっても、保護素子によってノイズによる誤検知を抑制できる。

破壊検知回路３３が複数の要素で構成されている場合には、それら要素を直列に接続するものが設けられてもよい。入出力ポート数が少ない場合や消費電力を抑制したい場合に効果的である。

また、複数の要素を直列接続とする場合には、それら要素としてシートスイッチ１５（スイッチ部１５ａ、１５ｂ、１５ｃ）とすると、シートスイッチ１５は破壊検知パターン３４（導体パターン３５）のような配線パターンと比較して抵抗が小さく、位相遅れが発生しづらいため、検知精度を落とさず、複数要素に対する検知が可能となる。

さらに、複数の要素を直列接続とする場合に、同一部材に対するオープン検知、より具体的には、同じケース体４のオープン検知を複数の場所（例えば、側面のスイッチ１５ｃ、奥側のスイッチ１５ａ）で行う場合に効果的である。同一部材に対する異常検知とすれば、対象ポートの異常から直ちに同一部材の異常であることが確定できる。

また、破壊検知パターン３４（導体パターン３５）のようなパターン配線による回路に２ポート用いた場合、断線だけでなく短絡を含めて検知することができる。すなわち、ドリルやドライバ等による破壊を確実に検知できる。

また、カードリーダ１が取り付けられる上位装置から取り外されたことを検知する破壊検知回路３３（ここでは、スイッチ１５ｂ）に、単独で１ポート割り当ててもよい。この場合、カードリーダ１が搭載される上位装置（例えば、顧客側の装置）の異常検知が専用で検知できるため、上述したケース体４のオープン検知のような他の異常とは明確に区別して上位装置へ異常を通知できる。

ここで、入力ライン７０にはツェナーダイオード７１、抵抗７２、コンデンサ７３のいずれか又は組み合わされた保護素子が設けられる。同様に、出力ライン８０にはツェナーダイオード８１、抵抗８２、コンデンサ８３のいずれか又は組み合わせて構成された保護素子が設けられる。なお、図示では、保護素子として上述のツェナーダイオード７１、８１、抵抗７２、８２、コンデンサ７３、８３を全て設けた構成を示している。

具体的には、入力ライン７０は、ツェナーダイオード７１を介して接地される。このとき、ツェナーダイオード７１のアノード側が接地側、カソード側が入力ライン７０側となっている。同様に、出力ライン８０は、ツェナーダイオード８１を介して接地される。ツェナーダイオード８１のアノード側が接地側、カソード側が出力ライン８０側となっている。ツェナーダイオード７１、８１は、大きなノイズを受けても降伏電圧を固定させる機能を有するため、ＣＰＵ出力端子５０ａ、５０ｂの電圧がツェナー電圧に制限されることになり、その結果、ノイズに対する誤検知を抑制できる。

コンデンサ７３は、ツェナーダイオード７１と並列に、入力ライン７０と接地の間に配置されている。ここでは、ツェナーダイオード７１がコンデンサ７３より破壊検知回路３３（入力部７０ａ）側に配置されている。同様に、コンデンサ８３は、ツェナーダイオード８１と並列に、出力ライン８０と接地の間に配置されている。ツェナーダイオード８１がコンデンサ８３より破壊検知回路３３（出力部８０ａ）側に配置されている。但し、ツェナーダイオードとコンデンサの接続順は逆としてもよい。その場合、後述の抵抗の配置位置は、コンデンサと組み合わせた形での接続順となる。

上述の様に、セキュリティブロック（すなわち破壊検知回路３３）に繋がる各セキュリティラインは長い為、インピーダンスが大きくなる傾向がある。そこで、コンデンサ７３、８３を設けることで、発振起因やノイズ混入を接地に逃がすことができる。

入力ライン７０の抵抗７２は、コンデンサ７３の入力ライン７０の接続点とＣＰＵ出力端子５０ａとの間に設けられる。抵抗７２及びコンデンサ７３をこの様な配置で設けることで、いわゆるローパスフィルタとして機能させることができる。同様に、出力ライン８０の抵抗８２は、ツェナーダイオード８１とコンデンサ８３のそれぞれの出力ライン８０との接続点の間に設けられる。抵抗８２及びコンデンサ８３をこの様な配置で設けることで、いわゆるローパスフィルタとして機能させることができる。

なお、上述の構成では、保護素子として、入力ライン７０にツェナーダイオード７１、抵抗７２及びコンデンサ７３、出力ライン８０にツェナーダイオード８１、抵抗８２及びコンデンサ８３を配置したが、これに限る趣旨ではない。すなわち、要求される機能に応じて保護素子の構成を変更することができる。

例えば、ＣＰＵ出力端子５０ａ、５０ｂの電圧をツェナー電圧に制限しノイズに対する誤検知を抑制すること主眼に置く場合は、ツェナーダイオード７１、８１のみを配置し、抵抗７２、８２及びコンデンサ７３、８３を省いてもよい。発振起因やノイズ混入を接地に逃がすことを主眼とする場合は、コンデンサ７３、８３のみを配置し、ツェナーダイオード７１、８１及び抵抗７２、８２を省いてもよい。また、ローパスフィルタとして機能を主眼に置く場合は、抵抗７２、８２及びコンデンサ７３、８３を配置し、ツェナーダイオード７１、８１を省いてもよい。ローパスフィルタとして機能が不要であれば、ツェナーダイオード７１、８１とコンデンサ７３、８３を配置し、抵抗７２、８２を省いてもよい。

また、抵抗７２、８２の時定数を大きくしパルス信号を鈍らせて、急峻なノイズの除去対策を施してもよい。また、ツェナーダイオード７１、８１の代わりに一般的なダイオードを配置しても、一定の効果が得られる。

また、想定されるノイズが小さい場合や、他のノイズ対策手段が施されているような場合には、入力ライン７０又は出力ライン８０のいずれかだけでも十分な場合もあるため、そのような場合は、保護素子が配置される経路は、入力ライン７０又は出力ライン８０のいずれかでもよい。

なお、入力ライン７０及び出力ライン８０の両方に保護素子が配置されると、破壊検知回路３３の負荷によらず、ＣＰＵ出力端子５０ａ及びＣＰＵ入力端子５０ｂをそれぞれ直接的に保護できる。すなわち、破壊検知パターン３４のような破壊検知回路３３の場合、配線の引き回しによる抵抗が大きくなる傾向があるので、ＣＰＵ出力端子５０ａ及びＣＰＵ入力端子５０ｂの両方に保護素子を配置することで、確実にノイズを抑制できる。

セキュリティ規格（ＰＣＩＰＴＳ）では、外部から攻撃があった場合の検知時間が規格化されている。このため、不要な時定数を持たせることは避ける必要がある。上述の実施形態のように、インピーダンスが大きくなるような破壊検知回路３３（導体パターン３５やフレキシブル基板１９の配線パターン等）を有する場合、ノイズ対策が非常に重要となる。そして、ノイズは、セキュリティＣＰＵ５０から離れた箇所での除去が理想的である場合や、セキュリティＣＰＵ５０から近い箇所での除去が理想的である場合もある。

図５は、変形例に係る、セキュリティＣＰＵ５０と破壊検知回路３３との接続構成例を示した図である。図４の構成と異なる点は、バッテリ５９と接続するラインについても保護素子を設けノイズ対策を施している点にある。

上述のように、セキュリティＣＰＵ５０のモニター部５１は、製品であるカードリーダ１の主電源が無通電状態であってもバッテリ５９によって監視処理を行っている。このため、セキュリティＣＰＵ５０からバッテリ５９に接続される経路についても、接地との間にツェナーダイオード１９１及びコンデンサ１９２を並列配置して、ノイズ対策を施す。

本発明を、実施の形態をもとに説明したが、この実施の形態は例示であり、それらの各構成要素の組み合わせ等にいろいろな変形例が可能なこと、またそうした変形例も本発明の範囲にあることは当業者に理解されるところである。

１カードリーダ
２カード
３カードリーダ本体
４ケース体
６本体フレーム
６ａカード収容部
１１前面カバー
１２ケース本体
１３制御基板
１５シートスイッチ
１５ａ、１５ｂ、１５ｃスイッチ部
１９フレキシブル基板
２２、２３、２４コネクタ
３３破壊検知回路
３４破壊検知パターン
３５導体パターン
３６基板
５０セキュリティＣＰＵ
５０ａＣＰＵ出力端子
５０ｂＣＰＵ入力端子
５１モニター部
５２Ｖｄｄ電源電圧
５３ＤＣ−ＤＣコンバータ
５４、５５、７２、８２抵抗
５７スイッチ
５９バッテリ
７０入力ライン
７０ａ入力部
７１、８１、１９１ツェナーダイオード
７３、８３、１９２コンデンサ
８０出力ライン
８０ａ出力部

Claims

自身が断線したこと、短絡したこと、ケースが外されたこと、およびカードリーダが取り外されたことの少なくともいずれかを検知する破壊検知回路と、
前記破壊検知回路に破壊検知信号を出力し、戻ってきた破壊検知信号を取得するセキュリティ回路と、
を備え、
前記セキュリティ回路は、前記破壊検知信号を出力する出力端子と、戻ってきた前記破壊検知信号を取得する入力端子とを有し、
前記破壊検知信号が、前記セキュリティ回路の前記出力端子から前記破壊検知回路の入力部に入力され、前記破壊検知回路の出力部から出力され、前記セキュリティ回路の前記入力端子に入力され、前記セキュリティ回路に戻り、
前記破壊検知信号は、パルス信号であり、
前記セキュリティ回路の前記出力端子及び前記入力端子のそれぞれは接地との間に保護素子を備え、
前記破壊検知回路は直線状のパターンと円弧状のパターンとが組み合わせて形成された配線が近接して対向するパターン配線を具備し、
前記保護素子は、ツェナーダイオードを含む、
ことを特徴とするカードリーダ。
前記保護素子は、前記ツェナーダイオードと並列に接続されたコンデンサを含むことを特徴とする請求項１に記載のカードリーダ。
前記コンデンサは、前記パターン配線の抵抗値によって容量設定されることを特徴とする請求項２に記載のカードリーダ。
前記破壊検知回路は、前記パターン配線とスイッチの混合回路であることを特徴とする請求項１から３までのいずれかに記載のカードリーダ。
前記セキュリティ回路において、前記出力端子と前記入力端子をそれぞれ１つを組として１ポートとした場合、前記破壊検知回路との接続に２ポート割り当てることを特徴とする請求項４に記載のカードリーダ。
前記セキュリティ回路において、前記出力端子と前記入力端子をそれぞれ１つを組として１ポートとした場合、前記破壊検知回路が、取り付けられている上位装置から取り外されたことを検知する要素であれば、前記破壊検知回路との接続に１ポート割り当てることを特徴とする請求項４に記載のカードリーダ。
前記セキュリティ回路において、前記出力端子と前記入力端子をそれぞれ１つを組として１ポートとした場合、１ポートの前記出力端子と前記入力端子との間には複数の破壊検知回路が直列に接続されていることを特徴とする請求項１から６までのいずれかに記載のカードリーダ。
前記複数の破壊検知回路が直列接続されている場合、前記破壊検知回路の要素として、２つ以上の検知スイッチが含まれていることを特徴とする請求項７に記載のカードリーダ。
前記検知スイッチは、同一部材に対するオープン検知として配置されることを特徴とする請求項８に記載のカードリーダ。
前記セキュリティ回路は供給される電源によって動作し電源が供給されない場合はバッテリによって動作可能であることを特徴とする請求項１から９までのいずれかに記載のカードリーダ。