JP6871196B2

JP6871196B2 - クロック生成回路

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Description

本発明は、クロック生成回路において、クロック信号に重畳するジッタを低減する回路構成に関するものである。

クロック信号は、アナログ回路、デジタル回路の動作に必要な電気信号である。このクロック信号の時間的な揺らぎ（ジッタ）は回路の動作に悪影響を与える。一例を挙げると、アナログデジタル変換回路のクロックジッタが２倍に増大すると、アナログデジタル変換回路の出力信号のＳＮ比は−６ｄＢ悪化する。このような背景から、電子回路分野において低ジッタなクロック信号が注目されている。

一般的なクロック生成回路は、図２９に示すように、周波数の基準信号を出力する信号源１００と、その基準信号を正弦波や矩形波に成形する成形回路１０１とから構成される。先行技術として、信号源にモード同期レーザ（ＭＬＬ：Mode-Locked Laser）を用いる事例がある（非特許文献１参照）。ＭＬＬは、非線形光学効果により光パルスを出力する。光パルスのパルス幅が０であれば、ＭＬＬは、繰返し周波数のパルスと直流成分と高調波成分のみを出力するようになることから、理想的には成形回路１０１から出力されるクロック信号のジッタが０となる。

非特許文献１には、信号源となるＭＬＬ２００に加え、光検出器となるＰＤ（Photo Diode）２０１と、成形回路となるＲＳフリップフロップ（ＦＦ：Flip‐Flop）２０２とからなるクロック生成回路が開示されている。このクロック生成回路では、ＭＬＬ２００からの光パルスを広帯域のＰＤ２０１で電気パルスに変換し、この電気パルスをトリガ信号としてＦＦ２０２を駆動し、矩形波クロック信号を生成する。具体的には、ＰＤ２０１から出力された電気パルスを電気回路において差動パルスに変換し、この差動パルスによってＦＦ２０２を駆動する。この時のジッタは、理想的なパルス幅０の状態であれば、０となる。

非特許文献１に開示された技術は、限りなく細い光パルスをＭＬＬ２００から発生させることを前提としている。しかしながら、光のパルス幅を細くするほど、光のピーク強度が強くなり、現実的にはＰＤ２０１での受光が難しくなる。そのため、光のパルス幅をある程度太くする必要があるが、パルス幅を太くすると、光パルスのスペクトルには、繰返し周波数と直流成分と高調波成分以外の位相雑音が生じてしまう。この位相雑音は、繰返し周波数と比べ、直流成分および高調波成分の方が大きいことが知られている（非特許文献２参照）。非特許文献１に開示された技術では、この位相雑音を除去せずにクロック信号を成形するために、ジッタが発生してしまうという課題があった。

B.Krueger et al.，"A monolithically integrated opto-electronic clock converter in photonic SiGe-BiCMOS technology"，2015 IEEE Bipolar/BiCMOS Circuits and Technology Meeting - BCTM，Boston，MA，2015，pp.129-132 D.R.Hjelme and A.R.Mickelson，"Theory of timing jitter in actively mode-locked lasers"，in IEEE Journal of Quantum Electronics，vol.28，no.6，pp.1594-1606，Jun 1992

本発明は、上記課題を解決するためになされたもので、クロック信号に重畳するジッタを低減することができるクロック生成回路を提供することを目的とする。

また、本発明のクロック生成回路は、光パルスを生成するモード同期レーザと、このモード同期レーザによって生成された光パルスを光電変換する光検出器と、この光検出器から出力された電気信号を増幅するアンプと、前記光検出器の出力端子と前記アンプの入力端子との間に挿入され、前記光検出器と前記アンプとを前記モード同期レーザの繰返し周波数においてインピーダンス整合させる第１の整合回路と、前記アンプの出力端子と前記アンプに接続される後段の回路の入力端子との間に挿入され、前記アンプと前記後段の回路とを前記モード同期レーザの繰返し周波数においてインピーダンス整合させる第２の整合回路とを備え、前記アンプの低域側の遮断周波数が、前記光検出器の出力信号に含まれる、前記モード同期レーザの直流成分の周波数よりも高く、前記アンプの高域側の遮断周波数が、前記光検出器の出力信号に含まれる、前記モード同期レーザの高調波成分の周波数よりも低いことを特徴とするものである。

また、本発明のクロック生成回路の１構成例において、前記第１、第２の整合回路の各々は、信号線に直列に挿入されたインダクタとキャパシタとからなる直列回路を少なくとも備え、共振周波数が前記モード同期レーザの繰返し周波数に設定された第１の直列共振器と、信号線と負側電源線との間に挿入されたインダクタとキャパシタとからなる直列回路を少なくとも備え、共振周波数が前記モード同期レーザの高調波成分の周波数に設定された第２の直列共振器と、信号線に直列に挿入されたインダクタとこのインダクタと並列に接続されたキャパシタとからなる並列回路を少なくとも備え、共振周波数が前記モード同期レーザの直流成分の周波数および高調波成分の周波数のいずれかに設定された第１の並列共振器と、信号線と負側電源線との間に挿入されたインダクタとこのインダクタと並列に接続されたキャパシタとからなる並列回路を少なくとも備え、共振周波数が前記モード同期レーザの繰返し周波数に設定された第２の並列共振器とのうち少なくとも１つを含むことを特徴とするものである。

また、本発明のクロック生成回路の１構成例において、前記アンプは、正側電源線と入力信号線との間に挿入されたインダクタとこのインダクタと並列に接続されたキャパシタとからなる並列回路を少なくとも備え、共振周波数が前記モード同期レーザの繰返し周波数に設定された第１の並列共振器と、正側電源線と前記アンプの正側電源端子との間に挿入されたインダクタとこのインダクタと並列に接続されたキャパシタとからなる並列回路を少なくとも備え、共振周波数が前記モード同期レーザの高調波成分の周波数に設定された第２の並列共振器と、前記アンプの負側電源端子と負側電源線との間に挿入されたインダクタとこのインダクタと並列に接続されたキャパシタとからなる並列回路を少なくとも備え、共振周波数が前記モード同期レーザの高調波成分の周波数に設定された第３の並列共振器とのうち少なくとも１つを含むことを特徴とするものである。
また、本発明のクロック生成回路の１構成例は、前記並列回路の代わりに、積層インダクタを用いることを特徴とするものである。
また、本発明のクロック生成回路の１構成例において、前記アンプは、中心周波数が前記モード同期レーザの繰返し周波数に設定された周波数ピーキング回路を備えることを特徴とするものである。

本発明によれば、モード同期レーザと、光検出器と、光検出器から出力された電気信号に含まれる、モード同期レーザの直流成分および高調波成分の少なくとも一方を減衰させるフィルタとを設けることにより、クロック信号のジッタを低減することができる。

また、本発明では、フィルタにより直流成分および高調波成分の両方を減衰させ、さらにフィルタの出力、または光検出器とフィルタとの間にアンプを設けることにより、クロック信号のジッタをさらに低減することができる。

また、本発明では、モード同期レーザと、光検出器と、アンプとを設け、アンプの低域側の遮断周波数を、光検出器の出力信号に含まれる、モード同期レーザの直流成分の周波数よりも高くし、アンプの高域側の遮断周波数を、光検出器の出力信号に含まれる、モード同期レーザの高調波成分の周波数よりも低くすることにより、クロック信号のジッタを低減することができる。

また、本発明では、第１の整合回路と、第２の整合回路とを設けることにより、クロック信号のジッタをさらに低減することができる。

また、本発明では、第１、第２の整合回路の各々に、第１の直列共振器、第２の直列共振器、第１の並列共振器、第２の並列共振器のうち少なくとも１つを設けることにより、クロック信号に含まれる不要周波数成分をより強く減衰させることができる。

また、本発明では、アンプに、第１の並列共振器、第２の並列共振器、第３の並列共振器のうち少なくとも１つを設けることにより、クロック信号に含まれる不要周波数成分をより強く減衰させることができる。

また、本発明では、インダクタとキャパシタとからなる並列回路の代わりに、積層インダクタを用いることにより、省面積な実装を実現することができる。

また、本発明では、アンプに周波数ピーキング回路を設けることにより、アンプから出力されるクロック信号のジッタを低減することができる。

図１は、本発明のクロック生成回路の構成の概要を説明するブロック図である。図２は、クロック生成回路における正弦波クロック信号のジッタとＳＮ比との関係を説明する図である。図３は、本発明の第１の実施例に係るクロック生成回路の構成を示すブロック図である。図４は、本発明の第２の実施例に係るクロック生成回路の構成を示すブロック図である。図５は、本発明の第３の実施例に係るクロック生成回路の構成を示すブロック図である。図６は、本発明の第４の実施例に係るクロック生成回路の構成を示すブロック図である。図７は、本発明の第５の実施例に係るクロック生成回路の構成を示すブロック図である。図８は、本発明の第６の実施例に係るクロック生成回路の構成を示すブロック図である。図９は、本発明の第７の実施例に係るクロック生成回路の構成を示すブロック図である。図１０は、本発明の第７の実施例に係るアンプの構成の概要を示すブロック図である。図１１は、本発明の第７の実施例に係る反転増幅回路の構成例を示す回路図である。図１２は、本発明の第７の実施例に係る帰還回路の構成例を示す回路図である。図１３は、本発明の第８の実施例に係るクロック生成回路の構成を示すブロック図である。図１４は、本発明の第９の実施例に係るクロック生成回路の構成を示すブロック図である。図１５は、本発明の第９の実施例に係る整合回路の構成例を示すブロック図である。図１６は、本発明の第９の実施例に係る整合回路の別の構成例を示すブロック図である。図１７は、本発明の第１０の実施例に係るクロック生成回路の構成を示すブロック図である。図１８は、本発明の第１０の実施例に係る整合回路の構成例を示すブロック図である。図１９は、本発明の第１０の実施例に係る整合回路の別の構成例を示すブロック図である。図２０は、本発明の第１１の実施例に係るクロック生成回路の構成を示すブロック図である。図２１は、本発明の第１１の実施例に係るアンプの構成例を示すブロック図である。図２２は、本発明の第１２の実施例に係るクロック生成回路の構成を示すブロック図である。図２３は、本発明の第１２の実施例に係るアンプの構成例を示すブロック図である。図２４は、本発明の第１３の実施例の概要を説明する図である。図２５は、本発明の第１３の実施例に係る積層インダクタの外観図である。図２６は、積層インダクタに容量成分が発生する原理を説明する図である。図２７は、本発明の第１４の実施例に係るクロック生成回路の構成を示すブロック図である。図２８は、本発明の第１４の実施例に係るアンプの構成例を示す回路図である。図２９は、従来のクロック生成回路の構成を示すブロック図である。図３０は、従来のクロック生成回路の別の構成を示すブロック図である。

［発明の原理］
図１は本発明のクロック生成回路の構成の概要を示すブロック図である。本発明では、ＭＬＬ１によって生成された光パルスを広帯域なＰＤ２によって光電変換し、ＰＤ２から出力された電気パルスをフィルタ３によって波形成形すると共に、ＳＮ比を向上させる。フィルタ３は、受動素子のみで構成されたパッシブフィルタ、もしくは受動素子と能動素子とから構成されたアクティブフィルタである。

本発明では、図１のような構成により、ＭＬＬ１の出力に含まれる直流成分および高調波成分を除去し、繰返し周波数成分を増幅し、ＳＮ比を向上させる。フィルタ３の出力は、正弦波クロック信号となる。
正弦波クロック信号のジッタは信号のＳＮ比と周波数で決定されるため、本発明のように繰返し周波数成分を増幅し、直流成分および高調波成分を除去することで、ジッタの低減が可能になる。

ここで、正弦波クロック信号のジッタとＳＮ比との関係について説明する。図２（Ａ）のように信号周期がＴで、電圧振幅がＶ_Sppの正弦波クロック信号Ｓに、図２（Ｂ）のような電圧振幅がＶ_Nppの雑音Ｎが重畳している場合、正弦波クロック信号Ｓには図２（Ｃ）のようなジッタＪが生じる。

信号成分強度をＰ_S、雑音成分強度をＰ_N、正弦波クロック信号Ｓの電圧実効値をＶ_Srms、雑音Ｎの電圧実効値をＶ_Nrmsとすると、ＳＮ比ＳＮＲ、およびスルーレートＴＨＲは次式のように表すことができる。

正弦波クロック信号Ｓと雑音Ｎとが相互作用しない場合、ジッタＪは次式のように表すことができる。

このように、正弦波クロック信号ＳのジッタＪは、ＳＮＲと信号の周波数で決定されることが分かる。
なお、本発明のクロック生成回路において、図１に示すフィルタ３の代わりに狭帯域なアンプを用いてもよい。

［第１の実施例］
以下、本発明の実施例について図面を参照して説明する。図３は本発明の第１の実施例に係るクロック生成回路の構成を示すブロック図である。本実施例のクロック生成回路は、ＭＬＬ１と、ＭＬＬ１によって生成された光パルスを光電変換する光検出器となるＰＤ２と、ＰＤ２から出力された電気パルスを高域ろ波するハイパスフィルタ（ＨＰＦ：High-Pass Filter）３ａとから構成される。

本実施例では、ＨＰＦ３ａの遮断周波数をＭＬＬ１の繰返し周波数に設定することで、ＨＰＦ３ａから出力されるクロック信号にＭＬＬ１の出力に含まれる直流成分を重畳させないようにする。

ＭＬＬ１の出力の内、直流成分は大きな強度を持つ。そのため、ＭＬＬ１の出力の直流成分付近の低周波雑音も大きな強度を持つ。加えて、この低周波雑音は、スルーレートが小さいことから、クロック信号のジッタになり易いという性質を持つ。
以上のように、本実施例では、ＭＬＬ１の出力の直流成分付近の低周波雑音を除去することで、クロック信号のジッタを低減することができる。

［第２の実施例］
次に、本発明の第２の実施例について説明する。図４は本発明の第２の実施例に係るクロック生成回路の構成を示すブロック図であり、図３と同一の構成には同一の符号を付してある。本実施例のクロック生成回路は、ＭＬＬ１と、ＰＤ２と、ＰＤ２から出力された電気パルスを低域ろ波するローパスフィルタ（ＬＰＦ：Low-Pass Filter）３ｂとから構成される。

本実施例では、ＬＰＦ３ｂの遮断周波数をＭＬＬ１の繰返し周波数に設定することで、ＬＰＦ３ｂから出力されるクロック信号にＭＬＬ１の出力に含まれる高調波成分を重畳させないようにする。

ＭＬＬ１の出力は短パルス光である。短パルス光は、周波数軸上では直流成分と繰返し周波数成分と多数の高調波成分とからなる。ＭＬＬの場合、１００次〜１０００次の高調波成分が発生することもある。つまり、ＭＬＬ１から出力される短パルス光の強度の、大半が高調波成分となる。高調波全体の強度が強いことから、高調波成分付近の高周波に位相雑音が発生した場合、この雑音の強度も強くなってしまう。
本実施例では、ＭＬＬ１の出力の高調波成分付近の雑音を除去することで、クロック信号のジッタを低減することができる。

［第３の実施例］
次に、本発明の第３の実施例について説明する。図５は本発明の第３の実施例に係るクロック生成回路の構成を示すブロック図であり、図３、図４と同一の構成には同一の符号を付してある。本実施例のクロック生成回路は、ＭＬＬ１と、ＰＤ２と、ＰＤ２から出力された電気パルスを狭帯域ろ波するバンドパスフィルタ（ＢＰＦ：Band-Pass Filter）３ｃとから構成される。

本実施例では、ＢＰＦ３ｃの通過帯域の中心周波数をＭＬＬ１の繰返し周波数に設定することで、繰返し周波数成分とその付近の周波数成分のみＢＰＦ３ｃを通過させることで、ＢＰＦ３ｃから出力されるクロック信号にＭＬＬ１の出力に含まれる直流成分および高調波成分を重畳させないようにする。
こうして、本実施例では、第１の実施例と第２の実施例の両方の効果を得ることができる。

［第４の実施例］
次に、本発明の第４の実施例について説明する。図６は本発明の第４の実施例に係るクロック生成回路の構成を示すブロック図であり、図３〜図５と同一の構成には同一の符号を付してある。本実施例のクロック生成回路は、ＭＬＬ１と、ＰＤ２と、ＰＤ２の出力に含まれる直流成分および高調波成分を減衰させるバンドエリミネートフィルタ（ＢＥＦ：Band Elimination Filter）３ｄとから構成される。

本実施例では、ＢＥＦ３ｄの低域側の減衰域の中心周波数をＭＬＬ１の直流成分の周波数に設定し、高域側の減衰域の中心周波数をＭＬＬ１の高調波成分の周波数に設定することで、ＢＥＦ３ｄから出力されるクロック信号にＭＬＬ１の出力に含まれる直流成分および高調波成分を重畳させないようにする。
こうして、本実施例では、雑音成分を強く減衰させることで、クロック信号のジッタを低減することができる。

［第５の実施例］
次に、本発明の第５の実施例について説明する。図７は本発明の第５の実施例に係るクロック生成回路の構成を示すブロック図であり、図３〜図６と同一の構成には同一の符号を付してある。本実施例のクロック生成回路は、ＭＬＬ１と、ＰＤ２と、ＰＤ２の出力に含まれる、ＭＬＬ１の直流成分および高調波成分を除去するフィルタ３ｅと、フィルタ３から出力されるクロック信号を増幅するアンプ４とから構成される。

フィルタ３ｅとしては、第３の実施例のＢＰＦ３ｃまたは第４の実施例のＢＥＦ３ｄを用いることができる。フィルタ３ｅによって不要周波数成分を除去することにより、フィルタ３ｅの出力は正弦波クロック信号となる。

そして、広帯域なアンプ４によって正弦波クロック信号を増幅する。アンプ４は、電圧増幅アンプ、もしくはトランスインピーダンスアンプである。ＰＤ２の出力が電圧信号の場合には電圧増幅アンプを用い、ＰＤ２の出力が電流信号の場合にはトランスインピーダンスアンプを用いる。

本実施例では、フィルタ３ｅによって雑音振幅を減衰させ、アンプ４によってＭＬＬ１の繰返し周波数の信号振幅を増幅させることで、アンプ４から出力されるクロック信号のスルーレートを増大させることができる。式（３）で説明したとおり、クロック信号のジッタはクロック信号のスルーレートＴＨＲと雑音の振幅Ｖ_Nppから概算することができる。本実施例では、クロック信号のスルーレートを増大させることにより、第１〜第４の実施例のようにフィルタのみを用いる場合に比べてクロック信号のジッタをさらに低減することができる。

［第６の実施例］
次に、本発明の第６の実施例について説明する。図８は本発明の第６の実施例に係るクロック生成回路の構成を示すブロック図であり、図３〜図７と同一の構成には同一の符号を付してある。本実施例のクロック生成回路は、ＭＬＬ１と、ＰＤ２と、ＰＤ２の出力信号を増幅するアンプ４ｆと、アンプ４ｆの出力に含まれる、ＭＬＬ１の直流成分および高調波成分を除去するフィルタ３ｆとから構成される。

本実施例では、広帯域なアンプ４ｆによってＰＤ２の出力信号を増幅する。第５の実施例と同様に、ＰＤ２の出力が電圧信号の場合には電圧増幅アンプを用い、ＰＤ２の出力が電流信号の場合にはトランスインピーダンスアンプを用いる。

フィルタ３ｆとしては、第３の実施例のＢＰＦ３ｃまたは第４の実施例のＢＥＦ３ｄを用いることができる。フィルタ３ｆによってＭＬＬ１の繰返し周波数以外の不要な周波数成分を除去することにより、フィルタ３ｆの出力は正弦波クロック信号となる。

本実施例では、第５の実施例の効果に加え、アンプ４ｆの後段にフィルタ３ｆを接続することで、アンプ４ｆで発生する熱雑音や１／ｆ雑音などを除去することができるという効果を奏する。

［第７の実施例］
次に、本発明の第７の実施例について説明する。図９は本発明の第７の実施例に係るクロック生成回路の構成を示すブロック図であり、図３〜図８と同一の構成には同一の符号を付してある。本実施例のクロック生成回路は、ＭＬＬ１と、ＰＤ２と、ＰＤ２の出力信号を増幅する狭帯域なアンプ４ｇとから構成される。

本実施例では、アンプ４ｇの周波数帯域の中心周波数をＭＬＬ１の繰返し周波数に設定し、アンプ４ｇの低域側の遮断周波数をＰＤ２の出力に含まれる、ＭＬＬ１の直流成分の周波数よりも高くし、アンプ４ｇの高域側の遮断周波数をＰＤ２の出力に含まれる、ＭＬＬ１の高調波成分の周波数よりも低くする。これにより、繰返し周波数成分のみが増幅され、不要な周波数成分では減衰が生じるようにアンプ４ｇの周波数特性を設定することができる。

図１０にアンプ４ｇの構成の概要を示す。アンプ４ｇは、反転増幅回路４０と、反転増幅回路４０の入力端子と出力端子との間に挿入される帰還回路４１とからなる。反転増幅回路４０としては、オペアンプを用いてもよいし、図１１（Ａ）〜図１１（Ｃ）に示すようなトランジスタから構成される増幅回路を用いてもよい。

図１１（Ａ）に示す回路は、ゲートに入力信号ｉｎが入力され、ソースが接地され、ドレインから出力信号ｏｕｔを出力するトランジスタＱ１と、一端が駆動電圧Ｖｄｄに接続され、他端がトランジスタＱ１のドレインに接続された負荷抵抗Ｒ１とから構成されるソース接地増幅回路である。

図１１（Ｂ）に示す回路は、ゲートにバイアス電圧Ｖ_bが入力され、ドレインから出力信号ｏｕｔを出力するトランジスタＱ２と、ゲートに入力信号ｉｎが入力され、ソースが接地され、ドレインがトランジスタＱ２のソースに接続されたトランジスタＱ３と、一端が駆動電圧Ｖｄｄに接続され、他端がトランジスタＱ２のドレインに接続された負荷抵抗Ｒ２とから構成されるカスコード型増幅回路である。

図１１（Ｃ）に示す回路は、ゲートに入力信号ｉｎが入力され、ドレインから出力信号ｏｕｔを出力するトランジスタＱ４と、一端が駆動電圧Ｖｄｄに接続され、他端がトランジスタＱ４のドレインに接続された負荷抵抗Ｒ３と、一端がトランジスタＱ４のソースに接続され、他端が接地された負荷抵抗Ｒ４とから構成されるデジェネレーション型増幅回路である。

図１２は帰還回路４１の構成例を示す回路図である。図１２の例では、帰還回路４１は、インダクタＬ１とキャパシタＣ１の並列回路からなる。なお、帰還回路４１は、抵抗を含む構成であってもよい。

本実施例では、狭帯域なアンプ４ｇを用いることにより、ＳＮ比が向上するため、アンプ４ｇから出力されるクロック信号のジッタを低減することができる。また、アンプ４ｇは、広帯域なアンプに比べて出力雑音振幅が小さいので、ジッタの小さいクロック信号を出力できる。また、帰還回路４１を有するアンプ４ｇは、帰還回路４１のインピーダンスを大きくすることで入力換算雑音を低くできるため、帰還回路無しのアンプに比べて低出力雑音振幅にできる。

［第８の実施例］
次に、本発明の第８の実施例について説明する。図１３は本発明の第８の実施例に係るクロック生成回路の構成を示すブロック図であり、図３〜図９と同一の構成には同一の符号を付してある。本実施例のクロック生成回路は、ＭＬＬ１と、ＰＤ２と、狭帯域なアンプ４ｇと、ＰＤ２の出力端子とアンプ４ｇの入力端子との間に挿入され、ＰＤ２とアンプ４ｇとをＭＬＬ１の繰返し周波数においてインピーダンス整合させる整合回路５と、アンプ４ｇの出力端子とこのアンプ４ｇに接続される後段の回路（不図示）の入力端子との間に挿入され、アンプ４ｇと後段の回路（インピーダンスは例えば５０Ω）とをＭＬＬ１の繰返し周波数においてインピーダンス整合させる整合回路６とから構成される。

整合回路５，６の例としては、インダクタとキャパシタとを梯子形に接続したＬＣラダー回路がある。
第７の実施例と同様に、本実施例では、狭帯域なアンプ４ｇを用いることにより、ＭＬＬ１の繰返し周波数成分のみを増幅し、不要な周波数成分（ＭＬＬ１の直流成分および高調波成分）を減衰させることができる。

また、本実施例では、入力側の整合回路５により、ＰＤ２から入力される不要な周波数成分を反射する。
さらに、本実施例では、出力側の整合回路６により、後段の回路で反射した不要な周波数成分を反射する。

以上のように、本実施例では、狭帯域なアンプ４ｇを用いることにより、ＳＮ比が向上するため、アンプ４ｇから出力されるクロック信号のジッタを低減することができる。また、アンプ４ｇは、広帯域なアンプに比べて出力雑音振幅が小さいので、ジッタの小さいクロック信号を出力できる。

さらに、本実施例では、整合回路５，６により、不要周波数成分が反射されるため、アンプ４ｇから後段の回路に出力される信号はＭＬＬ１の繰返し周波数のクロック信号のみとなり、クロック信号のジッタを低減することができる。本実施例では、整合回路５，６により最大有能電力利得で駆動することができ、出力のＳＮ比が向上するため、ジッタを低減することができる。また、本実施例では、設計指針として、ＮＦ（Noise Figure）を最小化する必要性が緩和されるため、アンプにソースリアクタンスを付加した低雑音アンプ等を用いる必要がなく、回路面積を削減することができる。

［第９の実施例］
次に、本発明の第９の実施例について説明する。図１４は本発明の第９の実施例に係るクロック生成回路の構成を示すブロック図であり、図３〜図９、図１３と同一の構成には同一の符号を付してある。本実施例のクロック生成回路は、ＭＬＬ１と、ＰＤ２と、狭帯域なアンプ４ｇと、ＰＤ２の出力端子とアンプ４ｇの入力端子との間に挿入された整合回路５ｈと、アンプ４ｇの出力端子とこのアンプ４ｇに接続される後段の回路（不図示）の入力端子との間に挿入された整合回路６ｈとから構成される。

図１５は整合回路５ｈの構成例を示すブロック図である。整合回路５ｈは、インダクタとキャパシタとを梯子形に接続したＬＣラダー回路５０と、整合回路５ｈの入力端子ｍｉｎとＬＣラダー回路５０の入力端子ｌｉｎとの間に挿入された、インダクタＬ２とキャパシタＣ２とからなる直列共振器５１と、ＬＣラダー回路５０の出力端子ｌｏｕｔと整合回路５ｈの出力端子ｍｏｕｔとの間に挿入された、インダクタＬ３とキャパシタＣ３とからなる直列共振器５２とから構成される。図１５では、整合回路５ｈを例に挙げて説明しているが、整合回路６ｈの構成は整合回路５ｈと同様である。

第８の実施例と同様に、整合回路５ｈは、ＰＤ２とアンプ４ｇとをＭＬＬ１の繰返し周波数においてインピーダンス整合させる。整合回路６ｈは、アンプ４ｇと後段の回路とをＭＬＬ１の繰返し周波数においてインピーダンス整合させる。

さらに、本実施例では、整合回路５ｈ，６ｈの各々において、一般的なＬＣラダー回路５０の前後に直列共振器５１，５２を挿入することにより、第８の実施例の整合回路５，６よりも、不要周波数成分を強く減衰させることができる。直列共振器５１，５２は、共振周波数においてインピーダンスが低くなり、その他の周波数ではインピーダンスが上昇する。よって、共振周波数の信号は直列共振器５１，５２を通過できるが、その他の周波数の信号は直列共振器５１，５２を通過し難くなる。

そこで、本実施例のように、入力端子ｍｉｎから出力端子ｍｏｕｔまでの信号線に直列に直列共振器５１，５２を挿入した場合、この直列共振器５１，５２の共振周波数をＭＬＬ１の繰返し周波数に設定する。これにより、整合回路５ｈ，６ｈは、繰返し周波数の信号のみを通過させ、その他の周波数の信号を強く減衰させる回路となる。

また、整合回路５ｈを図１６のような構成としてもよい。この場合、整合回路５ｈは、ＬＣラダー回路５０と、ＬＣラダー回路５０の接地端子ｌｇと負側電源線ＮＬとの間に挿入された、インダクタＬ４とキャパシタＣ４とからなる直列共振器５３とから構成される。図１６では、整合回路５ｈを例に挙げて説明しているが、整合回路６ｈの構成は整合回路５ｈと同様である。

図１６のように、整合回路５ｈ，６ｈの各々において、直列共振器５３を信号線と負側電源線ＮＬとの間に挿入した場合、直列共振器５３の共振周波数をＭＬＬ１の高調波成分の周波数に設定する。これにより、整合回路５ｈ，６ｈは、低インピーダンスな負側電源線ＮＬにＭＬＬ１の高調波成分を逃し、雑音成分を除去する回路となる。

以上のように、本実施例では、第８の実施例に比べ不要周波数成分をより強く減衰させることができる。ＰＤ２が電流出力だった場合、アンプ４ｇを構成するＭＯＳトランジスタに直流電流が入力され破壊の原因となるが、本実施例によれば、このようなＭＯＳトランジスタの破壊を回避することができる。

なお、直列共振器５１〜５３にそれぞれ直列に抵抗を接続することで、共振のＱ値を制御することができ、直列共振器５１〜５３の通過域および減衰域の調整が可能となる。
また、本実施例では、直列共振器５１，５２と直列共振器５３のどちらかを設ける例を説明しているが、整合回路５ｈ，６ｈの各々において直列共振器５１，５２と直列共振器５３とを同時に設けるようにしてもよい。

［第１０の実施例］
次に、本発明の第１０の実施例について説明する。図１７は本発明の第１０の実施例に係るクロック生成回路の構成を示すブロック図であり、図３〜図９、図１３、図１４と同一の構成には同一の符号を付してある。本実施例のクロック生成回路は、ＭＬＬ１と、ＰＤ２と、狭帯域なアンプ４ｇと、ＰＤ２の出力端子とアンプ４ｇの入力端子との間に挿入された整合回路５ｉと、アンプ４ｇの出力端子とこのアンプ４ｇに接続される後段の回路（不図示）の入力端子との間に挿入された整合回路６ｉとから構成される。

図１８は整合回路５ｉの構成例を示すブロック図である。整合回路５ｉは、ＬＣラダー回路５０と、整合回路５ｉの入力端子ｍｉｎとＬＣラダー回路５０の入力端子ｌｉｎとの間に挿入された、インダクタＬ５とキャパシタＣ５とからなる並列共振器５４と、ＬＣラダー回路５０の出力端子ｌｏｕｔと整合回路５ｉの出力端子ｍｏｕｔとの間に挿入された、インダクタＬ６とキャパシタＣ６とからなる並列共振器５６とから構成される。図１８では、整合回路５ｉを例に挙げて説明しているが、整合回路６ｉの構成は整合回路５ｉと同様である。

第８の実施例と同様に、整合回路５ｉは、ＰＤ２とアンプ４ｇとをＭＬＬ１の繰返し周波数においてインピーダンス整合させる。整合回路６ｉは、アンプ４ｇと後段の回路とをＭＬＬ１の繰返し周波数においてインピーダンス整合させる。

さらに、本実施例では、整合回路５ｉ，６ｉの各々において、一般的なＬＣラダー回路５０の前後に並列共振器５４，５５を挿入することにより、第８の実施例の整合回路５，６よりも、不要周波数成分を強く減衰させることができる。並列共振器５４，５５は、共振周波数においてインピーダンスが高くなり、その他の周波数ではインピーダンスが指数的に低下する。よって、共振周波数の信号は並列共振器５４，５５を通過し難いが、その他の周波数の信号は並列共振器５４，５５を通過できる。

そこで、本実施例のように、入力端子ｍｉｎから出力端子ｍｏｕｔまでの信号線に直列に並列共振器５４，５５を挿入した場合、並列共振器５４，５５の共振周波数をＭＬＬ１の直流成分の周波数および高調波成分の周波数のいずれかに設定する。これにより、整合回路５ｉ，６ｉは、繰返し周波数の信号を通過させ、ＭＬＬ１の直流成分および高調波成分のいずれかを強く減衰させる回路となる。

また、整合回路５ｉを図１９のような構成としてもよい。この場合、整合回路５ｉは、ＬＣラダー回路５０と、ＬＣラダー回路５０の接地端子ｌｇと負側電源線ＮＬとの間に挿入された、インダクタＬ７とキャパシタＣ７とからなる並列共振器５６とから構成される。図１９では、整合回路５ｉを例に挙げて説明しているが、整合回路６ｉの構成は整合回路５ｉと同様である。

図１９のように、整合回路５ｉ，６ｉの各々において、並列共振器５６を信号線と負側電源線ＮＬとの間に挿入した場合、並列共振器５６の共振周波数をＭＬＬ１の繰返し周波数に設定する。これにより、整合回路５ｉ，６ｉは、低インピーダンスな負側電源線ＮＬにＭＬＬ１の直流成分および高調波成分を逃し、雑音成分を除去する回路となる。

なお、並列共振器５４〜５６にそれぞれ並列に抵抗を接続することで、共振のＱ値を制御することができ、並列共振器５４〜５６の通過域および減衰域の調整が可能となる。
また、本実施例では、並列共振器５４，５５と並列共振器５６のどちらかを設ける例を説明しているが、整合回路５ｉ，６ｉの各々において並列共振器５４，５５と並列共振器５６とを同時に設けるようにしてもよい。

［第１１の実施例］
次に、本発明の第１１の実施例について説明する。図２０は本発明の第１１の実施例に係るクロック生成回路の構成を示すブロック図であり、図３〜図９、図１３、図１４、図１７と同一の構成には同一の符号を付してある。本実施例のクロック生成回路は、ＭＬＬ１と、ＰＤ２と、狭帯域なアンプ４ｊと、整合回路５，６とから構成される。

本実施例では、第７の実施例と同様に、アンプ４ｊの帯域の中心周波数をＭＬＬ１の繰返し周波数に設定し、アンプ４ｊの低域側の遮断周波数をＰＤ２の出力に含まれる、ＭＬＬ１の直流成分の周波数よりも高くし、アンプ４ｊの高域側の遮断周波数をＰＤ２の出力に含まれる、ＭＬＬ１の高調波成分の周波数よりも低くする。

また、ディプリーションモード動作するトランジスタ（ＮＭＯＳトランジスタなど）でアンプ４ｊを構成した場合、バイアス電圧が必要になる場合がある。このバイアス電圧は、通常、正側電源線から抵抗を介して入力される。本実施例では、この抵抗を並列共振器で置き換えた構成をとる。

図２１は本実施例のアンプ４ｊの構成例を示すブロック図である。アンプ４ｊは、第７の実施例のアンプ４ｇと同様の構成を有する狭帯域なアンプ４２と、正側電源線ＰＬとアンプ４２の入力信号線ＡＬとの間に挿入された、インダクタＬ８とキャパシタＣ８とからなる並列共振器４３とから構成される。

並列共振器４３は、共振周波数においてインピーダンスが高くなり、その他の周波数ではインピーダンスが低下する。そこで、本実施例では、並列共振器４３の共振周波数をＭＬＬ１の繰返し周波数に設定する。これにより、並列共振器４３は、ＭＬＬ１の繰返し周波数以外の周波数成分を低インピーダンスな正側電源線ＰＬに逃し、雑音成分を除去する回路となる。

以上のように、本実施例では、第８の実施例に比べ不要周波数成分をより強く減衰させることができる。ＰＤ２が電流出力だった場合、アンプ４ｊを構成するＭＯＳトランジスタに直流電流が入力され破壊の原因となるが、本実施例によれば、このようなＭＯＳトランジスタの破壊を回避することができる。

また、アンプ４２へのバイアス電圧供給のために抵抗を用いると、この抵抗で熱雑音が発生する。本実施例では、このバイアス電圧供給のための抵抗の代わりに並列共振器４３を用いるので、抵抗の熱雑音をなくすことができ、アンプ４ｊから出力されるクロック信号のジッタを低減することができる。

なお、並列共振器４３に並列に抵抗を接続することで、共振のＱ値を制御することができ、並列共振器４３の通過域および減衰域の調整が可能となる。また、本実施例と第１１の実施例を併用してもよい。

［第１２の実施例］
次に、本発明の第１２の実施例について説明する。図２２は本発明の第１２の実施例に係るクロック生成回路の構成を示すブロック図であり、図３〜図９、図１３、図１４、図１７、図２０と同一の構成には同一の符号を付してある。本実施例のクロック生成回路は、ＭＬＬ１と、ＰＤ２と、狭帯域なアンプ４ｋと、整合回路５，６とから構成される。

本実施例では、第７の実施例と同様に、アンプ４ｋの帯域の中心周波数をＭＬＬ１の繰返し周波数に設定し、アンプ４ｋの低域側の遮断周波数をＰＤ２の出力に含まれる、ＭＬＬ１の直流成分の周波数よりも高くし、アンプ４ｋの高域側の遮断周波数をＰＤ２の出力に含まれる、ＭＬＬ１の高調波成分の周波数よりも低くする。

図２３は本実施例のアンプ４ｋの構成例を示すブロック図である。アンプ４ｋは、第７の実施例のアンプ４ｇと同様の構成を有する狭帯域なアンプ４２と、正側電源線ＰＬとアンプ４２の正側電源端子ＰＴとの間に挿入された、インダクタＬ９とキャパシタＣ９とからなる並列共振器４４と、アンプ４２の負側電源端子ＮＴと負側電源線ＮＬとの間に挿入された、インダクタＬ１０とキャパシタＣ１０とからなる並列共振器４５とから構成される。

並列共振器４４，４５は、共振周波数においてインピーダンスが高くなり、その他の周波数ではインピーダンスが指数的に低下する。そこで、本実施例では、並列共振器４４，４５の共振周波数をＭＬＬ１の高調波成分の周波数に設定する。ソース接地増幅回路などからなるアンプ４２は、信号を増幅する際に正側電源線ＰＬから負側電源線ＮＬに電流が流れる。本実施例のように並列共振器４４，４５を設けると、高調波成分の周波数においては電流が流れなくなるため、アンプ４２の利得が低下する。これにより、高調波成分を減衰させることができる。

以上のように、本実施例では、第８の実施例に比べ不要周波数成分をより強く減衰させることができる。
なお、並列共振器４４，４５のそれぞれに並列に抵抗を接続することで、共振のＱ値を制御することができ、並列共振器４４，４５の通過域および減衰域の調整が可能となる。
また、本実施例では、並列共振器４４，４５の両方を設ける例を説明しているが、並列共振器４４，４５のうちどちらか一方のみを設けるようにしてもよい。

［第１３の実施例］
第１０〜第１２の実施例では、並列共振器４３〜４５，５４〜５６としてインダクタとキャパシタとからなる並列回路を用いた。本実施例は、これら並列共振器４３〜４５，５４〜５６を積層インダクタ６０に置換したものである（図２４）。

図２５に示すように、積層インダクタ６０は、平面視四角形、平面視六角形、平面視八角形、平面視円形、もしくは平面視楕円形であり、環状のメタル線を複数積層し、各層のメタル線をビアで連結したものである。このような積層インダクタ６０では、図２６に示すように各層のメタル線６１間に容量Ｃが発生する。

したがって、積層インダクタ６０の等価回路は、本来のインダクタに対して容量Ｃが並列に挿入された構成となり、共振周波数を有する。つまり、積層インダクタ６０は、共振周波数においてインピーダンスが高くなるので、第１０〜第１２の実施例の並列共振器４３〜４５，５４〜５６を積層インダクタ６０に置き換えることが可能である。

積層インダクタ６０は、単層のメタルでインダクタを形成した場合に、自己誘導の作用が加わるため、面積あたりの誘導量が大きい。よって、第１０〜第１２の実施例の並列共振器４３〜４５，５４〜５６を積層インダクタ６０で置換すれば、省面積な実装が可能である。

第１０〜第１２の実施例のようにインダクタとキャパシタで並列共振器４３〜４５，５４〜５６を作製する場合、デザインルール上、キャパシタの上層に回路を形成することはできない。よって、第１０〜第１２の実施例では、インダクタとキャパシタとを平面的に並べて配置する必要があり、面積効率が悪い。一方、本実施例の積層インダクタ６０では、インダクタとキャパシタとが一体となっているため、面積効率良く実装することができる。

また、インダクタとキャパシタとからなる並列共振器４３〜４５，５４〜５６では、抵抗値が小さく、高いＱで並列共振を実現できる。しかしながら、高いＱ値であるが故に、発振の原因となり得る。また、広帯域なバンドパス・エリミネートを作用させたい場合に難しくなる。

これに対して、本実施例の積層インダクタ６０では、各層のメタル線がビアと呼ばれる抵抗値の高い構造で連結されているため、低いＱ値の並列共振器を追加の抵抗無しで実現することができる。これにより、本実施例では、帯域制限の自由度が広がり、かつ、省面積な実装が可能になる。

［第１４の実施例］
次に、本発明の第１４の実施例について説明する。図２７は本発明の第１４の実施例に係るクロック生成回路の構成を示すブロック図であり、図３〜図９、図１３、図１４、図１７、図２０、図２２と同一の構成には同一の符号を付してある。本実施例のクロック生成回路は、ＭＬＬ１と、ＰＤ２と、狭帯域なアンプ４ｌと、整合回路５，６とから構成される。

第７〜第１１の実施例のアンプ４ｇ、第１１の実施例のアンプ４ｊ、第１２の実施例のアンプ４ｋでは、トランジスタによる相互コンダクタンスと負荷抵抗によって信号の増幅を行っている。これに対して、本実施例のアンプ４ｌは、負荷抵抗ではなく、周波数によりインピーダンスが変化する素子が設けられている。

図２８（Ａ）〜図２８（Ｅ）はアンプ４ｌの構成例を示す回路図である。図２８（Ａ）に示す回路は、ゲートに入力信号ｉｎが入力され、ソースが接地され、ドレインから出力信号ｏｕｔを出力するトランジスタＱ５と、一端が駆動電圧Ｖｄｄに接続され、他端がトランジスタＱ５のドレインに接続されたインダクタＬ１１とから構成されるソース接地増幅回路である。このソース接地増幅回路では、挿入したインダクタＬ１１とトランジスタＱ５のゲート−ドレイン寄生容量によって周波数特性にピーキングが発生する。

本実施例では、ピーキングが発生する周波数をインダクタＬ１１のインダクタンスを調整することでｆｃとし、中心周波数ｆｃの狭帯域なアンプ４ｌを実現する。したがって、中心周波数ｆｃをＭＬＬ１の繰返し周波数に設定すれば、アンプ４ｌの低域側の遮断周波数をＰＤ２の出力に含まれる、ＭＬＬ１の直流成分の周波数よりも高くし、アンプ４ｌの高域側の遮断周波数をＰＤ２の出力に含まれる、ＭＬＬ１の高調波成分の周波数よりも低くすることができる。

本実施例は図２８（Ａ）に示した構成に限るものではない。本実施例が適用な可能なアンプの例の一部を図２８（Ｂ）〜図２８（Ｅ）に示す。図２８（Ｂ）に示す回路は、ゲートにバイアス電圧Ｖ_bが入力され、ソースに入力信号ｉｎが入力され、ドレインから出力信号ｏｕｔを出力するトランジスタＱ６と、一端が駆動電圧Ｖｄｄに接続され、他端がトランジスタＱ６のドレインに接続されたインダクタＬ１２とから構成されるゲート接地増幅回路である。

図２８（Ｃ）に示す回路は、ゲートに入力信号ｉｎが入力され、ソースから出力信号ｏｕｔを出力し、ドレインが駆動電圧Ｖｄｄに接続されたトランジスタＱ７と、一端がトランジスタＱ７のソースに接続され、他端が接地されたインダクタＬ１３とから構成されるドレイン接地増幅回路である。

図２８（Ｄ）に示す回路は、ゲートにバイアス電圧Ｖ_bが入力され、ドレインから出力信号ｏｕｔを出力するトランジスタＱ８と、ゲートに入力信号ｉｎが入力され、ソースが接地され、ドレインがトランジスタＱ８のソースに接続されたトランジスタＱ９と、一端が駆動電圧Ｖｄｄに接続され、他端がトランジスタＱ８のドレインに接続されたインダクタＬ１４とから構成されるカスコード型増幅回路である。

図２８（Ｅ）に示す回路は、ゲートに入力信号ｉｎが入力され、ドレインから出力信号ｏｕｔを出力するトランジスタＱ１０と、一端が駆動電圧Ｖｄｄに接続され、他端がトランジスタＱ１０のドレインに接続されたインダクタＬ１５と、一端がトランジスタＱ１０のソースに接続され、他端が接地されたインダクタＬ１６とから構成されるデジェネレーション型増幅回路である。

また、図２８（Ａ）〜図２８（Ｅ）では、周波数によりインピーダンスが変化する特性を利用してアンプの周波数特性にピーキング特性をもたせる周波数ピーキング回路として、インダクタＬ１１〜Ｌ１６を用いたが、周波数ピーキング回路はインダクタに限るものではない。他の周波数ピーキング回路の例としては、インダクタとキャパシタとを直列に接続したＬＣ直列回路、インダクタとキャパシタとを並列に接続したＬＣ並列回路、あるいはインダクタと抵抗とを直列に接続したＬＲ直列回路などがある。

本実施例では、アンプ４ｌの出力雑音振幅を小さくすることができる。アンプ４ｌら出力される雑音は出力雑音電圧Ｖｎと呼ばれ、帯域ＢＷ、入力換算雑音Ｉｎ、利得Ｚ_Tから次式で表される。

本実施例では、クロック生成回路にてアンプ４ｌがＭＬＬ１の繰返し周波数ｆｃのみを増幅すれば良い点に着目し、狭帯域かつ中心周波数がｆｃのアンプ４ｌを使用する。狭帯域なアンプ４ｌを用いる場合、式（４）の積分範囲が狭くなるため、出力雑音電圧Ｖｎを低減できることが分かる。周波数ピーキング回路を構成するインダクタやキャパシタなどは、抵抗に比べて熱雑音の強度が小さい。したがって、負荷抵抗の代わりに周波数ピーキング回路を用いることで、負荷抵抗の熱雑音をなくすことができ、アンプ４ｌから出力されるクロック信号のジッタを低減することができる。

なお、周波数ピーキング回路として、インダクタと抵抗とを直列に接続したＬＲ直列回路を用いる場合には、ピーキングのＱ値を制御できるため、アンプ４ｌの帯域を調整することが可能である。

本発明は、クロック信号を生成する技術に適用することができる。

１…モード同期レーザ、２…フォトダイオード、３，３ａ〜３ｆ…フィルタ、４，４ｆ〜４ｌ，４２…アンプ、５，５ｈ，５ｉ，６，６ｈ，６ｉ…整合回路、４０…反転増幅回路、４１…帰還回路、５０…ＬＣラダー回路，５１〜５３…直列共振器、４３〜４５，５４〜５６…並列共振器、６０…積層インダクタ、Ｑ１〜Ｑ１０…トランジスタ、Ｒ１〜Ｒ４…抵抗、Ｃ１〜Ｃ１０…キャパシタ、Ｌ１〜Ｌ１６…インダクタ。

Claims

光パルスを生成するモード同期レーザと、
このモード同期レーザによって生成された光パルスを光電変換する光検出器と、
この光検出器から出力された電気信号を増幅するアンプと、
前記光検出器の出力端子と前記アンプの入力端子との間に挿入され、前記光検出器と前記アンプとを前記モード同期レーザの繰返し周波数においてインピーダンス整合させる第１の整合回路と、
前記アンプの出力端子と前記アンプに接続される後段の回路の入力端子との間に挿入され、前記アンプと前記後段の回路とを前記モード同期レーザの繰返し周波数においてインピーダンス整合させる第２の整合回路とを備え、
前記アンプの低域側の遮断周波数が、前記光検出器の出力信号に含まれる、前記モード同期レーザの直流成分の周波数よりも高く、前記アンプの高域側の遮断周波数が、前記光検出器の出力信号に含まれる、前記モード同期レーザの高調波成分の周波数よりも低いことを特徴とするクロック生成回路。
請求項１記載のクロック生成回路において、
前記第１、第２の整合回路の各々は、
信号線に直列に挿入されたインダクタとキャパシタとからなる直列回路を少なくとも備え、共振周波数が前記モード同期レーザの繰返し周波数に設定された第１の直列共振器と、
信号線と負側電源線との間に挿入されたインダクタとキャパシタとからなる直列回路を少なくとも備え、共振周波数が前記モード同期レーザの高調波成分の周波数に設定された第２の直列共振器と、
信号線に直列に挿入されたインダクタとこのインダクタと並列に接続されたキャパシタとからなる並列回路を少なくとも備え、共振周波数が前記モード同期レーザの直流成分の周波数および高調波成分の周波数のいずれかに設定された第１の並列共振器と、
信号線と負側電源線との間に挿入されたインダクタとこのインダクタと並列に接続されたキャパシタとからなる並列回路を少なくとも備え、共振周波数が前記モード同期レーザの繰返し周波数に設定された第２の並列共振器とのうち少なくとも１つを含むことを特徴とするクロック生成回路。
請求項１記載のクロック生成回路において、
前記アンプは、
正側電源線と入力信号線との間に挿入されたインダクタとこのインダクタと並列に接続されたキャパシタとからなる並列回路を少なくとも備え、共振周波数が前記モード同期レーザの繰返し周波数に設定された第１の並列共振器と、
正側電源線と前記アンプの正側電源端子との間に挿入されたインダクタとこのインダクタと並列に接続されたキャパシタとからなる並列回路を少なくとも備え、共振周波数が前記モード同期レーザの高調波成分の周波数に設定された第２の並列共振器と、
前記アンプの負側電源端子と負側電源線との間に挿入されたインダクタとこのインダクタと並列に接続されたキャパシタとからなる並列回路を少なくとも備え、共振周波数が前記モード同期レーザの高調波成分の周波数に設定された第３の並列共振器とのうち少なくとも１つを含むことを特徴とするクロック生成回路。
請求項２または３記載のクロック生成回路において、
前記並列回路の代わりに、積層インダクタを用いることを特徴とするクロック生成回路。
請求項１記載のクロック生成回路において、
前記アンプは、中心周波数が前記モード同期レーザの繰返し周波数に設定された周波数ピーキング回路を備えることを特徴とするクロック生成回路。