JP6828392B2 - スイッチング電源装置の制御回路 - Google Patents

Description

本発明は、複数の異なる電圧を入力することができるワールドワイド入力に対応した電流共振型のＤＣ−ＤＣコンバータを有するスイッチング電源装置の制御回路に関する。

電流共振型のスイッチング電源装置は、トランスの一次側に配置した制御回路がトランスの二次側からフィードバックされた信号を基に目標の電圧を出力するように制御している。ただし、負荷電流については、直接検出する手段がないので、制御回路が一次側の電流を検出して二次側の負荷電流を推定するようにしている。ここで、推定した負荷電流があらかじめ決められた電流値を超えるようなことがあると、制御回路は、過負荷保護動作をさせて、スイッチング電源装置を過負荷状態から保護するようにしている。

ワールドワイド入力対応のスイッチング電源装置においては、入力電圧が一定ではないので、制御回路は、過負荷保護動作をするときに入力電圧に応じた制御が必要になる。すなわち、制御回路は、スイッチング電源装置の負荷電流が同じでも、入力電圧が変化すれば、その入力電圧に応じて過負荷保護の閾値を変更しなければならないためである。たとえば、入力電圧が１００ボルト（Ｖ）のときに一次側電流に対する過負荷保護の閾値が２アンペア（Ａ）の場合、入力電圧が２００Ｖでは、一次側電流に対する過負荷保護の閾値は、１Ａに設定される。

そのため、ワールドワイド入力対応のスイッチング電源装置の制御回路では、過負荷保護の閾値を変更するために、入力電圧の情報が必要になる。この入力電圧の情報を得る手段としては、一般に入力電圧を分圧して制御回路に入力する方法が知られている（たとえば、特許文献１参照）。

この特許文献１によれば、入力電圧を分圧して入力電圧の情報を直接取得し、過負荷保護回路に入力される一次側の検出電流（推定負荷情報）または閾値情報に取得した入力電圧の情報を適用することで、入力電圧に応じた過負荷保護を行うようにしている。このため、この特許文献１では、入力電圧を検出するために、制御回路の外部に入力電圧を分圧する回路が必要になる。さらに、制御回路は、分圧された入力電圧を入力するために、制御回路を構成する制御ＩＣ（Integrated Circuit）のパッケージピンの数が増加し、制御ＩＣのコストアップの要因となっていた。

これに対し、入力電圧を分圧回路および制御ＩＣのパッケージピンを介して入力する手段を用いないで入力電圧の情報を知る手段も知られている（たとえば、特許文献２参照）。この特許文献２では、直列に接続してハーフブリッジ回路を構成する２つのスイッチング素子の中点から入力電圧に相当する情報を取得している。これは、ハイサイドのスイッチング素子がオンのときに、２つのスイッチング素子の中点にほぼ入力電圧に相当する電圧が出力されることを利用したものである。２つのスイッチング素子の中点に出力された電圧は、逆流防止用のダイオードおよび分圧用の抵抗を介して制御ＩＣの一次側の過電流を検出する入力端子に供給されている。これにより、一次側の検出電流に相当する情報は、入力電圧に相当する情報が加算されるために、入力電圧依存性が取り除かれるように補正されることになる。

特開２０１２−１７０２１８号公報（図１，図２，図５） 国際公開第２０１１／１３２２７５号（図１）

しかしながら、２つのスイッチング素子の中点に出力される電圧を入力電圧の情報として利用する場合、制御ＩＣに新たな端子を設ける必要はないが、正確な補正が難しい。また、制御回路の外部に逆流防止用のダイオードおよび分圧のための抵抗が新たに必要となる。

本発明はこのような点に鑑みてなされたものであって、入力電圧を検出するための入力端子や新たな外付け部品が不要であり、入力電圧の検出なしに入力電圧の情報を得ることができるスイッチング電源装置の制御回路を提供することを目的とする。

本発明では、上記の課題を解決するために、１つの案では、スイッチング素子のスイッチング周波数を制御することにより入力電圧を目標電圧に変換する電流共振型のスイッチング電源装置の制御回路が提供される。このスイッチング電源装置の制御回路は、出力電圧の前記目標電圧からの誤差電圧を受ける第１の入力端子と、前記誤差電圧をデジタル変換する第１のＡ／Ｄ変換器と、前記第１のＡ／Ｄ変換器の出力信号に応じた周期のスイッチング素子の駆動信号を生成するスイッチング周期生成部と、共振電流に相当する信号を入力する第２の入力端子と、前記第２の入力端子に入力された信号を積分する積分器と、前記積分器の出力信号をデジタル変換する第２のＡ／Ｄ変換器と、前記第２のＡ／Ｄ変換器の出力信号を前記第１のＡ／Ｄ変換器の出力信号で除算する平均化演算部と、前記平均化演算部の出力信号を前記第１のＡ／Ｄ変換器の出力信号で補正する補正演算部と、前記第１のＡ／Ｄ変換器、前記積分器、前記第２のＡ／Ｄ変換器、前記平均化演算部および前記補正演算部に入力されるクロック信号を生成するクロック生成部と、を備えている。

上記構成のスイッチング電源装置の制御回路は、ワールドワイド入力対応に必要な入力電圧の情報を内部で持つことができるので、入力電圧を検出するための入力端子や新たな外付け部品が不要であるという利点がある。

本発明の実施の形態に係るスイッチング電源装置の制御回路を適用した電流共振コンバータの構成例を示す図である。 第１の実施の形態に係るスイッチング電源装置の制御回路の構成例を示す図である。 第１の実施の形態に係るスイッチング周期と入出力電圧比との関係を示す図である。 クロック生成部の構成例を示す回路図である。 クロック生成部の要部の動作波形を示すタイミングチャートである。 積分器の構成例を示す回路図である。 積分器の要部の動作波形を示すタイミングチャートである。 理想条件における一次側共振電流と二次側の負荷電流との関係を説明する電流共振回路図である。 電流共振回路の要部波形を示す図である。 補正演算部を用いない場合の要部電流波形と負荷電流推定結果を示す図である。 補正演算部を用いない場合の負荷電流推定誤差のシミュレーション結果を示す図である。 第２の実施の形態に係るスイッチング電源装置の制御回路に用いられる積分器の構成例を示す図であって、（Ａ）は積分器の構成例を示す回路図、（Ｂ）は積分器の積分抵抗回路の構成例を示す図である。 第２の実施の形態に係るスイッチング電源装置の制御回路に用いられる補正演算部の構成例を示す図である。 周期に対するゲイン切り換えを説明する図であって、（Ａ）は周期と積分抵抗値、（Ｂ）は周期と補正係数との対応関係を示している。 第２の実施の形態に係るスイッチング電源装置の制御回路における要部の動作波形を示すタイミングチャートである。 積分器の効果を説明する図であって、（Ａ）はスイッチング周期が長い場合、（Ｂ）はスイッチング周期が短い場合を示している。 第３の実施の形態に係るスイッチング電源装置の制御回路に用いられる積分器の構成例を示す図であって、（Ａ）は積分器の構成例を示す回路図、（Ｂ）は積分器の積分容量回路の構成例を示す図である。 第３の実施の形態に係るスイッチング電源装置の制御回路に用いられる補正演算部の構成例を示す図である。 周期に対するゲイン切り換えを説明する図であって、（Ａ）は周期と積分容量値、（Ｂ）は周期と補正係数との対応関係を示している。

以下、本発明の実施の形態について図面を参照して詳細に説明する。なお、以下の説明においては、端子名とその端子における電圧、信号などは、同じ符号を用いることがある。また、各実施の形態は、矛盾のない範囲で複数の実施の形態を組み合わせて実施することができる。

図１は本発明の実施の形態に係るスイッチング電源装置の制御回路を適用した電流共振コンバータの構成例を示す図、図２は第１の実施の形態に係るスイッチング電源装置の制御回路の構成例を示す図、図３は第１の実施の形態に係るスイッチング周期と入出力電圧比との関係を示す図である。図３において、縦軸は入出力電圧比Ｖｏ／Ｖｉを表し、横軸はスイッチング周期Ｔｓｗを表している。

電流共振コンバータは、図１に示したように、交流入力電圧Ｖｉｎａｃが印加される入力端子１１を有し、この入力端子１１は、ブリッジダイオードＤＳ１の交流入力端子に接続されている。ブリッジダイオードＤＳ１の正極端子は、入力コンデンサＣｉｎの一方の端子に接続され、ブリッジダイオードＤＳ１の負極端子は、入力コンデンサＣｉｎの他方の端子に接続されている。これにより、交流入力電圧Ｖｉｎａｃは、ブリッジダイオードＤＳ１によって全波整流され、入力コンデンサＣｉｎにより平滑化されて入力電圧Ｖｉｎが生成される。入力コンデンサＣｉｎには、ハーフブリッジ回路を構成する２つのスイッチング素子Ｍ１，Ｍ２が並列に接続されている。この例では、スイッチング素子Ｍ１，Ｍ２は、ＭＯＳＦＥＴ（Metal-Oxide-Semiconductor Field-effect Transistor）を使用しているが、他のタイプのパワー半導体素子を使用してもよい。

スイッチング素子Ｍ２は、これと並列に、直列接続されて共振回路を構成する共振インダクタンスＬｒ、励磁インダクタンスＬｍおよび共振コンデンサＣｒが接続されている。励磁インダクタンスＬｍには、トランスＴ１の一次巻線Ｎ１が並列に接続されている。トランスＴ１は、また、直列接続された二次巻線Ｎ２１，Ｎ２２を有し、その両端には、２つのダイオードＤ１，Ｄ２のアノード端子が接続されている。ダイオードＤ１，Ｄ２のカソード端子は、ともに接続され、出力コンデンサＣｏｕｔの一方の端子と出力端子１２の正極端子とに接続されている。二次巻線Ｎ２１，Ｎ２２の共通の接続端子であるセンタータップは、出力コンデンサＣｏｕｔの他方の端子と出力端子１２の負極端子とに接続されている。出力端子１２は、負荷に接続され、負荷に出力電圧Ｖｏを供給する。

出力コンデンサＣｏｕｔは、また、その両端が直列接続された分圧用の抵抗Ｒ１，Ｒ２に接続されている。抵抗Ｒ１，Ｒ２の接続点は、誤差増幅器１３の入力端子に接続され、誤差増幅器１３の出力端子には、絶縁素子としてのフォトカプラＰＣの発光ダイオードに接続されている。フォトカプラＰＣのフォトトランジスタのコレクタ端子は、制御回路（制御ＩＣ）１４の端子ＦＢに接続され、フォトトランジスタのエミッタ端子は、接地されている。誤差増幅器１３は、出力電圧Ｖｏを検出し、出力電圧Ｖｏと内部の基準電圧との誤差を表す信号を制御回路１４の端子ＦＢに帰還させる。制御回路１４は、この帰還された信号を基に出力電圧Ｖｏが一定になるように制御する。また、本発明では、この帰還された信号は、入力電圧を表す情報としても使用される。

共振回路の励磁インダクタンスＬｍと共振コンデンサＣｒとの接続点には、分流コンデンサＣｘおよび検出抵抗Ｒｘからなる直列回路の一方の端子が接続されている。分流コンデンサＣｘと検出抵抗Ｒｘとの接続点は、制御回路１４の端子ＩＳに接続されている。ここでは、共振回路を流れる共振電流を分流コンデンサＣｘで分流し、検出抵抗Ｒｘで電圧に変換した信号を制御回路１４の端子ＩＳに負荷電流を間接的に表す信号として供給している。

制御回路１４は、また、端子ＶＳ，ＬＯ，ＨＯ，ＶＨおよびＧＮＤを有している。端子ＶＳは、ハーフブリッジ回路のハイサイドの基準電位ＶＳ（スイッチング素子Ｍ１とＭ２の接続点の電位）が入力されている。端子ＨＯおよび端子ＬＯは、ハイサイドのスイッチング素子Ｍ１のゲート端子およびローサイドのスイッチング素子Ｍ２のゲート端子にそれぞれ接続され、スイッチング素子Ｍ１，Ｍ２を駆動する信号が出力される端子である。端子ＶＨは、電源投入から制御回路１４がスイッチング制御動作を開始するまでの間に制御回路１４に電源が供給される端子である。そのために、入力端子１１には、ダイオードＤ３，Ｄ４のアノード端子が接続され、ダイオードＤ３，Ｄ４のカソード端子は、ともに接続されて抵抗Ｒ３の一方の端子に接続され、抵抗Ｒ３の他方の端子が制御回路１４の端子ＶＨに接続されている。これにより、制御回路１４の端子ＶＨには、交流入力電圧ＶｉｎａｃをダイオードＤ３，Ｄ４で整流した電圧が抵抗Ｒ３を介して供給される。端子ＧＮＤは、トランスＴ１の一次側のグランドに接続されている。また、入力コンデンサＣｉｎと共振コンデンサＣｒとスイッチング素子Ｍ２との接続点、および分流コンデンサＣｘおよび検出抵抗Ｒｘからなる直列回路の他端も、トランスＴ１の一次側のグランドに接続されている。

以上の構成により、電流共振コンバータは、トランスＴ１の一次側に配置した制御回路１４がトランスＴ１の二次側で検出した誤差電圧に応じてスイッチング素子Ｍ１，Ｍ２のオン／オフ周期（スイッチング周期）を制御し、出力電圧Ｖｏが目標値に整定される。ただ、この制御回路１４では、過負荷保護動作に必要な入力電圧の情報を入力電圧から取得するのではなく、入力電圧と相関関係がある信号ＦＢを利用して入力電圧依存性を取り除くことにしている。

制御回路１４は、図２に示したように、Ａ／Ｄ変換器２１、スイッチング周期生成部２２、分周器２３、クロック生成部２４、出力制御部２５、ドライバ２６、共振電流検出／補正部２７および過負荷保護部２８を備えている。

Ａ／Ｄ変換器２１は、端子ＦＢに入力されたアナログの信号ＦＢをデジタルの信号Ｄｎに変換して出力する。この信号Ｄｎは、出力電圧Ｖｏが一定になるようにスイッチング素子Ｍ１，Ｍ２のスイッチング周期を制御するためのスイッチング周期生成部２２に供給されている。

信号Ｄｎは、また、共振電流検出／補正部２７に供給されている。この共振電流検出／補正部２７では、信号Ｄｎは、入力電圧を表す情報として使用される。すなわち、電流共振コンバータは、図３に示したように、入出力電圧比が１となる共振周期Ｔｒであるスイッチング周期Ｔｓｗ１と、入出力電圧比が最大となるスイッチング周期Ｔｓｗ２との間の使用領域の範囲でスイッチング動作が行われる。この入出力電圧比とスイッチング周期との関係を表すグラフに示されるように、入出力電圧比（Ｖｏ／Ｖｉ）が高くなるにつれてスイッチング周期が大きく（スイッチング周波数が低く）なるという関係がある。ここで、出力電圧Ｖｏは、一定に制御される値なので、入力電圧Ｖｉとスイッチング周期とは１対１の関係にある。したがって、スイッチング周期を決める信号Ｄｎは、入力電圧Ｖｉの情報を含んでいることになり、共振電流検出／補正部２７では、共振電流の検出値を入力電圧Ｖｉに応じて補正するための信号として利用する。

スイッチング周期生成部２２は、高周波発振器３１と、Ｎビットカウンタ３２と、コンパレータ（デジタルコンパレータ）３３と、ワンショット回路３４とを有し、信号Ｄｎの値に応じた周期のパルス信号を生成する。高周波発振器３１は、矩形波で固定周期の信号Ｔｏｓｃを生成して出力する。生成された信号Ｔｏｓｃは、Ｎビットカウンタ３２に供給されるとともに、分周器２３にも供給されている。Ｎビットカウンタ３２の出力端子は、コンパレータ３３の非反転入力端子に接続されている。コンパレータ３３の反転入力端子は、Ａ／Ｄ変換器２１の出力端子に接続され、コンパレータ３３の出力端子は、Ｎビットカウンタ３２のリセット入力端子Ｒおよびワンショット回路３４の入力端子に接続されている。ワンショット回路３４の出力端子は、出力制御部２５およびクロック生成部２４の入力端子に接続され、出力制御部２５およびクロック生成部２４に信号Ｔｏｎを供給する。これにより、Ｎビットカウンタ３２は、高周波発振器３１で生成された信号Ｔｏｓｃをカウントし、その値がＡ／Ｄ変換器２１が出力した信号Ｄｎと一致すると、コンパレータ３３は、ワンショット回路３４をトリガする。このワンショット回路３４は、トリガによって信号Ｔｏｎを出力する。また、コンパレータ３３は、ワンショット回路３４をトリガするタイミングでＮビットカウンタ３２のカウント値をリセットする。

分周器２３は、高周波発振器３１からの信号Ｔｏｓｃを受け、分周した信号Ｔｏｓｃ１を出力する。分周器２３の出力端子は、クロック生成部２４に接続され、分周器２３は、クロック生成部２４に信号Ｔｏｓｃ１を供給する。

クロック生成部２４は、スイッチング周期生成部２２および分周器２３の出力端子の他に、出力制御部２５のローサイド用出力端子および端子ＶＳに接続されている。クロック生成部２４に対し、出力制御部２５からは信号ｌｏｏｕｔが供給され、端子ＶＳからはハイサイドの基準電位ＶＳが供給される。クロック生成部２４は、Ａ／Ｄ変換器２１および共振電流検出／補正部２７で使用されるクロック信号ｃｌｋ１−ｃｌｋ８、信号ｓｗｌｏａｄおよび信号ｓｗｌｏａｄ＿ｔｒを生成する。

出力制御部２５は、スイッチング周期生成部２２および過負荷保護部２８の出力端子に接続されている。出力制御部２５は、スイッチング周期生成部２２から信号Ｔｏｎを受けてハイサイド用のスイッチング素子Ｍ１を駆動する信号ｈｉｏｕｔおよびローサイド用のスイッチング素子Ｍ２を駆動する信号ｌｏｏｕｔを出力する。このとき、信号ｈｉｏｕｔおよび信号ｌｏｏｕｔには、スイッチング素子Ｍ１，Ｍ２が同時にオンしないようにするデッドタイムが設定されている。すなわち、出力制御部２５は、スイッチング周期生成部２２からの信号Ｔｏｎが入力されたタイミングで、端子ＨＯ，ＬＯから出力される信号のうちハイ（Ｈ）レベルとなっている信号をロー（Ｌ）レベルにする。これとともに、出力制御部２５は、内蔵のデッドタイムを決める回路により定められるデッドタイムが経過したタイミングで、端子ＨＯ，ＬＯから出力される信号のうち前回Ｌレベルとなっていた信号をＨレベルにする。出力制御部２５は、また、過負荷保護部２８から過負荷状態を表す信号Ｆｌａｇｏｌｐを受けたとき、信号ｈｉｏｕｔおよび信号ｌｏｏｕｔの出力を停止する機能を有している。

ドライバ２６は、出力制御部２５が出力した信号ｈｉｏｕｔおよび信号ｌｏｏｕｔを受けて、スイッチング素子Ｍ１，Ｍ２を駆動するゲート信号を生成し、生成したゲート信号を制御回路１４の端子ＨＯおよび端子ＬＯにそれぞれ供給する。

共振電流検出／補正部２７は、積分器４１と、Ａ／Ｄ変換器４２と、平均化演算部４３と、補正演算部４４とを有している。積分器４１は、入力端子に制御回路１４の端子ＩＳが接続され、一次側で検出した共振電流の信号ＩＳが供給される。積分器４１は、クロック生成部２４から信号ｓｗｌｏａｄが供給されていて、信号ｓｗｌｏａｄによって定められた期間だけ信号ＩＳを積分する。積分器４１の出力端子は、Ａ／Ｄ変換器４２の入力端子に接続され、積分器４１によって積分された信号ＶｉｓｉをＡ／Ｄ変換器４２に供給する。Ａ／Ｄ変換器４２は、クロック生成部２４から受けた信号ｓｗｌｏａｄ＿ｔｒをトリガにして信号Ｖｉｓｉを取り込み、信号Ｖｉｓｉをデジタルの信号Ｄｉｓｉに変換する。Ａ／Ｄ変換器４２の出力端子は、平均化演算部４３の入力端子に接続されている。平均化演算部４３は、Ａ／Ｄ変換器２１から信号Ｄｎを受け、クロック生成部２４からクロック信号ｃｌｋ１を受けており、クロック信号ｃｌｋ１のタイミングでＤｉｓｉ／Ｄｎという除算処理が開始される。これにより、平均化演算部４３は、検出した共振電流の平均化された信号Ｄｉｓａｖｅを負荷電流推定値として出力する。平均化演算部４３の出力端子は、補正演算部４４の入力端子に接続されている。補正演算部４４は、Ａ／Ｄ変換器２１から信号Ｄｎを受け、クロック生成部２４からクロック信号ｃｌｋ８を受けていて、クロック信号ｃｌｋ８のタイミングで信号Ｄｎによる信号Ｄｉｓａｖｅの補正処理が終了される。これにより、平均化演算部４３および補正演算部４４において、１／２スイッチング周期の期間内に演算が実行され、補正演算部４４からは、入力電圧に応じた負荷電流推定値を表す信号Ｄｉｓが出力される。補正演算部４４によって出力された信号Ｄｉｓは、過負荷保護部２８に供給される。

過負荷保護部２８は、コンパレータ５１と過負荷設定部５２とを有する。コンパレータ５１は、その非反転入力端子に補正演算部４４からの信号Ｄｉｓを受け、反転入力端子には過負荷設定部５２から過負荷設定信号Ｄｏｌｐを受けている。コンパレータ５１は、負荷電流が正常範囲のときには、Ｌレベルの信号Ｆｌａｇｏｌｐを出力し、負荷電流が増加し、信号Ｄｉｓが過負荷設定信号Ｄｏｌｐを超えるような過負荷状態になると、Ｈレベルの信号Ｆｌａｇｏｌｐを出力する。コンパレータ５１がＨレベルの信号Ｆｌａｇｏｌｐを出力すると、出力制御部２５は、ドライバ２６への信号ｈｉｏｕｔおよびｌｏｏｕｔの供給を停止し、電流共振コンバータのスイッチング動作を停止する。

次に、クロック生成部２４と共振電流検出／補正部２７の積分器４１との具体例について説明する。
図４はクロック生成部の構成例を示す回路図、図５はクロック生成部の要部の動作波形を示すタイミングチャートである。

クロック生成部２４は、図４に示したように、ハイサイドの基準電位ＶＳを受ける端子ＶＳに直列接続の抵抗Ｒ４，Ｒ５が接続されている。抵抗Ｒ４，Ｒ５の接続点は、インバータ回路６１の入力端子に接続され、インバータ回路６１の出力端子は、インバータ回路６２の入力端子に接続されている。インバータ回路６２の出力端子は、端子ｓｗｌｏａｄと、インバータ回路６３の入力端子と、ＡＮＤ回路６５の一方の入力端子に接続されている。インバータ回路６３の出力端子は、遅延回路６４の入力端子に接続され、遅延回路６４の出力端子は、ＡＮＤ回路６５の他方の入力端子に接続され、ＡＮＤ回路６５の出力端子は、端子ｓｗｌｏａｄ＿ｔｒに接続されている。

端子ＶＳに受けた基準電位ＶＳは、抵抗Ｒ４，Ｒ５によって分圧され、インバータ回路６１，６２により波形整形される。この波形整形された信号は、端子ｓｗｌｏａｄに送られ、信号ｓｗｌｏａｄとして出力される。すなわち、この信号ｓｗｌｏａｄは、ハイサイドのスイッチング素子Ｍ１がオン（図５では、ローサイドの信号ｌｏｏｕｔがＬレベル）となったときの基準電位ＶＳからハイサイドオン期間およびデッドタイム期間を考慮して生成される。また、この信号ｓｗｌｏａｄからは、その立ち上がりのタイミングで立ち上がり、遅延回路６４によって定まる遅延時間後に立ち下がるような信号ｓｗｌｏａｄ＿ｔｒが生成され、端子ｓｗｌｏａｄ＿ｔｒに送られる。

クロック生成部２４は、また、Ｄフリップフロップ６６と、カウンタ６７と、選択回路６８とを有している。端子Ｔｏｓｃ１は、カウンタ６７の入力端子に接続され、端子ｌｏｏｕｔは、Ｄフリップフロップ６６のデータ入力端子に接続され、端子Ｔｏｎは、Ｄフリップフロップ６６のクロック入力端子に接続されている。Ｄフリップフロップ６６の出力端子は、カウンタ６７のイネーブル入力端子ＥＮに接続されている。カウンタ６７の出力端子は、選択回路６８の入力端子に接続され、選択回路６８の出力は、端子ｃｌｋ１−ｃｌｋ８に接続されている。

Ｄフリップフロップ６６は、スイッチング周期生成部２２で生成された信号ＴｏｎがＨレベルになったときに信号ｌｏｏｕｔを読み込む。このとき、信号ｌｏｏｕｔは、Ｈレベルなので、Ｄフリップフロップ６６は、Ｈレベルの信号ｅｎ＿ｃｌｋをカウンタ６７のイネーブル入力端子ＥＮに供給する。信号ｅｎ＿ｃｌｋは、半周期後に次の信号ＴｏｎがＨレベルになるときに信号ｌｏｏｕｔのＬレベルを読み込むことでＬレベルになる。この信号ｅｎ＿ｃｌｋがＨレベルの期間、カウンタ６７は、分周器２３の信号Ｔｏｓｃ１をカウントし、信号ｃｎｔを出力する。信号ｅｎ＿ｃｌｋがＬレベルのとき、カウンタ６７は、カウントがリセットされる。信号ｃｎｔは、選択回路６８に入力され、選択回路６８は、カウント値に応じた出力にＨレベルの信号を出力する。たとえば、図５に示したように、カウント値が「１」のとき、選択回路６８は、端子ｃｌｋ１にＨレベルのクロック信号ｃｌｋ１を出力する。カウント値が「８」のとき、選択回路６８は、端子ｃｌｋ８にＨレベルのクロック信号ｃｌｋ８を出力する。

なお、この実施の形態では、カウンタ６７は、カウント値が「９」で停止するようになっているが、これは、想定している平均化演算部４３および補正演算部４４での演算では、８つのクロック信号ｃｌｋ１−ｃｌｋ８があれば充分であることによる。また、カウントを停止しないで継続した場合に、カウンタ６７がオーバフローし、カウント値が途中でゼロに戻ってしまうことを回避するためでもある。

図６は積分器の構成例を示す回路図、図７は積分器の要部の動作波形を示すタイミングチャートである。
積分器４１は、抵抗Ｒ６，Ｒ７と、スイッチ７１，７２，７３と、インバータ回路７４と、ボルテージフォロア７５，７６と、オペアンプ７７、抵抗ＲｓおよびコンデンサＣｆを含む積分回路と、遅延回路７８と、ＡＮＤ回路７９とを有している。

端子ＩＳは、抵抗Ｒ６の一方の端子に接続され、抵抗Ｒ６の他方の端子は、抵抗Ｒ７の一方の端子に接続され、抵抗Ｒ７の他方の端子は、電源ＶＤＤに接続されている。ここで、抵抗Ｒ６，Ｒ７および電源ＶＤＤはレベルシフト回路を構成している。共振電流の波形は、プラス・マイナスに振れるので、このレベルシフト回路により−ＶＤＤ〜＋ＶＤＤの範囲を０〜＋ＶＤＤの範囲にレベルシフトする。本実施の形態では、共振電流の波形が−ＶＤＤ〜０の範囲のものを検出するので、抵抗Ｒ６，Ｒ７の値を等しく設定することで、レベルシフト後の信号の範囲は、０〜＋ＶＤＤ／２となる。このため、レベルシフト後の電圧は、ＶＤＤ／２から離れているほど共振電流の波形の振幅が大きいことになる。

抵抗Ｒ６，Ｒ７の接続点は、スイッチ７１の一方の端子に接続され、スイッチ７１の他方の端子は、ボルテージフォロア７５の入力端子に接続されている。ボルテージフォロア７５の入力端子は、また、スイッチ７２の一方の端子に接続され、スイッチ７２の他方の端子は、電圧ＶＤＤ／２が印加される端子に接続されている。スイッチ７１，７２は、制御端子への入力信号がＨレベルのときに閉じ（導通し）、Ｌレベルのときに開く（遮断する）。

端子ｓｗｌｏａｄは、インバータ回路７４の入力端子およびスイッチ７２の制御端子に接続され、インバータ回路７４の出力端子は、スイッチ７１の制御端子に接続されている。これにより、信号ｓｗｌｏａｄがＬレベルの期間、レベルシフトされた信号ＩＳがボルテージフォロア７５に供給され、信号ｓｗｌｏａｄがＨレベルの期間では、電圧ＶＤＤ／２がボルテージフォロア７５に供給される。

ボルテージフォロア７５の出力端子は、積分回路の抵抗Ｒｓの一方の端子に接続され、抵抗Ｒｓの他方の端子は、オペアンプ７７の反転入力端子とコンデンサＣｆの一方の端子と制御端子への入力信号がＨレベルのときに開くスイッチ７３の一方の端子とに接続されている。コンデンサＣｆの他方の端子およびスイッチ７３の他方の端子は、オペアンプ７７の出力端子に接続されている。オペアンプ７７の非反転入力端子は、ボルテージフォロア７６の出力端子に接続され、ボルテージフォロア７６の入力端子には、電圧ＶＤＤ／２が供給されている。これにより、スイッチ７３が開いているとき、オペアンプ７７は、その反転入力端子の電圧が仮想短絡によりＶＤＤ／２となり、信号Ｖｉｓｉ＝ＶＤＤ／２＋（Ｃｆの両端電圧）を出力する。スイッチ７３が閉じているときには、コンデンサＣｆの両端が短絡されることによりコンデンサＣｆに累積された電荷が放電されてリセットされ、オペアンプ７７は、ボルテージフォロアとして機能し、信号Ｖｉｓｉ＝ＶＤＤ／２を出力する。

スイッチ７３の開閉制御は、遅延回路７８およびＡＮＤ回路７９により行われる。遅延回路７８の入力端子およびＡＮＤ回路７９の一方の入力端子は、端子ｓｗｌｏａｄに接続され、遅延回路７８の出力端子は、ＡＮＤ回路７９の他方の入力端子に接続され、ＡＮＤ回路７９の出力端子は、スイッチ７３の制御入力端子に接続されている。信号ｓｗｌｏａｄがＬレベルの期間、図７に示したように、ＡＮＤ回路７９は、Ｌレベルの信号ｓｗｌｏａｄ＿ｄｌｙを出力する。信号ｓｗｌｏａｄがＨレベルになると、ＡＮＤ回路７９は、遅延回路７８によって定められる遅延時間だけ遅れてＨレベルになる信号ｓｗｌｏａｄ＿ｄｌｙを出力する。図７において、信号ｓｗｌｏａｄがＬレベルの期間は、積分回路が共振電流に相当するマイナスの信号ＩＳを積分する積分期間であり、この後に続く期間Ｔａｄｉｎが、積分結果の信号ＶｉｓｉをＡ／Ｄ変換器４２が取り込む期間となる。そして、信号ｓｗｌｏａｄ＿ｄｌｙがＨレベルとなる期間は、スイッチ７３が閉じていることにより、積分器４１が出力する信号Ｖｉｓｉは、Ｖｉｓｉ＝ＶＤＤ／２になる。期間Ｔａｄｉｎにおいては、信号ｓｗｌｏａｄ＿ｄｌｙがＨレベルでスイッチ７３によるコンデンサＣｆの電荷の放電は行われない。一方、スイッチ７１が開き、スイッチ７２が閉じているため、抵抗Ｒｓの両端の電位がいずれもＶＤＤ／２と等しくなっているので、コンデンサＣｆの充放電電流は流れない。このため、オペアンプ７７の出力電圧は一定値を保つ。

この積分器４１の信号Ｖｉｓｉは、ボルテージフォロア８１を介してＡ／Ｄ変換器４２に入力される。Ａ／Ｄ変換器４２は、信号Ｖｉｓｉを入力する端子Ｉｎ、量子化のときに必要な電圧ＶＲＥＦを入力する端子ＶＨ、Ａ／Ｄ変換を開始するときに信号ｓｗｌｏａｄ＿ｔｒを受ける端子Ｓｔａｒｔおよびデジタル化された信号Ｄｉｓｉを出力する端子Ｏｕｔを有している。Ａ／Ｄ変換器４２は、クロック生成部２４から信号ｓｗｌｏａｄ＿ｔｒを受けて信号ＶｉｓｉのＡ／Ｄ変換を開始する。デジタル化された信号Ｄｉｓｉは、平均化演算部４３に送られて平均化され、補正演算部４４にて平均化演算部４３の出力である検出された共振電流の補正が行われる。

以上のようにして、このスイッチング電源装置の制御回路１４では、二次側で検出した誤差電圧の信号ＦＢに応じてスイッチング素子Ｍ１，Ｍ２のスイッチング周期を制御することで出力電圧Ｖｏを目標値に整定している。負荷電流については、一次側で検出した共振電流の平均値を基に推定している。ここで、制御回路１４が制御するスイッチング周期は、入力電圧、負荷電流が変化しても出力電圧が一定となるように変化される。一方、過負荷保護部２８において過負荷検出のための負荷電流を設定する場合は、出力電圧に加え、最大負荷電流も一定に設定される。このとき、上述のように、スイッチング周期と入力電圧とは負の相関があるので、スイッチング周期を決める信号ＦＢは、入力電圧に相当する情報を含んでいることになり、この信号により入力電圧に応じた負荷電流推定値の補正を行っている。次に、負荷電流推定値の補正について詳細に説明する。

図８は理想条件における一次側共振電流と二次側の負荷電流との関係を説明する電流共振回路図であり、図９は電流共振回路の要部波形を示す図、図１０は補正演算部を用いない場合の要部電流波形と負荷電流推定結果を示す図、図１１は補正演算部を用いない場合の負荷電流推定誤差のシミュレーション結果を示す図である。図８において、図１に示した要素と同じ構成要素については同じ符号を付して構成上の詳細な説明は省略する。また、図１１において、縦軸は負荷電流推定誤差を表し、横軸はスイッチング周期と共振周期との差を表している。

電流共振回路では、図８に示したように、二次側電流Ｉｓｅｃは、一次側有効電流Ｉｐとトランス巻数比Ｎとで決まり、負荷電流Ｉｏｕｔは、二次側電流Ｉｓｅｃの平均値となるため、一次側有効電流Ｉｐを検出すれば負荷電流Ｉｏｕｔの推定は可能である。しかし、実際のトランスＴ１では、一次側有効電流Ｉｐだけを取り出して検出することはできない。そこで、まずは、一次側共振電流Ｉｐｒｉから有効電流の推定を行う。

図９の電流波形において、励磁インダクタンスＬｍとその両端電圧とで傾きが決まる一次側無効電流Ｉｍは、平均値がゼロの三角波波形と仮定すると、スイッチング周期Ｔｓｗで積分するとゼロとなる。電流共振回路では、デューティ比５０％で動作させることから、半周期で積分した場合も以下の式１のようにゼロと仮定できる。

一次側共振電流Ｉｐｒｉは、一次側有効電流Ｉｐと一次側無効電流Ｉｍとの合計であることと併せると、一次側共振電流Ｉｐｒｉの半周期の積分結果は、一次側有効電流Ｉｐの半周期の積分値となる。
Ｉｐｒｉ＝Ｉｐ＋Ｉｍ ・・・（２）

二次側電流Ｉｓｅｃと半周期の積分により一次側共振電流Ｉｐｒｉから抽出された一次側有効電流Ｉｐとの関係は、トランス巻数比Ｎより次のように表される。
Ｉｓｅｃ＝Ｎ×｜Ｉｐ｜ ・・・（４）

負荷電流Ｉｏｕｔは、二次側電流Ｉｓｅｃの平均値である。また、図２に示すスイッチング周期生成部２２の構成とする場合、スイッチング周期Ｔｓｗ（スイッチング周期生成部出力Ｔｏｎの周期の２倍の場合）は、式６で表される。このスイッチング周期Ｔｓｗは、Ａ／Ｄ変換器２１の出力の信号Ｄｎに比例するので、一次側共振電流Ｉｐｒｉからの負荷電流推定式は、式７で表すことができる。なお、式中のＴｏｓｃは、高周波発振器３１の出力周期であり、既知とすることができる。
Ｔｓｗ＝２×Ｄｎ×Ｔｏｓｃ ・・・（６）

式７に基づき、図２に示したように、信号ＩＳを積分器４１、Ａ／Ｄ変換器４２、平均化演算部４３で処理する構成とすることで、負荷電流Ｉｏｕｔを推定できる。しかし、動作条件によっては、図１０のように、一次側無効電流Ｉｍの半周期積分値がゼロから大きく外れてしまい、式１の仮定が成り立たない場合があり、このときは電流推定誤差が大きくなってしまう。これは式１が成り立つのは一次側無効電流Ｉｍのカーブが線形と見做せる領域に限定されるからで、共振周期から外れてスイッチング周期が長くなるにつれて、この仮定から外れる領域が大きくなることによる。なお、非線形であっても、積分期間が１スイッチング周期であれば、一次側無効電流Ｉｍの積分値はゼロなる。

負荷電流推定精度とスイッチング周期との関係について、種々の条件でシミュレーションを行い、スイッチング周期と電流共振回路の共振周期（２π√（Ｌｒ×Ｃｒ））との差と負荷電流推定誤差の関係を求めた結果、図１１のように相関があることが分かる。

図１１の負荷電流推定誤差ΔＩｏｕｔ［％］は、スイッチング周期Ｔｓｗと共振周期Ｔｒとの差を変数とした関数ｆ（Ｔｓｗ−Ｔｒ）となる。負荷電流の真値をＩｒｅａｌ、式７を用いた負荷電流推定値をＩｅｓｔｉｍａｔｅとすると、式８，式９のように、負荷電流推定誤差ΔＩｏｕｔは、補正関数ｆ（Ｔｓｗ−Ｔｒ）で補正することにより、真値が求まることが分かる。

式７の負荷電流推定結果に式８，式９の補正項を加えた負荷電流推定式は、式１０のようになる。

ここで、補正関数ｆ（Ｔｓｗ−Ｔｒ）は、電流共振回路の部品定数や動作仕様によって異なるため、シミュレーションなどで導出する必要がある。
図１１の特性の場合、二次関数で近似すると、補正関数ｆ（Ｔｓｗ−Ｔｒ）は、たとえば、式１１で表すことができる。近似次数については、電流検出の要求精度によって変えてよい。

式１１を式１０に代入することで、負荷電流推定の精度を向上させることができる。
図２の補正演算部４４を式１０の補正項の演算（×１／｛ｆ（Ｔｓｗ−Ｔｒ）＋１｝）を実行するデジタル演算回路とすることで、高精度の電流推定が実現可能となる。

図１２は第２の実施の形態に係るスイッチング電源装置の制御回路に用いられる積分器の構成例を示す図であって、（Ａ）は積分器の構成例を示す回路図、（Ｂ）は積分器の積分抵抗回路の構成例を示す図である。この図１２において、図６に示した構成要素と同じまたは均等の構成要素については同じ符号を付してその詳細な説明は省略する。

この第２の実施の形態に係るスイッチング電源装置における制御回路の積分器４１ａは、第１の実施の形態に係るスイッチング電源装置における制御回路１４の積分器４１と比較して、積分抵抗を固定値の抵抗Ｒｓから積分抵抗回路９１に変更している。この積分抵抗回路９１は、図１２（Ｂ）に示したように、選択回路９２と、抵抗Ｒ１１，Ｒ１２，Ｒ１３，Ｒ１４，Ｒ１５と、スイッチＳＷ１，ＳＷ２，ＳＷ３，ＳＷ４，ＳＷ５とを有している。抵抗Ｒ１１，Ｒ１２，Ｒ１３，Ｒ１４，Ｒ１５の一方の端子は、ともに接続されてボルテージフォロア７５の出力信号を受ける入力端子９３に接続されている。抵抗Ｒ１１，Ｒ１２，Ｒ１３，Ｒ１４，Ｒ１５の他方の端子は、それぞれスイッチＳＷ１，ＳＷ２，ＳＷ３，ＳＷ４，ＳＷ５の一方の端子に接続されている。スイッチＳＷ１，ＳＷ２，ＳＷ３，ＳＷ４，ＳＷ５の他方の端子は、ともに接続されてオペアンプ７７の反転入力端子に接続される出力端子９４に接続されている。選択回路９２は、Ａ／Ｄ変換器２１が出力する信号Ｄｎを受ける端子９５と、クロック生成部２４が出力するクロック信号ｃｌｋ６を受ける端子９６と、出力端子９７，９８，９９，１００，１０１とを有している。出力端子９７，９８，９９，１００，１０１は、それぞれスイッチＳＷ１，ＳＷ２，ＳＷ３，ＳＷ４，ＳＷ５の制御端子に接続されている。

積分抵抗回路９１は、端子９５が受けたＡ／Ｄ変換器２１からの信号Ｄｎに含まれる周期情報に応じて閉じたり開いたりするスイッチＳＷ１，ＳＷ２，ＳＷ３，ＳＷ４，ＳＷ５を選択する。すなわち、積分抵抗回路９１は、周期情報に応じて積分回路のゲインを変更し、積分器４１が出力する信号Ｖｉｓｉのレベルを調整する。たとえば、スイッチング周期Ｔｓｗが長い場合、選択回路９２は、抵抗Ｒ１１，Ｒ１２，Ｒ１３，Ｒ１４，Ｒ１５から抵抗値の大きな抵抗を選択し、積分回路のゲインを下げる（小さくする）ようにする。これにより、積分器４１における積分値の上昇率が下がり、長い期間、積分動作が続いたとしても積分値が電源電圧に達して飽和してしまうことを防止することができる。また、スイッチング周期Ｔｓｗが短い場合、選択回路９２は、抵抗値の小さな抵抗を選択して積分回路のゲインを上げる（大きくする）。これにより、積分器４１における積分値の上昇率が上がり、短い期間の積分動作でも、信号Ｖｉｓｉのレベルを十分なものにする。スイッチング周期Ｔｓｗが短いと後続のＡ／Ｄ変換器４２に入力される信号のレベルも小さくなることから、高精度のＡ／Ｄ変換器４２が必要になるが、積分回路のゲインを上げておくことにより、Ａ／Ｄ変換器４２に高精度のものを採用しなくてよい。なお、クロック信号ｃｌｋ６は、選択回路９２が積分抵抗を選択するタイミングを与えている。

このように、この積分器４１ａでは、周期情報に応じた積分抵抗の値を選択することによりゲインを変更したので、その変更による影響を、後続の補正演算部４４ａでの補正演算により相殺することにしている。

図１３は第２の実施の形態に係るスイッチング電源装置の制御回路に用いられる補正演算部の構成例を示す図、図１４は周期に対するゲイン切り換えを説明する図であって、（Ａ）は周期と積分抵抗値、（Ｂ）は周期と補正係数との対応関係を示している。

補正演算部４４ａは、補正演算回路１１１と補正係数回路１１２とを有し、補正係数回路１１２は、選択回路１１３とルックアップテーブル１１４とを有している。ルックアップテーブル１１４は、積分抵抗回路９１の抵抗Ｒ１１，Ｒ１２，Ｒ１３，Ｒ１４，Ｒ１５に対応する補正係数Ｄｒｓ１，Ｄｒｓ２，Ｄｒｓ３，Ｄｒｓ４，Ｄｒｓ５を格納し、周期情報に応じた値の補正係数Ｄｒｓが選択回路１１３で選択されて出力される。

補正演算回路１１１は、端子１１５からクロック信号ｃｌｋ８を受け、端子１１６から信号Ｄｉｓａｖｅを受け、端子１１７からＡ／Ｄ変換器２１が出力する信号Ｄｎを受け、補正係数回路１１２から補正係数Ｄｒｓを受けている。補正演算回路１１１は、また、端子１１９に、入力電圧と積分器４１ａのゲインに応じて補正された負荷電流推定値の信号Ｄｉｓを出力する。

補正演算部４４ａにおいて、補正係数回路１１２は、端子１１８からクロック信号ｃｌｋ６を受けたタイミングで、信号Ｄｎの周期情報から周期に対応する補正係数Ｄｒｓを選択して補正演算回路１１１に与える。ここで、積分抵抗回路９１が、図１４（Ａ）に示したような周期情報と積分抵抗値との関係に従って積分抵抗値を選択した場合、補正係数回路１１２も、図１４（Ｂ）に示したような周期情報と補正係数との関係に従って補正係数を選択する。たとえば、積分抵抗回路９１が、図１２（Ｂ）に示したように、抵抗Ｒ１３を選択した場合、補正係数回路１１２は、補正係数Ｄｒｓ３を選択する。この積分器４１ａと補正演算部４４ａとの関係は、式１２で表すことができる。

すなわち、式１０では、抵抗Ｒｓは、抵抗値が固定であって定数として扱われていたので、式からは省略されているが、式１２では、ゲインを表す変数としてコンデンサＣｆとともに組み込まれている。式１２では、また、ゲインを相殺する変数として補正係数Ｄｒｓを含んでおり、これが補正係数回路１１２によって選択された変数である。このようにして負荷電流推定値は、結果的に、式１０で示す値と同じになる。

図１５は第２の実施の形態に係るスイッチング電源装置の制御回路における要部の動作波形を示すタイミングチャート、図１６は積分器の効果を説明する図であって、（Ａ）はスイッチング周期が長い場合、（Ｂ）はスイッチング周期が短い場合を示している。

図１５のタイミングチャートにおいて、上から、信号ｈｉｏｕｔ、信号ｌｏｏｕｔ、ハイサイドの基準電位ＶＳ、信号ｓｗｌｏａｄ、信号ｓｗｌｏａｄ＿ｔｒ、信号ｓｗｌｏａｄ＿ｄｌｙ、信号ＩＳ、信号Ｖｉｓｉ、信号Ｄｉｓｉ、クロック信号ｃｌｋ６、クロック信号ｃｌｋ８、抵抗Ｒｓ、補正係数Ｄｒｓおよび信号Ｄｉｓを示している。また、図１６（Ａ）および（Ｂ）では、上から、スイッチング周期、積分回路入力、高ゲインの場合の積分回路出力、低ゲインの場合の積分回路出力およびゲイン変更の場合の積分回路出力を示している。

積分器４１ａは、信号ｓｗｌｏａｄを受けて、信号ｓｗｌｏａｄがＬレベルの期間だけ積分動作をする。したがって、積分抵抗回路９１の選択回路９２による抵抗の切り換えおよび補正係数回路１１２の選択回路１１３による補正係数の切り換えは、信号ｓｗｌｏａｄがＨレベルで積分器４１ａが積分動作をしない期間に行われる。図１５に示した例では、抵抗および補正係数の切り換えは、信号ｓｗｌｏａｄ＿ｄｌｙがＨレベルとなる期間に発生するクロック信号ｃｌｋ６を受けたタイミングで行われる。補正演算部４４ａでは、選択回路１１３が補正係数Ｄｒｓの切り換えをした後、クロック信号ｃｌｋ８を受けたタイミングで、補正演算回路１１１が信号Ｄｉｓａｖｅに対して信号Ｄｎおよび補正係数Ｄｒｓによる補正演算を行い、負荷電流推定値の信号Ｄｉｓを出力する。

次に、積分器４１ａの効果について説明するが、まず、積分回路のゲインが第１の実施の形態に係るスイッチング電源装置の制御回路１４のように一定である場合について説明する。スイッチング周期が長いときには、図１６（Ａ）に示したように、積分回路を低ゲインに設定しても問題ないが、高ゲインに設定していると、積分をする半周期の期間が長い分、積分の途中で飽和してしまう可能性がある。逆に、スイッチング周期が短いときには、図１６（Ｂ）に示したように、積分回路を高ゲインに設定しても問題ないが、低ゲインに設定していると、積分をする半周期の期間が短い分、積分が早期に終了し、次段に渡す信号のレベルが小さ過ぎる可能性がある。

これに対し、積分器４１ａでは、スイッチング周期に応じて積分回路のゲインを変更して積分回路の出力信号を正規化している。これにより、積分回路の出力信号は、スイッチング周期への依存性をなくすことができる。そして、積分回路のゲインを変更するに伴い補正演算部４４ａで積分回路のゲイン変更をキャンセルするような補正をすることで、補正演算部４４ａは、正しい負荷電流推定値の信号Ｄｉｓを出力することができる。

図１７は第３の実施の形態に係るスイッチング電源装置の制御回路に用いられる積分器の構成例を示す図であって、（Ａ）は積分器の構成例を示す回路図、（Ｂ）は積分器の積分容量回路の構成例を示す図である。図１８は第３の実施の形態に係るスイッチング電源装置の制御回路に用いられる補正演算部の構成例を示す図、図１９は周期に対するゲイン切り換えを説明する図であって、（Ａ）は周期と積分容量値、（Ｂ）は周期と補正係数との対応関係を示している。なお、図１７において、図６に示した構成要素と同じまたは均等の構成要素については同じ符号を付してその詳細な説明は省略する。

この第３の実施の形態に係るスイッチング電源装置における制御回路の積分器４１ｂは、第１の実施の形態に係るスイッチング電源装置における制御回路１４の積分器４１と比較して、積分容量を固定値のコンデンサＣｆから積分容量回路１２１に変更している。この積分容量回路１２１は、図１７（Ｂ）に示したように、選択回路１２２と、コンデンサＣ１，Ｃ２，Ｃ３，Ｃ４，Ｃ５と、スイッチＳＷ１１，ＳＷ１２，ＳＷ１３，ＳＷ１４，ＳＷ１５とを有している。コンデンサＣ１，Ｃ２，Ｃ３，Ｃ４，Ｃ５の一方の端子は、ともに接続され、入力端子１２３を介してオペアンプ７７の反転入力端子に接続されている。コンデンサＣ１，Ｃ２，Ｃ３，Ｃ４，Ｃ５の他方の端子は、それぞれスイッチＳＷ１１，ＳＷ１２，ＳＷ１３，ＳＷ１４，ＳＷ１５の一方の端子に接続されている。スイッチＳＷ１１，ＳＷ１２，ＳＷ１３，ＳＷ１４，ＳＷ１５の他方の端子は、ともに接続され、出力端子１２４を介してオペアンプ７７の出力端子に接続されている。選択回路１２２は、Ａ／Ｄ変換器２１が出力する信号Ｄｎを受ける端子１２５と、クロック生成部２４が出力するクロック信号ｃｌｋ６を受ける端子１２６と、出力端子１２７，１２８，１２９，１３０，１３１とを有している。出力端子１２７，１２８，１２９，１３０，１３１は、それぞれスイッチＳＷ１１，ＳＷ１２，ＳＷ１３，ＳＷ１４，ＳＷ１５の制御端子に接続されている。

積分容量回路１２１は、端子１２５が受けたＡ／Ｄ変換器２１からの信号Ｄｎに含まれる周期情報に応じて閉じたり開いたりするスイッチＳＷ１１，ＳＷ１２，ＳＷ１３，ＳＷ１４，ＳＷ１５を選択する。すなわち、積分容量回路１２１は、周期情報に応じて積分回路のゲインを変更し、積分器４１ｂが出力する信号Ｖｉｓｉのレベルを調整する。たとえば、スイッチング周期Ｔｓｗが長い場合、選択回路１２２は、コンデンサＣ１，Ｃ２，Ｃ３，Ｃ４，Ｃ５から容量値の大きなコンデンサを選択し、積分回路のゲインを下げるようにする。また、スイッチング周期Ｔｓｗが短い場合、選択回路１２２は、容量値の小さなコンデンサを選択して積分回路のゲインを上げるようにする。なお、クロック信号ｃｌｋ６は、選択回路１２２が積分容量を選択するタイミングを与えている。

補正演算部４４ｂは、補正演算回路１４１と補正係数回路１４２とを有し、補正係数回路１４２は、選択回路１４３とルックアップテーブル１４４とを有している。ルックアップテーブル１４４は、積分容量回路１２１のコンデンサＣ１，Ｃ２，Ｃ３，Ｃ４，Ｃ５に対応する補正係数Ｄｃｆ１，Ｄｃｆ２，Ｄｃｆ３，Ｄｃｆ４，Ｄｃｆ５を格納し、周期情報に応じた値の補正係数Ｄｃｆが選択回路１４３にて端子１４８にクロック信号ｃｌｋ６が入力されたタイミングで選択されて出力される。

補正演算回路１４１は、端子１４５からクロック信号ｃｌｋ８を受け、端子１４６から信号Ｄｉｓａｖｅを受け、端子１４７からＡ／Ｄ変換器２１が出力する信号Ｄｎを受け、補正係数回路１４２から補正係数Ｄｃｆを受けている。補正演算回路１４１は、また、端子１４９に、入力電圧と積分器４１ｂのゲインに応じて補正された負荷電流推定値の信号Ｄｉｓを出力する。

補正演算部４４ｂにおいて、補正係数回路１４２は、クロック信号ｃｌｋ６を受けたタイミングで、信号Ｄｎの周期情報から周期に対応する補正係数Ｄｃｆを選択して補正演算回路１４１に与える。ここで、積分容量回路１２１が、図１９（Ａ）に示したような周期情報と積分容量値との関係に従って積分容量値を選択した場合、補正係数回路１４２も、図１９（Ｂ）に示したような周期情報と補正係数との関係に従って補正係数を選択する。たとえば、積分容量回路１２１が、図１７（Ｂ）に示したように、コンデンサＣ３を選択した場合、補正係数回路１４２は、補正係数Ｄｃｆ３を選択する。

第３の実施の形態に係るスイッチング電源装置の制御回路の動作および効果に関しては、第２の実施の形態に係るスイッチング電源装置の制御回路の動作および効果と同じである。

以上、上記の実施の形態では、入力電圧に相当する信号による補正を、補正演算部４４が負荷電流推定値に対して行ったが、負荷電流推定値と比較される過負荷設定部５２の設定値に対して行ってもよいことはもちろんである。また、第２および第３の実施の形態では、積分ゲインを決める抵抗ＲｓまたはコンデンサＣｆを可変にする構成にしたが、抵抗ＲｓおよびコンデンサＣｆの両方を可変にする構成にしてもよい。さらに、積分抵抗回路９１および積分容量回路１２１は、複数の抵抗およびコンデンサの中から１つを選択する構成にしてあるが、２以上の抵抗およびコンデンサの合成値を得るように選択することもできる。

１１ 入力端子
１２ 出力端子
１３ 誤差増幅器
１４ 制御回路
２１ Ａ／Ｄ変換器
２２ スイッチング周期生成部
２３ 分周器
２４ クロック生成部
２５ 出力制御部
２６ ドライバ
２７ 共振電流検出／補正部
２８ 過負荷保護部
３１ 高周波発振器
３２ Ｎビットカウンタ
３３ コンパレータ
３４ ワンショット回路
４１，４１ａ，４１ｂ 積分器
４２ Ａ／Ｄ変換器
４３ 平均化演算部
４４，４４ａ，４４ｂ 補正演算部
５１ コンパレータ
５２ 過負荷設定部
６１，６２，６３ インバータ回路
６４ 遅延回路
６５ ＡＮＤ回路
６６ Ｄフリップフロップ
６７ カウンタ
６８ 選択回路
７１，７２，７３ スイッチ
７４ インバータ回路
７５，７６ ボルテージフォロア
７７ オペアンプ
７８ 遅延回路
７９ ＡＮＤ回路
８１ ボルテージフォロア
９１ 積分抵抗回路
９２ 選択回路
９３ 入力端子
９４ 出力端子
９５，９６ 端子
９７−１０１ 出力端子
１１１ 補正演算回路
１１２ 補正係数回路
１１３ 選択回路
１１４ ルックアップテーブル
１１５−１１９ 端子
１２１ 積分容量回路
１２２ 選択回路
１２３ 入力端子
１２４ 出力端子
１２５，１２６ 端子
１２７−１３１ 出力端子
１４１ 補正演算回路
１４２ 補正係数回路
１４３ 選択回路
１４４ ルックアップテーブル
１４５−１４９ 端子
Ｃ１−Ｃ５，Ｃｆ コンデンサ
Ｃｉｎ 入力コンデンサ
Ｃｏｕｔ 出力コンデンサ
Ｃｒ 共振コンデンサ
Ｃｘ 分流コンデンサ
Ｄ１−Ｄ４ ダイオード
ＤＳ１ ブリッジダイオード
ＦＢ，ＧＮＤ，ＨＯ，ＩＳ，Ｉｎ，ＬＯ，ＶＨ，ＶＳ 端子
Ｌｍ 励磁インダクタンス
Ｌｒ 共振インダクタンス
Ｍ１，Ｍ２ スイッチング素子
Ｎ トランス巻数比
Ｎ１ 一次巻線
Ｎ２１，Ｎ２２ 二次巻線
ＰＣ フォトカプラ
Ｒ１−Ｒ７，Ｒ１１−Ｒ１５，Ｒｓ 抵抗
Ｒｘ 検出抵抗
ＳＷ１−ＳＷ５，ＳＷ１１−ＳＷ１５ スイッチ
Ｔ１ トランス

Claims (9)

1. スイッチング周波数を制御することにより複数の異なる入力電圧を目標電圧に変換する電流共振型のスイッチング電源装置の制御回路において、
   出力電圧の前記目標電圧からの誤差電圧を受ける第１の入力端子と、
   前記誤差電圧をデジタル変換する第１のＡ／Ｄ変換器と、
   前記第１のＡ／Ｄ変換器の出力信号に応じた周期のスイッチング素子の駆動信号を生成するスイッチング周期生成部と、
   共振電流に相当する信号を入力する第２の入力端子と、
   前記第２の入力端子に入力された信号を積分する積分器と、
   前記積分器の出力信号をデジタル変換する第２のＡ／Ｄ変換器と、
   前記第２のＡ／Ｄ変換器の出力信号を前記第１のＡ／Ｄ変換器の出力信号で除算する平均化演算部と、
   前記平均化演算部の出力信号を前記第１のＡ／Ｄ変換器の出力信号で補正する補正演算部と、
   前記第１のＡ／Ｄ変換器、前記積分器、前記第２のＡ／Ｄ変換器、前記平均化演算部および前記補正演算部に入力されるクロック信号を生成するクロック生成部と、
   を備えている、スイッチング電源装置の制御回路。
2. 前記制御回路は、前記電流共振型のスイッチング電源装置の一次側に配置され、
   前記第１の入力端子は、二次側の前記出力電圧と前記目標電圧との誤差を出力する誤差増幅器に絶縁素子を介して接続され、
   前記第２の入力端子は、一次側の前記共振電流を分流して電圧に変換された信号が入力されている、請求項１記載のスイッチング電源装置の制御回路。
3. 前記補正演算部の出力を過負荷設定値と比較し、前記補正演算部の出力が前記過負荷設定値を超えると前記スイッチング素子のスイッチングを停止させる信号を出力する過負荷保護部を、さらに備えている、請求項１記載のスイッチング電源装置の制御回路。
4. 前記積分器は、積分期間が前記クロック生成部から出力される第１のクロック信号で制御され、前記第１のクロック信号による積分期間は、前記スイッチング周期生成部から出力される前記駆動信号の周期の１／２である、請求項１記載のスイッチング電源装置の制御回路。
5. 前記積分器は、前記第１のＡ／Ｄ変換器の出力信号が持つ周期情報に応じてゲインを切り換え、前記補正演算部は、前記積分器で切り換えられた前記ゲインに相当する補正係数値で前記平均化演算部の出力信号を補正する、請求項１記載のスイッチング電源装置の制御回路。
6. 前記積分器の前記ゲインの切り換えおよび前記補正演算部の前記補正係数値の切り換えは、前記積分器が積分動作をしていない期間に行う、請求項５記載のスイッチング電源装置の制御回路。
7. 前記積分器の前記ゲインは、前記周期情報に対応する周期が長くなるほど小さくなり、前記周期情報に対応する周期が短くなるほど大きくなる、請求項５記載のスイッチング電源装置の制御回路。
8. 前記積分器は、前記周期情報に対応する周期に応じて抵抗値が切り換えられる積分抵抗回路を有し、前記補正演算部は、前記周期情報に対応する周期に応じて前記補正係数値が切り換えられる補正係数回路を有する、請求項５記載のスイッチング電源装置の制御回路。
9. 前記積分器は、前記周期情報に対応する周期に応じて容量値が切り換えられる積分容量回路を有し、前記補正演算部は、前記周期情報に対応する周期に応じて前記補正係数値が切り換えられる補正係数回路を有する、請求項５記載のスイッチング電源装置の制御回路。

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