JP6823662B2 - 電子チップへの接続部を製造する方法 - Google Patents
電子チップへの接続部を製造する方法 Download PDFInfo
- Publication number
- JP6823662B2 JP6823662B2 JP2018541421A JP2018541421A JP6823662B2 JP 6823662 B2 JP6823662 B2 JP 6823662B2 JP 2018541421 A JP2018541421 A JP 2018541421A JP 2018541421 A JP2018541421 A JP 2018541421A JP 6823662 B2 JP6823662 B2 JP 6823662B2
- Authority
- JP
- Japan
- Prior art keywords
- layer
- insulating layer
- assembly
- opening
- annealed
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Active
Links
- 238000000034 method Methods 0.000 claims description 55
- 238000005530 etching Methods 0.000 claims description 22
- 229910052751 metal Inorganic materials 0.000 claims description 21
- 239000002184 metal Substances 0.000 claims description 21
- 230000008569 process Effects 0.000 claims description 20
- IJGRMHOSHXDMSA-UHFFFAOYSA-N Atomic nitrogen Chemical compound N#N IJGRMHOSHXDMSA-UHFFFAOYSA-N 0.000 claims description 18
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 claims description 14
- 229910052814 silicon oxide Inorganic materials 0.000 claims description 14
- 229910052757 nitrogen Inorganic materials 0.000 claims description 9
- VNWKTOKETHGBQD-UHFFFAOYSA-N methane Chemical compound C VNWKTOKETHGBQD-UHFFFAOYSA-N 0.000 claims description 8
- 239000000203 mixture Substances 0.000 claims description 8
- UFHFLCQGNIYNRP-UHFFFAOYSA-N Hydrogen Chemical compound [H][H] UFHFLCQGNIYNRP-UHFFFAOYSA-N 0.000 claims description 7
- 238000000137 annealing Methods 0.000 claims description 7
- 239000001257 hydrogen Substances 0.000 claims description 7
- 229910052739 hydrogen Inorganic materials 0.000 claims description 7
- 239000007789 gas Substances 0.000 claims description 6
- 150000002366 halogen compounds Chemical class 0.000 claims description 6
- 238000004519 manufacturing process Methods 0.000 claims description 6
- RTAQQCXQSZGOHL-UHFFFAOYSA-N Titanium Chemical compound [Ti] RTAQQCXQSZGOHL-UHFFFAOYSA-N 0.000 claims description 4
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 claims description 4
- 239000001301 oxygen Substances 0.000 claims description 4
- 229910052760 oxygen Inorganic materials 0.000 claims description 4
- 239000010936 titanium Substances 0.000 claims description 4
- 229910052719 titanium Inorganic materials 0.000 claims description 4
- 239000011261 inert gas Substances 0.000 claims description 3
- 150000002222 fluorine compounds Chemical class 0.000 claims description 2
- 210000002381 plasma Anatomy 0.000 description 17
- NRTOMJZYCJJWKI-UHFFFAOYSA-N Titanium nitride Chemical compound [Ti]#N NRTOMJZYCJJWKI-UHFFFAOYSA-N 0.000 description 14
- HBMJWWWQQXIZIP-UHFFFAOYSA-N silicon carbide Chemical compound [Si+]#[C-] HBMJWWWQQXIZIP-UHFFFAOYSA-N 0.000 description 7
- 229910010271 silicon carbide Inorganic materials 0.000 description 7
- 239000003570 air Substances 0.000 description 6
- 239000011810 insulating material Substances 0.000 description 6
- 239000004065 semiconductor Substances 0.000 description 6
- 230000007547 defect Effects 0.000 description 4
- 239000012212 insulator Substances 0.000 description 4
- 238000005498 polishing Methods 0.000 description 4
- NBVXSUQYWXRMNV-UHFFFAOYSA-N fluoromethane Chemical compound FC NBVXSUQYWXRMNV-UHFFFAOYSA-N 0.000 description 3
- 239000000463 material Substances 0.000 description 3
- XKRFYHLGVUSROY-UHFFFAOYSA-N Argon Chemical compound [Ar] XKRFYHLGVUSROY-UHFFFAOYSA-N 0.000 description 2
- 239000012080 ambient air Substances 0.000 description 2
- 230000015572 biosynthetic process Effects 0.000 description 2
- 230000008859 change Effects 0.000 description 2
- 239000010419 fine particle Substances 0.000 description 2
- 239000011368 organic material Substances 0.000 description 2
- OKTJSMMVPCPJKN-UHFFFAOYSA-N Carbon Chemical compound [C] OKTJSMMVPCPJKN-UHFFFAOYSA-N 0.000 description 1
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 description 1
- 229910052581 Si3N4 Inorganic materials 0.000 description 1
- 150000001350 alkyl halides Chemical class 0.000 description 1
- 229910052786 argon Inorganic materials 0.000 description 1
- 239000003990 capacitor Substances 0.000 description 1
- 229910052799 carbon Inorganic materials 0.000 description 1
- 239000004020 conductor Substances 0.000 description 1
- 229910052802 copper Inorganic materials 0.000 description 1
- 239000010949 copper Substances 0.000 description 1
- 230000000593 degrading effect Effects 0.000 description 1
- 239000012777 electrically insulating material Substances 0.000 description 1
- 229910000449 hafnium oxide Inorganic materials 0.000 description 1
- WIHZLLGSGQNAGK-UHFFFAOYSA-N hafnium(4+);oxygen(2-) Chemical compound [O-2].[O-2].[Hf+4] WIHZLLGSGQNAGK-UHFFFAOYSA-N 0.000 description 1
- 229910052734 helium Inorganic materials 0.000 description 1
- 239000001307 helium Substances 0.000 description 1
- SWQJXJOGLNCZEY-UHFFFAOYSA-N helium atom Chemical compound [He] SWQJXJOGLNCZEY-UHFFFAOYSA-N 0.000 description 1
- 238000009413 insulation Methods 0.000 description 1
- 230000003993 interaction Effects 0.000 description 1
- 230000002452 interceptive effect Effects 0.000 description 1
- 238000003754 machining Methods 0.000 description 1
- 230000003647 oxidation Effects 0.000 description 1
- 238000007254 oxidation reaction Methods 0.000 description 1
- TWNQGVIAIRXVLR-UHFFFAOYSA-N oxo(oxoalumanyloxy)alumane Chemical compound O=[Al]O[Al]=O TWNQGVIAIRXVLR-UHFFFAOYSA-N 0.000 description 1
- 230000009467 reduction Effects 0.000 description 1
- LIVNPJMFVYWSIS-UHFFFAOYSA-N silicon monoxide Chemical class [Si-]#[O+] LIVNPJMFVYWSIS-UHFFFAOYSA-N 0.000 description 1
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 1
- 238000003860 storage Methods 0.000 description 1
- 239000000126 substance Substances 0.000 description 1
- 229910052715 tantalum Inorganic materials 0.000 description 1
- GUVRBAGPIYLISA-UHFFFAOYSA-N tantalum atom Chemical compound [Ta] GUVRBAGPIYLISA-UHFFFAOYSA-N 0.000 description 1
- MZLGASXMSKOWSE-UHFFFAOYSA-N tantalum nitride Chemical compound [Ta]#N MZLGASXMSKOWSE-UHFFFAOYSA-N 0.000 description 1
- TXEYQDLBPFQVAA-UHFFFAOYSA-N tetrafluoromethane Chemical compound FC(F)(F)F TXEYQDLBPFQVAA-UHFFFAOYSA-N 0.000 description 1
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 description 1
- 229910052721 tungsten Inorganic materials 0.000 description 1
- 239000010937 tungsten Substances 0.000 description 1
- 238000007740 vapor deposition Methods 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
- H01L21/76802—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
- H01L21/76814—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics post-treatment or after-treatment, e.g. cleaning or removal of oxides on underlying conductors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/02041—Cleaning
- H01L21/02057—Cleaning during device manufacture
- H01L21/0206—Cleaning during device manufacture during, before or after processing of insulating layers
- H01L21/02063—Cleaning during device manufacture during, before or after processing of insulating layers the processing being the formation of vias or contact holes
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
- H01L21/3105—After-treatment
- H01L21/311—Etching the insulating layers by chemical or physical means
- H01L21/31105—Etching inorganic layers
- H01L21/31111—Etching inorganic layers by chemical means
- H01L21/31116—Etching inorganic layers by chemical means by dry-etching
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
- H01L21/3105—After-treatment
- H01L21/311—Etching the insulating layers by chemical or physical means
- H01L21/31144—Etching the insulating layers by chemical or physical means using masks
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
- H01L21/76829—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing characterised by the formation of thin functional dielectric layers, e.g. dielectric etch-stop, barrier, capping or liner layers
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Manufacturing & Machinery (AREA)
- Computer Hardware Design (AREA)
- Physics & Mathematics (AREA)
- Power Engineering (AREA)
- Chemical & Material Sciences (AREA)
- Chemical Kinetics & Catalysis (AREA)
- General Chemical & Material Sciences (AREA)
- Inorganic Chemistry (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Description
本願は、電子チップの製造に関し、特に電子チップの要素間に導電性接続部を製造する方法に関する。
電子チップは、半導体ウエハの内部及び最上部に形成された電子回路を備えている。このような電子回路では、トランジスタ、ダイオード、コンデンサなどの基本素子が導電性接続部によって相互に接続されている。
電子チップの製造では、基本素子をまず形成する。このような基本素子は半導体ウエハの表面に置かれた接点を有している。導電性接続部を後で形成する。このような導電性接続部は接点を介して基本素子に結合されており、電気絶縁材料によって互いに分離されている。
N. Posseme等著の「Residue growth on metallic hard mask after dielectric etching in fluorocarbon based plasmas. II. Solutions」という表題の論文（J. Vac. Sci. Technol. B 29 (1)，Jan/Feb 2011）には、絶縁材料によって分離された接続部を形成する方法が記載されている。この方法では、絶縁材料をマスクを介してエッチングする。この方法で使用される絶縁材料を劣化させずにマスクを除去するために、マスクは金属から構成されている。
より一般的には、公知の接続部形成方法で絶縁材料をエッチングするために金属から構成されたマスクを使用する。エッチングの後、マスク及びエッチングされた領域に微粒子又は凝集体が生じる場合がある。このような凝集体は、公知の方法の信頼性を損う欠陥の原因になる。
従って、絶縁材料によって分離された接続部を形成するために金属から構成されたマスクを実施し得る方法の必要性がある。
従って、実施形態の目的は、上述した不利点の全て又は一部を克服することである。
実施形態の目的は、エッチング工程後の凝集体の生成を制限しながら、絶縁材料をエッチングするために金属から構成されたマスクの使用を可能にして接続部を形成することである。
従って、実施形態は、電子チップの導電性接続部を製造する方法であって、ａ）絶縁層をウエハの表面に成膜する工程、ｂ）前記絶縁層を覆う少なくとも１つの金属から構成されて第１の開口部を有する層を形成する工程、ｃ）少なくとも1つのハロゲン化合物に基づくプラズマを用いたエッチングによって、前記絶縁層に前記第１の開口部と一列に第２の開口部をエッチングする工程、ｄ）工程ｃ）の後に得られた構造体によって形成された組立体を酸素、又は水素及び窒素の混合物、又はメタン及び窒素の混合物に曝す工程、ｅ）前記組立体を真空中でアニールする工程、及びｆ）工程ｅ）の後、前記導電性接続部を前記第２の開口部に形成する工程を順次的に有することを特徴とする方法を提供する。
実施形態によれば、工程ｄ）を、1.3 Paを超える圧力で行う。
実施形態によれば、工程ｄ）の時間は５秒より長い。
実施形態によれば、工程ｅ）で、前記組立体を100 ℃より高い温度でアニールする。
実施形態によれば、工程ｅ）で、前記組立体を300 Paより低い圧力下でアニールする。
実施形態によれば、工程ｅ）で、水素及び／又は不活性ガスを含むガスの存在下で前記組立体をアニールする。
実施形態によれば、工程ｅ）で１分〜１０分の間、前記組立体をアニールする。
実施形態によれば、前記ハロゲン化合物はフッ素化合物であり、少なくとも１つの金属から構成された前記層は、少なくとも50質量％のチタンを含む層である。
実施形態によれば、前記絶縁層はSiOCH 層であり、工程ｅ）で前記組立体を300 ℃より低い温度でアニールする。
実施形態によれば、前記SiOCH 層は多孔性であり、20％〜50％の範囲内の多孔度を有する。
実施形態によれば、前記絶縁層を酸化珪素から形成する。
実施形態によれば、工程ｃ）、工程ｄ）及び工程ｅ）を同一の反応器で行う。
前述及び他の特徴及び利点を、添付図面を参照して本発明を限定するものではない特定の実施形態について以下に詳細に説明する。
同一の要素は様々な図面において同一の参照番号で示されており、更に様々な図面は正しい縮尺で示されていない。明瞭化のために、記載された実施形態の理解に有用な工程及び要素のみが示され詳述されている。特に、電子チップの回路の基本素子は示されていない。
以下の記載では、「最上部」などの相対位置を表す文言について言及する場合、関係する図面における関係する要素の向きについて言及している。
以下の記載では、凝集体という文言は、大きさが５nmより大きい微粒子を意味する。
図1A〜1Fは、チップの導電性接続部を形成する方法の工程を示す断面略図である。実施形態によれば、得られた接続部は、低い誘電率、つまり約３より小さい比誘電率を有する絶縁体によって分離されている。このような低い比誘電率によって、隣り合う接続部により伝送される電気信号がチップの動作中に互いを妨げることを回避することが可能になる。
図1Aは半導体ウエハ1 を示す。図示されていない基本素子が半導体ウエハ1 の内部及び最上部に形成されている。このような素子は、半導体ウエハ1 の表面5 のレベルに配置された接点3 を有している。２つの接点3 のみが示されている。表面5 は平坦であり、接点3 は表面5 と面一である。
図1Bは複数の順次的な工程を示す。炭窒化珪素（SiCN）の絶縁層7 を表面5 に成膜する。その後、炭化及び水素化した酸化珪素（SiOCH ）から形成された絶縁層9 を絶縁層7 上に形成する。絶縁層9 を酸化珪素層11で覆う。絶縁層7 、絶縁層9 及び酸化珪素層11をプラズマ蒸着法によって形成してもよい。その後、酸化珪素層11を窒化チタン（TiN ）層13で覆う。
図1Cでは、接点3 の上側の窒化チタン層13に開口部15をエッチングする。エッチングを、図示されていないマスク層に形成された開口部を介して行ってもよい。その後、マスク層をエッチングによって除去する。
図1Dに示されている工程では、酸化珪素層11及びSiOCH 層9 に開口部15と一列に開口部17をプラズマによってエッチングする。酸化珪素層11及びSiOCH 層9 のエッチングを、以下HFC プラズマと称されるハイドロフルオロカーバイドから構成されたプラズマ、例えばオクタフルオロブタンC4F8のようなフルオロカーバイドから構成されたプラズマで行ってもよい。従って、開口部15を有するTiN 層13はマスクを形成する。エッチング停止層を形成するSiCN層7 に至るまでエッチングを行う。その後、接点3 に置かれたSiCN層7 の部分をエッチングする。四フッ化炭素（CF4 ）及びフルオロメタン（CH3F）のようなハイドロフルオロカーバイドから構成されたプラズマでSiCN層7 をエッチングしてもよい。
図1Eでは、この方法の次の工程を行うまで組立体を格納して空気に曝した。待機時間は３時間より長くてもよい。凝集体19が、エッチングされた部分の壁及び窒化チタン層13の表面に生じる。
図1Fは、この方法のその後の工程を示す。特に開口部17を充填する金属堆積物が構造全体に亘って形成されている。窒化チタン層13及び酸化珪素層11並びに金属堆積物の一部は化学機械研磨によって除去されている。酸化珪素層11は研磨停止層として使用される。金属堆積物の部分21は開口部17に残存しており、接点3 に結合された接続部を形成する。SiOCH の絶縁層9 の部分によって分離された導電性接続部21が得られる。
凝集体19の存在は欠陥の原因になる。特に、開口部17に存在する凝集体19は金属成膜工程を妨げ、導電性接続部21の質を変える場合がある。更に、エッチングされた部分に存在する凝集体19は、SiOCH の絶縁層9 の質を変える場合があり、チップの動作中、導電性接続部21によって伝送される信号が隣り合う導電性接続部21を通って送られる信号によって妨げられる危険性がある。更に、窒化チタン層13の表面に存在する凝集体は研磨法を妨げて、半導体ウエハの表面に欠陥25をもたらす。欠陥25の存在によってチップの動作が損なわれる場合がある。
本発明者らは、フッ素化された残留物が、絶縁層7 及び絶縁層9 をHFC プラズマでエッチングする工程の後に得られた構造体の表面に存在することを実証した。本発明者らは、凝集体19が窒化チタン層13のチタンとフッ素化された残留物と空気の湿度との相互作用で生じることを更に実証した。例えば、本発明者らは、C4F8から構成されたプラズマに少なくとも60秒、その後空気に２分より長い時間、連続的に曝されたTiN 層の表面に凝集体が生じることを観察した。
凝集体の形成を制限するために、図1Dに示されたエッチング工程の後であって、図1Eに関連して記載された待機工程の前に加工工程を行ってもよい。加工工程は、酸素、又は水素及び窒素の混合物、又はメタン及び窒素の混合物に組立体を曝す段階であってもよく、周囲空気に曝す前に加工工程を行ってもよい。加工工程は更に、組立体に乾燥空気を数十分間通す段階であってもよい。しかしながら、このような加工工程によって、凝集体の数を十分減らすことはできない。
従って、図1A〜1Fに関連して記載された方法は信頼できない。
図2A及び2Bは、チップの接続部を製造する方法の実施形態の工程を示す。
図2Aに示された工程に先行する工程は、図1A〜1Dに示された工程と同様であり、すなわち、
ａ） SiCN、SiOCH 及び酸化珪素から夫々形成された絶縁層7, 9, 11を、ウエハ1 の表面と面一に接点3 を有するウエハ1 の前記表面に順次的に成膜し、その後、TiN 層13を成膜し、
ｂ） TiN 層13に開口部をエッチングし、
ｃ） 絶縁層7, 9, 11をHFC プラズマでエッチングする。
ａ） SiCN、SiOCH 及び酸化珪素から夫々形成された絶縁層7, 9, 11を、ウエハ1 の表面と面一に接点3 を有するウエハ1 の前記表面に順次的に成膜し、その後、TiN 層13を成膜し、
ｂ） TiN 層13に開口部をエッチングし、
ｃ） 絶縁層7, 9, 11をHFC プラズマでエッチングする。
例として、絶縁層7 の厚さは５nm〜30nmの範囲内である。絶縁層9 の厚さは30nm〜200 nmの範囲内であってもよい。酸化珪素層11の厚さは10nm〜50nmの範囲内であってもよい。実施例によれば、TiN 層13の厚さは５nm〜50nmの範囲内である。
図2Aに示された工程では、工程ｃ）の後に得られた構造全体を、300 Pa（約２mmHg）未満の圧力下の真空でアニールする。アニール中に存在する残留ガスは水素、又は窒素、ヘリウム若しくはアルゴンなどの不活性ガスであってもよい。アニールを100 ℃より高い温度で行う。アニール温度は、SiOCH の絶縁層9 の損傷を回避するために300 ℃未満である。アニール時間は１分〜10分の範囲内であってもよい。
その後、待機段階及び格納段階中に組立体を周囲空気に曝す。本発明者らは、18時間に達してもよい空気に曝す段階の後に凝集体が形成されないことを観察した。壁に存在するフッ素化された残留物はアニールによって部分的に除去されているように見える。
変形例では、エッチング工程ｃ）の後であって、図2Aに示されたアニール工程の前に追加の加工工程を行う。この加工工程では、1.3 Pa（約10 mTorr）より高く、好ましくは1.3 Pa〜6.7 Paの範囲内（約10 mTorrと約50 mTorrとの間）の圧力下で、５秒より長い時間、好ましくは５秒〜30秒の範囲内で、工程ｃ）の後に得られた構造全体を酸素、又は水素及び窒素の混合物、又はメタン及び窒素の混合物に曝す。フッ素化された残留物を除去することができる他のガスを使用してもよく、例えば、炭素を含有するガス又はフッ素化された残留物を酸化若しくは還元によって除去することができるガスを使用してもよい。
図2Bに示されている工程では、開口部17に銅又はタングステンなどの導体を充填し、図1Fに関連して記載された工程と同様に表面を研磨する。
接点3 に結合されてSiOCH の絶縁層9 の部分によって分離された導電性接続部30が得られる。その後の工程で、絶縁層9 上に配置されて導電性接続部30を結合する導電性トラックを形成してもよい。
チップの動作中、電子信号が導電性トラックによって導電性接続部30に伝送される。SiOCH の比誘電率は３未満であり得る。そのため、導電性接続部30によって伝送される信号が、隣り合う接続部によって伝送される信号によって妨げられない。変形例では、絶縁層のSiOCH は多孔性であるため、非多孔性のSiOCH の誘電率より小さい誘電率を有する。多孔性のSiOCH から形成された絶縁層は、20％〜50％の範囲内の多孔度を有してもよい。
特定の実施形態が述べられている。様々な変更及び調整が当業者に想起される。特に、記載された実施形態では絶縁体をHCF プラズマによってエッチングしているが、あらゆるタイプのハロゲン化合物、例えばクロロフルオロカーバイド又はハイドロクロロカーバイドなどのハロゲノアルカンから構成されたプラズマによって絶縁体をエッチングしてもよい。
更に、記載された実施形態では絶縁層9 がSiOCH から形成されているが、絶縁層9 は、ハロゲン化合物から構成されたプラズマによってエッチングされ得るあらゆる他の材料から形成されてもよい。例として、絶縁層9 は酸化珪素から形成されている。
更に、図2Aに関連して記載されたアニール工程中に使用される温度はSiOCH の絶縁層9 の損傷を避けるために300 ℃より低いが、この温度は使用される材料に適合するより高い値を有してもよい。
更に、エッチング停止層7 が実施形態ではSiCNから形成されているが、この層は使用されるプラズマに適合したあらゆる他の材料から形成されてもよい。例として、酸化珪素から形成された絶縁体をエッチングするためにプラズマを使用する場合、エッチング停止層は窒化珪素から形成されてもよい。
更に、特定の研磨停止層が記載されているが、この層は省略されてもよく、又はあらゆる他の適合した層と取り替えられてもよい。
更に、既に記載された実施形態ではTiN のマスクが使用されているが、マスクは、少なくとも１つの金属から構成されたあらゆるマスク、つまり、50質量％を超える割合の金属を含んでいるあらゆるマスクであってもよく、特にハロゲン化プラズマ、その後に空気に順次的に曝した後に凝集体を生成する少なくとも１つの金属から構成されたあらゆるマスクであってもよい。例として、マスクは窒化タンタル、酸化アルミニウム又は酸化ハフニウムから形成されてもよく、或いはマスクは金属製であってもよく、例えばチタン又はタンタルから形成されてもよい。
更に、特定の工程が少なくとも１つの金属から構成されたマスクを形成するために記載されているが、これらの工程は、絶縁層を覆う少なくとも１つの金属から構成されて開口部を有する層を形成することができるあらゆる他の方法と置き換えられてもよい。
更に、記載された実施形態では少なくとも１つの金属から構成された単一のマスクが使用されているが、少なくとも１つの金属から構成されたマスクを、例えば有機材料のマスクと組み合わせてもよい。例として、TiN 層13に開口部をエッチングする図1Cに関連して記載された工程の後に得られた構造全体に亘って、有機材料から形成されたマスク層を成膜してもよい。その後、このマスク層をエッチングして有機マスクを得る。金属から構成されたマスクと組み合わされた有機マスクによって、接続部及びこれらの接続部を結合するトラックの選択された構成を形成することができる。
更に、開示した実施形態では、図2Bに示された工程の後、導電性接続部30を結合するトラックを形成する。変形例では、図2Aに示された工程の前に、
− トラックの構成に応じて窒化チタン層13に開口部をエッチングする工程、及び
− これらの開口部から酸化珪素層11をエッチングして、その後、絶縁層9 の厚さの一部をエッチングする工程
を追加することにより、導電性接続部30を結合するトラックを形成してもよい。ここでエッチングをHFC プラズマによって行ってもよい。その後、図2Bに示されている工程中にトラックを接続部と同時的に形成してもよい。
− トラックの構成に応じて窒化チタン層13に開口部をエッチングする工程、及び
− これらの開口部から酸化珪素層11をエッチングして、その後、絶縁層9 の厚さの一部をエッチングする工程
を追加することにより、導電性接続部30を結合するトラックを形成してもよい。ここでエッチングをHFC プラズマによって行ってもよい。その後、図2Bに示されている工程中にトラックを接続部と同時的に形成してもよい。
本特許出願は、参照によって本明細書に組み込まれる仏国特許出願第16／50994 号明細書の優先権を主張している。
Claims (12)
- 電子チップの導電性接続部(30)を製造する方法であって、
ａ） 絶縁層(7, 9)をウエハの表面に成膜する工程、
ｂ） 前記絶縁層を覆う少なくとも１つの金属から構成されて第１の開口部(15)を有する層(13)を形成する工程、
ｃ） 少なくとも１つのハロゲン化合物から構成されたプラズマを用いたエッチングによって、前記絶縁層(7, 9)に前記第１の開口部と一列に第２の開口部(17)をエッチングする工程、
ｄ） 工程ｃ）の後に得られた構造体によって形成された組立体を酸素、又は水素及び窒素の混合物、又はメタン及び窒素の混合物に曝す工程、
ｅ） 前記組立体を真空中でアニールする工程、及び
ｆ） 工程ｅ）の後、前記導電性接続部を前記第２の開口部に形成する工程
を順次的に有することを特徴とする方法。 - 工程ｄ）を、1.3 Paを超える圧力で行うことを特徴とする請求項１に記載の方法。
- 工程ｄ）の時間は５秒より長いことを特徴とする請求項１又は２に記載の方法。
- 工程ｅ）で、前記組立体を100 ℃より高い温度でアニールすることを特徴とする請求項１〜３のいずれか一項に記載の方法。
- 工程ｅ）で、前記組立体を300 Paより低い圧力下でアニールすることを特徴とする請求項１〜４のいずれか一項に記載の方法。
- 工程ｅ）で、水素及び／又は不活性ガスを含むガスの存在下で前記組立体をアニールすることを特徴とする請求項１〜５のいずれか一項に記載の方法。
- 工程ｅ）で１分〜１０分の間、前記組立体をアニールすることを特徴とする請求項１〜６のいずれか一項に記載の方法。
- 前記ハロゲン化合物はフッ素化合物であり、少なくとも１つの金属から構成された前記層は、少なくとも50質量％のチタンを含む層であることを特徴とする請求項１〜７のいずれか一項に記載の方法。
- 前記絶縁層(9) はSiOCH 層であり、工程ｅ）で前記組立体を300 ℃より低い温度でアニールすることを特徴とする請求項１〜８のいずれか一項に記載の方法。
- 前記SiOCH 層(9) は多孔性であり、20％〜50％の範囲内の多孔度を有することを特徴とする請求項９に記載の方法。
- 前記絶縁層(9) を酸化珪素から形成することを特徴とする請求項１〜８のいずれか一項に記載の方法。
- 工程ｃ）、工程ｄ）及び工程ｅ）を同一の反応器で行うことを特徴とする請求項１〜８のいずれか一項に記載の方法。
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| FR1650994A FR3047605B1 (fr) | 2016-02-09 | 2016-02-09 | Procede de realisation de connexions d'une puce electronique |
| FR1650994 | 2016-02-09 | ||
| PCT/FR2017/050260 WO2017137682A1 (fr) | 2016-02-09 | 2017-02-03 | Procede de realisation de connexions d'une puce electronique |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2019506750A JP2019506750A (ja) | 2019-03-07 |
| JP6823662B2 true JP6823662B2 (ja) | 2021-02-03 |
Family
ID=56008694
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2018541421A Active JP6823662B2 (ja) | 2016-02-09 | 2017-02-03 | 電子チップへの接続部を製造する方法 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US10381264B2 (ja) |
| EP (1) | EP3414775B1 (ja) |
| JP (1) | JP6823662B2 (ja) |
| FR (1) | FR3047605B1 (ja) |
| WO (1) | WO2017137682A1 (ja) |
Family Cites Families (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3270196B2 (ja) * | 1993-06-11 | 2002-04-02 | 川崎マイクロエレクトロニクス株式会社 | 薄膜形成方法 |
| JP4237008B2 (ja) * | 2003-07-17 | 2009-03-11 | Ｎｅｃエレクトロニクス株式会社 | 半導体装置の製造方法 |
| US7628866B2 (en) * | 2006-11-23 | 2009-12-08 | United Microelectronics Corp. | Method of cleaning wafer after etching process |
| US7977244B2 (en) * | 2006-12-18 | 2011-07-12 | United Microelectronics Corp. | Semiconductor manufacturing process |
| US7500397B2 (en) * | 2007-02-15 | 2009-03-10 | Air Products And Chemicals, Inc. | Activated chemical process for enhancing material properties of dielectric films |
| FR2941560A1 (fr) * | 2009-01-28 | 2010-07-30 | Commissariat Energie Atomique | Procede pour empecher la formation de residus sur une couche a base d'un metal apres exposition de cette couche a un plasma contenant du fluor |
| JP2011040563A (ja) * | 2009-08-11 | 2011-02-24 | Tokyo Electron Ltd | 基板の処理方法及び基板の処理装置 |
| US8062972B2 (en) * | 2009-08-26 | 2011-11-22 | United Microelectronics Corp. | Semiconductor process |
| JP5498808B2 (ja) * | 2010-01-28 | 2014-05-21 | ルネサスエレクトロニクス株式会社 | 半導体装置の製造方法 |
| DE102010040071B4 (de) * | 2010-08-31 | 2013-02-07 | GLOBALFOUNDRIES Dresden Module One Ltd. Liability Company & Co. KG | Verfahren zur Wiederherstellung von Oberflächeneigenschaften empfindlicher Dielektrika mit kleinem ε in Mikrostrukturbauelementen unter Anwendung einer in-situ-Oberflächenmodifizierung |
| JP2017059750A (ja) * | 2015-09-18 | 2017-03-23 | 東京エレクトロン株式会社 | 被処理体を処理する方法 |
-
2016
- 2016-02-09 FR FR1650994A patent/FR3047605B1/fr not_active Expired - Fee Related
-
2017
- 2017-02-03 EP EP17707380.6A patent/EP3414775B1/fr active Active
- 2017-02-03 JP JP2018541421A patent/JP6823662B2/ja active Active
- 2017-02-03 WO PCT/FR2017/050260 patent/WO2017137682A1/fr active Application Filing
- 2017-02-03 US US16/075,530 patent/US10381264B2/en active Active
Also Published As
| Publication number | Publication date |
|---|---|
| EP3414775B1 (fr) | 2019-09-11 |
| US20190043755A1 (en) | 2019-02-07 |
| EP3414775A1 (fr) | 2018-12-19 |
| FR3047605B1 (fr) | 2018-03-02 |
| JP2019506750A (ja) | 2019-03-07 |
| FR3047605A1 (fr) | 2017-08-11 |
| US10381264B2 (en) | 2019-08-13 |
| WO2017137682A1 (fr) | 2017-08-17 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US7341943B2 (en) | Post etch copper cleaning using dry plasma | |
| EP1521302B1 (en) | Method for formation of airgaps around an interconnect | |
| TWI321346B (en) | Method of forming metal line in semiconductor device | |
| CN112262227B (zh) | 正形碳膜沉积 | |
| JP2006510195A (ja) | キャップ層を有する半導体相互接続構造上に金属層を堆積させる方法 | |
| US8470390B2 (en) | Oxidation-free copper metallization process using in-situ baking | |
| US7232763B2 (en) | Method of manufacturing semiconductor device | |
| US8377821B2 (en) | Method for forming contact hole structure | |
| JP2004193544A (ja) | 半導体装置、および半導体装置の製造方法 | |
| US20190259650A1 (en) | Method for protecting cobalt plugs | |
| JP2006216809A (ja) | 半導体装置及びその製造方法 | |
| US20070218214A1 (en) | Method of improving adhesion property of dielectric layer and interconnect process | |
| JP6823662B2 (ja) | 電子チップへの接続部を製造する方法 | |
| KR101077711B1 (ko) | 반도체 디바이스 제조 방법 | |
| JP2022511650A (ja) | 超伝導体配線製造のためのプレクリーンおよび誘電体堆積方法 | |
| US20020113037A1 (en) | Method for removing etching residues | |
| US20110097899A1 (en) | Method of forming funnel-shaped opening | |
| US11688604B2 (en) | Method for using ultra thin ruthenium metal hard mask for etching profile control | |
| JP2004363447A (ja) | 半導体装置およびその製造方法 | |
| CN106847740B (zh) | 一种形成空气隙/铜互连的工艺方法 | |
| JP4948278B2 (ja) | 半導体装置の製造方法 | |
| US9502290B2 (en) | Oxidation-free copper metallization process using in-situ baking | |
| KR100698742B1 (ko) | 반도체 소자 제조방법 | |
| JP2006059848A (ja) | レジスト除去方法及び半導体装置の製造方法 | |
| KR101087508B1 (ko) | 반도체 소자의 구리배선 형성방법 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20200107 |
|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20201214 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20201222 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20210108 |
|
| R150 | Certificate of patent or registration of utility model |
Ref document number: 6823662 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |